JPH04188864A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04188864A JPH04188864A JP31913490A JP31913490A JPH04188864A JP H04188864 A JPH04188864 A JP H04188864A JP 31913490 A JP31913490 A JP 31913490A JP 31913490 A JP31913490 A JP 31913490A JP H04188864 A JPH04188864 A JP H04188864A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 239000011810 insulating material Substances 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 16
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000000428 dust Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置に関し、特に半導体基板の形態を
そのまま利用する集積回路に関するものである。
そのまま利用する集積回路に関するものである。
第５図は従来の半導体基板の形態をそのまま利用する集
積回路用半導体装置を示す構成図である。
積回路用半導体装置を示す構成図である。
図において、１は半導体基板、２は集積回路、３は配線
である。
である。
次に動作について説明する。
半導体基板ｌ上に集積回路２を形成すると同時に、集積
回路２を形成するのと同一プロセスを使用し、半導体基
板１上に各集積回路２を接続する配線３を形成する。
回路２を形成するのと同一プロセスを使用し、半導体基
板１上に各集積回路２を接続する配線３を形成する。
従来の、半導体基板の形態をそのまま利用する集積回路
用半導体装置は以上のように構成されているので、配線
を集積回路を形成するプロセスと同時に形成するために
、半導体基板の表面不安定性、プロセス条件の変動、半
導体基板上の塵芥なとにより、距離の長い配線を安定形
成できない。
用半導体装置は以上のように構成されているので、配線
を集積回路を形成するプロセスと同時に形成するために
、半導体基板の表面不安定性、プロセス条件の変動、半
導体基板上の塵芥なとにより、距離の長い配線を安定形
成できない。
漏洩電流を生じるという問題点があった。また、クロス
オーバーを多用するような複雑な配線も、半導体基板の
表面不安定性やプロセス条件の変動。
オーバーを多用するような複雑な配線も、半導体基板の
表面不安定性やプロセス条件の変動。
半導体基板上の塵芥などにより、安定形成できない、漏
洩電流か生じるという問題点があった。また、大規模で
複雑な配線を使用すると、半導体基板上の面積のうち配
線の占める割合か大きくなり、集積回路の配置個数が低
下するという問題点かあった。
洩電流か生じるという問題点があった。また、大規模で
複雑な配線を使用すると、半導体基板上の面積のうち配
線の占める割合か大きくなり、集積回路の配置個数が低
下するという問題点かあった。
この発明は上記のような問題点を解決するためになされ
たものであり、配線の信頼性を向上させ、半導体基板の
有効利用を図ることができる、半導体基板の形態をその
まま利用する集積回路用半導体装置を得ることを目的と
する。
たものであり、配線の信頼性を向上させ、半導体基板の
有効利用を図ることができる、半導体基板の形態をその
まま利用する集積回路用半導体装置を得ることを目的と
する。
この発明に係る半導体装置は、電子回路を形成し、電子
回路上の各電極パッドと裏面に設けた電極パッドとをバ
イアホール等の貫通孔を通じて導通させた半導体基板と
、絶縁性物質で形成され、前記電子回路用配線と配線パ
ッドを形成した配線基板とを、半導体基板の裏面電極パ
ッドと配線基板の配線パッドとを導電性ペースト等の導
電性材料を用いて電気的に接続させながら接合したもの
である。
回路上の各電極パッドと裏面に設けた電極パッドとをバ
イアホール等の貫通孔を通じて導通させた半導体基板と
、絶縁性物質で形成され、前記電子回路用配線と配線パ
ッドを形成した配線基板とを、半導体基板の裏面電極パ
ッドと配線基板の配線パッドとを導電性ペースト等の導
電性材料を用いて電気的に接続させながら接合したもの
である。
またこの発明に係る半導体装置は、集積回路を形成した
半導体基板と、絶縁性物質で形成され、上記集積回路用
配線と配線パッドを形成した配線基板とを、裏面電極パ
ッドでなく半導体基板上の前面電極パッドと配線基板の
配線パッドとを導電性ペースト等の導電性材料を用いて
電気的に接続させながら接合したものである。
半導体基板と、絶縁性物質で形成され、上記集積回路用
配線と配線パッドを形成した配線基板とを、裏面電極パ
ッドでなく半導体基板上の前面電極パッドと配線基板の
配線パッドとを導電性ペースト等の導電性材料を用いて
電気的に接続させながら接合したものである。
この発明においては上記構成としたので、配線部分の形
成を半導体素子形成プロセスと分離でき、半導体基板の
有効利用と、絶縁性基板を用いることによる配線の信頼
性向上を図ることかできる。
成を半導体素子形成プロセスと分離でき、半導体基板の
有効利用と、絶縁性基板を用いることによる配線の信頼
性向上を図ることかできる。
以下、この発明の一実施例を図について説明する。
第１図、第２図は、二の発明の一実施例による半導体装
置を示す構成図であり、図において、第５図と同一符号
は同一もしくは相当部分を示し、４はバイアホール、５
は配線基板、６は配線パッド、７は半導体基板１と配線
基板５に設けた位置合わせマーク、ｌＯは裏面パッドを
示す。
置を示す構成図であり、図において、第５図と同一符号
は同一もしくは相当部分を示し、４はバイアホール、５
は配線基板、６は配線パッド、７は半導体基板１と配線
基板５に設けた位置合わせマーク、ｌＯは裏面パッドを
示す。
次に製造方法について説明する。
まず、半導体基板ｌ上へ集積回路２１位置合わせマーク
７を形成する。その際、集積回路２上の各電極と、半導
体基板１の裏面に裏面電極と接触しないように設けた裏
面パッド１０との間を、バイアホール４を用いて電気的
に接続しておく。
７を形成する。その際、集積回路２上の各電極と、半導
体基板１の裏面に裏面電極と接触しないように設けた裏
面パッド１０との間を、バイアホール４を用いて電気的
に接続しておく。
次に、絶縁性物質で形成された配線基板５上へ、配線３
．配線パッド６、位置合わせマーク７を、配線パッド６
と半導体基板１の裏面パッド１ｏとの位置が合うように
形成する。その際には、配線パッド６以外の部分を絶縁
膜で覆う。
．配線パッド６、位置合わせマーク７を、配線パッド６
と半導体基板１の裏面パッド１ｏとの位置が合うように
形成する。その際には、配線パッド６以外の部分を絶縁
膜で覆う。
次に、半導体基板１上の裏面パッドｌｏと配線基板５上
の配線パッド６との位置を、位置合わせマーク７を用い
て赤外線アライナ等を使用して合わせ、半導体基板１と
配線基板５とを、半導体基板１の電極パッドＩＯと配線
基板５の配線パッド６とを導電性ペースト等の導電性物
質（図示せず）を用いて電気的に接続させながら接合す
る。
の配線パッド６との位置を、位置合わせマーク７を用い
て赤外線アライナ等を使用して合わせ、半導体基板１と
配線基板５とを、半導体基板１の電極パッドＩＯと配線
基板５の配線パッド６とを導電性ペースト等の導電性物
質（図示せず）を用いて電気的に接続させながら接合す
る。
本実施例では上述のように、半導体基板１に形成した集
積回路２上の各電極と裏面に設けた電極パッド１０とを
バイアホール４を通じて導通させ、別に絶縁性物質で形
成された配線基板５上に集積回路用配線３と配線パッド
６とを形成し、半導体基板Ｉ上の裏面電極パッド１０と
配線基板５の配線パッド６とを位置合わせマーク７を用
いて合わせ、半導体基板１と配線基板５とを、裏面電極
パッド１０と配線パッド６とを導電性ペースト等で電気
的に接続させながら、接合するようにしたので、配線部
分の形成を半導体素子形成プロセスと分離できて安定し
た配線形成か可能となり、半導体基板の有効利用と絶縁
性基板を用いることによる配線の信頼性向上を図ること
かできる。
積回路２上の各電極と裏面に設けた電極パッド１０とを
バイアホール４を通じて導通させ、別に絶縁性物質で形
成された配線基板５上に集積回路用配線３と配線パッド
６とを形成し、半導体基板Ｉ上の裏面電極パッド１０と
配線基板５の配線パッド６とを位置合わせマーク７を用
いて合わせ、半導体基板１と配線基板５とを、裏面電極
パッド１０と配線パッド６とを導電性ペースト等で電気
的に接続させながら、接合するようにしたので、配線部
分の形成を半導体素子形成プロセスと分離できて安定し
た配線形成か可能となり、半導体基板の有効利用と絶縁
性基板を用いることによる配線の信頼性向上を図ること
かできる。
また第３図、第４図はこの発明の第２の実施例による半
導体装置を示す構成図であり、図において、第１図、第
２図、第５図と同一符号は同一もしくは相当部分を示し
、８は電極バット、９は集積回路形成面を配線基板５側
に向けた半導体基板を示す。
導体装置を示す構成図であり、図において、第１図、第
２図、第５図と同一符号は同一もしくは相当部分を示し
、８は電極バット、９は集積回路形成面を配線基板５側
に向けた半導体基板を示す。
続いて製造方法について説明する。
まず、半導体基板１上へ集積回路２９位置合わせマーク
７を形成する。次に、絶縁性物質で形成された配線基板
５上へ、配線３．配線パッド６゜位置合わせマーク７（
第１図参照）を、半導体基板１の集積回路２形成面か配
線基板５側を向いたときに、配線パッド６と半導体基板
１の電極パッド８との位置か合うように形成する。その
際には、配線パッド６以外の部分を絶縁膜で覆う。
７を形成する。次に、絶縁性物質で形成された配線基板
５上へ、配線３．配線パッド６゜位置合わせマーク７（
第１図参照）を、半導体基板１の集積回路２形成面か配
線基板５側を向いたときに、配線パッド６と半導体基板
１の電極パッド８との位置か合うように形成する。その
際には、配線パッド６以外の部分を絶縁膜で覆う。
次に、半導体基板１の集積回路２形成面を配線基板５側
に向け、半導体基板１上の電極パッド８と配線基板５上
の配線パット６との位置を、位置合わせマーク７を用い
て赤外線アライナ等を使用して合わせ、半導体基板１と
配線基板５とを導電性ペーストを用いて、半導体基板１
の電極パッド８と配線基板５の配線パッド６とを電気的
に接続させながら接合する。
に向け、半導体基板１上の電極パッド８と配線基板５上
の配線パット６との位置を、位置合わせマーク７を用い
て赤外線アライナ等を使用して合わせ、半導体基板１と
配線基板５とを導電性ペーストを用いて、半導体基板１
の電極パッド８と配線基板５の配線パッド６とを電気的
に接続させながら接合する。
本実施例では上述のように、半導体基板１の集積回路２
を形成した前面に電極パッド８を形成し、前記第１の実
施例ての裏面電極パッドＩＯの代わりに用いるようにし
たので、配線部分の形成を半導体素子形成プロセスと分
離できて安定した配線形成が可能となり、半導体基板の
有効利用と絶縁性基板を用いることによる配線の信頼性
向上を図ることがてきるうえ、半導体基板１上の各電極
と裏面に設けた電極パッド１０とを導通させるためのバ
イアホール４かない分、第１の実施例よりも多くの集積
回路を半導体基板ｌ上に形成できる。
を形成した前面に電極パッド８を形成し、前記第１の実
施例ての裏面電極パッドＩＯの代わりに用いるようにし
たので、配線部分の形成を半導体素子形成プロセスと分
離できて安定した配線形成が可能となり、半導体基板の
有効利用と絶縁性基板を用いることによる配線の信頼性
向上を図ることがてきるうえ、半導体基板１上の各電極
と裏面に設けた電極パッド１０とを導通させるためのバ
イアホール４かない分、第１の実施例よりも多くの集積
回路を半導体基板ｌ上に形成できる。
なお、第１図乃至第４図において、配線基板５上へ配線
３．配線パッド６、位置合わせマーク７を形成する方法
はとのような方法を用いてもよい。
３．配線パッド６、位置合わせマーク７を形成する方法
はとのような方法を用いてもよい。
また、半導体基板ｌと配線基板５の位置合わせ方法はど
のような方法を用いてもよい。
のような方法を用いてもよい。
また、半導体基板１と配線基板５の接合方法。
材料は、どのような方法、材料を用いてもよく、その場
合も同様の効果を奏する。
合も同様の効果を奏する。
また、配線基板５の配線パッド６以外の部分を覆う絶縁
膜の材料、塗布方法は、とのような材料。
膜の材料、塗布方法は、とのような材料。
方法を用いてもよく、また覆う場所も半導体基板１の裏
面パッド１０以外の裏面（第１図、第２図）、電極パッ
ド８以外の表面（第３図、第４図）でもよく、その場合
も同様の効果を奏する。
面パッド１０以外の裏面（第１図、第２図）、電極パッ
ド８以外の表面（第３図、第４図）でもよく、その場合
も同様の効果を奏する。
また、第１図、第２図において、集積回路２の各電極と
裏面パッド１０の間をバイアホール４を用いて接続した
が、他の導通方法を用いてもよい。
裏面パッド１０の間をバイアホール４を用いて接続した
が、他の導通方法を用いてもよい。
以上のようにこの発明によれば、集積回路を形成した半
導体基板と、集積回路用配線と配線パッドを形成した配
線基板とを、半導体基板の裏面電極パッドと配線基板の
配線パッドとの位置を位置合わせマークを用いて合わせ
、導電性ペースト等の導電性材料を用いて半導体基板の
裏面電極パッドと配線基板の配線パッドを電気的に接続
させながら接合したので、半導体基板の有効利用と絶縁
性基板を用いることによる配線の信頼性向上を図ること
ができる効果かある。
導体基板と、集積回路用配線と配線パッドを形成した配
線基板とを、半導体基板の裏面電極パッドと配線基板の
配線パッドとの位置を位置合わせマークを用いて合わせ
、導電性ペースト等の導電性材料を用いて半導体基板の
裏面電極パッドと配線基板の配線パッドを電気的に接続
させながら接合したので、半導体基板の有効利用と絶縁
性基板を用いることによる配線の信頼性向上を図ること
ができる効果かある。
またこの発明によれば、半導体基板の集積回路を形成し
た前面に電極パッドを形成し、上記裏面パッドの代わり
に用いるようにしたのて、半導体基板の有効利用と絶縁
性基板を用いることによる配線の信頼性向上を図ること
かできる上、半導体基板上の各電極と裏面に設けた電極
パッドとを導通させるためのバイアホールがないので、
より多くの集積回路を半導体基板上に形成できる効果か
ある。
た前面に電極パッドを形成し、上記裏面パッドの代わり
に用いるようにしたのて、半導体基板の有効利用と絶縁
性基板を用いることによる配線の信頼性向上を図ること
かできる上、半導体基板上の各電極と裏面に設けた電極
パッドとを導通させるためのバイアホールがないので、
より多くの集積回路を半導体基板上に形成できる効果か
ある。
第１図、第２図はこの発明の一実施例による半導体装置
を示す構成図、第３図、第４図はこの発明の第２の実施
例による半導体装置を示す構成図、第５図は従来例によ
る半導体装置を示す構成図である。 図において、１は半導体基板、２は集積回路、３は配線
、４はバイアホール、５は配線基板、６は配線パッド、
７は位置合わせマーク、８は電極パッド、９は集積回路
形成面を配線基板側に向けた半導体基板、１０は裏面パ
ッドである。 なお図中、同一符号は同−又は相当部分を示す。
を示す構成図、第３図、第４図はこの発明の第２の実施
例による半導体装置を示す構成図、第５図は従来例によ
る半導体装置を示す構成図である。 図において、１は半導体基板、２は集積回路、３は配線
、４はバイアホール、５は配線基板、６は配線パッド、
７は位置合わせマーク、８は電極パッド、９は集積回路
形成面を配線基板側に向けた半導体基板、１０は裏面パ
ッドである。 なお図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板上に電子回路を形成し、 前記半導体基板の各電極と裏面に設けた電極パッドとを
導通させ、 絶縁性物質で形成された配線基板上に前記電子回路用の
配線と配線パッドとを形成し、 前記半導体基板の前記裏面電極パッドと前記配線基板の
配線パッド位置とを位置合わせマークを用いて合わせ、 前記半導体基板と前記配線基板とを、前記半導体基板の
前記裏面電極パッドと前記配線基板の配線パッドとを導
電性材料を用いて電気的に接続させながら接合したこと
を特徴とする半導体装置。（２）前記裏面電極パッドに
代えて、前面電極パッドを用いたことを特徴とする請求
項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319134A JP2624374B2 (ja) | 1990-11-22 | 1990-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319134A JP2624374B2 (ja) | 1990-11-22 | 1990-11-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188864A true JPH04188864A (ja) | 1992-07-07 |
| JP2624374B2 JP2624374B2 (ja) | 1997-06-25 |
Family
ID=18106834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2319134A Expired - Lifetime JP2624374B2 (ja) | 1990-11-22 | 1990-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624374B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57173952A (en) * | 1981-04-20 | 1982-10-26 | Hitachi Ltd | Positioning method of semiconductor chip |
| JPS63285944A (ja) * | 1987-05-18 | 1988-11-22 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02177341A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 混成集積回路 |
-
1990
- 1990-11-22 JP JP2319134A patent/JP2624374B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57173952A (en) * | 1981-04-20 | 1982-10-26 | Hitachi Ltd | Positioning method of semiconductor chip |
| JPS63285944A (ja) * | 1987-05-18 | 1988-11-22 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02177341A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 混成集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2624374B2 (ja) | 1997-06-25 |
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