JPH0250464A - 格子配列形半導体素子パッケージ - Google Patents
格子配列形半導体素子パッケージInfo
- Publication number
- JPH0250464A JPH0250464A JP20127188A JP20127188A JPH0250464A JP H0250464 A JPH0250464 A JP H0250464A JP 20127188 A JP20127188 A JP 20127188A JP 20127188 A JP20127188 A JP 20127188A JP H0250464 A JPH0250464 A JP H0250464A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- board
- electrodes
- electrode
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 11
- 238000005476 soldering Methods 0.000 abstract description 4
- 238000003754 machining Methods 0.000 abstract description 3
- 229910000679 solder Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は格子配列形半導体素子パッケージに関し、特に
多ビンに用いる格子配列形半導体素子パッケージに関す
る。
多ビンに用いる格子配列形半導体素子パッケージに関す
る。
従来、この種の多ピンに用いる半導体素子パッケージは
、底面からリードを格子状に引き出しなピングリッドア
レイ（以下ＰＧＡと記す）形半導体素子パッケージとな
っていた。
、底面からリードを格子状に引き出しなピングリッドア
レイ（以下ＰＧＡと記す）形半導体素子パッケージとな
っていた。
上述した従来の半導体素子パッケージは、底面からリー
ドを格子状に引き出したＰＧＡ形のリード挿入型となっ
ているので、プリント基板に実装した場合、裏面への実
装ができなくなるという欠点とプリント基板のリード穴
加工が必要となりプリント基板のコストが高くなるとい
う欠点がある。
ドを格子状に引き出したＰＧＡ形のリード挿入型となっ
ているので、プリント基板に実装した場合、裏面への実
装ができなくなるという欠点とプリント基板のリード穴
加工が必要となりプリント基板のコストが高くなるとい
う欠点がある。
本発明の目的は、リード穴の加工を必要としない安価な
プリント基板の表裏両面に実装できる格子配列形半導体
素子パッケージを提供することにある。
プリント基板の表裏両面に実装できる格子配列形半導体
素子パッケージを提供することにある。
本発明は、半導体素子のパッケージにおいて、前記半導
体素子の底面にフレキシブル基板を配し該フレキシブル
基板に前記半導体素子の電極端子と接続する電極が格子
状に配列されている。
体素子の底面にフレキシブル基板を配し該フレキシブル
基板に前記半導体素子の電極端子と接続する電極が格子
状に配列されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びＡ−Ａ’線断面図である。
及びＡ−Ａ’線断面図である。
第１の実施例は、第１図に示すように、半導体素子１の
底面には、フレキシブル基板２が配置されている。この
フレキシブル基板２には配線パターンが設けられ、一端
が半導体素子１の電極端子に接続し、他端がフレキシブ
ル基板２に格子状に形成されたスルーホールの電ｉ３に
接続している。スルーホールの電極３を除いた配線パタ
ーンは絶縁膜４で被覆され、電気的に絶縁されている。
底面には、フレキシブル基板２が配置されている。この
フレキシブル基板２には配線パターンが設けられ、一端
が半導体素子１の電極端子に接続し、他端がフレキシブ
ル基板２に格子状に形成されたスルーホールの電ｉ３に
接続している。スルーホールの電極３を除いた配線パタ
ーンは絶縁膜４で被覆され、電気的に絶縁されている。
プリント基板への実装は、スルーホールの電極３とプリ
ント基板の電極とを位置合わせした後、スルーホールを
通して半田付けすることにより行われる。
ント基板の電極とを位置合わせした後、スルーホールを
通して半田付けすることにより行われる。
第２図は本発明の第２の実施例の断面図である。
第２の実施例は、第２図に示すように、半導体素子１の
底面にフレキシブル基板２に格子状にスルーホール電極
３を配列し、このスルーホール電極３と半導体素子１の
電極端子とを接続する配線パターンを設け、スルーホー
ル電極３のプリント基板との接続面に半田のバンプ５を
設けた後、半田のバンプ５を除いた配線パターンを絶縁
膜４で被覆した例である。
底面にフレキシブル基板２に格子状にスルーホール電極
３を配列し、このスルーホール電極３と半導体素子１の
電極端子とを接続する配線パターンを設け、スルーホー
ル電極３のプリント基板との接続面に半田のバンプ５を
設けた後、半田のバンプ５を除いた配線パターンを絶縁
膜４で被覆した例である。
この実施例では、プリント基板の電極とスルーホール電
極３の半田バンプ５を位置合わせし、加熱することによ
り、実装できるので、半田付けが容易となる。
極３の半田バンプ５を位置合わせし、加熱することによ
り、実装できるので、半田付けが容易となる。
以上説明したように本発明は、半導体素子の底面にフレ
キシブル基板を配し、このフレキシブル基板に格子状に
電極を配列しているので、プリント基板へ実装する場合
に、プリント基板が反っていてもフレキシブル基板を使
っているので、プリント基板の表面に合わせて接触でき
、また、フレキシブル基板の電極をスルーホールとする
ことにより半田付けで固定される。
キシブル基板を配し、このフレキシブル基板に格子状に
電極を配列しているので、プリント基板へ実装する場合
に、プリント基板が反っていてもフレキシブル基板を使
っているので、プリント基板の表面に合わせて接触でき
、また、フレキシブル基板の電極をスルーホールとする
ことにより半田付けで固定される。
これにより、確実な表面実装が可能となり、プリント基
板のリード穴加工も無くなり、プリント基板のコストも
低くすることができるとともに、プリント基板の表裏両
面への実装が可能となるという効果がある。
板のリード穴加工も無くなり、プリント基板のコストも
低くすることができるとともに、プリント基板の表裏両
面への実装が可能となるという効果がある。
第１図（ａ）、（ｂ）は本１発明の第１の実施例の平面
図及びＡ−Ａ’線断面図、第２図は本発明の第２の実施
例の断面図である。 １・・・半導体素子、２・・・フレキシブル基板、３・
・・スルーホールの電極、４・・・絶縁膜、５・・・半
田のバンプ。
図及びＡ−Ａ’線断面図、第２図は本発明の第２の実施
例の断面図である。 １・・・半導体素子、２・・・フレキシブル基板、３・
・・スルーホールの電極、４・・・絶縁膜、５・・・半
田のバンプ。
Claims (1)
- 半導体素子のパッケージにおいて、前記半導体素子の底
面にフレキシブル基板を配し該フレキシブル基板に前記
半導体素子の電極端子と接続する電極を格子状に配列し
たことを特徴とする格子配列形半導体素子パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20127188A JP2641912B2 (ja) | 1988-08-12 | 1988-08-12 | 格子配列形半導体素子パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20127188A JP2641912B2 (ja) | 1988-08-12 | 1988-08-12 | 格子配列形半導体素子パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250464A true JPH0250464A (ja) | 1990-02-20 |
| JP2641912B2 JP2641912B2 (ja) | 1997-08-20 |
Family
ID=16438190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20127188A Expired - Lifetime JP2641912B2 (ja) | 1988-08-12 | 1988-08-12 | 格子配列形半導体素子パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641912B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288424A (ja) * | 1995-04-18 | 1996-11-01 | Nec Corp | 半導体装置 |
| JP2006156462A (ja) * | 2004-11-25 | 2006-06-15 | Citizen Electronics Co Ltd | 表面実装型発光ダイオード |
-
1988
- 1988-08-12 JP JP20127188A patent/JP2641912B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288424A (ja) * | 1995-04-18 | 1996-11-01 | Nec Corp | 半導体装置 |
| JP2006156462A (ja) * | 2004-11-25 | 2006-06-15 | Citizen Electronics Co Ltd | 表面実装型発光ダイオード |
| JP4673610B2 (ja) * | 2004-11-25 | 2011-04-20 | シチズン電子株式会社 | 表面実装型発光ダイオード |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2641912B2 (ja) | 1997-08-20 |
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