JPH0416014B2 - - Google Patents
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- JPH0416014B2 JPH0416014B2 JP59219911A JP21991184A JPH0416014B2 JP H0416014 B2 JPH0416014 B2 JP H0416014B2 JP 59219911 A JP59219911 A JP 59219911A JP 21991184 A JP21991184 A JP 21991184A JP H0416014 B2 JPH0416014 B2 JP H0416014B2
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- bonding pad
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- side branch
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に負イオン性腐
蝕に強いボンデイングパツド回り構造を有する半
導体装置に係わる。
蝕に強いボンデイングパツド回り構造を有する半
導体装置に係わる。
従来、半導体装置例えばCMOSトランジスタ
としては、第５図及び第６図に示すものが知られ
ている。なお、第６図は第５図のＸ−Ｘ線に沿う
断面図である。ここでは、ボンデイング回りのみ
を説明する。
としては、第５図及び第６図に示すものが知られ
ている。なお、第６図は第５図のＸ−Ｘ線に沿う
断面図である。ここでは、ボンデイング回りのみ
を説明する。
図中の１は、42合金または銅からなるリードフ
レーム２上に導電性ペーストなどのマウント材３
を介して設けられたシリコン基板である。この基
板１の表面には、拡散層からなる保護抵抗４が形
成されている。前記基板１上には、例えばSiO2
膜５を介してボンデイングパツド６、Alからな
るVcc配線（＋5V）７、同材料のVss配線（0v）
８及び入力配線９が夫々設けられている。前記保
護抵抗４と入力配線９間、保護抵抗４とパツド６
間は、夫々コンタクトホール１０1，１０2を介し
て接続されている。前記ボンデイングパツド６の
大部分を除く基板１全面には、例えばSiO2から
なるパツシベーシヨン膜１１が設けられている。
レーム２上に導電性ペーストなどのマウント材３
を介して設けられたシリコン基板である。この基
板１の表面には、拡散層からなる保護抵抗４が形
成されている。前記基板１上には、例えばSiO2
膜５を介してボンデイングパツド６、Alからな
るVcc配線（＋5V）７、同材料のVss配線（0v）
８及び入力配線９が夫々設けられている。前記保
護抵抗４と入力配線９間、保護抵抗４とパツド６
間は、夫々コンタクトホール１０1，１０2を介し
て接続されている。前記ボンデイングパツド６の
大部分を除く基板１全面には、例えばSiO2から
なるパツシベーシヨン膜１１が設けられている。
こうした構造のCMOSトランジスタにおいて、
ボンデイングパツド６にボンデイングワイヤ（図
示せず）を介して5Vの入力電位が与えられた場
合、入力配線９の電位は5Vとなり、Vcc配線７、
Vss配線８の電位は第７図ａに示す通りである。
この時の電気力線の分布を模式的に示すと、第７
図ｂに示すようになる。この図より、電気力線１
２がボンデイングパツド６、Vcc配線７及び入力
配線９より最低電位にあるVss配線８に向かつて
流入することが確認できる。その結果、負イオン
が、ボンデイングワイヤを経由して外部よりボン
デイングパツド６に流入する。この負イオンは、
パツシベーシヨン膜１１上で移動し、最も電位の
高い部分に集中しようとする性質がある。そのた
め、負イオンは、第７図ｃに示す如くボンデイン
グパツド６の表面に集まる。なお、Vcc配線７と
入力配線９はボンデイングパツド６と同電位であ
るが、分離されているため負イオンはボンデイン
グパツド６の表面に集まる。
ボンデイングパツド６にボンデイングワイヤ（図
示せず）を介して5Vの入力電位が与えられた場
合、入力配線９の電位は5Vとなり、Vcc配線７、
Vss配線８の電位は第７図ａに示す通りである。
この時の電気力線の分布を模式的に示すと、第７
図ｂに示すようになる。この図より、電気力線１
２がボンデイングパツド６、Vcc配線７及び入力
配線９より最低電位にあるVss配線８に向かつて
流入することが確認できる。その結果、負イオン
が、ボンデイングワイヤを経由して外部よりボン
デイングパツド６に流入する。この負イオンは、
パツシベーシヨン膜１１上で移動し、最も電位の
高い部分に集中しようとする性質がある。そのた
め、負イオンは、第７図ｃに示す如くボンデイン
グパツド６の表面に集まる。なお、Vcc配線７と
入力配線９はボンデイングパツド６と同電位であ
るが、分離されているため負イオンはボンデイン
グパツド６の表面に集まる。
しかしながら、従来のCMOSトランジスタは、
次に示す問題点を有する。これを第８図ａ〜ｃを
参照して説明する。ここで、第８図ａは、ボンデ
イングパツド６にボンデイングワイヤ（図示せ
ず）を介して0Vの入力電位が与えられた場合の
Vcc配線７、Vss配線８、入力配線９の夫々の電位
を示したものである。この時の電気力線の分布を
模式的に示すと、第８図ｂに示すようになる。こ
の図より、電気力線１２が最高電位にあるVcc配
線７より発してボンデイングパツド６、Vss配線
８及び入力配線９に向かつて流入することが確認
できる。そして、負イオンがボンデイングワイヤ
を介してボンデイングパツド６に流入するが、パ
ツシベーシヨン層１１上で移動し、最も電位の高
い部分つまりVcc配線７表面に集中する。
次に示す問題点を有する。これを第８図ａ〜ｃを
参照して説明する。ここで、第８図ａは、ボンデ
イングパツド６にボンデイングワイヤ（図示せ
ず）を介して0Vの入力電位が与えられた場合の
Vcc配線７、Vss配線８、入力配線９の夫々の電位
を示したものである。この時の電気力線の分布を
模式的に示すと、第８図ｂに示すようになる。こ
の図より、電気力線１２が最高電位にあるVcc配
線７より発してボンデイングパツド６、Vss配線
８及び入力配線９に向かつて流入することが確認
できる。そして、負イオンがボンデイングワイヤ
を介してボンデイングパツド６に流入するが、パ
ツシベーシヨン層１１上で移動し、最も電位の高
い部分つまりVcc配線７表面に集中する。
本発明は上記事情に鑑みてなされたもので、外
部からボンデイングワイヤを経由してボンデイン
グパツドに流入した負イオンが電位勾配によつて
ボンデイングパツド以外の部分に拡散するのを回
避し得る半導体装置を提供することを目的とす
る。
部からボンデイングワイヤを経由してボンデイン
グパツドに流入した負イオンが電位勾配によつて
ボンデイングパツド以外の部分に拡散するのを回
避し得る半導体装置を提供することを目的とす
る。
本発明は、入出力信号の最低電位以上の電位を
有する第１の回路部分と前記入出力信号のボンデ
イングパツドとの間に、入出力信号の最低電位以
下の電位を有する第２の回路部分を配置すること
により、外部からボンデイングワイヤを経由して
ボンデイングパツドに流入した負イオンがボンデ
イングパツド以外の部分に拡散することを回避す
ることを図つたことを骨子とする。
有する第１の回路部分と前記入出力信号のボンデ
イングパツドとの間に、入出力信号の最低電位以
下の電位を有する第２の回路部分を配置すること
により、外部からボンデイングワイヤを経由して
ボンデイングパツドに流入した負イオンがボンデ
イングパツド以外の部分に拡散することを回避す
ることを図つたことを骨子とする。
以下、本発明の一実施例に係るCMOSトラン
ジスタを第１図及び第２図を参照して説明する。
なお、第２図は、第１図のＹ−Ｙ線に沿う断面図
である。ここで、従来と同部材のものは同符号を
付して説明を省略する。
ジスタを第１図及び第２図を参照して説明する。
なお、第２図は、第１図のＹ−Ｙ線に沿う断面図
である。ここで、従来と同部材のものは同符号を
付して説明を省略する。
図中の２１は、Vss配線（0V）８に接続された
第２の回路部分としての例えばAlからなるVss
（0V）側枝である。この側枝２１は、シリコン基
板１上の酸化膜５上で、かつ第１の回路部分とし
てのVcc配線７と第２の回路部分としてのボンデ
イングパツド６との間に配置されている。
第２の回路部分としての例えばAlからなるVss
（0V）側枝である。この側枝２１は、シリコン基
板１上の酸化膜５上で、かつ第１の回路部分とし
てのVcc配線７と第２の回路部分としてのボンデ
イングパツド６との間に配置されている。
しかして、本発明によれば、Vcc配線７とボン
デイングパツド６間にVss側枝２１を設けた構造
となつているため、以下に示すように入力信号の
電位いかんに係わらず負イオンがボンデイングパ
ツド６以外の部分に拡散することを回避できる。
デイングパツド６間にVss側枝２１を設けた構造
となつているため、以下に示すように入力信号の
電位いかんに係わらず負イオンがボンデイングパ
ツド６以外の部分に拡散することを回避できる。
ボンデイングパツド６にボンデイングワイヤ
（図示せず）を介して5Vの入力電位が与えられ
た場合； この場合のVcc配線７，Vss配線８、入力配線
９及びVss側枝２１の電位は、第３図ａに示す
通りであり、入力配線９は5Vを、Vss側枝２１
は0Vを示す。この時の電気力線の分布を模式
的に示すと第３図ｂに示すようになる。この図
より、電気力線２２がボンデイングパツドから
最低電位にあるVss配線８に向かつて、かつボ
ンデイングパツド６、Vcc配線７及び入力配線
９から最低電位にあるVss側枝２１に向かつて
夫々流入することが確認できる。その結果、負
イオンが、ボンデイングワイヤを経由してボン
デイングパツド６に流入する。この負イオン
は、パツシベーシヨン層１１上で移動し、最も
電位の高い部分に集中しようとする性質があ
る。そして、ボンデイングパツド６の回りは共
に低電位のVss配線８とVss側枝２１に囲まれて
いるため、負イオンは第３図ｃに示す如くボン
デイングパツド６の表面に留まり集中する。
（図示せず）を介して5Vの入力電位が与えられ
た場合； この場合のVcc配線７，Vss配線８、入力配線
９及びVss側枝２１の電位は、第３図ａに示す
通りであり、入力配線９は5Vを、Vss側枝２１
は0Vを示す。この時の電気力線の分布を模式
的に示すと第３図ｂに示すようになる。この図
より、電気力線２２がボンデイングパツドから
最低電位にあるVss配線８に向かつて、かつボ
ンデイングパツド６、Vcc配線７及び入力配線
９から最低電位にあるVss側枝２１に向かつて
夫々流入することが確認できる。その結果、負
イオンが、ボンデイングワイヤを経由してボン
デイングパツド６に流入する。この負イオン
は、パツシベーシヨン層１１上で移動し、最も
電位の高い部分に集中しようとする性質があ
る。そして、ボンデイングパツド６の回りは共
に低電位のVss配線８とVss側枝２１に囲まれて
いるため、負イオンは第３図ｃに示す如くボン
デイングパツド６の表面に留まり集中する。
ボンデイングパツド６にボンデイングワイヤ
（図示せず）を介して0Vの入力電位が与えられ
た場合； この場合のVcc配線７，Vss配線８、入力配線
９及びVss側枝２１の電位は第４図ａに示す通
りであり、入力配線９、Vss側枝２１の電位が
共に0Vとなる。この時の電気力線の分布を模
式的に示すと、第４図ｂに示すようになる。こ
の図により、電気力線２２が最高電位にある
Vcc配線７から発してボンデイングパツド６、
Vss配線８、入力配線９及びVss側枝２１に向か
つて流入することが確認できる。その結果、ボ
ンデイングパツド６に入つてきた負イオンは、
パツシベーシヨン層１１上で移動し、最も電位
の高い部分に集中しようとする。しかし、ボン
デイングパツド６の回りには共に最低電位にあ
るVss配線８とVss側枝２１が存在するため、電
位勾配による周辺部への移動ができず負イオン
はボンデイングパツド６の表面に留まり集中す
る。つまり、Vss側枝２１は、高電位たるVcc配
線７とボンデイングパツド６との間に介在し電
位の谷を作るため、負イオンの移動に対する障
壁となる。
（図示せず）を介して0Vの入力電位が与えられ
た場合； この場合のVcc配線７，Vss配線８、入力配線
９及びVss側枝２１の電位は第４図ａに示す通
りであり、入力配線９、Vss側枝２１の電位が
共に0Vとなる。この時の電気力線の分布を模
式的に示すと、第４図ｂに示すようになる。こ
の図により、電気力線２２が最高電位にある
Vcc配線７から発してボンデイングパツド６、
Vss配線８、入力配線９及びVss側枝２１に向か
つて流入することが確認できる。その結果、ボ
ンデイングパツド６に入つてきた負イオンは、
パツシベーシヨン層１１上で移動し、最も電位
の高い部分に集中しようとする。しかし、ボン
デイングパツド６の回りには共に最低電位にあ
るVss配線８とVss側枝２１が存在するため、電
位勾配による周辺部への移動ができず負イオン
はボンデイングパツド６の表面に留まり集中す
る。つまり、Vss側枝２１は、高電位たるVcc配
線７とボンデイングパツド６との間に介在し電
位の谷を作るため、負イオンの移動に対する障
壁となる。
このように、により、入出力信号の電位い
かんに係わらず常に負イオンがボンデイングパツ
ド６上に集中することが明らかである。
かんに係わらず常に負イオンがボンデイングパツ
ド６上に集中することが明らかである。
なお、本発明に係るCMOSトランジスタは、
上記実施例のものに限らず、例えば第９図〜第１
１図に示すものでもよい。
上記実施例のものに限らず、例えば第９図〜第１
１図に示すものでもよい。
第９図は、例えばAlからなるVss（0V）側枝３
１を鈎状にボンデイングパツド６の周囲に設けた
ものである。
１を鈎状にボンデイングパツド６の周囲に設けた
ものである。
第１０図は、AlからなるVss側枝４１をボンデ
イングパツド６を囲むように設け、かつ保護抵抗
４をこのVss側枝４１の下で交差させ、該保護抵
抗４とボンデイングパツド６をコンタクトホール
４２を介して接続させたものである。
イングパツド６を囲むように設け、かつ保護抵抗
４をこのVss側枝４１の下で交差させ、該保護抵
抗４とボンデイングパツド６をコンタクトホール
４２を介して接続させたものである。
第１１図は、拡散層からなるVss側枝５１をボ
ンデイングパツド６を囲むように設け、コンタク
トホール５２，５２でこのVss側枝５１をVss配線
８に接続させたものである。
ンデイングパツド６を囲むように設け、コンタク
トホール５２，５２でこのVss側枝５１をVss配線
８に接続させたものである。
以上詳述した如く本発明によれば、外部から入
つてきた負イオンをボンデイングパツド上に集中
させることができるCMOSトランジスタ等の半
導体装置を提供できるものである。
つてきた負イオンをボンデイングパツド上に集中
させることができるCMOSトランジスタ等の半
導体装置を提供できるものである。
第１図は本発明の一実施例に係るCMOSトラ
ンジスタの平面図、第２図は第１図のＹ−Ｙ線に
沿う断面図、第３図ａ〜ｃは夫々本発明のトラン
ジスタのボンデイングパツドに5Vの入力電位を
与えた場合の状態を説明するための断面図、第４
図ａ〜ｃは夫々同トランジスタのボンデイングパ
ツドに0Vの入力電位を与えた場合の状態を説明
するための断面図、第５図は従来のCMOSトラ
ンジスタの平面図、第６図は第５図のＸ−Ｘ線に
沿う断面図、第７図ａ〜ｃは夫々従来のトランジ
スタのボンデイングパツドに5Vの入力電位を与
えた場合の状態を説明するための断面図、第８図
は同トランジスタのボンデイングパツドに0Vの
入力電位を与えた場合の状態を説明するための断
面図、第９図〜第１１図は本発明のその他の実施
例に係るCMOSトランジスタの平面図である。 １……シリコン基板、２……リードフレーム、
４……保護抵抗、５……SiO2膜、６……ボンデ
イングパツド、７……Vcc配線、８……Vss配線、
９……入力配線、１０1，１０2，５２……コンタ
クトホール、１１……パツシベーシヨン層、２
１，３１，４１，５１……Vss側枝（第２の回路
部分）。
ンジスタの平面図、第２図は第１図のＹ−Ｙ線に
沿う断面図、第３図ａ〜ｃは夫々本発明のトラン
ジスタのボンデイングパツドに5Vの入力電位を
与えた場合の状態を説明するための断面図、第４
図ａ〜ｃは夫々同トランジスタのボンデイングパ
ツドに0Vの入力電位を与えた場合の状態を説明
するための断面図、第５図は従来のCMOSトラ
ンジスタの平面図、第６図は第５図のＸ−Ｘ線に
沿う断面図、第７図ａ〜ｃは夫々従来のトランジ
スタのボンデイングパツドに5Vの入力電位を与
えた場合の状態を説明するための断面図、第８図
は同トランジスタのボンデイングパツドに0Vの
入力電位を与えた場合の状態を説明するための断
面図、第９図〜第１１図は本発明のその他の実施
例に係るCMOSトランジスタの平面図である。 １……シリコン基板、２……リードフレーム、
４……保護抵抗、５……SiO2膜、６……ボンデ
イングパツド、７……Vcc配線、８……Vss配線、
９……入力配線、１０1，１０2，５２……コンタ
クトホール、１１……パツシベーシヨン層、２
１，３１，４１，５１……Vss側枝（第２の回路
部分）。
Claims (1)
- １ 入出力信号の最低電位以上の電位を有する第
１の回路部分と前記入出力信号のボンデイングパ
ツドとの間に、入出力信号の最低電位以下の電位
を有する第２の回路部分を配置したことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219911A JPS6197939A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219911A JPS6197939A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197939A JPS6197939A (ja) | 1986-05-16 |
| JPH0416014B2 true JPH0416014B2 (ja) | 1992-03-19 |
Family
ID=16742949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219911A Granted JPS6197939A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197939A (ja) |
-
1984
- 1984-10-19 JP JP59219911A patent/JPS6197939A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6197939A (ja) | 1986-05-16 |
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