JPH0416014B2 - - Google Patents
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- JPH0416014B2 JPH0416014B2 JP59219911A JP21991184A JPH0416014B2 JP H0416014 B2 JPH0416014 B2 JP H0416014B2 JP 59219911 A JP59219911 A JP 59219911A JP 21991184 A JP21991184 A JP 21991184A JP H0416014 B2 JPH0416014 B2 JP H0416014B2
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- bonding pad
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- side branch
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- 239000004065 semiconductor Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 description 17
- 239000012141 concentrate Substances 0.000 description 6
- 238000002161 passivation Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004941 influx Effects 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に負イオン性腐
蝕に強いボンデイングパツド回り構造を有する半
導体装置に係わる。
蝕に強いボンデイングパツド回り構造を有する半
導体装置に係わる。
従来、半導体装置例えばCMOSトランジスタ
としては、第5図及び第6図に示すものが知られ
ている。なお、第6図は第5図のX−X線に沿う
断面図である。ここでは、ボンデイング回りのみ
を説明する。
としては、第5図及び第6図に示すものが知られ
ている。なお、第6図は第5図のX−X線に沿う
断面図である。ここでは、ボンデイング回りのみ
を説明する。
図中の1は、42合金または銅からなるリードフ
レーム2上に導電性ペーストなどのマウント材3
を介して設けられたシリコン基板である。この基
板1の表面には、拡散層からなる保護抵抗4が形
成されている。前記基板1上には、例えばSiO2
膜5を介してボンデイングパツド6、Alからな
るVcc配線(+5V)7、同材料のVss配線(0v)
8及び入力配線9が夫々設けられている。前記保
護抵抗4と入力配線9間、保護抵抗4とパツド6
間は、夫々コンタクトホール101,102を介し
て接続されている。前記ボンデイングパツド6の
大部分を除く基板1全面には、例えばSiO2から
なるパツシベーシヨン膜11が設けられている。
レーム2上に導電性ペーストなどのマウント材3
を介して設けられたシリコン基板である。この基
板1の表面には、拡散層からなる保護抵抗4が形
成されている。前記基板1上には、例えばSiO2
膜5を介してボンデイングパツド6、Alからな
るVcc配線(+5V)7、同材料のVss配線(0v)
8及び入力配線9が夫々設けられている。前記保
護抵抗4と入力配線9間、保護抵抗4とパツド6
間は、夫々コンタクトホール101,102を介し
て接続されている。前記ボンデイングパツド6の
大部分を除く基板1全面には、例えばSiO2から
なるパツシベーシヨン膜11が設けられている。
こうした構造のCMOSトランジスタにおいて、
ボンデイングパツド6にボンデイングワイヤ(図
示せず)を介して5Vの入力電位が与えられた場
合、入力配線9の電位は5Vとなり、Vcc配線7、
Vss配線8の電位は第7図aに示す通りである。
この時の電気力線の分布を模式的に示すと、第7
図bに示すようになる。この図より、電気力線1
2がボンデイングパツド6、Vcc配線7及び入力
配線9より最低電位にあるVss配線8に向かつて
流入することが確認できる。その結果、負イオン
が、ボンデイングワイヤを経由して外部よりボン
デイングパツド6に流入する。この負イオンは、
パツシベーシヨン膜11上で移動し、最も電位の
高い部分に集中しようとする性質がある。そのた
め、負イオンは、第7図cに示す如くボンデイン
グパツド6の表面に集まる。なお、Vcc配線7と
入力配線9はボンデイングパツド6と同電位であ
るが、分離されているため負イオンはボンデイン
グパツド6の表面に集まる。
ボンデイングパツド6にボンデイングワイヤ(図
示せず)を介して5Vの入力電位が与えられた場
合、入力配線9の電位は5Vとなり、Vcc配線7、
Vss配線8の電位は第7図aに示す通りである。
この時の電気力線の分布を模式的に示すと、第7
図bに示すようになる。この図より、電気力線1
2がボンデイングパツド6、Vcc配線7及び入力
配線9より最低電位にあるVss配線8に向かつて
流入することが確認できる。その結果、負イオン
が、ボンデイングワイヤを経由して外部よりボン
デイングパツド6に流入する。この負イオンは、
パツシベーシヨン膜11上で移動し、最も電位の
高い部分に集中しようとする性質がある。そのた
め、負イオンは、第7図cに示す如くボンデイン
グパツド6の表面に集まる。なお、Vcc配線7と
入力配線9はボンデイングパツド6と同電位であ
るが、分離されているため負イオンはボンデイン
グパツド6の表面に集まる。
しかしながら、従来のCMOSトランジスタは、
次に示す問題点を有する。これを第8図a〜cを
参照して説明する。ここで、第8図aは、ボンデ
イングパツド6にボンデイングワイヤ(図示せ
ず)を介して0Vの入力電位が与えられた場合の
Vcc配線7、Vss配線8、入力配線9の夫々の電位
を示したものである。この時の電気力線の分布を
模式的に示すと、第8図bに示すようになる。こ
の図より、電気力線12が最高電位にあるVcc配
線7より発してボンデイングパツド6、Vss配線
8及び入力配線9に向かつて流入することが確認
できる。そして、負イオンがボンデイングワイヤ
を介してボンデイングパツド6に流入するが、パ
ツシベーシヨン層11上で移動し、最も電位の高
い部分つまりVcc配線7表面に集中する。
次に示す問題点を有する。これを第8図a〜cを
参照して説明する。ここで、第8図aは、ボンデ
イングパツド6にボンデイングワイヤ(図示せ
ず)を介して0Vの入力電位が与えられた場合の
Vcc配線7、Vss配線8、入力配線9の夫々の電位
を示したものである。この時の電気力線の分布を
模式的に示すと、第8図bに示すようになる。こ
の図より、電気力線12が最高電位にあるVcc配
線7より発してボンデイングパツド6、Vss配線
8及び入力配線9に向かつて流入することが確認
できる。そして、負イオンがボンデイングワイヤ
を介してボンデイングパツド6に流入するが、パ
ツシベーシヨン層11上で移動し、最も電位の高
い部分つまりVcc配線7表面に集中する。
本発明は上記事情に鑑みてなされたもので、外
部からボンデイングワイヤを経由してボンデイン
グパツドに流入した負イオンが電位勾配によつて
ボンデイングパツド以外の部分に拡散するのを回
避し得る半導体装置を提供することを目的とす
る。
部からボンデイングワイヤを経由してボンデイン
グパツドに流入した負イオンが電位勾配によつて
ボンデイングパツド以外の部分に拡散するのを回
避し得る半導体装置を提供することを目的とす
る。
本発明は、入出力信号の最低電位以上の電位を
有する第1の回路部分と前記入出力信号のボンデ
イングパツドとの間に、入出力信号の最低電位以
下の電位を有する第2の回路部分を配置すること
により、外部からボンデイングワイヤを経由して
ボンデイングパツドに流入した負イオンがボンデ
イングパツド以外の部分に拡散することを回避す
ることを図つたことを骨子とする。
有する第1の回路部分と前記入出力信号のボンデ
イングパツドとの間に、入出力信号の最低電位以
下の電位を有する第2の回路部分を配置すること
により、外部からボンデイングワイヤを経由して
ボンデイングパツドに流入した負イオンがボンデ
イングパツド以外の部分に拡散することを回避す
ることを図つたことを骨子とする。
以下、本発明の一実施例に係るCMOSトラン
ジスタを第1図及び第2図を参照して説明する。
なお、第2図は、第1図のY−Y線に沿う断面図
である。ここで、従来と同部材のものは同符号を
付して説明を省略する。
ジスタを第1図及び第2図を参照して説明する。
なお、第2図は、第1図のY−Y線に沿う断面図
である。ここで、従来と同部材のものは同符号を
付して説明を省略する。
図中の21は、Vss配線(0V)8に接続された
第2の回路部分としての例えばAlからなるVss
(0V)側枝である。この側枝21は、シリコン基
板1上の酸化膜5上で、かつ第1の回路部分とし
てのVcc配線7と第2の回路部分としてのボンデ
イングパツド6との間に配置されている。
第2の回路部分としての例えばAlからなるVss
(0V)側枝である。この側枝21は、シリコン基
板1上の酸化膜5上で、かつ第1の回路部分とし
てのVcc配線7と第2の回路部分としてのボンデ
イングパツド6との間に配置されている。
しかして、本発明によれば、Vcc配線7とボン
デイングパツド6間にVss側枝21を設けた構造
となつているため、以下に示すように入力信号の
電位いかんに係わらず負イオンがボンデイングパ
ツド6以外の部分に拡散することを回避できる。
デイングパツド6間にVss側枝21を設けた構造
となつているため、以下に示すように入力信号の
電位いかんに係わらず負イオンがボンデイングパ
ツド6以外の部分に拡散することを回避できる。
ボンデイングパツド6にボンデイングワイヤ
(図示せず)を介して5Vの入力電位が与えられ
た場合; この場合のVcc配線7,Vss配線8、入力配線
9及びVss側枝21の電位は、第3図aに示す
通りであり、入力配線9は5Vを、Vss側枝21
は0Vを示す。この時の電気力線の分布を模式
的に示すと第3図bに示すようになる。この図
より、電気力線22がボンデイングパツドから
最低電位にあるVss配線8に向かつて、かつボ
ンデイングパツド6、Vcc配線7及び入力配線
9から最低電位にあるVss側枝21に向かつて
夫々流入することが確認できる。その結果、負
イオンが、ボンデイングワイヤを経由してボン
デイングパツド6に流入する。この負イオン
は、パツシベーシヨン層11上で移動し、最も
電位の高い部分に集中しようとする性質があ
る。そして、ボンデイングパツド6の回りは共
に低電位のVss配線8とVss側枝21に囲まれて
いるため、負イオンは第3図cに示す如くボン
デイングパツド6の表面に留まり集中する。
(図示せず)を介して5Vの入力電位が与えられ
た場合; この場合のVcc配線7,Vss配線8、入力配線
9及びVss側枝21の電位は、第3図aに示す
通りであり、入力配線9は5Vを、Vss側枝21
は0Vを示す。この時の電気力線の分布を模式
的に示すと第3図bに示すようになる。この図
より、電気力線22がボンデイングパツドから
最低電位にあるVss配線8に向かつて、かつボ
ンデイングパツド6、Vcc配線7及び入力配線
9から最低電位にあるVss側枝21に向かつて
夫々流入することが確認できる。その結果、負
イオンが、ボンデイングワイヤを経由してボン
デイングパツド6に流入する。この負イオン
は、パツシベーシヨン層11上で移動し、最も
電位の高い部分に集中しようとする性質があ
る。そして、ボンデイングパツド6の回りは共
に低電位のVss配線8とVss側枝21に囲まれて
いるため、負イオンは第3図cに示す如くボン
デイングパツド6の表面に留まり集中する。
ボンデイングパツド6にボンデイングワイヤ
(図示せず)を介して0Vの入力電位が与えられ
た場合; この場合のVcc配線7,Vss配線8、入力配線
9及びVss側枝21の電位は第4図aに示す通
りであり、入力配線9、Vss側枝21の電位が
共に0Vとなる。この時の電気力線の分布を模
式的に示すと、第4図bに示すようになる。こ
の図により、電気力線22が最高電位にある
Vcc配線7から発してボンデイングパツド6、
Vss配線8、入力配線9及びVss側枝21に向か
つて流入することが確認できる。その結果、ボ
ンデイングパツド6に入つてきた負イオンは、
パツシベーシヨン層11上で移動し、最も電位
の高い部分に集中しようとする。しかし、ボン
デイングパツド6の回りには共に最低電位にあ
るVss配線8とVss側枝21が存在するため、電
位勾配による周辺部への移動ができず負イオン
はボンデイングパツド6の表面に留まり集中す
る。つまり、Vss側枝21は、高電位たるVcc配
線7とボンデイングパツド6との間に介在し電
位の谷を作るため、負イオンの移動に対する障
壁となる。
(図示せず)を介して0Vの入力電位が与えられ
た場合; この場合のVcc配線7,Vss配線8、入力配線
9及びVss側枝21の電位は第4図aに示す通
りであり、入力配線9、Vss側枝21の電位が
共に0Vとなる。この時の電気力線の分布を模
式的に示すと、第4図bに示すようになる。こ
の図により、電気力線22が最高電位にある
Vcc配線7から発してボンデイングパツド6、
Vss配線8、入力配線9及びVss側枝21に向か
つて流入することが確認できる。その結果、ボ
ンデイングパツド6に入つてきた負イオンは、
パツシベーシヨン層11上で移動し、最も電位
の高い部分に集中しようとする。しかし、ボン
デイングパツド6の回りには共に最低電位にあ
るVss配線8とVss側枝21が存在するため、電
位勾配による周辺部への移動ができず負イオン
はボンデイングパツド6の表面に留まり集中す
る。つまり、Vss側枝21は、高電位たるVcc配
線7とボンデイングパツド6との間に介在し電
位の谷を作るため、負イオンの移動に対する障
壁となる。
このように、により、入出力信号の電位い
かんに係わらず常に負イオンがボンデイングパツ
ド6上に集中することが明らかである。
かんに係わらず常に負イオンがボンデイングパツ
ド6上に集中することが明らかである。
なお、本発明に係るCMOSトランジスタは、
上記実施例のものに限らず、例えば第9図〜第1
1図に示すものでもよい。
上記実施例のものに限らず、例えば第9図〜第1
1図に示すものでもよい。
第9図は、例えばAlからなるVss(0V)側枝3
1を鈎状にボンデイングパツド6の周囲に設けた
ものである。
1を鈎状にボンデイングパツド6の周囲に設けた
ものである。
第10図は、AlからなるVss側枝41をボンデ
イングパツド6を囲むように設け、かつ保護抵抗
4をこのVss側枝41の下で交差させ、該保護抵
抗4とボンデイングパツド6をコンタクトホール
42を介して接続させたものである。
イングパツド6を囲むように設け、かつ保護抵抗
4をこのVss側枝41の下で交差させ、該保護抵
抗4とボンデイングパツド6をコンタクトホール
42を介して接続させたものである。
第11図は、拡散層からなるVss側枝51をボ
ンデイングパツド6を囲むように設け、コンタク
トホール52,52でこのVss側枝51をVss配線
8に接続させたものである。
ンデイングパツド6を囲むように設け、コンタク
トホール52,52でこのVss側枝51をVss配線
8に接続させたものである。
以上詳述した如く本発明によれば、外部から入
つてきた負イオンをボンデイングパツド上に集中
させることができるCMOSトランジスタ等の半
導体装置を提供できるものである。
つてきた負イオンをボンデイングパツド上に集中
させることができるCMOSトランジスタ等の半
導体装置を提供できるものである。
第1図は本発明の一実施例に係るCMOSトラ
ンジスタの平面図、第2図は第1図のY−Y線に
沿う断面図、第3図a〜cは夫々本発明のトラン
ジスタのボンデイングパツドに5Vの入力電位を
与えた場合の状態を説明するための断面図、第4
図a〜cは夫々同トランジスタのボンデイングパ
ツドに0Vの入力電位を与えた場合の状態を説明
するための断面図、第5図は従来のCMOSトラ
ンジスタの平面図、第6図は第5図のX−X線に
沿う断面図、第7図a〜cは夫々従来のトランジ
スタのボンデイングパツドに5Vの入力電位を与
えた場合の状態を説明するための断面図、第8図
は同トランジスタのボンデイングパツドに0Vの
入力電位を与えた場合の状態を説明するための断
面図、第9図〜第11図は本発明のその他の実施
例に係るCMOSトランジスタの平面図である。 1……シリコン基板、2……リードフレーム、
4……保護抵抗、5……SiO2膜、6……ボンデ
イングパツド、7……Vcc配線、8……Vss配線、
9……入力配線、101,102,52……コンタ
クトホール、11……パツシベーシヨン層、2
1,31,41,51……Vss側枝(第2の回路
部分)。
ンジスタの平面図、第2図は第1図のY−Y線に
沿う断面図、第3図a〜cは夫々本発明のトラン
ジスタのボンデイングパツドに5Vの入力電位を
与えた場合の状態を説明するための断面図、第4
図a〜cは夫々同トランジスタのボンデイングパ
ツドに0Vの入力電位を与えた場合の状態を説明
するための断面図、第5図は従来のCMOSトラ
ンジスタの平面図、第6図は第5図のX−X線に
沿う断面図、第7図a〜cは夫々従来のトランジ
スタのボンデイングパツドに5Vの入力電位を与
えた場合の状態を説明するための断面図、第8図
は同トランジスタのボンデイングパツドに0Vの
入力電位を与えた場合の状態を説明するための断
面図、第9図〜第11図は本発明のその他の実施
例に係るCMOSトランジスタの平面図である。 1……シリコン基板、2……リードフレーム、
4……保護抵抗、5……SiO2膜、6……ボンデ
イングパツド、7……Vcc配線、8……Vss配線、
9……入力配線、101,102,52……コンタ
クトホール、11……パツシベーシヨン層、2
1,31,41,51……Vss側枝(第2の回路
部分)。
Claims (1)
- 1 入出力信号の最低電位以上の電位を有する第
1の回路部分と前記入出力信号のボンデイングパ
ツドとの間に、入出力信号の最低電位以下の電位
を有する第2の回路部分を配置したことを特徴と
する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59219911A JPS6197939A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59219911A JPS6197939A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6197939A JPS6197939A (ja) | 1986-05-16 |
JPH0416014B2 true JPH0416014B2 (ja) | 1992-03-19 |
Family
ID=16742949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59219911A Granted JPS6197939A (ja) | 1984-10-19 | 1984-10-19 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6197939A (ja) |
-
1984
- 1984-10-19 JP JP59219911A patent/JPS6197939A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6197939A (ja) | 1986-05-16 |
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