JPS60143647A - 回路のインダクタンスを減少させ且つ制御した電圧勾配を与える集積回路チツプ配線構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は大規模集積回路チップに関するもので７− あって、更に詳細には、チップ上で信号エラーを発生す
る様な誘導的クロストークを減少させると共にチップ上
のゲートに一層一様な電圧分布を提供する為のこの様な
チップに対する配線構成乃至は配列に関するものである
。

マイクロエレクトロニクス及び集積回路技術の分野にお
いて継続して開発が行なわれるにつれ、大規模集積（Ｌ
ＳＩ）及び超大規模集積（ＶＬＳ■）論理チップの動作
速度、寸法、及び回路密度は常に向上される。現在迄の
ところ、著しい問題を提起していなかった為にこれらの
チップの設計において殆ど又は全く考慮されていかった
１現象はチップ上の電流経路ループによって発生される
磁界の影響である。より小型のチップ、例えば、１、．
０００ゲート以下のチップにおいては、磁界は極めて弱
く、信号電流に注目に値する様な影響を与えるものでは
ない。然し乍ら、チップ上の回路密度及び速度が次第に
向上されると、この磁界の影響が次第に重要となる。

従来通りの配線を行なったチップにおいては、８− 電流は、通常、チップの角部又は側部に位置させたポン
ディングパッドを介してチップ上に注入され、又対角線
上反対の角部又はチップの反対側部に配置させた別のポ
ンディングパッドを接地基準電位に接続してゲートから
の電流をシンク即ち吸い出させている。従って、電流経
路はチップの１角部又は側部から該チップの反対側の角
部又は側部へかけて確立され、その電流経路は前記電流
が注入されたパッドへループ状に帰還され、チップの面
積のかなりの部分に渡っている。例えば、第１図を参照
して説明すると、集積回路チップ１０は多数の論理ゲー
ト１２を有することが可能であり、該ゲートは各々電源
バス１４と接地バス１６との間に互いに並列的に接続さ
れている。第１図に示した如く、論理ゲート１２は２つ
の行に分割されており、且つ電源及び接地バスも又２本
の平行な導電性線路に分割されており、これらの線路は
夫々２つの行に接続されている。然し乍ら、チップが有
する論理ゲートは１行のみの場合もあれば又各々に別々
の導電性線路が設けられている多９− 数個の行の場合もある。並列的に接続される論理ゲート
の行の特定の数は、チップに設けられる回路及び使用さ
れる設計レイアウト原理によって決定される。

第１図のチップは、個々の論理ゲートへ電流を供給し且
つそこから電流をシンクする為の従来の配線配列を示し
ている。更に詳細には、電源バス１４がチップの１角部
に配設されているポンディングパッド１８へ接続されて
いる。このパッドは、更に、適宜の供給源から電流が供
給されるチップパッケージ内のピンの１つに接続されて
いる。接地バス１６は同様にパッド１８がらチップの対
角線上反対側の角部上に配設されているポンディングパ
ッド２０に接続されている。パッド２ｏはチップパッケ
ージの接続ピンを介して適宜の接地基準電位に接続され
ている。

幾分異なった配線構成においては、電流供給パッド１８
をチップの上端の中心に近接させて位置させることが可
能であり、且つ電流シンクパッドを、対角線反対角部上
に配設するのではなく、チ１０− ツブの下端の中心に近接させて位置させることが可能で
ある。

動作に付き説明すると、電流はポンディングパッド１８
から導電状態にある種々の論理ゲー１〜を介して接地バ
ス１６へ且つポンディングパッド２０へ流れる。電流の
帰還路はポンディングパッド２０から、少なくともチッ
プパッケージの対角線寸法の長さだけ分離されているパ
ッド１８へ延在している。この電流の流れ経路は、上側
の行の論理ゲー１への１つが導通状態にある場合に対し
て第　１図に点線で概略示しである。各ゲート共導通状
態にある場合には同様の流れ経路を確立する。実際には
、この帰還経路はチップが装着されているプリント回路
基板（不図示）上の導電性線路によって形成される。こ
れらの線路はポンディングパッド１８及び２０と関連す
る接続ピンから電源に接続されている回路基板上のエツ
ジコネクタに延在している。

理解される如く、電流ループによって囲まれる面積は、
最小の場合でも、集積回路チップの面積のかなりの部分
を占める。クロックサイクルの間に、チップ上の論理ゲ
ートのスイッチング状態における変化はパッド１８から
パッド２０へ流れる電流の量に著しい変化を発生させる
のに充分に大きいことがあり、又この様に変化する磁界
によって他のチップ上の導体内に誘起される電流が論理
エラーを発生させるのに充分な場合がある。更に詳細に
は、クロックサイクルの間に、多数のゲートが逐次的に
状態を変化させることが可能である。

同じクロックサイクルの間に一連のゲートの内で後の時
期に発生するスイッチング動作は速い時期において誘導
的に状態変化をトリガーすることがあり、その際に論理
エラーを発生させる。

この様なエラー発生の可能性は、チップの集積密度が増
加すると共に増加する。例えば、１０Ｇ個のゲートを持
ったＶＬＳＩチップ上で、成る与えられたクロックサイ
クルの間に、ある１つの方向にスイッチング動作するゲ
ート数は高々２０，０００程度反対方向にスイッチング
動作するゲート数に越えることがある。チップへ供給さ
れる全電流が２５アンペアであると仮定すると、各々の
個々の論理ゲートは２５マイクロアンペアを受け取り、
２０．０００個のゲートの正味の状態変化はチップを介
して流れる電流が１７２アンペアだけ増加されるか又は
減少されることとなる。この様な変化、更に詳細には、
この様な変化によって発生される起電力は、ＩＣチップ
において通常使用される電圧レベルが比較的低いもので
あるということを考慮すると、有為性を有するものとな
り得る。例えば、論理高と論理低の状態の間の差異は低
い場合０．１ボルト程度のこともある。電流変化によっ
て誘導的に発生される磁界が充分に大きいと、チップ内
の信号線上の電圧に影響を与えることが可能となり、１
つの論理状態が誤って他の状態として検知され、論理エ
ラーが発生する。

電流ループによって発生される全磁束はインダクタンス
と電流の積であるから、チップのインダクタンスを減少
することが可能であれば、誘導的に発生された磁界によ
って発生される論理エラーの可能性も減少される。

　１３− 電流ループによって発生されるインダクタンスＬは以下
の如く定義することが可能である。

Ｌ＝μ、Ａ／２πＲ 尚、μ０は磁界が存在するチップ上の領域の実効透磁率
であり、Ａは電流ループによって囲まれた面積であり、
Ｒはループの平均半径である。

この様に、インダクタンスの大きさは電流ループの面積
に直接関連している。更に詳細には、それはループの平
均半径に正比例している（何故ならば、Ａ＝πＲ２だか
らである）。電流ループ内の面積を小さくすることが可
能であれば、回路間の誘導的干渉の可能性も減少させる
ことが可能である。何故ならば、磁界強度は成る与えら
れた電流レベルに対してはインダクタンスに直接正比例
するからである。

本発明は以上の点に鑑みなされたものであって、チップ
上の回路の誘導的干渉によって発生されるクロストーク
の可能性を減少させることを一般的な目的とする。本発
明の一層特定的な目的は、従来のものと比べ、電流ルー
プによって取り囲まれ１４− るチップ上の面積を減少させることの可能な新規な配線
構成乃至配列を与えることによって集積回路チップ」二
の回路のインダクタンスを減少させることである。本発
明の更に別の目的とするところは、各ゲートが同量の電
流を受け取る様にチップ上の個々のゲートヘ一様な電圧
分布を与えることである。

本発明の１特徴によれば、チップ上の電流経路によって
囲まれる面積は、電流ソース（湧き出し）及び電流シン
ク（吸い出し）が夫々論理ゲートへ接続されるポンディ
ングパッドの従来の位置を変えることによって減少され
る。これらのパッドは、本発明によれば、例えば、チッ
プの反対側に配置するのではなく、互いに物理的に隣接
させて配置させる。論理ゲートに対して電源バスと接地
バスとを互いに隣接させて位置させることによって電流
ループの面積を更に減少させることが可能である。理想
的には、これら２つのバスをチップの異なった金属層上
に一方を他方の上方に重畳させることが可能であり、そ
うした場合にはこれらバス間の間隔は２つの金属層を分
離する分離層の厚さのみである。

本発明の別の特徴によれば、チップ上のゲートにおける
電圧勾配は、電流経路の全長が各ゲートを介して流れる
電流に対して同じであることを確保すると共に、導体の
各部分において担持される電流の大きさによって電源バ
ス及び接地バスの断面積を変化させることによって、各
ゲートに対して同じである様に規制される。

以下、添付の図面を参考に、本発明の具体的な実施の態
様に付いて詳細に説明する。

前述した如く、本発明の１特徴は、集積回路チップ上の
電流の流れに正味の変化を発生させるものでありスイッ
チングサイクルの間に誘導的に発生される潜在的にエラ
ーを発生させるノイズを緩和させることである。本発明
によれば、チップ上の電流ループの面積を減少させてお
り、その１実施例においては、電流吸い出しパッド２ｏ
の位置をチップ上で電流供給パッド１８の位置に近ずけ
ることによって達成されている。この原理を実施化した
例を第２図に示しである。第２図から理解される如く、
チップの配線構成は大略第１図に示したものと類似して
いるが、ポンディングパッド２０の物理的な位置が異な
る。この場合には、パッド２０はパッド１８に物理的に
隣接して位置されている。即ち、この様に位置を変化さ
せた結果、電流の湧き出しと吸い出し経路とが近接して
配設され、両者の経路間の面積を減少させることとなる
。この様に従来のものから変化させることによって、電
流ループによって囲まれるチップ上の面積は、点線で示
した如く、実質的に減少される。

本発明に関連して使用される場合、「物理的に近接して
」という表現は、ポンディングパッド１８と２０とがチ
ップ上で互いに隣同士にある２つのパッドのことを必ず
しも意味するものではない。

寧ろ、それは幾分広い意味で解釈されるものであって、
論理ゲートに対するこれら２つのパッドの位置のことに
関連している。従って、本発明のこの点に関する最も好
適な実施例においては電流供給パッドと電流吸い込みパ
ッドとがチップの同じ側の上の連続するパッドであるが
、実際上、電源ピンと接地ピンとは少なくとも他の１個
のピンだけ離されるものであることが設計上要求される
ことがある。この様な場合、本発明によれば、これらの
ポンディングパッドが互いに隣り合うものではなくとも
、これらは物理的に可及的に互いに隣接して位置され且
つ論理ゲートの配置に対してチップの同じ側に位置され
る。

本発明のこの第１の特徴の変形例を第３図に示しである
。この変形例においては、電源用のポンディングパッド
１８はチップの一端の略中間に位置されている。接地バ
ス１６がその両端を２個のポンディングパッド２０及び
２１に夫々接続して設けられている。これらのパッドは
夫々電源パッド１８の両側に配置されている。この配置
における利点は、チップ上の電流経路をバランスさせる
ことが可能であるということである。即ち、点線で示し
た電流経路の１つにおける電流の流れによって発生され
る磁界が、他の電流経路内の電流の流れによって発生さ
れる磁界の影響を減少させるものであり、何故ならば、
これら２つのループ内において電流は互いに反対方向に
流れるからである。

一方、接地バス１６を単一のパッドに接続すると共に電
源バスを接地パッドの両側に配設した２個のパッドに夫
々接続させることによっても同一の効果を得ることが可
能である。

第２図及び第３図の実施例において、電源バス１４と接
地バス１６とは夫々論理ゲートの反対側に位置されてい
る。この様にゲートの幅だけ分離させることによって、
電源供給バスとシンクバスとの間の間隔は挟まり、電流
ループによって取り囲まれる面積を著しく減少させるこ
ととなる。第２図及び第３図の実施例は第１図に示した
従来の構造と比べ電流ループ面積を著しく減少させてい
るが、回路のインダクタンスを更に減少させる為に付加
的な変形を行なうことが可能である。この点に関する実
施例を第４図に示しである。この実施例においては、両
方の電流バスを論理ゲートの同じ側に位置させており、
従ってこれらの電流バスは互いに隣接して延在している
。この実施例の場合、個々の電流ループによって取り囲
まれる面積は更に減少されていることが分かる。従って
、回路のインダクタンスも同様に減少され、その結果論
理エラーの発生する可能性が減少されている。

本発明の前述した点に関する最適実施例においては、電
流ループによって囲まれる面積は最小である。然し乍ら
、他の全ての設計条件を考慮に入れた場合、他のパラメ
ータに悪影響を与えることなしに電流ループ面積を最小
とすることは不可能な場合がある。従って、本発明の実
際的な実施に当たっては、他の設計条件と著しい妥協を
行なうことなしに可能な限り電流ループの面積を減少さ
せることである。

本発明の原理の幾つかを実施する集積回路チップの更に
詳細な例を第５図に示しである。第５図のチップ内に構
成した回路は、例えば、第６図に概略水した様な、ＭＯ
Ｓメモリ回路、例えばＲＯＭである。本発明を説明する
為にここでＭＯＳメモリ回路を使用するのは、それが比
較的簡単で分かり易いものだからである。然し乍ら、集
積回路技術を知っている者なら、本発明はそれに限定さ
れるべきものではなく、メモリだけではなく実際的に全
てのタイプの回路及び例えばバイポーラや工２Ｌ等のそ
の他のタイプの集積化技術に適用可能なものである。実
際上、本発明の特に好適な適用例は高速バイポーラ論理
ゲートチップの分野におけるものである。何故ならば、
これらのタイプのゲートは他の技術のものと比べて電圧
遷移に一層影響を受け易いからである。

第６図に関し説明すると、該メモリ回路はビット線２２
と２４及びワード線２６．２８と３０とを有している。

各ビット線は負荷ＦＥＴ３２を介して電源へ接続されて
いる。各ビット線は更にデータ出力乃至は読取端子３４
へ接続されている。

その位置及び接続がチップ内にストアされている情報を
決定するメモリ要素は、ＦＥＴＱＩ乃至Ｑ４で構成され
ており、それらのゲートは夫々のワード線２６乃至３０
へ接続されており、且つそれらのドレイン端子はビット
線２２と２４へ接続さ２１− れており、且つそれらのソース端子は接地基準電位に共
通接続されている。

動作に関して説明すると、ワード線２６乃至３０上に印
加される二進信号は入力アドレスを有しており、且つ出
力データはビット線端子３４」二で読み取られる。更に
詳細には、二進数の１が高電圧レベル、例えば５ボルト
、で表され且つ二進数の０が低電圧レベル、例えばＯ乃
至０．１ボルト、で表される場合、二進数の１が現れる
各ワード線はゲートがその線に接続されているメモリＦ
ＥＴを導通状態とさせる。この作用によって、これらの
ＦＥＴのドレイン端子に接続されているビット線を接地
させ、その際に夫々の出力端子において二進数０を表す
。逆に、ワード線が二進数Ｏの状態にあると、その線に
接続されているメモリＦＥＴはオフとなり、又ビット線
に接続されている全てのメモリＦＥＴがオフであると、
その線は高状態となる。要するに、ビット線に接続され
ている全てのメモリＦＥＴは一体となってＮＯＲゲー１
へを形成しており、その中でワード線は入力端子で２２
− あり且つビット線は出力端子である。

従って、概して、殆どのアドレスビットが二進数Ｏであ
る場合、殆どのメモリＦＥＴがオフであるのでチップを
介しての電流は比較的低い。一方、殆どのアドレスビッ
トが二進数１の場合、電流の流れはもっと高い。任意の
与えられたクロックサイクルにおいて、アドレスワード
におけるＯ：１ビツト比が著しく変化する場合、反対の
方向にスイッチされるものよりもある１方向ヘスイツチ
されるメモリＦＥＴの数が著しく大きいこととなる場合
には、チップを介しての正味の電流の流れの中に実質的
な変化が発生する。回路のインダクタンスが充分に大き
ければ、電流変化によって発生される起電力はワード線
２６乃至３ｏ上に現れる信号に影響を与えることが可能
であり、且つ出力データにエラーを発生させる場合があ
る。

勿論、この一般的な考察はワード線と相対的なメモリＦ
ＥＴの分布に依存して変化するものであり、その分布は
ＲＯＭ内にストアされる特定の情報に依存するものであ
る。

第５図に関し説明すると、種々のＦＥＴのドレイン及び
ソース要素は基板３８内に拡散トラック３６として形成
されている。例えば、これらの拡散トラックはＮ型の物
質とすることが可能であり、又基板はＰ型物質で構成す
ることが可能である。

これらの拡散トラックは互いに平行であり、且つ負荷Ｆ
ＥＴを形成する為に使用される１つおきのトラックにお
ける切断部を除いてチップの長さに実質的に沿って延在
している。二酸化シリコンの如き適宜の絶縁体からなる
層３９を基板及び拡散トラック上に付着させ、次いで公
知の技術で適宜エツチングして２つの隣接する拡散トラ
ックの重畳する領域における厚さを減少させ、その際に
ＦＥＴのゲートを与える。次いで、二酸化シリコン層を
、回路のワード線を構成する導体線路４０の並列行で被
着させる。厚さが減少されており且つこれらの導電性線
路によって被着されている二酸化シリコン層の部分は、
回路内の何処にメモリＦＥＴが位置されているがという
ことを決定し、その中にストアされる情報を決定する。

各ワード線はチップの一端に隣接して配設されている適
宜のポンディングパッド４２へ接続されている。

１つおきの拡散トラック２６、即ち切断されていない各
１−ラックはその回路のビット線を形成する。これらの
トラックはチップの底部端上に配設されているポンディ
ングパッド４４へ適宜接続されており、従ってストアさ
れている論理データをそこから読み取ることが可能であ
る。

ワード線を形成する導電性線路４ｏに加えて、チップ上
には２つの付加的な線路４６と４８とが設けられており
、それらは夫々電源バスと接地バスとを与えている。従
来、回路のビット線を形成することのない他の拡散トラ
ックに接続されている接地バスは、第５図に示した如く
、チップの底部に配置される場合があった。然し乍ら、
本発明によれば、それは電源バス４６に隣接して配設さ
れている。この電源バスは負荷ＦＥＴのドレイン端子を
構成している１つおきの拡散トラックの短い切断された
部分に接続されると共に、これらのＦＥＴのゲートに接
続されている。電源バス４６の長さ方向に沿って取った
チップの断面を第７図に示しである。

第４図及び第５図の実施例はチップ上に確立される電流
ループの面積を実質的に減少させることに効果的である
が、最良の方法は電源バスと接地バスとを互いに重畳さ
せチップの平面上において両者間に空間を構成しないこ
とである。この変形例は、チップ製造中に２層乃至は多
層メタリゼーションを使用する場合に容易に構成するこ
とが可能である。この様な変形例の１例を第８図に示し
てあり、図示した如く、電源バス４６の上に二酸化シリ
コン又はその他の適宜の絶縁性物質からなる第２層４７
が被着されており、この絶縁層は接地バス４８を形成す
る導電性線路が被着されている。第８図の実施例は、接
地バスと電源バスとが中間の絶縁層４７の厚さのみによ
って分離されている隣接する金属層内に設けられている
ことを示しているが、当業者等にとって明らかな如く、
これらの２つの層は隣接する金属層である必要はなく、
接地バスと電源バスとはチップの厚さ内ならば殆どどこ
にでも位置されている金属層内に設けることが可能なも
のである。

本発明の前述した点に関する基本原理、即ち従来技術と
比較して回路のインダクタンスを減少させる為にチップ
上の電流ループの面積を減少させること、及び誘導的に
発生されたデジタルエラーの可能性を減少させること、
は任意のタイプの集積回路技術に適用可能であり、その
技術及びチップ内に設けられる特定の回路に関する特定
の設計基準によって制限されるに過ぎない。例えば、成
る特定の技術が電源バスと接地バスとの間に小さな空間
を設けることを必要としたり、又成る設計においては信
号線を適宜収納することが可能である様にバスを離隔さ
せて配置させることが必要とされたりすることがある。

然し乍ら、この様な制限内において、本明細書に開示し
た概念を使用することは尚且つ実際的である。

本発明の別の特徴によれば、電源及び接地バス内の電圧
勾配は制御されており、従って同量の電流が各論理ゲー
ト乃至ステージを介して流れる。

電流の流れに対する抵抗は電流が流れねばならない導体
の長さに正比例するので、電源バス及び接地バスの各々
に沿って電圧勾配が確立される。この電圧勾配が制御さ
れることがないか又はチップの設計」二出てきたもので
ある場合、電源バス及び接地バスの長さに沿って接続さ
れている種々の論理ゲートを介して流れる電流の大きさ
が異なることがある。成る場合には、ゲート間の電流差
が論理エラー又はその他の故障を引き起こすことがある
。例えば、集積注入論理（Ｉ２Ｌ）においては、エミッ
タ接地のスイッチングトランジスタ又はベース接地電流
注入トランジスタにおける電流は電源バスと接地バスと
の間の電圧差に指数的に正比例することがある。従って
、それに接続されている各論理ゲートに対してこれら２
つのバスの間に同一の電圧差が存在することが望ましく
、全てのゲートが同一の量の電流で動作することが望ま
し１、Ｎ。

この目的を更に拡張する為に、電源バス及び接地バスの
設計において２つの基本原理を使用して２７− いる。第１に、ゲートへの接続点においては電流の流れ
方向は両方のバスにおいて同じである。このアプローチ
によって、電流が流れねばならない電源及び接地バスの
結合長さは全てのゲートに対して同じである。第９区間
して説明すると、電源バス１４における電流の流れ方向
は図面に向かって左から右である。同様に、ゲート１２
に接続されている接地バス１６の部分において電流は同
じ方向へ流れる。

従って、図面中に示した最も左側及び最も右側のゲーｈ
Ｇ１及びＧ６に注目すると、最も右側のゲートＧ６へ供
給される電流に対する電源バス１６における電流経路は
最も左側のゲートＧ１に対するものよりも５単位長さだ
け長くなっており、この場合の単位導体長さ］は２つの
隣接するゲートの電源バスへの接続部の間の距離に等し
い。然し乍ら、接地バスにおいて、最も右側のゲートＧ
６からの電流に対する電流経路は最も左側のゲートＧ１
に対するものよりも同じ５単位長さだけ短くなっている
。その他の全てのゲート対に対して２８− も同じ関係が成立する。従って、電源ポンディングパッ
ドから接地ポンディングパッドへの全電流経路は電源バ
ス及び接地バスに接続されている全てのゲートに対して
同じである。

本発明の前述した特徴によって電源ポンディングパッド
と接地ポンディングパッドとを互いに物理的に隣接させ
て位置させる為に、最後の接続の後に接地バス１６は電
流の流れ方向においてループ状に逆戻りしている。この
接地導体の帰還部分がゲート内に位置されるものとして
第９図に示しであるが、第８図に関して説明した如く、
該帰還部分を別の層内で接地バスの接続部分上に重畳さ
せることが可能である。

電圧勾配を制御する為に使用される第２設計原理はバス
の断面積に関するものである。更に詳細には、各単位長
さの断面積はその単位長さによって担持される電流の量
に正比例する。再度第９図に関して説明すると、電源バ
ス及び接地バスの各々の幅に段差が設けられており、各
導体は電流の大きさが最も大きいところでその幅が最も
大きく又電流が最も小さいところでその幅が最も小さく
なっている。この構成によれば、各導体における電流密
度は導体の全長に渡って一定である。従って、導体の各
単位長さに沿っての電圧降下は同じであり、ゲート間の
電圧勾配が一様である。

通常、基板上に金属層を付着させる為に使用されるメタ
リゼーションプロセスの為に、各導体の高さはその長さ
全体に渡って同一である。従って、導体の断面積はその
幅を調整することによって制御することが可能である。

換言すれば、導体の各単位長さの幅は該導体のその部分
に担持される電流に対して正比例する。

第９図に示した如く、各導体の幅の変化は該導体の長さ
に沿って個別的な段差を位置させることによって与えら
れている。一方、導体の長さ方向に沿って一様なテーパ
を使用することも可能であるが、個別的段差の場合には
集積回路チップのコンピュータ補助設計、所謂ＣＡＤを
より容易に適応することが可能であるので一層好適であ
る。更に、導体内の電流の大きさの変化は連続的ではな
く離散的な点、即ちゲートが接続されている点において
発生する。従って、バスに沿った負荷の増分に合致させ
て導体の幅変化部分を位置せることか最も論理的である
。

ゲートへの接続点において電源バス及び接地バス内にお
いては電流が同方向に流れるので、これら２つのバスの
幅変化は互いに相補的である。従って、これら２つの導
体を互いにはめ合せることが可能であり、そうすること
によってチップの表面上の空間を節約することが可能で
ある。更に詳細には、その長さの一部に沿って２つのバ
スによって占有されておりゲートに接続されている領域
の全幅は、その最も広い点におけるバスの一方の幅と、
２つの導体の間の間隔距離と、最も狭い点における他方
の導体の幅の和である。これと対比して、一定幅の２本
のバスの場合には、夫々の全幅に等しい幅とそれらの間
の間隔との和の領域を占有することとなる。

以上、ゲート間の電圧勾配の制御について電源バスと接
地バスとに関して説明した。然し乍ら、前述した原理は
ゲートへ電流を供給したり又はそこから電流を受けとっ
たりする全ての導体に適用可能なものである。例えば、
第９図が図示している場合は、電流は各ゲート１２と、
バス１４及び１６との間に第２組の導体５０及び５２を
介して流されている。これらの導体に沿った電流経路の
全長も各ゲートに付いて同じものとすべきである。

この為に、電源バス１４への導体５０は該ゲートに最も
近い端部に沿ってこのバスへ接続されている。何故なら
ば、その端部は各ゲー１へから等距離にあるからである
。一方、接地バス１６への導体５２は該ゲートから最も
遠いバスの端部へ接続されている。何故ならば、この端
部も各ゲートから等距離に位置しているからである。従
って、導体５０と５２の各対は全てのゲートに対して同
じ長さを有している。

導体５０及び５２をバスの端部へ接続することは必ずし
も必要ではないし、又バスの一方と種々のゲートとの間
に接続されている全ての導体が同じ長さを有することも
必ずしも必要ではない。寧ろ、支配的な基準としては電
源から接地基準への全電流経路が各ゲートに対して同じ
であることである。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は集積回路チップに対する従来の配線配列を示し
た概略ブロック線図、第２図は本発明に基づく集積回路
チップに対する配線構成の第１実施例を示した概略ブロ
ック線図、第３図は第２図に示した配線構成の変形を示
した概略ブロック線図、第４図は本発明に基づく配線構
成の第２実施例をを示した概略ブロック線図、第５図は
本発明の原理の幾つかを実施した集積回路ＩＣチップの
一部を示した平面図、第６図は第５図に示した回路の等
価概略電気回路図、第７図は線７−７に沿った第５図に
示したＩＣチップの断面図、第８図は第５図に示したチ
ップの構造の別の実施例の断面図、第９図はゲート間の
電圧勾配を制御する為の設計上の考察を示した配線構成
の概略図、である。 （符合の説明） １２：　論理ゲート　１４：　電源供給バス１６：　接
地バス １８．２０．２１：　ポンディングパッド特許出願人　
フェアチアイルド　カメラアンド　インストルメント コーポレーション ３５− 手続補正書 昭和６０年１月１１日 特許庁長官　志　賀　学　殿 １、事件の表示　昭和５９年　特　許　願　第１８８２
５６号３、補正をする者 事件との関係　特許出願人 ４、代理人 ６、補正により増加する発明の数　な　し７、補正の対
象　図　面（内容に変更なし）８、補正の内容　別紙の
通り

Claims (1)

1. 【特許請求の範囲】 ■、複数個の論理ゲートを具備しており前記ゲートへ電
   流を供給する電源バスと前記ゲートから電流をシンクす
   る接地バスとの間に互いに並列して前記ゲートを接続さ
   せた集積回路チップにおいて、前記チップ上の回路間の
   誘導的クロストークの発生の可能性を減少させる為の配
   線構成が、前記チップ上に位置されており電源を前記電
   源バスへ接続させることを可能とさせる為に前記電源バ
   スへ接続されている第１ポンデイングパツドと、前記ゲ
   ートと相対的に前記チップ上の前記第１パツドに物理的
   に隣接して位置されており前記接地バスに接続されてい
   る第２ポンデイングパツドどを有することを特徴とする
   配線構成。 ２、特許請求の範囲第１項において、前記型１− 源バスと前記接地バスとが前記論理ゲートと相対的に前
   記チップ上で物理的に互いに隣接して位置されているこ
   とを特徴とする配線構成。 ３、特許請求の範囲第２項において、前記バスは前記チ
   ップの単一層上に位置されていることを特徴とする配線
   構成。 ４、特許請求の範囲第２項において、前記バスの一方が
   他方のバスの上方に重畳して前記チップの夫々異なった
   層上に設けられていることを特徴とする配線構成。 ５、特許請求の範囲第１項において、前記バスの一方の
   バスには２個のパッドが接続されており、且つ他方のバ
   スに接続されているパッドが前記一方のバスに接続され
   ている前記２個のパッドの間に配設されていることを特
   徴とする配線構成。 ６、特許請求の範囲第１項において、前記バス内に担持
   される電流の大きさに応じて前記電源バス及び接地バス
   の断面積がその長さに沿って変化されていることを特徴
   とする配線構成。 ７、特許請求の範囲第６項において、前記バ２− スが段差の付いた幅を有することを特徴とする配線構成
   。 ８、　特許請求の範囲第６項において、前記電源バス及
   び接地バスの各々を流れる電流は少なくとも可変の断面
   積を有するバス部分内において同じ方向に流れることを
   特徴とする配線構成。 ９、複数個の論理ゲートを具備しており前記ゲートへ電
   流を供給する電源バスと前記ゲートから電流をシンクす
   る接地バスとの間に互いに並列して前記ゲーＩ−を接続
   させた集積回路チップにおいて、回路間の誘導的クロス
   トークの発生の可能性を減少させる方法であって、前記
   論理ゲートと相対的に前記接地バスが接地基準電位に接
   続される位置に物理的に隣接した位置に配設されている
   前記電源バスに電流を注入することによって前記電源バ
   スから前記ゲートを介して前記接地バスへ流れる電流の
   経路によって囲まれたチップ上の面積を減少させる工程
   を有することを特徴とする方法。 １０、特許請求の範囲第９項において、前記論＝３− 環ゲートと相対的に前記電源バスと前記接地バスとを物
   理的に互いに隣接させて配設させる工程を有することを
   特徴とする方法。 １１、特許請求の範囲第９項において、各バスの長さに
   沿って前記電源バス及び前記接地バスの各々における電
   流密度を実質的に一定に維持する工程を有することを特
   徴とする方法。 １２、特許請求の範囲第１１項において、担持される電
   流の大きさに応じてその長さに沿って各バスの断面積を
   変化させることしこよって前記電流密度を一定に維持す
   ることを特徴とする方法。 １３、特許請求の範囲第９項において、前記ゲートを介
   して流れる電流の経路の全長を各ゲー＋−に対して同じ
   に維持する工程を有することを特徴とする方法。 １４、特許請求の範囲第１３項において、少なくとも前
   記ゲー１−に接続されている各バスの長さ部分に沿って
   前記電源バス及び前記接地バスの各々において電流が同
   一方向へ流れることを特徴とする方法。 ＝４− １５、複数個の論理ゲートを具備しており前記ゲートへ
   電流を供給する電源バスと前記ゲートから電流をシンク
   する接地バスとの間に互いに並列して前記ゲー１〜を接
   続させた集積回路チップにおける配線構成であって、前
   記電源バスと前記接地バスとがそれらが接続されるゲー
   １−と同じ側止に物理的に位置さねており前記チップ上
   の電流ループの面積を減少させたことを特徴とする配線
   構成。 １６、特許請求の範囲第１５項において、前記電源バス
   と前記接地バスとが前記チップの単一層−にに互いに隣
   接して位置されていることを特徴とする配線構成。 １７、特許請求の範囲第１５項において、前記電源バス
   と前記接地バスとが前記チップの異なった層上に一方を
   他方の上方へ重畳させたことを特徴とする配線構成。 １８、特許請求の範囲第１５項において、前記バス内に
   担持される電流の大きさに応じてその長さに沿って前記
   電源バス及び前記接地バスの断面積が変化することを特
   徴とする配線構成。 １９、特許請求の範囲第１８項において、前記バスが段
   差の付いた幅を有していることを特徴とする配線構成。 ２、特許請求の範囲第１８項において、少なくとも断面
   積が変化する前記バスの部分において前記電源バス及び
   前記接地バスの各々を流れる電流は同一方向へ流れるこ
   とを特徴とする配線構成。 ２１、電源バスと接地バスによって夫々電源と接地基準
   電位との間に並列接続されている複数個の論理ゲートを
   有する集積回路チップにおいて、前記バスに接続した各
   ゲートを横切って同一の電圧勾配を与える方法において
   、前記電源から前記接地基準電位への電流経路の全長を
   各ゲートに対して同一に維持する工程と、導通する電流
   の大きさに応じて前記バスの断面積を変化させる工程と
   を有することを特徴とする方法。 ２、特許請求の範囲第２１項において、少なくとも前記
   ゲートに接続されている各バスの長さ部分に沿って前記
   電源バスと前記接地バスの各々６− において電流が同一の方向に流れることを特徴とする方
   法。 ２３、互いに電気的に並列的な複数個の論理ゲートと、
   前記各ゲートを電源へ接続させており導通される電流の
   大きさに応じてその長さに沿って変化する断面積を持っ
   た電源バスと、前記各ゲートを接地基準電位へ接続させ
   ており導通される電流の大きさに応じてその長さに沿っ
   て変化する断面積を持った接地バスとを有することを特
   徴とする集積回路。 ２、特許請求の範囲第２３項において、前記各バスが段
   差の付いた幅を有することを特徴とする集積回路。 ２、特許請求の範囲第２３項において、少なくとも変化
   する断面積を持った前記バス部分において前記電源バス
   及び前記接地バスの各々を流れる電流が同一方向に流れ
   ることを特徴とする集積回路。