JP2804835B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2804835B2 JP2804835B2 JP2223688A JP22368890A JP2804835B2 JP 2804835 B2 JP2804835 B2 JP 2804835B2 JP 2223688 A JP2223688 A JP 2223688A JP 22368890 A JP22368890 A JP 22368890A JP 2804835 B2 JP2804835 B2 JP 2804835B2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、特に、ボンディング
パッドに接続された回路のサージ耐量の向上に関するも
のである。
パッドに接続された回路のサージ耐量の向上に関するも
のである。
第11図は従来の半導体装置の一例としてのダイナミッ
クRAMの構成を示す図である。図において、ダイナミッ
クRAMチップ１には外部から電源電圧Vcc、接地電位Vs
s、制御信号▲▼、▲▼、▲▼、アド
レス信号Addおよびデータ入力信号Dinが供給され、ダイ
ナミックRAMチップ１からデータ出力Doutが外部へ供給
される。MCAはメモリセルアレイ、CGは制御信号発生回
路、BCはバッファ回路、ODは出力ドライバ回路である。
データ読出し時には、メモリセルアレイMCA内のメモリ
セルがアドレス信号Addに基づいて選択され、制御信号
発生回路CGによって発生される制御信号に応答して上記
メモリセルの内容がバッファ回路BCに読出され、更に出
力ドライバ回路ODを通してデータ出力信号Doutとしてダ
イナミックRAMチップ１の外部へ出力される。
クRAMの構成を示す図である。図において、ダイナミッ
クRAMチップ１には外部から電源電圧Vcc、接地電位Vs
s、制御信号▲▼、▲▼、▲▼、アド
レス信号Addおよびデータ入力信号Dinが供給され、ダイ
ナミックRAMチップ１からデータ出力Doutが外部へ供給
される。MCAはメモリセルアレイ、CGは制御信号発生回
路、BCはバッファ回路、ODは出力ドライバ回路である。
データ読出し時には、メモリセルアレイMCA内のメモリ
セルがアドレス信号Addに基づいて選択され、制御信号
発生回路CGによって発生される制御信号に応答して上記
メモリセルの内容がバッファ回路BCに読出され、更に出
力ドライバ回路ODを通してデータ出力信号Doutとしてダ
イナミックRAMチップ１の外部へ出力される。
第12図は第11図の出力ドライバ回路ODの詳細な構成を
示す図である。図においてQ1はデータ出力信号パッド２
にハイレベルを出力するためのトランジスタであり、Q2
はデータ出力信号パッド２にロウレベルを出力するため
のトランジスタである。トランジスタQ1に接続された出
力用電源配線端VCQ1はクロスアンダによる抵抗R1を介し
て出力用電源配線VC1に接続されている。トランジスタQ
2に接続された出力用接地配線端VSQ2はクロスアンダに
よる抵抗R2を介して出力用接地配線VS1に接続されてい
る。トランジスタQ1及びQ2のゲートには各々出力コント
ロール信号OC1およびOC2が接続されている。４および５
はデータ出力信号パッド２とトランジスタQ1およびQ2を
接続する配線である。
示す図である。図においてQ1はデータ出力信号パッド２
にハイレベルを出力するためのトランジスタであり、Q2
はデータ出力信号パッド２にロウレベルを出力するため
のトランジスタである。トランジスタQ1に接続された出
力用電源配線端VCQ1はクロスアンダによる抵抗R1を介し
て出力用電源配線VC1に接続されている。トランジスタQ
2に接続された出力用接地配線端VSQ2はクロスアンダに
よる抵抗R2を介して出力用接地配線VS1に接続されてい
る。トランジスタQ1及びQ2のゲートには各々出力コント
ロール信号OC1およびOC2が接続されている。４および５
はデータ出力信号パッド２とトランジスタQ1およびQ2を
接続する配線である。
第13図は第11図の制御信号発生回路CGの一部を示す構
成図である。図において回路３には電源配線VC2および
接地配線VS2が接続されている。
成図である。図において回路３には電源配線VC2および
接地配線VS2が接続されている。
第14図は第11図の出力ドライバ回路OD部分のパターン
レイアウトを示す図である。図においてデータ出力信号
パッド２の両側にトランジスタQ1およびQ2が配置されて
いる。４および５はデータ出力信号パッド２とトランジ
スタQ1およびQ2を接続する配線である。トランジスタQ1
に接続された出力用電源配線端VCQ1はコンタクトホール
C1,クロスアンダU1およびコンタクトホールC2を介して
出力用電源配線VC1に接続されている。また、トランジ
スタQ2に接続された出力用接地配線端VSQ2はコンタクト
ホールC3,クロスアンダU2およびコンタクトホールC4を
介して出力用接地配線VS1に接続されている。トランジ
スタQ1にはクロスアンダU3を通して出力コントロール信
号OC1が接続され、トランジスタQ2にはクロスアンダU4
を通して出力コントロール信号OC2が接続されている。V
C2は第13図に示す回路３や第14図の回路3aおよび3bに接
続される電源配線である。VS2は第13図に示す回路３や
第14図の回路3aおよび3bに接続される接地配線である。
図においてパッド2,配線４および5,出力用電源配線VC
Q1,出力用電源配線VC1,出力用接地配線VSQ2,出力用接地
配線VS1,電源配線VC2および接地配線VS2は通常アルミニ
ウムにより形成される。また、クロスアンダU1,U2,U3お
よびU4はポリシリコンまたはポリサイド（ポリシリコン
と金属珪化物の２重層）によって形成される。
レイアウトを示す図である。図においてデータ出力信号
パッド２の両側にトランジスタQ1およびQ2が配置されて
いる。４および５はデータ出力信号パッド２とトランジ
スタQ1およびQ2を接続する配線である。トランジスタQ1
に接続された出力用電源配線端VCQ1はコンタクトホール
C1,クロスアンダU1およびコンタクトホールC2を介して
出力用電源配線VC1に接続されている。また、トランジ
スタQ2に接続された出力用接地配線端VSQ2はコンタクト
ホールC3,クロスアンダU2およびコンタクトホールC4を
介して出力用接地配線VS1に接続されている。トランジ
スタQ1にはクロスアンダU3を通して出力コントロール信
号OC1が接続され、トランジスタQ2にはクロスアンダU4
を通して出力コントロール信号OC2が接続されている。V
C2は第13図に示す回路３や第14図の回路3aおよび3bに接
続される電源配線である。VS2は第13図に示す回路３や
第14図の回路3aおよび3bに接続される接地配線である。
図においてパッド2,配線４および5,出力用電源配線VC
Q1,出力用電源配線VC1,出力用接地配線VSQ2,出力用接地
配線VS1,電源配線VC2および接地配線VS2は通常アルミニ
ウムにより形成される。また、クロスアンダU1,U2,U3お
よびU4はポリシリコンまたはポリサイド（ポリシリコン
と金属珪化物の２重層）によって形成される。
第14図のトランジスタQ1のパターンレイアウトを第15
図に示す。クロスアンダU3に接続されたゲートG1,配線
４に接続されたソースおよび出力用電源配線端VCQ1に接
続されたドレインによってトランジスタが構成されてい
る。
図に示す。クロスアンダU3に接続されたゲートG1,配線
４に接続されたソースおよび出力用電源配線端VCQ1に接
続されたドレインによってトランジスタが構成されてい
る。
第14図のトランジスタQ2のパターンレイアウトを第16
図に示す。クロスアンダU4に接続されたゲートG2、配線
５に接続されたドレインおよび出力用接地配線端VSQ2に
接続されたソースによってトランジスタが構成されてい
る。
図に示す。クロスアンダU4に接続されたゲートG2、配線
５に接続されたドレインおよび出力用接地配線端VSQ2に
接続されたソースによってトランジスタが構成されてい
る。
第17図はダイナミックRAMチップの一部のパターンレ
イアウトを示す図である。図において、ダイナミックRA
Mチップ１内に配置されたMCAはメモリセルアレイ、２は
データ出力信号パッド、Q1,Q2はトランジスタ,3a〜3cは
第11図に示す制御信号発生回路の一部を構成する回路で
ある。図において出力用電源配線VC1は出力用電源パッ
ドVC1Pに接続され、電源配線VC2は電源パッドVC2Pに接
続され、出力用接地配線VS1は出力用接地パッドVS1Pに
接続され、接地配線VS2は接地パッドVS2Pに接続されて
いる。出力用電源パッドVC1Pおよび電源パッドVC2Pはと
もにダイナミックRAMチップ１を収納する図示しないパ
ッケージの電源ピンに接続される。また出力用接地パッ
ドVS1Pおよび接地パッドVS2PはともにダイナミックRAM
チップ１を収納する図示しないパッケージの接地ピンに
接続される。データ出力時には出力ドライバ回路によっ
て半導体素子外部に接続される負荷容量を充電または放
電する必要があり、このときに出力ドライバ回路に接続
された電源配線または接地配線に大きなノイズが発生す
る。このノイズが他の回路の動作に影響を与えないよう
に、上記のごとく電源配線および接地配線を各々２本に
分割している。通常、電源配線VC2および接地配線VS2は
接続される回路と電源パッドVC2Pおよび接地パッドVS2P
との間のインピーダンスを小さくするために、第17図に
示すように配線がクロスアンダ抵抗等を含まないように
アルミニウム層のみで伸延できる配置とする。一方、出
力用電源配線VC1および出力用接地配線VS1も通常、出力
ドライバ回路OD等の接続される回路と出力用電源パッド
VC1Pおよび出力用接地パッドVS1Pとの間のインピーダン
スを小さくするために、クロスアンダ等が含まれないよ
うに配置する。出力ドライバ回路部分では、トランジス
タQ1およびQ2に出力用電源配線VC1および出力用接地配
線VS1を接続する必要があるが、出力用電源配線VC1およ
び出力用接地配線VS1よりも電源配線VC2および接地配線
VS2の低インピーダンスを優先させるために、出力ドラ
イバ回路部分では出力用電源配線VC1および出力用接地
配線VS1にクロスアンダを使用する。
イアウトを示す図である。図において、ダイナミックRA
Mチップ１内に配置されたMCAはメモリセルアレイ、２は
データ出力信号パッド、Q1,Q2はトランジスタ,3a〜3cは
第11図に示す制御信号発生回路の一部を構成する回路で
ある。図において出力用電源配線VC1は出力用電源パッ
ドVC1Pに接続され、電源配線VC2は電源パッドVC2Pに接
続され、出力用接地配線VS1は出力用接地パッドVS1Pに
接続され、接地配線VS2は接地パッドVS2Pに接続されて
いる。出力用電源パッドVC1Pおよび電源パッドVC2Pはと
もにダイナミックRAMチップ１を収納する図示しないパ
ッケージの電源ピンに接続される。また出力用接地パッ
ドVS1Pおよび接地パッドVS2PはともにダイナミックRAM
チップ１を収納する図示しないパッケージの接地ピンに
接続される。データ出力時には出力ドライバ回路によっ
て半導体素子外部に接続される負荷容量を充電または放
電する必要があり、このときに出力ドライバ回路に接続
された電源配線または接地配線に大きなノイズが発生す
る。このノイズが他の回路の動作に影響を与えないよう
に、上記のごとく電源配線および接地配線を各々２本に
分割している。通常、電源配線VC2および接地配線VS2は
接続される回路と電源パッドVC2Pおよび接地パッドVS2P
との間のインピーダンスを小さくするために、第17図に
示すように配線がクロスアンダ抵抗等を含まないように
アルミニウム層のみで伸延できる配置とする。一方、出
力用電源配線VC1および出力用接地配線VS1も通常、出力
ドライバ回路OD等の接続される回路と出力用電源パッド
VC1Pおよび出力用接地パッドVS1Pとの間のインピーダン
スを小さくするために、クロスアンダ等が含まれないよ
うに配置する。出力ドライバ回路部分では、トランジス
タQ1およびQ2に出力用電源配線VC1および出力用接地配
線VS1を接続する必要があるが、出力用電源配線VC1およ
び出力用接地配線VS1よりも電源配線VC2および接地配線
VS2の低インピーダンスを優先させるために、出力ドラ
イバ回路部分では出力用電源配線VC1および出力用接地
配線VS1にクロスアンダを使用する。
上記のように構成された、出力ドライバ回路ODにおい
て、データ出力信号パッド２にサージ電圧が印加された
場合の出力ドライバ回路内の電圧波形を第18図に示す。
図においてデータ出力信号パッド２に時刻t1にピーク電
圧がV6となる電圧波形６で示されるサージ電圧が印加さ
れた場合、このサージ電圧はトランジスタQ1,出力用電
源配線端VCQ1,クロスアンダによる抵抗R1および出力用
電源配線VC1（径路１）と、トランジスタQ2,出力用接地
配線端VSQ2,クロスアンダによる抵抗R2および出力用接
地配線VS1（径路２）を通して放電される。
て、データ出力信号パッド２にサージ電圧が印加された
場合の出力ドライバ回路内の電圧波形を第18図に示す。
図においてデータ出力信号パッド２に時刻t1にピーク電
圧がV6となる電圧波形６で示されるサージ電圧が印加さ
れた場合、このサージ電圧はトランジスタQ1,出力用電
源配線端VCQ1,クロスアンダによる抵抗R1および出力用
電源配線VC1（径路１）と、トランジスタQ2,出力用接地
配線端VSQ2,クロスアンダによる抵抗R2および出力用接
地配線VS1（径路２）を通して放電される。
しかしながら、従来の半導体装置は以上のように構成
されているので、出力ドライバ回路ODのクロスアンダに
よる抵抗R1およびR2により、印加されたサージ電圧に対
する前記径路１および径路２の放電時定数が増大する。
この結果サージ電圧の放電が遅延し、第12図のノードN1
の電圧波形は、第18図の時刻t2にピーク電圧V7をもつ電
圧波形７のようになり、出力ドライバ回路ODを熱的破壊
に至らしめるという問題点があった。
されているので、出力ドライバ回路ODのクロスアンダに
よる抵抗R1およびR2により、印加されたサージ電圧に対
する前記径路１および径路２の放電時定数が増大する。
この結果サージ電圧の放電が遅延し、第12図のノードN1
の電圧波形は、第18図の時刻t2にピーク電圧V7をもつ電
圧波形７のようになり、出力ドライバ回路ODを熱的破壊
に至らしめるという問題点があった。
この発明は上記のような問題点を解消するためになさ
れたもので、ボンディングパッドにサージ電圧を印加し
ても破壊されないサージ電圧が加わった場合のサージ耐
量を向上できる，信頼性の高い半導体装置を得ることを
目的とする。
れたもので、ボンディングパッドにサージ電圧を印加し
ても破壊されないサージ電圧が加わった場合のサージ耐
量を向上できる，信頼性の高い半導体装置を得ることを
目的とする。
本願の請求項１の発明に係る半導体装置は、第１の電
源電位の配線と第２の電源電位の配線とを含む第１の基
準電位配線と、前記第１の電源電位配線と前記第２の電
源電位配線との間に、互いに直列に接続された第1,第２
のMOSトランジスタと、前記第１のMOSトランジスタと前
記第２のMOSトランジスタとの接続ノードに接続される
ボンディングパッドと、MOSトランジスタからなり、前
記ボンディングパッドに外部から印加されるサージ電圧
を前記第１の基準電位配線とは異なる配線である第２の
基準電位配線に含まれる第３の電源電位の配線に放電す
る放電用素子とを備えるようにしたものである。
源電位の配線と第２の電源電位の配線とを含む第１の基
準電位配線と、前記第１の電源電位配線と前記第２の電
源電位配線との間に、互いに直列に接続された第1,第２
のMOSトランジスタと、前記第１のMOSトランジスタと前
記第２のMOSトランジスタとの接続ノードに接続される
ボンディングパッドと、MOSトランジスタからなり、前
記ボンディングパッドに外部から印加されるサージ電圧
を前記第１の基準電位配線とは異なる配線である第２の
基準電位配線に含まれる第３の電源電位の配線に放電す
る放電用素子とを備えるようにしたものである。
また、本願の請求項２の発明に係る半導体装置は、第
１の電源電位と第２の電源電位の配線からなる第１の基
準電位配線と、ボンディングパッドと、前記ボンディン
グパッドと接続され、該ボンディングパッドに出力すべ
き値を前記第１の電源電位と前記第２の電源電位に対応
する２値の論理値のいずれかに決定し出力する回路と、
MOSトランジスタからなり、前記ボンディングパッドに
外部から印加されるサージ電圧を前記第１の基準電位配
線とは異なる配線である第２の基準電位配線に含まれる
第３の電源電位の配線に放電する放電用素子とを備える
ようにしたものである。
１の電源電位と第２の電源電位の配線からなる第１の基
準電位配線と、ボンディングパッドと、前記ボンディン
グパッドと接続され、該ボンディングパッドに出力すべ
き値を前記第１の電源電位と前記第２の電源電位に対応
する２値の論理値のいずれかに決定し出力する回路と、
MOSトランジスタからなり、前記ボンディングパッドに
外部から印加されるサージ電圧を前記第１の基準電位配
線とは異なる配線である第２の基準電位配線に含まれる
第３の電源電位の配線に放電する放電用素子とを備える
ようにしたものである。
この発明においては、上述のように構成したことによ
り、ボンディングパッドに印加されたサージ電圧が充分
に放電される。
り、ボンディングパッドに印加されたサージ電圧が充分
に放電される。
以下、この発明の一実施例を図について説明する。
第１図はこの発明に係る半導体装置の一実施例として
のダイナミックRAMの構成を示す図である。図におい
て、ダイナミックRAMチップ１には外部から電源電圧Vc
c、接地電位Vss、制御信号▲▼，▲▼，▲
▼，アドレス信号Addおよびデータ入力信号Dinが供
給され、ダイナミックRAMチップ１からデータ出力信号D
outが外部へ供給される。MCAはメモリセルアレイ、CGは
制御信号発生回路、BCはバッファ回路、ODaは出力ドラ
イバ回路である。データ読出し時には、メモリセルアレ
イMCA内のメモリセルがアドレス信号Addに基づいて選択
され、制御信号発生回路CGによって発生される制御信号
に応答して上記メモリセルの内容がバッファ回路BCに読
出され、更に出力ドライバ回路ODaを通してデータ出力
信号DoutとしてダイナミックRAMチップ１の外部へ出力
される。
のダイナミックRAMの構成を示す図である。図におい
て、ダイナミックRAMチップ１には外部から電源電圧Vc
c、接地電位Vss、制御信号▲▼，▲▼，▲
▼，アドレス信号Addおよびデータ入力信号Dinが供
給され、ダイナミックRAMチップ１からデータ出力信号D
outが外部へ供給される。MCAはメモリセルアレイ、CGは
制御信号発生回路、BCはバッファ回路、ODaは出力ドラ
イバ回路である。データ読出し時には、メモリセルアレ
イMCA内のメモリセルがアドレス信号Addに基づいて選択
され、制御信号発生回路CGによって発生される制御信号
に応答して上記メモリセルの内容がバッファ回路BCに読
出され、更に出力ドライバ回路ODaを通してデータ出力
信号DoutとしてダイナミックRAMチップ１の外部へ出力
される。
第２図は第１図の出力ドライバ回路ODaの詳細な構成
を示す図である。図において、Q1はデータ出力信号パッ
ド２にハイレベルを出力するためのトランジスタであ
り、Q2はデータ出力信号パッド２にロウレベルを出力す
るためのトランジスタである。トランジスタQ1に接続さ
れた出力用電源配線端VCQ1はクロスアンダによる抵抗R1
を介して出力用電源配線VC1に接続されている。トラン
ジスタQ2に接続された出力用接地配線端VSQ2はクロスア
ンダによる抵抗R2を介して出力用接地配線VS1に接続さ
れている。トランジスタQ1およびQ2のゲートには各々出
力コントロール信号OC1およびOC2が接続されている。４
および５はデータ出力信号パッド２とトランジスタQ1お
よびQ2を接続する配線である。放電用トランジスタQ
3は、出力用電源配線端VCQ1のノードN2と接地配線VS2と
の間に設けられたトランジスタである。放電用トランジ
スタQ4は出力接地配線端VSQ2のノードN3と接地配線VS2
との間に設けられたトランジスタである。
を示す図である。図において、Q1はデータ出力信号パッ
ド２にハイレベルを出力するためのトランジスタであ
り、Q2はデータ出力信号パッド２にロウレベルを出力す
るためのトランジスタである。トランジスタQ1に接続さ
れた出力用電源配線端VCQ1はクロスアンダによる抵抗R1
を介して出力用電源配線VC1に接続されている。トラン
ジスタQ2に接続された出力用接地配線端VSQ2はクロスア
ンダによる抵抗R2を介して出力用接地配線VS1に接続さ
れている。トランジスタQ1およびQ2のゲートには各々出
力コントロール信号OC1およびOC2が接続されている。４
および５はデータ出力信号パッド２とトランジスタQ1お
よびQ2を接続する配線である。放電用トランジスタQ
3は、出力用電源配線端VCQ1のノードN2と接地配線VS2と
の間に設けられたトランジスタである。放電用トランジ
スタQ4は出力接地配線端VSQ2のノードN3と接地配線VS2
との間に設けられたトランジスタである。
第３図は第１図の出力ドライバ回路ODa部分のパター
ンレイアウトを示す図である。図においてデータ出力信
号パッド２の両側にトランジスタQ1およびQ2が配置され
ている。４および５はデータ出力信号パッド２とトラン
ジスタQ1およびQ2を接続する配線である。トランジスタ
Q1に接続された出力用電源配線端VCQ1はコンタクトホー
ルC1,クロスアンダU1およびコンタクトホールC2を介し
て出力用電源配線VC1に接続されている。また、トラン
ジスタQ2に接続された出力用接地配線端VSQ2はコンタク
トホールC3,クロスアンダU2およびコンタクトホールC4
を介して出力用接地配線VS1に接続されている。トラン
ジスタQ1にはクロスアンダU3を通して出力コントロール
信号OC1が接続され、トランジスタQ2にはクロスアンダU
4を通して出力コントロール信号OC2が接続されている。
VC2は回路3aや3bに接続される電源配線である。VS2は回
路3aや3bに接続される接地配線である。放電用トランジ
スタQ3は、出力用電源配線端VCQ1と接地配線VS2との間
に設けられ、放電用トランジスタQ4は出力用接地配線端
VSQ2と接地配線VS2との間に設けられている。
ンレイアウトを示す図である。図においてデータ出力信
号パッド２の両側にトランジスタQ1およびQ2が配置され
ている。４および５はデータ出力信号パッド２とトラン
ジスタQ1およびQ2を接続する配線である。トランジスタ
Q1に接続された出力用電源配線端VCQ1はコンタクトホー
ルC1,クロスアンダU1およびコンタクトホールC2を介し
て出力用電源配線VC1に接続されている。また、トラン
ジスタQ2に接続された出力用接地配線端VSQ2はコンタク
トホールC3,クロスアンダU2およびコンタクトホールC4
を介して出力用接地配線VS1に接続されている。トラン
ジスタQ1にはクロスアンダU3を通して出力コントロール
信号OC1が接続され、トランジスタQ2にはクロスアンダU
4を通して出力コントロール信号OC2が接続されている。
VC2は回路3aや3bに接続される電源配線である。VS2は回
路3aや3bに接続される接地配線である。放電用トランジ
スタQ3は、出力用電源配線端VCQ1と接地配線VS2との間
に設けられ、放電用トランジスタQ4は出力用接地配線端
VSQ2と接地配線VS2との間に設けられている。
第４図は放電用トランジスタQ3部分の詳細なレイアウ
トを示す図である。図において、拡散層８および９がコ
ンタクトホールC5およびC6によって各々出力用電源配線
端VCQ1および接地配線VS2に接続されており、10の部分
が放電用トランジスタQ3のチャネルとなる。
トを示す図である。図において、拡散層８および９がコ
ンタクトホールC5およびC6によって各々出力用電源配線
端VCQ1および接地配線VS2に接続されており、10の部分
が放電用トランジスタQ3のチャネルとなる。
第５図は放電用トランジスタQ4部分の詳細なレイアウ
トを示す図である。図において拡散層11および12がコン
タクトホールC7およびC8によって各々出力用接地配線端
VSQ2および接地配線VS2に接続されており、13の部分が
放電用トランジスタQ4のチャネルになる。
トを示す図である。図において拡散層11および12がコン
タクトホールC7およびC8によって各々出力用接地配線端
VSQ2および接地配線VS2に接続されており、13の部分が
放電用トランジスタQ4のチャネルになる。
第６図は第４図のX1−X2における断面図である。図に
おいて、Ｐ型シリコン基板14内に設けられたｎ型拡散層
８および９が放電用トランジスタQ3のソースおよびドレ
インになる。チャネル部分10の上に形成された厚い酸化
膜15を介して設けられた接地配線VS2の伸延部分がゲー
トとなる。
おいて、Ｐ型シリコン基板14内に設けられたｎ型拡散層
８および９が放電用トランジスタQ3のソースおよびドレ
インになる。チャネル部分10の上に形成された厚い酸化
膜15を介して設けられた接地配線VS2の伸延部分がゲー
トとなる。
ここで、上記のように形成されたダイナミックRAMの
データ出力信号パッド２にサージ電圧を印加した場合の
出力ドライバ回路内の電圧波形を第７図に示す。図にお
いて、データ出力信号パッド２に時刻t1にピーク電圧が
V6となる電圧波形６で示されるサージ電圧が印加された
場合、トランジスタQ1,出力用電源配線端VCQ1,放電用ト
ランジスタQ3および接地配線VS2（径路３）とトランジ
スタQ2,出力用接地配線端VSQ2、放電用トランジスタQ4
および接地配線VS2（径路４）を通して放電される。こ
のとき、トランジスタQ1,Q2および放電用トランジスタQ
3,Q4はパンチスルー動作を行うため、サージ電圧は遅延
なく放電され、出力ドライバ回路内のノードN1の電圧波
形は、時刻t2に十分低いピーク電圧V8をもつ電圧波形８
のようになり、出力ドライバ回路は破壊されない。
データ出力信号パッド２にサージ電圧を印加した場合の
出力ドライバ回路内の電圧波形を第７図に示す。図にお
いて、データ出力信号パッド２に時刻t1にピーク電圧が
V6となる電圧波形６で示されるサージ電圧が印加された
場合、トランジスタQ1,出力用電源配線端VCQ1,放電用ト
ランジスタQ3および接地配線VS2（径路３）とトランジ
スタQ2,出力用接地配線端VSQ2、放電用トランジスタQ4
および接地配線VS2（径路４）を通して放電される。こ
のとき、トランジスタQ1,Q2および放電用トランジスタQ
3,Q4はパンチスルー動作を行うため、サージ電圧は遅延
なく放電され、出力ドライバ回路内のノードN1の電圧波
形は、時刻t2に十分低いピーク電圧V8をもつ電圧波形８
のようになり、出力ドライバ回路は破壊されない。
以上のように、従来では出力トランジスタにクロスア
ンダした電源配線，接地配線を使用した場合に出力ピン
のサージ耐量が低下していたのに対し、上述のように本
実施例では、クロスアンダした電源配線，接地配線とク
ロスアンダしない電源配線，接地配線間にトランジスタ
Q3,Q4からなる放電素子を入れるようにしたので、サー
ジ耐量が向上し、これにより素子の信頼性向上を図るこ
とができる。
ンダした電源配線，接地配線を使用した場合に出力ピン
のサージ耐量が低下していたのに対し、上述のように本
実施例では、クロスアンダした電源配線，接地配線とク
ロスアンダしない電源配線，接地配線間にトランジスタ
Q3,Q4からなる放電素子を入れるようにしたので、サー
ジ耐量が向上し、これにより素子の信頼性向上を図るこ
とができる。
なお、上記実施例では、放電用トランジスタをゲート
の下を厚い酸化膜で形成したトランジスタにより構成し
た場合について説明したが、これは第８図に示すように
薄い酸化膜で形成したトランジスタとしても同様の効果
を奏する。図において16はゲート電極であり、図示しな
い部分で接地配線VS2と接続される。
の下を厚い酸化膜で形成したトランジスタにより構成し
た場合について説明したが、これは第８図に示すように
薄い酸化膜で形成したトランジスタとしても同様の効果
を奏する。図において16はゲート電極であり、図示しな
い部分で接地配線VS2と接続される。
また、上記実施例では、放電用トランジスタのチャネ
ル部分上に接地配線VS2の伸延部分によるアルミニウム
ゲートがある場合について説明したが、第９図に示すよ
うにアルミニウムゲートはなくても同様の効果を奏す
る。
ル部分上に接地配線VS2の伸延部分によるアルミニウム
ゲートがある場合について説明したが、第９図に示すよ
うにアルミニウムゲートはなくても同様の効果を奏す
る。
また、上記実施例では、放電用トランジスタのソース
は接地配線に接続されている場合について説明したが、
これは第10図に示すように電源配線に接続されていても
よく、この場合にも同様の効果を奏する。
は接地配線に接続されている場合について説明したが、
これは第10図に示すように電源配線に接続されていても
よく、この場合にも同様の効果を奏する。
また、上記実施例では、放電用トランジスタを出力ド
ライバ回路に設け、データ出力信号パッドにサージ電圧
が印加される場合について説明したが、放電用トランジ
スタを他の回路に設け、対応するパッドにサージ電圧が
印加された場合についても同様の効果を奏する。
ライバ回路に設け、データ出力信号パッドにサージ電圧
が印加される場合について説明したが、放電用トランジ
スタを他の回路に設け、対応するパッドにサージ電圧が
印加された場合についても同様の効果を奏する。
また、上記実施例では、放電用トランジスタを２個設
けた場合についても説明したが、１個あるいは他の複数
個設けた場合にも同様の効果を奏する。
けた場合についても説明したが、１個あるいは他の複数
個設けた場合にも同様の効果を奏する。
また、上記実施例では、半導体装置がダイナミックRA
Mである場合について説明したが、他の半導体装置であ
ってもよいことは勿論である。
Mである場合について説明したが、他の半導体装置であ
ってもよいことは勿論である。
以上のように、本願の請求項１の発明に係る半導体装
置によれば、第１の電源電位の配線と第２の電源電位の
配線とを含む第１の基準電位配線と、前記第１の電源電
位配線と前記第２の電源電位配線との間に、互いに直列
に接続された第1,第２のMOSトランジスタと、前記第１
のMOSトランジスタと前記第２のMOSトランジスタとの接
続ノードに接続されるボンディングパッドと、MOSトラ
ンジスタからなり、前記ボンディングパッドに外部から
印加されるサージ電圧を前記第１の基準電位配線とは異
なる配線である第２の基準電位配線に含まれる第３の電
源電位の配線に放電する放電用素子とを備えるようにし
たので、ボンディングパッドにサージ電圧が印加された
ときのサージ耐量が向上した，信頼性の高い半導体装置
が得られる効果がある。
置によれば、第１の電源電位の配線と第２の電源電位の
配線とを含む第１の基準電位配線と、前記第１の電源電
位配線と前記第２の電源電位配線との間に、互いに直列
に接続された第1,第２のMOSトランジスタと、前記第１
のMOSトランジスタと前記第２のMOSトランジスタとの接
続ノードに接続されるボンディングパッドと、MOSトラ
ンジスタからなり、前記ボンディングパッドに外部から
印加されるサージ電圧を前記第１の基準電位配線とは異
なる配線である第２の基準電位配線に含まれる第３の電
源電位の配線に放電する放電用素子とを備えるようにし
たので、ボンディングパッドにサージ電圧が印加された
ときのサージ耐量が向上した，信頼性の高い半導体装置
が得られる効果がある。
また、本願の請求項２の発明に係る半導体装置によれ
ば、第１の電源電位と第２の電源電位の配線からなる第
１の基準電位配線と、ボンディングパッドと、前記ボン
ディングパッドと接続され、該ボンディングパッドに出
力すべき値を前記第１の電源電位と前記第２の電源電位
に対応する２値の論理値のいずれかに決定し出力する回
路と、MOSトランジスタからなり、前記ボンディングパ
ッドに外部から印加されるサージ電圧を前記第１の基準
電圧配線とは異なる配線である第２の基準電位配線に含
まれる第３の電源電位の配線に放電する放電用素子とを
備えるようにしたので、ボンディングパッドにサージ電
圧が印加されたときのサージ耐量が向上した，信頼性の
高い半導体装置が得られる効果がある。
ば、第１の電源電位と第２の電源電位の配線からなる第
１の基準電位配線と、ボンディングパッドと、前記ボン
ディングパッドと接続され、該ボンディングパッドに出
力すべき値を前記第１の電源電位と前記第２の電源電位
に対応する２値の論理値のいずれかに決定し出力する回
路と、MOSトランジスタからなり、前記ボンディングパ
ッドに外部から印加されるサージ電圧を前記第１の基準
電圧配線とは異なる配線である第２の基準電位配線に含
まれる第３の電源電位の配線に放電する放電用素子とを
備えるようにしたので、ボンディングパッドにサージ電
圧が印加されたときのサージ耐量が向上した，信頼性の
高い半導体装置が得られる効果がある。
第１図はこの発明の一実施例による半導体装置の構成を
示す図、第２図は第１図の出力ドライバ回路の構成図、
第３図は第１図の出力ドライバ回路部分のパターンレイ
アウト図、第４図および第５図は第２図および第３図に
示される放電用トランジスタのパターンレイアウト図、
第６図は第４図の放電用トランジスタの断面図、第７図
は第２図の出力ドライバ回路のサージ電圧印加時の電圧
波形図、第８図は本発明の他の実施例における放電用素
子の断面図、第９図と本発明の更に他の実施例による放
電用素子の断面図、第10図は本発明の他の実施例におけ
る出力ドライバ回路の構成図、第11図は従来の半導体装
置の構成を示す図、第12図は第11図の制御信号発生回路
の一部の構成図、第13図は第11図の制御信号発生回路の
一部を示す構成図、第14図は第11図の出力ドライバ回路
部分のパターンレイアウト図、第15図および第16図は第
12図および第14図に示されるトランジスタQ1およびQ2の
パターンレイアウト図、第17図は第11図の半導体装置の
一部のパターンレイアウト図、第18図は第12図の出力ド
ライバ回路へのサージ電圧印加時の電圧波形図である。 図中、VC1,VS1……第１の基準電位配線、VC2,VS2……第
２の基準電位配線、ODa……第１の回路、VCQ1,VSQ2……
基準電位端子、R1,R2……抵抗、Q3,Q4……放電手段、MC
A……メモリセルアレイ、CG……制御信号発生回路、BC
……バッファ回路、C1〜C4……コンタクトホール、U1〜
U4……クロスアンダ、１……半導体装置、２……データ
出力信号パッド、3,3a,3b……回路、4,5……配線、8,9,
11,12……拡散層、10,13……チャネル領域、14……ｐ型
シリコン基板、15,15a……酸化膜、16……ゲート電極。 なお図中同一符号は同一又は相当部分を示す。
示す図、第２図は第１図の出力ドライバ回路の構成図、
第３図は第１図の出力ドライバ回路部分のパターンレイ
アウト図、第４図および第５図は第２図および第３図に
示される放電用トランジスタのパターンレイアウト図、
第６図は第４図の放電用トランジスタの断面図、第７図
は第２図の出力ドライバ回路のサージ電圧印加時の電圧
波形図、第８図は本発明の他の実施例における放電用素
子の断面図、第９図と本発明の更に他の実施例による放
電用素子の断面図、第10図は本発明の他の実施例におけ
る出力ドライバ回路の構成図、第11図は従来の半導体装
置の構成を示す図、第12図は第11図の制御信号発生回路
の一部の構成図、第13図は第11図の制御信号発生回路の
一部を示す構成図、第14図は第11図の出力ドライバ回路
部分のパターンレイアウト図、第15図および第16図は第
12図および第14図に示されるトランジスタQ1およびQ2の
パターンレイアウト図、第17図は第11図の半導体装置の
一部のパターンレイアウト図、第18図は第12図の出力ド
ライバ回路へのサージ電圧印加時の電圧波形図である。 図中、VC1,VS1……第１の基準電位配線、VC2,VS2……第
２の基準電位配線、ODa……第１の回路、VCQ1,VSQ2……
基準電位端子、R1,R2……抵抗、Q3,Q4……放電手段、MC
A……メモリセルアレイ、CG……制御信号発生回路、BC
……バッファ回路、C1〜C4……コンタクトホール、U1〜
U4……クロスアンダ、１……半導体装置、２……データ
出力信号パッド、3,3a,3b……回路、4,5……配線、8,9,
11,12……拡散層、10,13……チャネル領域、14……ｐ型
シリコン基板、15,15a……酸化膜、16……ゲート電極。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】第１の電源電位の配線と第２の電源電位の
配線とを含む第１の基準電位配線と、 前記第１の電源電位配線と前記第２の電源電位配線との
間に、互いに直列に接続された第1,第２のMOSトランジ
スタと、 前記第１のMOSトランジスタと前記第２のMOSトランジス
タとの接続ノードに接続されるボンディングパッドと、 MOSトランジスタからなり、前記ボンディングパッドに
外部から印加されるサージ電圧を前記第１の基準電位配
線とは異なる配線である第２の基準電位配線に含まれる
第３の電源電位の配線に放電する放電用素子とを備えた
ことを特徴とする半導体装置。 - 【請求項２】第１の電源電位と第２の電源電位の配線か
らなる第１の基準電位配線と、 ボンディングパッドと、 前記ボンディングパッドと接続され、該ボンディングパ
ッドに出力すべき値を前記第１の電源電位と前記第２の
電源電位に対応する２値の論理値のいずれかに決定し出
力する回路と、 MOSトランジスタからなり、前記ボンディングパッドに
外部から印加されるサージ電圧を前記第１の基準電位配
線とは異なる配線である第２の基準電位配線に含まれる
第３の電源電位の配線に放電する放電用素子とを備えた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223688A JP2804835B2 (ja) | 1990-08-22 | 1990-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223688A JP2804835B2 (ja) | 1990-08-22 | 1990-08-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04208562A JPH04208562A (ja) | 1992-07-30 |
| JP2804835B2 true JP2804835B2 (ja) | 1998-09-30 |
Family
ID=16802092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2223688A Expired - Fee Related JP2804835B2 (ja) | 1990-08-22 | 1990-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2804835B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038858A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6146046A (ja) * | 1984-08-10 | 1986-03-06 | Hitachi Ltd | 半導体集積回路装置 |
-
1990
- 1990-08-22 JP JP2223688A patent/JP2804835B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04208562A (ja) | 1992-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |