CN1527383A - 半导体集成电路 - Google Patents

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Abstract

本发明提供了一种半导体集成电路，其包括：第一单元组，其中沿着该半导体集成电路的外周边的方向设置了多个用于外部输入和/或输出的I/O单元和/或电源单元；以及设置在所述第一单元组内侧的第二单元组，其中沿着该半导体集成电路的外周边的方向设置了多个用于外部输入和/或输出的I/O单元和/或电源单元。形成第二单元组的单元之间的间隔比形成第一单元组的单元之间的间隔宽。

Description

半导体集成电路
本申请基于并要求2003年3月6日提交的在先日本专利申请No.2003-059834的优先权，这里全文引入作为参考。
技术领域
本发明涉及一种半导体集成电路，特别涉及具有输入/输出(I/O)单元和/或电源单元的半导体集成电路。
背景技术
在半导体集成电路中，I/O单元通常设置为多级，目的是为了适应管脚的倍增。在多级结构中I/O单元的设置间隔使得外部I/O单元和内部I/O单元都以预定间隔设置。
图7A和7B表示根据第一现有技术的具有I/O单元设置为多级的结构的半导体集成电路。
图7A表示半导体集成电路(半导体芯片)700的结构。半导体集成电路700具有沿着其边框区域的第一单元组701、第二单元组702和第三单元组703，以及内部区域704中的有效电路单元。第一到第三单元组701到703的相应多个I/O单元沿着外周边的方向环形设置。第一单元组701、第二单元组702和第三单元组703分别是半导体集成电路700中的最外侧单元组、第二外侧单元组和第三外侧单元组。
图7B是作为图7A所示的半导体集成电路的一部分的区域705的放大视图。区域705包括第一单元组701、第二单元组702和第三单元组703。在单元701到703中的每一组中设置多个I/O单元711。在这种结构中，I/O单元711的尺寸和设置间隔是恒定的。I/O单元711与内部区域704内的单元硬线连接(图7A)。因此，一单元组设置得越向内，在其中的配线区712中I/O单元711之间的配线就越困难。例如，在配线713的情况下，进行配线是不可行的，因为没有剩余的配线通道。即使在同轴配线时，也需要长的迂回绕线，因此配线的长度会很长。此外，如配线区712的情况那样，一单元组设置得越向内，配线越拥挤，变得更易于串扰。在其最坏的情况下，不能实现所需的性能。
图8A和8B示出了根据第二现有技术的具有I/O单元设置为多级的结构的半导体集成电路。图8A示出了如图7A所示的半导体集成电路700的结构。图8B是作为图8A中所示半导体集成电路的一部分的区域805的放大视图。区域805包括第一单元组701、第二单元组702和第三单元组703。在第一单元组701中设置多个I/O单元811。在第二单元组702中设置多个I/O单元812，它们中的每个的尺寸都小于I/O单元811。在第三单元组703中设置I/O单元813，它们中的每个的尺寸都小于I/O单元812。单元组701到703的单元数量是相同的。
在上述结构中，单元组设置得越向内，其I/O单元的尺寸越小。因而，如在配线区814中看到的，该配线区足够宽从而没有配线难度。然而，由于设置得更向内的单元组包括较小的I/O单元，因此必须制备具有相同功能的多种类型的I/O单元，因此会耗费用于开发的大量工时。此外，存在以下问题，通常在晶体管的结构均匀的情况下，较小I/O单元的静电承受电压较低。
在下面的专利文献1中还公开了另一现有技术。
[专利文献1]
日本专利申请公开特开平11-150204号公报。
发明内容
本发明的目的是消除在I/O单元配置为多级的半导体集成电路的内侧设置的I/O单元组中配线区的配线拥挤问题。
本发明的另一目的是防止I/O单元配置为多级的半导体集成电路的I/O单元的静电承受电压降低。
本发明的又一目的是减少用于开发I/O单元配置为多级的半导体集成电路的I/O单元的工时数量。
根据本发明的一个方面，提供了一种半导体集成电路，包括：第一单元组，其中沿着外周边的方向设置多个用于外部输入和/或输出的I/O单元和/或电源单元；设置在第一单元组的内侧的第二单元组，其中沿着外周边的方向设置多个用于外部输入和/或输出的I/O单元和/或电源单元。形成第二单元组的单元之间的间隔比形成第一单元组的单元之间的间隔宽。
在本发明中，形成第二单元组的单元之间的间隔比形成第一单元组的单元之间的间隔宽，因此可以消除内侧设置的单元组的配线区中的配线拥挤。此外，当形成第二单元组的单元数量小于形成第一单元组的单元数量时，不必减小第二单元组的尺寸。因而，可以防止I/O单元和/或电源单元的静电承受电压降低。此外，形成第二单元组的单元的尺寸可以与形成第一单元组的单元的尺寸相同，这减少了开发I/O单元和/或电源单元所需的工时数量。
附图说明
图1A和1B表示根据本发明第一实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路；
图2A和2B表示根据本发明第二实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路；
图3A和3B表示根据本发明第三实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路；
图4是具有区域凸块(area bump)结构的半导体集成电路的剖面图；
图5A和5B表示根据本发明第四实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路；
图6是丝焊结构的半导体集成电路的剖面图；
图7A和7B表示根据第一现有技术的其中设置有多级结构的I/O单元的半导体集成电路；和
图8A和8B表示根据第二现有技术的其中设置有多级结构的I/O单元的半导体集成电路。
具体实施方式
-第一实施例-
图1A和1B表示根据本发明第一实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路。
图1A示出了半导体集成电路(半导体芯片)100的构成。半导体集成电路100包括沿着其边框区域的第一单元组101、第二单元组102、和第三单元组103以及其内部区域104中的内侧设置的电路单元。在第一到第三单元组101到103中的每个中，沿着外周边的方向环形设置相应的多个I/O单元。第一单元组101、第二单元组102和第三单元组103分别是半导体集成电路100中的最外侧单元组、第二外侧单元组和第三外侧单元组。
应该注意，单元组101到103不限于只由I/O单元形成的单元组，也可以由I/O单元和/或电源单元形成。I/O单元具有用于外部地输入和/或输出信号的输入缓冲器和/或输出缓冲器。电源单元是连接到外部电源电位或参考电位的单元。I/O单元按照从电源单元供给电源电位线和参考电位线的方式接收电源。单元组101到103中的每一组都通过电源电位线和参考电位线而环形连接。
图1B是作为图1A中所示半导体集成电路的一部分的区域105的放大视图。区域105包括第一单元组101、第二单元组102和第三单元组103。在单元组101到103中的每一组中设置多个I/O单元和/或电源单元111。这是这样的一种结构，其中多单元组以三级设置，并且在单元组101中103中单元111的尺寸是一致的。
第二单元组102的单元111之间的间隔比第一单元组的要宽，并且形成第二单元组102的单元111的数量小于形成第一单元组101的单元111的数量。此外，第三单元组103的单元111之间的间隔比第二单元组102的要宽，并且形成第三单元组103的单元111的数量小于形成第二单元组102的单元111的数量。
在本实施例中，单元组设置得越向内，其单元111的设置间隔越宽。这种结构使得配线区的空间足够，如在配线区112中看到的，其中没有配线拥挤问题，并且可以防止由于配线产生的串扰。
-第二实施例-
图2A和2B表示根据本发明第二实施例的其中设置有多级的I/0单元和/或电源单元的半导体集成电路。
图2A表示相当于图1A中所示第一实施例的半导体集成电路100的构造。图2B是作为图2A中所示半导体集成电路的一部分的区域205的放大视图。区域205包括第一单元组101、第二单元组102和第三单元组103。这是这样的一种结构，其中多单元组以三级设置，并包括两种不同尺寸的单元，即单元211和213。在第一单元组101中，设置一致尺寸的单元211。第二单元组102包括多个单元211，其中存在尺寸比单元211大的少量单元213。根据半导体集成电路的规范，尺寸较大的单元213可能要设置在第二单元组102中。对于第一单元组101和第二单元组102来说单元设置间隔是一致的。在第三单元组103中设置单元211，它们的尺寸是一致的。形成第三单元组103的单元之间的间隔比第二单元组102的要宽，并且形成第三单元组103的单元数量小于形成第二单元组102的单元数量。
由于在最外部设置的第一单元组101的外侧不设置连接到内部单元的信号线，因此在形成单元组101的单元的设置间隔方面不必考虑信号线拥挤问题。
此外，即使单元尺寸不同，像这里所使用的单元211和单元213那样，根据本实施例的构成也可以使得用于配线区的空间足够，如在配线区212中看到的。虽然已经作为本实施例的示例介绍了两种不同尺寸的单元，即单元211和单元213的情况，但是不用说明，上述说明也适用于三个或更多个不同尺寸单元的情况。
应该注意的是，虽然在前面的例子中，设置在最外侧的单元组101和设置在第二级中的其相邻内部单元组组102的设置间隔是一致的，但是第二单元组102的间隔可以比单元组101的宽。
还应该注意，在上述第一和第二优选实施例中，示出了对于单元组101到103中的每一组来说单元设置间隔都是固定的一种情况，但是对于单元组101到103中的每一组来说这种单元设置间隔不必固定。换言之，单元组101中的单元211之间的间隔不必是一致的。如上所述，只要位于更靠内的单元组的设置间隔更宽即可，各单元组的设置间隔不必固定。此外，在有三级或更多级的多级结构的情况下，只要最外的单元组组101和其相邻内侧单元组组102的单元的间隔是一致的，并且用于布置位于第三或更后级中的更内侧单元组的单元的间隔比外部单元组101和102的间隔宽，则各单元组的单元设置间隔不必固定。
-第三实施例-
图3A和3B表示根据本发明第三实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路。
图3A表示相当于图1A中所示第一实施例的半导体集成电路100的构成。在该半导体集成电路100上，提供了二维设置的区域凸块(金属凸块)306。
图3B表示作为图3A所示半导体集成电路的一部分的区域305的放大视图。区域305包括第一单元组101、第二单元组102和第三单元组103。在单元组101到103中的每一组中，设置多个I/O单元和/或电源单元111，与图1B所示第一实施例一样，对于各个单元组这些单元的尺寸是一致的。设置在半导体集成电路100上的区域凸块306包括信号凸块316、用于电源电位的凸块317、和用于参考(地)电位的凸块318。
半导体集成电路100具有用于连接到区域凸块316到318的点状平面接触的焊盘。该焊盘设置在凸块316到318的下面。单元111通过配线311和焊盘连接到凸块316到318。信号凸块316通过该焊盘连接到I/O单元。用于电源电位的凸块317和用于参考电位的凸块318通过焊盘连接到电源单元。焊盘可以设置在单元111的外侧或内侧。
在区域凸块结构的情况下，类似于第一实施例，第二单元组102的单元111之间的间隔比第一单元组101的单元111之间的间隔宽，并且形成第二单元组102的单元111的数量小于形成第一单元组101的单元111的数量。第三单元组103的单元111之间的间隔比第二单元组102的单元111之间的间隔宽，并且形成第三单元组103的单元111的数量小于形成第二单元组102的单元111的数量。
图4是上述区域凸块结构的半导体集成电路的剖面图。半导体芯片404具有焊盘403。区域凸块402设置在焊盘403和基座401之间，以将它们连接在一起。
-第四实施例-
图5A和5B表示根据本发明第四实施例的其中设置有多级的I/O单元和/或电源单元的半导体集成电路。
图5A表示相当于图1A中所示第一实施例的半导体集成电路100的构成，除了该半导体集成电路由第一单元组101和第二单元组102构成之外。
图5B表示作为图5A所示半导体集成电路的一部分的区域505的放大视图。区域505包括第一单元组101和第二单元组102。在各单元组101和102中，设置多个I/O单元和/或电源单元111，对于各个单元组这些单元的尺寸是一致的，这与图1B所示的第一实施例相同。焊盘511例如可以是丝焊焊盘，并设置在单元111上。单元111通过配线512连接到焊盘511。
在丝焊结构的情况下，与第一实施例类似，第二单元组102的单元111之间的间隔比第一单元组的单元111之间的间隔宽，并且形成第二单元组102的单元111的数量比形成第一单元组101的单元111的数量小。
图6是上述丝焊结构的半导体集成电路的剖面图。半导体芯片602具有焊盘603。金属线604设置在焊盘603和包括引线的封装601之间，以通过焊接将它们连接在一起。
类似于第一实施例，这种结构使得更靠内的单元组具有更宽的设置间隔，因此不必为每个单元组制造不同尺寸的单元。因而，该半导体集成电路可以确保配线区有足够的空间。此外，类似于第二实施例，在有三级或更多级单元的多级单元结构中，将设置在最外侧单元组101的相邻内侧上的第二级中的单元组102定义为基本状态，以使形成单元组103的单元的设置间隔比其相邻外部单元组102的单元的设置间隔宽。
上述结构消除了在内部设置的单元组的单元设置区域中的配线拥挤问题。此外，这不是为更靠内的单元组制造更小单元的结构，可以防止由于结构原因产生的I/O单元和/或电源单元的静电承受电压的降低。此外，这不是为更靠内的单元组制造更小单元的结构，不必为每个单元组制备不同尺寸的单元，由此减少了开发I/O单元和/或电源单元所需的工时数量。
考虑到本实施例在所有方面只是示意性的和非限制性的，因此落入权利要求的等效性的含义和范围内的所有改进都应该包括在本发明范围内。在不脱离本发明的精神或关键特征的情况下，本发明可以以其它具体形式实施。
如前面所述的，由于形成第二单元组的单元之间的间隔比形成第一单元组的单元之间的间隔宽，所以可以消除在内部设置的单元组的配线区中的配线拥挤问题。此外，第二单元组的单元数量小于第一单元组的单元数量，因此不必缩小第二单元组的单元，由此可以防止I/O单元和/或电源单元的静电承受电压的降低。此外，形成第二单元组的单元和形成第一单元组的单元的尺寸可以是一致的，因此可以减少用于开发I/O单元和/或电源单元的工时。

Claims (23)

1.一种半导体集成电路，包括：
第一单元组，其中沿着所述半导体集成电路的外周边的方向设置了用于外部输入和/或输出的多个I/O单元和/或电源单元；以及
设置在所述第一单元组内侧的第二单元组，其中沿着所述半导体集成电路的外周边的方向设置了用于外部输入和/或输出的多个I/O单元和/或电源单元；
其中，形成所述第二单元组的单元之间的间隔比形成所述第一单元组的单元之间的间隔宽。
2.根据权利要求1的半导体集成电路，其中所述第一单元组是半导体集成电路中最外侧的单元组，所述第二单元组是半导体集成电路中第二外侧的单元组。
3.根据权利要求1的半导体集成电路，其中所述第一单元组是半导体集成电路中第二外侧的单元组，而第二单元组是半导体集成电路中第三外侧的单元组。
4.根据权利要求1的半导体集成电路，其中所述第一和第二单元组的各个单元环形地设置。
5.根据权利要求1的半导体集成电路，其中形成所述第一单元组的单元和形成所述第二单元组的单元的尺寸是一致的。
6.根据权利要求1的半导体集成电路，其中形成所述第一单元组的单元和形成所述第二单元组的单元在尺寸上是部分不同的。
7.根据权利要求1的半导体集成电路，还包括用于外部连接的焊盘，并且所述第一单元组的单元和所述第二单元组的单元连接到所述焊盘。
8.根据权利要求7的半导体集成电路，其中所述焊盘位于形成所述第一单元组的单元和形成所述第二单元组的单元的内侧。
9.根据权利要求7的半导体集成电路，其中所述焊盘位于形成所述第一单元组的单元和形成所述第二单元组的单元的外侧。
10.根据权利要求1的半导体集成电路，还包括点状平面接触以连接区域凸块的焊盘。
11.根据权利要求1的半导体集成电路，还包括位于形成所述第一单元组的单元和形成所述第二单元组的单元上的丝焊焊盘。
12.根据权利要求1的半导体集成电路，其中所述第一单元组的单元和所述第二单元组的单元沿着该半导体集成电路的边框区域设置。
13.根据权利要求1的半导体集成电路，其中所述I/O单元具有输入缓冲器和/或输出缓冲器。
14.根据权利要求13的半导体集成电路，其中所述I/O单元是从外部输入和/或向外部输出信号的单元。
15.根据权利要求1的半导体集成电路，其中所述电源单元是连接到外部电源电位或外部参考电位的单元。
16.根据权利要求1的半导体集成电路，还包括设置在所述第二单元组内侧的第三单元组，其中沿着其外周边方向设置了多个用于外部输入和/或输出的I/O单元和/或电源单元，其中所述第三单元组的单元之间的间隔比所述第二单元组的单元之间的间隔宽。
17.根据权利要求2的半导体集成电路，其中所述第一单元组和所述第二单元组的各个单元环形地设置。
18.根据权利要求17的半导体集成电路，其中所述第一单元组的单元和所述第二单元组的单元在尺寸上是一致的。
19.根据权利要求18的半导体集成电路，还包括用于外部连接的焊盘，并且所述第一单元组的单元和所述第二单元组的单元连接到所述焊盘。
20.根据权利要求19的半导体集成电路，其中所述焊盘是点状平面接触以连接区域凸块的焊盘。
21.根据权利要求19的半导体集成电路，其中所述焊盘是设置在所述第一单元组的单元和所述第二单元组的单元上的丝焊焊盘。
22.根据权利要求1的半导体集成电路，其中形成所述第二单元组的单元的数量小于形成所述第一单元组的单元的数量。
23.根据权利要求16的半导体集成电路，其中形成所述第三单元组的单元的数量小于形成所述第二单元组的单元的数量。
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