CN1215924A - 半导体集成电路 - Google Patents
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Abstract
这里公开了一种MOS型半导体集成电路,该电路具有:连接到输入焊盘的输入电路部分;连接到输出焊盘的输出电路;接在输入电路部分和输出电路部分间的内部电路部分。
Description
本发明涉及一种半导体集成电路，特别涉及一种构成用于防止输入缓冲器由于静电放电引起的漏电的半导体集成电路。
在把半导体器件组装到半导体封装中或运输时，半导体器件的部分内部元件会因静电放电而劣化或破碎。为保护集成电路免受这种损伤，经常构成如栅阵列和标准单元等半定制集成电路，预先复合几种普通的晶体管，对输入焊盘和输出焊盘不加区分，提供具有静电保持功能的输入和输出电路，以便容易形成LSI设计库。
例如，如图1所示，通过预先提供栅长和栅宽相同的p沟道晶体管3、4、5和6及栅长和栅宽相同的n沟道晶体管7、8、9和10，由此构成常规CMOS(互补金属氧化物半导体)型输入和输出电路。
在输入电路部分15,p沟道晶体管3、4接在电源线16和输入焊盘1之间，n沟道晶体管7和8接在地线17和输入焊盘1之间。p沟道晶体管3、4的栅极接到电源线16,n沟道晶体管7、8的栅极接到地线17。
p沟道晶体管3和n沟道晶体管7构成输入保护电路50,p沟道晶体管4和n沟道8构成输入保护电路51。
另外，在输出电路区23,p沟道晶体管5、6接在电源线16和输出焊盘2之间，n沟道晶体管9、10接在地线17和输出焊盘2之间。p沟道晶体管5和n沟道晶体管9的栅极接到内部电路20。p沟道晶体管5和n沟道晶体管9构成输出电路52。
p沟道晶体管6和n沟道晶体管10对从内部电路20输出的信号没有贡献，它们构成输出保护电路53，与输入保护电路一样。
利用上述构成可有效地实现含有静电保护功能的输入和输出电路。
近年来，半导体集成电路容量日益增大。随之而来的是工作速度提高。然而，在利用硅化作用或硅铝质化(salicidation)作用减小扩散层的寄生电阻时以提高工作速度，此处由高熔点金属覆盖用于晶体管的源极和漏极的扩散层，静电应力可能会比以往更直接地影响扩散层。具体说，n沟道晶体管的漏部分易受损伤。
为解决此问题，例如，如图2所示，一种容易想到的简单方法是在n沟道晶体管7、8、9和10的漏部分均匀地插入电阻元件11、12、13和14。
然而，关于输入电路部分15，尽管插入了电阻元件11、12可以使到n沟道晶体管7、8的电流受到限制，由此防止n沟道晶体管7、8击穿，但由于输入焊盘1直接与内部电路20的p沟道晶体管21和n沟道晶体管22的栅极连接，内部电路20的栅氧化膜会在保护电路起作用前受到损伤。
例如，涉及输入保护电路的日本专利申请特许公开平9-97844(1997)公开了一种解决此问题的常规技术。如图3所示，在常规输入保护电路54中，p沟道晶体管3接在电源线16和输入焊盘1之间，n晶体管7接在地线17和输入焊盘1之间。p沟道晶体管3的栅极接到电源线16,n沟道晶体管7的栅极接到地线17。n阱电阻11插在输入焊盘1和内部电路20之间。
另外，关于另一常规技术，例如日本专利申请特许公开平9-97844(1997)还公开了一种输出保护电路。如图4所示，在常规输出保护电路55中，p沟道晶体管6和n沟道晶体管10串联，p沟道晶体管6的源极接到电源线16,n沟道晶体管10的源极接到地线17。p沟道晶体管6的栅极接到电源线16,n沟道晶体管10的栅极接到地线17。而且，在输出焊盘2和p沟道晶体管6与n沟道晶体管10的连接部分之间插有电阻元件13。输出保护电路55与输出电路24并联。
借图3的输入保护电路54，肯定可以在内部电路20中实现输入保护。然而，在图3所示的电路结构中，由于作为保护元件的n沟道晶体管7如上所述直接接到输入焊盘1上，所以，不能防止n沟道晶体管7自身击穿。
另外，如果输入保护电路54的电路结构不变地应用到输出电路，具体说，在高驱动输出缓冲器输出高电平的情况下，由于p沟道晶体管元件性能一般低于n沟道晶体管，所以n阱电阻元件11的电阻变得不可忽视，输出驱动性能一定会变得相当差。在解决此问题时，输出p沟道晶体管的布局面积必然要扩大，因此，无法实现既可用于输入电路又可用于输出电路的电路结构。所以不能将其不变地应用到栅阵列或标准单元。
由于图4的输出保护电路55的缘故，可以在不使输出电路的驱动性能退化的情况下，实现输入电路的静电保护。然而，在图4的电路结构中，如上所述，由于n沟道晶体管9直接接到输出焊盘2上，所以不能防止n沟道晶体管9自身击穿。具体说，在电阻元件13相对较大时，n沟道晶体管9会变得更容易被击穿。很难选择最佳电阻值。另外，不得不为一个焊盘提供输出电路24和输出保护电路55这两种电路结构。因此，该电路是非多用途的，不能不变地应用到栅阵列或标准单元。
因此，本发明的目的是提供一种半导体集成电路，能够防止输入缓冲器因静电放电而击穿，并能容易地应用于半定制集成电路，例如栅阵列和标准单元。
根据本发明，一种MOS型半导体集成电路包括：
输入电路部分，其包括n沟道晶体管、p沟道晶体管和接在n沟道晶体管和p沟道晶体管之间的保护电阻；其中输入部分接在p沟道晶体管和保护电阻之间，输出部分接在n沟道晶体管和保护电阻之间。
根据本发明的另一方案，一种MOS型半导体集成电路包括：
接到输入焊盘的输入电路部分；
接到输出焊盘的输出电路部分；及
接在输入电路部分和输出电路部分之间的内部电路；
其中输入电路部分包括第一n沟道晶体管、第一p沟道晶体管及接在第一n沟道晶体管和第一p沟道晶体管之间的第一保护电阻，输入焊盘接在第一p沟道晶体管和第一保护电阻之间，内部电路部分接在第一n沟道晶体管和第一保护电阻之间；输出电路部分包括第二n沟道晶体管、第二p沟道晶体管、及接在第二n沟道晶体管和第二p沟道晶体管之间的第二保护电阻，输出焊盘接在第二p沟道晶体管和第二保护电阻之间，内部电路部分接到第二n沟道晶体管和第二p沟道晶体管。
下面将结合附图更具体地说明本发明，其中：
图1是展示常规半导体集成电路的输入和输出电路的电路图；
图2是说明常规半导体集成电路的问题的电路图；
图3是展示另一常规半导体集成电路的输入电路的电路图；
图4是展示另一常规半导体集成电路的输出电路的电路图；
图5是展示本发明第一优选实施例的半导体集成电路的电路图；
图6是展示该第一实施例的半导体集成电路的布局图；
图7是沿图6的A-A’线取的剖面图；
图8是展示本发明第二优选实施例的半导体集成电路的布局图；
图9是沿图8的B-B’线取的剖面图。
下面结合附图说明本发明的优选实施例。图5是展示本发明第一优选实施例的半导体集成电路的电路图。
按本发明的第一实施例，例如，如图5所示，通过预先提供栅长和栅宽相同的p沟道晶体管3、4、5和6，栅长和栅宽相同的n沟道晶体管7、8、9和10，及n阱电阻元件11、12、13和14，并将它们组合，由此构成具有静电路保护功能的输入和输出电路，这些晶体管和电阻分别用于输入和输出焊盘。
在输入电路部分15,p沟道晶体管3和4接在电源线16和输入焊盘1之间。n沟道晶体管7和n阱电阻元件11，及n沟道晶体管8和n阱电阻元件12分别串联在地线17与输入焊盘1之间。p沟道晶体管3、4的栅极接到电源线16,n沟道晶体管7、8的栅极接到地线17。
p沟道晶体管3、n沟道晶体管7及n阱电阻元件11构成输入保护电路18。另外，p沟道晶体管4、n沟道晶体管8及n阱电阻元件12构成输入保护电路19。
输入保护电路19中的n沟道晶体管8和n阱电阻元件12间的连接部分接到内部电路20的输入端，例如内部电路20的p沟道晶体管21的栅极和内部电路20的n沟道晶体管22的栅极。
另一方面，在输出电路部分23,p沟道晶体管5、6接在电源线16和输出焊盘2之间。n沟道晶体管9和n阱电阻元件13串联在地线17和输出焊盘2之间。p沟道晶体管5和n沟道晶体管9的栅极接到内部电路20。
p沟道晶体管5、n沟道晶体管9和n阱电阻元件13构成输出电路24。另外，p沟道晶体管6、n沟道晶体管10及n阱电阻元件14构成输出保护电路25。
下面参照图5说明该实施例工作情况。例如，当施加到地线17的负电压加到输入焊盘1或输出焊盘2时，n沟道晶体管7、8、9和10通过电阻元件11、12、13和14击穿，用于将额外的电压导入地线17。这种情况下，由于内部电路20的输入通过电阻元件12连接，通过设计成使n沟道晶体管12的击穿电压变得低于内部栅的电压，保护电路肯定可以在内部电路20的栅氧化膜击穿前起作用。
图6是展示第一实施例半导体集成电路的布局图，图7是沿图6的A-A’线取的剖面图。
该实施例采用的是这样一个例子，n型扩散层区28、29和30的硅化层借栅极26、27隔离开，沟道长度例如为半导体制造工艺的最小尺寸0.3微米，通过引入到p型衬底31中的n阱区32形成n阱电阻11、12。
由p型衬底31上的LOCOS(硅的局部氧化)区33形成器件形成区。在器件形成区中，由栅极34、n型扩散层源区35和n型扩散层漏区28形成n沟道晶体管8。另外，由栅极36、n型扩散层源区37和n型扩散层漏区30形成n沟道晶体管8。n型扩散层源区35、37分别通过接触38、39和第一层铝布线40、41连接到地线17。
n沟道晶体管7、8的漏区28、30分别串联到n阱电阻11、12，并通过接触42和第一层铝布线43接到输入焊盘1。
另外，隔离硅化层的栅极26、27通过接触44连接到第一层铝布线43,n沟道晶体管7、8的栅极34、36通过接触45、46和第一铝布线40、41连接到地线17。来自输入保护电路12的输入信号通过n阱电阻元件12,n沟道晶体管8的漏区28、接触47及第一层铝布线48接到内部电路20。
为了构成输出保护电路25，第一层铝布线43只好连接到输出焊盘2，同时断开用于连接内部电路204的接触47。
为构成输出电路24，栅极45、46只好再连接到内部电路20。于是，只通过改变布线，便可容易地提供很好的输入保护电路。
同时，在图6和7中，省去了形成层间绝缘膜后的工艺步骤。
图8是展示本发明第二优选实施例的半导体集成电路的布局图，图9是沿图8的B-B’线取的剖面图。
第二实施例电路结构和工作情况与第一实施例相同、下面按图4和5说明第二实施例中的具体构件。
如图4所示，在第二实施例中，由用于形成器件区的LOCOS区49代替栅极隔离n型扩散层区28、29和30的硅化层。通过引入到p型衬底31中的n阱区32形成n阱电阻11、12。同时，其它构件与第一实施例的相同。
按本发明，来自外部的输入通过保护电阻提供给内部电路，甚至在n沟道晶体管的静电击穿电压因保护电路而增大，且n沟道晶体管变得几乎不击穿的情况下也是如此。因此，保护电路可以在内部电路中的栅氧化膜等击穿前起作用，所以可有效地进行静电保护。于是可以提高半导体集成电路的可靠性。
另外，由于可实现静电保护功能的电路结构既适用于输入电路也适用于输出电路，所以输入和输出电路可仅仅通过改变布线布局构成，而不会增大布局面积。所以可以容易地应用于如栅阵列和标准单元等半定制集成电路，
尽管为了完全和清楚公开的目的，以上参照具体实施例说明了本发明，但所附的权利要求将不如此限定，而是限定为实现所属领域的技术人员可以作出的所有改形和替换结构，很显然，这些都将落在这里所记载的基本提示内。
Claims (18)
1．一种MOS型半导体集成电路，包括
输入电路部分，其包括n沟道晶体管、p沟道晶体管和接在所说n沟道晶体管和所说p沟道晶体管之间的保护电阻；
其中输入部分接在所说p沟道晶体管和所说保护电阻之间，输出部分接在所说n沟道晶体管和所说保护电阻之间。
2．如权利要求1所述的半导体集成电路，其中：所说p沟道晶体管接在所说输入部分和电源线之间，所说n沟道晶体管接在所说保护电阻和地线之间。
3．一种MOS型半导体集成电路，包括：
接到输入焊盘的输入电路部分；
接到输出焊盘的输出电路部分；及
接在所说输入电路部分和所说输出电路部分之间的内部电路部分；
其中所说输入电路部分包括第一n沟道晶体管、第一p沟道晶体管及接在所说第一n沟道晶体管和所说第一p沟道晶体管之间的第一保护电阻，所说输入焊盘接在所说第一p沟道晶体管和所说第一保护电阻之间，所说内部电路部分接在所说第一n沟道晶体管和所说第一保护电阻之间；所说输出电路部分包括第二n沟道晶体管、第二p沟道晶体管、及接在所说第二n沟道晶体管和所说第二p沟道晶体管之间的第二保护电阻，所说输出焊盘接在所说第二p沟道晶体管和所说第二保护电阻之间，所说内部电路部分接到所说第二n沟道晶体管和所说第二p沟道晶体管。
4．如权利要求3所述的半导体集成电路，其中：所说第一和第二p沟道晶体管及所说内部电路部分接到电源线；及
所说第一和第二n沟道晶体管及所说内部电路部分接到地线。
5．如权利要求3所述的半导体集成电路，其中：
所说输入电路部分接到所说内部电路部分的一个晶体管的栅极。
6．如权利要求4所述的半导体集成电路，其中：
所说输入电路部分接到所说内部电路部分的一个晶体管的栅极。
7．如权利要求1所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的栅极隔离扩散层区的硅化层。
8．如权利要求2所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的栅极隔离扩散层区的硅化层。
9．如权利要求3所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的栅极隔离扩散层区的硅化层。
10．如权利要求4所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的栅极隔离扩散层区的硅化层。
11．如权利要求5所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的栅极隔离扩散层区的硅化层。
12．如权利要求6所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的栅极隔离扩散层区的硅化层。
13．如权利要求1所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的LOCOS区隔离扩散层区的硅化层。
14．如权利要求2所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的LOCOS区隔离扩散层区的硅化层。
15．如权利要求3所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的LOCOS区隔离扩散层区的硅化层。
16．如权利要求4所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的LOCOS区隔离扩散层区的硅化层。
17．如权利要求5所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的LOCOS区隔离扩散层区的硅化层。
18．如权利要求6所述的半导体集成电路，其中：
所说保护电阻形成于半导体衬中的阱区中，在此由形成于所说半导体衬底上的LOCOS区隔离扩散层区的硅化层。
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