CN1482681A - 半导体集成电路装置 - Google Patents
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Abstract
在一种半导体集成电路装置中，n沟道晶体管区域在焊盘侧具有区域A，并在内部电路侧具有区域B，其中，在信号线和电源线之间并联连接多个保护元件。各保护元件均具有电阻器。区域A中的电阻器的电阻被设定成比区域B中的电阻器的电阻大一个值，该值相当于在区域A中包括的信号线的寄生电阻，这样，区域A和区域B中的保护元件的电阻彼此相同或者几乎相同。p沟道晶体管区域的构成与n沟道晶体管区域的构成相同。
Description
技术领域
本发明涉及一种设有用于保护金属氧化物半导体(MOS)晶体管免受静电破坏的保护元件的半导体集成电路装置。
背景技术
一般，采用互补金属氧化物半导体(CMOS)集成电路形成的集成电路设有保护元件，用于保护输入输出(I/O)电路免受静电破坏。因此，当采用MOS晶体管形成保护元件时，有必要防止保护元件由于静电而受到破坏。
常规上，作为半导体集成电路的I/O电路，窄间距I/O电路(narrowpitch I/O circuit)是公知的。通过事先在I/O电路内设置多个晶体管，并根据需要改变用于使晶体管连接的配线的布局，可获得窄间距I/O电路。通过改变该布局，可制造具有期望构成和特点的I/O电路。图1示出了适用于该窄间距I/O电路的常规保护电路的构成的电路图。
如图1所示，信号线3使焊盘(pad)1和内部电路2之间建立连接。在信号线3和较高电位电平的电源电压VDD之间并联连接多个p沟道MOS晶体管PT1、PT2、…、PTn。并且，在这些晶体管的各漏极和信号线3之间连接多个电阻器4。在信号线3和较低电位电平的电源电压VSS之间并联连接多个n沟道MOS晶体管NT1、NT2、…、NTn。在这些晶体管的各漏极和信号线3之间连接多个电阻器5。
图2是形成图1所示的常规保护电路的各元件的布局。在图2的构成中，信号线3由假想线(两点线)来表示。p沟道晶体管区域6由p沟道MOS晶体管PT1、…、PTn-1、PTn组成，并且p沟道晶体管区域6内的各电阻器4分别设有在晶体管的漏极侧形成的硅化物块(silicide block)7。同样，n沟道晶体管区域8由n沟道MOS晶体管NT1、…、NTn-1、NTn组成，并且n沟道晶体管区域8内的各电阻器5分别设有在晶体管的漏极侧形成的硅化物块9。
然而，在图1所示的常规电路中，存在由信号线3的寄生电阻引起的如下问题。如图3所示，在信号线3的焊盘1附近的点设定点A，在n沟道晶体管区域8和p沟道晶体管区域6之间的边界上的点设定点C，以及在信号线3的点A和点C之间的中间点设定点B。在点A和点B之间的区域被称为区域A，并且在点B和点C之间的区域被称为区域B。区域B处于附加了从点A到点B的寄生电阻(rAB)的状态。因此，在区域B中的晶体管NTm+1、…、NTn的漏极和信号线3之间连接具有电阻r的电阻器5，但是实际上，连接的电阻器5具有电阻r+rAB。
另一方面，在区域A中的晶体管NT1、…、NTm的漏极和信号线3之间连接的电阻器5仅具有电阻r。因此，当从焊盘1过量输入静电放电(ESD)时，区域A中的电阻器5的电阻看起来比区域B的电阻器的电阻小。结果，区域A中的晶体管NT1、…、NTm由于电流集中而易受破坏。同样，焊盘1附近的p沟道晶体管区域6的晶体管也由于上述相同原因而易受破坏。也就是说，信号线3具有寄生电阻，因此ESD负荷被不均匀地施加给保护电路的晶体管。因此，施加有最大ESD负荷的任何晶体管都会受到破坏。
发明内容
本发明的目的是提供一种装有用于保护MOS晶体管免受静电破坏的保护元件的半导体集成电路装置，其中，通过把ESD负荷均匀分配给保护电路内的保护元件，可保护内部电路的保护晶体管免受破坏。
为了达到该目的，通过把用于使焊盘与内部电路连接的信号线的寄生电阻加以考虑来提供本发明。本发明的特征在于，在信号线和电源线之间并联连接的保护元件的电阻从焊盘向内部电路逐渐减少。根据本发明，保护元件的电阻彼此相同或者几乎相同，因此ESD负荷被均匀施加给保护元件内的内部电路的保护晶体管。
本发明的其他目的、特点和优点将在本发明的以下详细说明中具体提出，或者当结合附图阅读本发明的以下详细说明时，将会明白本发明的其他目的、特点和优点。
附图说明
图1示出了适用于常规I/O电路的保护电路的构成的电路图；
图2示出了适用于常规I/O电路的保护电路的各元件的布局；
图3示出了适用于常规I/O电路的保护电路的部分构成；
图4示出了根据本发明第一实施例的半导体集成电路装置中的保护电路的部分构成的电路图；
图5示出了图4所示的半导体集成电路装置中的n沟道晶体管区域的区域A和区域B中的硅化物块的尺寸比较；
图6示出了在图4所示的半导体集成电路装置的保护电路中的电阻器采用硅化物电阻器形成的一例中的各元件的部分构成的布局；
图7示出了n沟道晶体管区域的区域A和区域B中的硅化物电阻器的尺寸比较；
图8示出了根据本发明第二实施例的半导体集成电路装置中的保护电路的部分构成的电路图；
图9示出了在图8所示的半导体集成电路装置的保护电路中的电阻器采用硅化物块和硅化物电阻器形成的一例中的各元件的部分构成的布局；
图10示出了图8所示的半导体集成电路装置中的n沟道晶体管区域的区域A和区域B中的硅化物电阻器的尺寸比较；以及
图11示出了在图8所示的半导体集成电路装置的保护电路中的电阻器采用硅化物块和漏极配线形成的一例中的各元件的部分构成的布局。
具体实施方式
以下参照附图，对本发明的示范性实施例进行详细说明。
图4示出了根据本发明第一实施例的半导体集成电路装置中的保护电路的部分构成的电路图。图4仅示出了一部分，即：与图3所示的常规构成对应的n沟道晶体管区域，并且尽管未特别示出，然而根据第一实施例的电路全体构成与图1所示的常规电路类似。因此，为避免重复说明，将省略对这些部分的说明。
如图4所示，在n沟道晶体管区域28中，区域A的电阻器25a具有电阻RA，并且区域B的电阻器25b具有电阻RB。电阻RA比电阻RB大一个值，该值相当于电阻rAB，即：信号线3的点A和点B之间的寄生电阻，也就是说，RA＝RB+rAB。换句话说，电阻RB比电阻RA小一个值，该值相当于电阻rAB，也就是说，RB＝RA-rAB。
由于图3已给出了点A、点B和点C以及区域A和区域B的说明，因而此处将省略对其说明。并且，与常规构成一样，在n沟道晶体管区域28和内部电路(未示出)之间设置p沟道晶体管区域(未示出)。与n沟道晶体管区域一样，p沟道晶体管区域可划分为例如两个区域，一个区域(“焊盘区域”)位于焊盘1侧，而另一区域(“内部电路区域”)位于内部电路侧。焊盘区域中的电阻器的电阻比内部电路区域中的电阻器的电阻大一个值，该值相当于信号线3的寄生电阻。
与区域A中的内部电路的保护晶体管NT1～NTm的漏极连接的电阻器25a设有在晶体管的漏极侧形成的硅化物块。同样，与区域B中的内部电路的保护晶体管NTm+1～NTn的漏极连接的电阻器25b也设有在晶体管的漏极侧形成的硅化物块。硅化物块与在半导体基板上不形成用于把电阻转换为低电阻的硅化物层的区域对应。并且，形成n沟道晶体管区域28和p沟道晶体管区域(未示出)的各元件的布局与图2所示的常规电路类似。然而，n沟道晶体管区域28中的区域A的硅化物块的尺寸与n沟道晶体管区域28中的区域B的硅化物块的尺寸不同。并且，在p沟道晶体管区域中，焊盘区域中的硅化物块的尺寸与内部电路区域中的硅化物块的尺寸不同。
图5示出了n沟道晶体管区域28中的区域A和区域B之间的硅化物块的尺寸比较。如图5所示，区域A(图的下部)中的硅化物块29a的长度La比区域B(图的上部)中的硅化物块29b的长度Lb大。这两个长度的差相当于信号线3的点A到点B的寄生电阻rAB。区域A中的硅化物块29a的宽度与区域B中的硅化物块29b的宽度相同，并且该宽度由W来表示。在图5及其他图中，晶体管的源极区域、漏极区域和栅极分别由S、D和G来表示。
p沟道晶体管区域(未示出)的构成与n沟道晶体管区域的构成类似。也就是说，焊盘区域中的硅化物块的宽度与内部电路区域中的硅化物块的宽度相同。然而，焊盘区域中的硅化物块的长度比内部电路区域中的硅化物块的长度大一个部分，该部分相当于信号线3的寄生电阻。
如图6所示，区域A中的电阻器25a和区域B中的电阻器25b可以分别采用多个硅化物电阻器39a和39b形成。硅化物电阻器39a和39b形成在信号线3的下面，并且硅化物电阻器39a和39b的一端分别通过触点31a和31b与信号线3电气连接。硅化物电阻器39a和39b的另一端分别通过触点32a和32b与漏极配线33a和33b电气连接。并且，区域A中的漏极配线33a通过触点34a与各MOS晶体管的漏极区域电气连接。同样，区域B中的漏极配线33b通过触点34b与各MOS晶体管的漏极区域电气连接。
n沟道晶体管区域28的区域A和区域B的彼此不同在于硅化物电阻器39a和39b的尺寸。同样，在p沟道晶体管区域中，焊盘区域中的硅化物电阻器的尺寸与内部电路区域中的硅化物电阻器的尺寸不同。图7示出了n沟道晶体管区域28的区域A和区域B之间的硅化物电阻器39a和39b的尺寸比较。如图7所示，区域A(图中的右侧)中的硅化物电阻器39a的宽度Wa比区域B(图中的左侧)中的硅化物电阻器39b的宽度Wb小。这两个宽度的差相当于信号线3的点A到点B(参见图4)的寄生电阻rAB。区域A中的硅化物电阻器39a的长度La与区域B中的硅化物电阻器39b的长度Lb相同。
p沟道晶体管区域(未示出)的构成与n沟道晶体管区域28的构成类似。也就是说，焊盘区域中的硅化物电阻器的长度与内部电路区域中的硅化物电阻器的长度相同。然而，焊盘区域中的硅化物块的宽度比内部电路区域中的硅化物块的宽度大一个部分，该部分相当于信号线3的寄生电阻。
根据第一实施例，由于与用于使焊盘1与内部电路连接的信号线3并联连接的保护元件的电阻彼此相同或者几乎相同，因而施加给各保护元件内的内部电路的保护晶体管的ESD负荷均匀。因此，由于ESD的过量输入引起的负荷被分配在内部电路的保护晶体管上。这样，可在ESD等的过量输入过程中对任何保护晶体管的早期破坏进行控制，从而可增强内部电路的保护。
图8示出了根据本发明第二实施例的半导体集成电路装置中的保护电路的部分构成的电路图。图8仅示出了一部分，即：与图3所示的常规构成对应的n沟道晶体管区域。第二实施例与图4的第一实施例的不同在于，各保护元件内的电阻器(第一实施例中的25a和25b)分别采用串联连接的硅化物块和硅化物电阻器形成。该构成的其余部分与第一实施例相同，因此将省略对该其余部分的说明。
在n沟道晶体管区域28中，由区域A中的硅化物块形成的电阻器45a的电阻rs与由区域B中的硅化物块形成的电阻器45b的电阻rs相同。此外，由区域A中的硅化物块形成的电阻器46a的电阻ra比由区域B中的硅化物块形成的电阻器46b的电阻rb大一个值，该值相当于电阻rAB，即：信号线3的点A到点B的寄生电阻，也就是说，ra＝rb+rAB。换句话说，rb比ra小rAB，也就是说，rb＝ra-rAB。相同效果可在p沟道晶体管区域内获得。
图9示出了形成图8所示的保护电路的各元件的布局。如图9所示，与第一实施例的例子(参见图5)的情况一样，采用各电阻器45a和45b形成的硅化物块49a和49b形成在内部电路的对应保护晶体管NT1～NTn的漏极侧。并且，区域A中的硅化物块49a和区域B中的硅化物块49b的尺寸相同。
形成电阻器46a和46b的硅化物电阻器59a和59b的一端分别通过触点51a和51b与信号线3电气连接。硅化物电阻器59a和59b的另一端分别通过触点52a和52b与漏极配线53a和53b电气连接。区域A中的漏极配线53a通过触点54a与区域A中的MOS晶体管的漏极区域电气连接。并且，区域B中的漏极配线53b通过触点54b与区域B中的MOS晶体管的漏极区域电气连接。
图10示出了硅化物电阻器59a和59b的尺寸比较。如图10所示，硅化物电阻器59a(图10的右侧)的长度La比硅化物电阻器59b(图10的左侧)的长度Lb大一个值，该值相当于电阻rAB，即：信号线3的点A到点B的寄生电阻。然而，区域A中的硅化物电阻器59a的宽度W与区域B中的硅化物电阻器59b的宽度W相同。同样，p沟道晶体管区域(未示出)的构成与n沟道晶体管区域的构成相同。
如图11所示，各保护元件内的电阻器可以分别采用硅化物块49a、49b以及用于使漏极63a、63b与信号线3连接的漏极配线69a、69b形成。在区域A中，漏极63a通过触点64a与MOS晶体管的漏极区域电气连接。同样，在区域B中，漏极63b通过触点64b与MOS晶体管的漏极区域电气连接。
区域A和区域B中的硅化物块49a和49b具有相同尺寸，并且形成在内部电路的对应保护晶体管NT1～NTn的漏极侧。区域A中的漏极配线69a比区域B中的漏极配线69b长一个值，该值相当于信号线3的点A到点B的寄生电阻rAB。同样，p沟道晶体管区域(未示出)的构成与n沟道晶体管区域的构成相同。
根据第二实施例，与第一实施例的情况一样，施加给各保护元件内的内部电路的保护晶体管的ESD负荷均匀，并且由于ESD等的过量输入引起的负荷被分配给内部电路的保护晶体管。这样，在ESD等的过量输入过程中，可对任何保护晶体管的早期破坏进行控制，因此可增强内部电路的保护。
本发明也可以具有各种变更，因为本发明不具体限于所述实施例。例如，可以设置把硅化物块和硅化物电阻器进行组合的保护元件内的电阻器，以使硅化物块的电阻可变化，或者使硅化物块和硅化物电阻器的电阻可变化。并且，多晶硅电阻器或阱电阻器也可以用作保护元件内的电阻器。此外，通过改变与信号线3连接的漏极配线的宽度，可以改变保护元件内的电阻器的电阻。并且，通过改变用于使与信号线3连接的漏极配线与内部电路的保护晶体管的漏极区域电气连接的触点数，可以改变保护元件内的电阻器的电阻。
并且，通过把硅化物块、硅化物电阻器、多晶硅电阻器、阱电阻器、漏极配线的电阻、以及用于使漏极配线与漏极区域电气连接的触点的电阻中的任何进行合适组合，可以获得电阻。并且，尽管n沟道晶体管区域和p沟道晶体管区域各自可划分为两个区域(A和B)，然而该区域也可以划分为三个或多个区域。通过把n沟道晶体管区域确定为一个区域，可逐一改变该n沟道晶体管区域内的保护元件的各电阻。p沟道晶体管区域的构成与上述相同。因此，通过把p沟道晶体管区域确定为一个区域，可逐一改变该p沟道晶体管区域内的保护元件的各电阻。并且，本发明也可适用于除窄间距I/O电路以外的任何I/O电路。
根据本发明，由于在用于使焊盘与内部电路连接的信号线和电源线之间并联连接的多个电阻器的电阻相同或者几乎相同，因而施加给各保护元件内的内部电路的保护晶体管的ESD负荷均匀。因此，即使在ESD等的过量输入过程中，也可把负荷均匀分配给保护晶体管，因此可防止内部电路的保护晶体管的一部分受到破坏。
尽管为了完整和清楚的揭示而就特定实施例对本发明作了说明，然而所附权利要求不限于此，而是被认作是包含可以由本领域技术人员所想到的完全在本文所述基本原理范围内的所有修改和替代构成。
Claims (21)
1.一种半导体集成电路装置，该半导体集成电路装置包括：
保护电路，其包括：
多个保护元件，其在信号线和电源线之间并联连接，各保护元件包括：
多个金属氧化物半导体(MOS)晶体管；以及
多个电阻器，其中，在各保护元件中，MOS晶体管的漏极与用于通过电阻器使焊盘和内部电路之间建立连接的信号线连接，并且MOS晶体管的源极与电源线连接；
其中，各保护元件内的电阻器的电阻从焊盘向内部电路逐渐减少。
2.根据权利要求1所述的半导体集成电路装置，其中，电阻器的电阻根据信号线的寄生电阻，从焊盘向内部电路减少。
3.根据权利要求1所述的半导体集成电路装置，其中，电阻器是在半导体基板上形成的多晶硅电阻器。
4.根据权利要求1所述的半导体集成电路装置，其中，电阻器是在半导体基板上形成的阱电阻器。
5.根据权利要求1所述的半导体集成电路装置，其中，电阻器是在半导体基板上形成的硅化物电阻器。
6.根据权利要求1所述的半导体集成电路装置，其中，电阻器是在半导体基板上形成的硅化物块。
7.根据权利要求1所述的半导体集成电路装置，其中，电阻器是采用通过改变与信号线连接的漏极配线的长度和宽度中的至少一方来改变电阻的元件形成的。
8.根据权利要求1所述的半导体集成电路装置，其中，电阻器是采用通过改变使与信号线连接的漏极配线和漏极区域之间建立电气连接的触点数来改变电阻的元件形成的。
9.根据权利要求1所述的半导体集成电路装置，其中，电阻器是各自采用从以下组中所选的至少两项的组合形成的，该组包括：a)多晶硅电阻器，b)阱电阻器，c)硅化物电阻器，以及d)硅化物块。
10.根据权利要求1所述的半导体集成电路装置，其中，当减少各保护元件内的电阻器的电阻时，在多个电阻器中至少每隔一个单元，电阻从焊盘向内部电路逐渐减少。
11.一种半导体集成电路装置，该半导体集成电路装置包括：
窄间距输入输出(I/O)电路，其具有一种系统，该系统通过改变用于使设置在I/O电路内的多个晶体管连接的配线，使用期望的构成来获得I/O电路；该窄间距输入输出(I/O)电路包括：
保护电路，其包括：
多个保护元件，其在信号线和电源线之间并联连接，各保护元件包括：
多个金属氧化物半导体(MOS)晶体管；以及
多个电阻器，其中，在各保护元件中，MOS晶体管的漏极与用于通过电阻器使焊盘和内部电路之间建立连接的信号线连接，并且MOS晶体管的源极与电源线连接；其中，各保护元件内的电阻器的电阻从焊盘向内部电路逐渐减少。
12.一种半导体集成电路装置，该半导体集成电路装置包括：
保护电路，其包括：
多个保护元件，其在信号线和电源线之间并联连接，各保护元件包括：
多个金属氧化物半导体(MOS)晶体管；以及
多个电阻器，其中，在各保护元件中，MOS晶体管的漏极与用于通过电阻器使焊盘和内部电路之间建立连接的信号线连接，并且MOS晶体管的源极与电源线连接；
其中，各保护元件内的电阻器的电阻比焊盘一侧的第一邻接保护元件内的电阻器的电阻小，并比内部电路一侧的第二邻接保护元件内的电阻器的电阻大。
13.根据权利要求12所述的半导体集成电路装置，其中，电阻器的电阻根据信号线的寄生电阻，从焊盘向内部电路减少。
14.根据权利要求12所述的半导体集成电路装置，其中，电阻器是在半导体基板上形成的多晶硅电阻器。
15.根据权利要求12所述的半导体集成电路装置，其中，电阻器是在半导体基板上形成的阱电阻器。
16.根据权利要求12所述的半导体集成电路装置，其中，电阻器是在半导体基板上形成的硅化物电阻器。
17.根据权利要求12所述的半导体集成电路装置，其中，电阻器是在半导体基板上形成的硅化物块。
18.根据权利要求12所述的半导体集成电路装置，其中，电阻器是采用通过改变与信号线连接的漏极配线的长度和宽度中的至少一方来改变电阻的元件形成的。
19.根据权利要求12所述的半导体集成电路装置，其中，电阻器是采用通过改变使与信号线连接的漏极配线和漏极区域之间建立电气连接的触点数来改变电阻的元件形成的。
20.根据权利要求12所述的半导体集成电路装置，其中，电阻器是各自采用从以下组中所选的至少两项的组合形成的，该组包括：a)多晶硅电阻器，b)阱电阻器，c)硅化物电阻器，以及d)硅化物块。
21.一种半导体集成电路装置，该半导体集成电路装置包括：
窄间距输入输出(I/O)电路，其具有一种系统，该系统通过改变用于使设置在I/O电路内的多个晶体管连接的配线，采用期望的构成来获得I/O电路；该窄间距I/O电路包括：
保护电路，其包括：
多个保护元件，其在信号线和电源线之间并联连接，各保护元件包括：
多个金属氧化物半导体(MOS)晶体管；以及
多个电阻器，其中，在各保护元件中，MOS晶体管的漏极与用于通过电阻器使焊盘和内部电路之间建立连接的信号线连接，并且MOS晶体管的源极与电源线连接；其中，各保护元件内的电阻器的电阻比焊盘一侧的第一邻接保护元件内的电阻器的电阻小，并比内部电路一侧的第二邻接保护元件内的电阻器的电阻大。
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