CN1929136A - 半导体器件 - Google Patents
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Abstract
本发明的目的在于提供一种半导体器件，能够有效防止静电浪涌的破坏、并且具有够抑制由保护电阻引起的电压降低和耗电的输出电路。代替构成半导体器件输出缓冲器的保护电阻(11)和NMOS(7)，在输出节点(8)和接地节点(2)之间，并联n组由保护电阻(11x)(x为a、b)和NMOS(7x)构成的串联电路，保护电阻(11x)的电阻值为规定电阻值的n(如，2)倍，NMOS(7x)的栅宽为规定栅宽的1/n。由此，静电浪涌施加在输出焊盘(8)时，各NMOS(7x)中的浪涌电流为未分割时的1/n，破坏承受值变大。另外，由于输出缓冲器的节点(NO)与输出焊盘(8)之间不需要插入保护电阻，所以能够抑制由保护电阻引起的电压降低和耗电。
Description
技术领域
本发明涉及半导体器件，特别是高耐压MOS晶体管的EDS(静电)保护。
背景技术
图2是表示以往半导体器件输出部的电路图。
该半导体器件具有电源焊盘1和接地焊盘2，这些电源焊盘1和接地焊盘2分别与电源线3和接地线4连接。电源线3和接地线4之间连接有进行逻辑动作的内部电路5，该内部电路5的输出信号SO与构成输出缓冲器的P沟道MOS晶体管(以下称为“PMOS”)6和N沟道MOS晶体管(以下称为“NMOS”)7的栅极连接。PMOS6和NMOS7构成反相器，这些PMOS6和NMOS7的源极分别与电源线3和接地线4连接。另外，作为输出节点NO的PMOS6的漏极通过保护电阻11与NMOS7的漏极连接，同时，通过保护电阻12与输出焊盘8连接。
另外，输出焊盘8与电源线3之间连接有保护二极管13，其正极和负极分别连接输出焊盘8和电源线3，输出焊盘8与接地线4之间连接有保护二极管14，其正极和负极分别与接地线4和输出焊盘8连接。电源线3与接地线4之间连接有利用反向二极管特性来进行电源间保护的NMOS15。
在上述具有保护电路的半导体器件中，比电源电压VDD高的静电浪涌施加在输出焊盘8上时，正向的保护二极管13使电源线3的电位上升到几乎与输出焊盘8相等的电位。这时，由于输出焊盘8与电源线3之间的电压受到正向的保护二极管13的限制，所以防止了PMOS6的静电破坏。静电浪涌使输出焊盘8的电位更加上升时，保护二极管14与电源间保护用的NMOS15发生击穿，输出焊盘8和接地线4之间的电压急剧降低。在保护二极管14和NMOS15发生击穿之前，输出焊盘8的电位上升，但由串联的保护电阻11、12限制了流入NMOS7中的电流，所以防止了NMOS7的静电破坏。另外，向输出焊盘8施加比接地电压GND低的静电浪涌时，由正向的保护二极管14和保护电阻11、12，防止PMOS6和NMOS7的静电破坏。
[专利文献1]特开2004-71991号公报
[专利文献2]特开平8-330521号公报
[专利文献3]特开平11-274404号公报
[专利文献4]专利第3386042号说明书
[专利文献5]专利第3526853号说明书
但是，上述半导体器件中，在输出焊盘8和接地焊盘2之间施加静电浪涌时，形成第1浪涌电流路径，即输出焊盘8→保护二极管13→电源线3→NMOS15→接地线4→接地焊盘2，同时形成第2浪涌电流路径，即输出焊盘8→保护电阻12→保护电阻11→NMOS7→接地线4→接地焊盘2。这时，NMOS15与NMOS7具有大致相同的特性，但由于第1浪涌电流路径中电源线3和接地线4的阻抗比较大，所以第2浪涌电流路径的NMOS7可能会先发生击穿。
所以，若要在NMOS7发生击穿时将电流控制在NMOS7的破坏承受值以下，输出节点NO和输出焊盘8之间插入的保护电阻12的值必须很大。所以，例如有机EL(电致发光)显示器中，连接电流驱动方式的负载电路后，由于保护电阻12使电压降低，所以会产生下述问题：应用上比较困难，如必须再升高电源电压等，另外，该保护电阻12会浪费电。
另外，有机EL显示器中，例如用大于等于20V的电源电压驱动时，输出电路中必须使用高耐压MOS晶体管。但是，高耐压的NMOS中，对静电浪涌电流的破坏承受值和栅宽依赖性非常小，所以，为了得到必要的破坏承受值，会导致栅宽和元件面积增大。
发明内容
本发明的目的在于提供一种半导体器件，能够有效地防止静电浪涌的破坏，并且具有输出电路，该输出电路能够抑制由保护电阻引起的电压降低和耗电。
本发明的半导体器件的特征在于，具有：输出缓冲器，具有源极和漏极分别与电源线和输出焊盘连接、栅极被提供内部输出信号的P沟道MOS晶体管和漏极通过保护电阻与上述输出焊盘连接、源极与接地线连接、栅极被提供上述内部输出信号的N沟道MOS晶体管；第1保护二极管，正极和负极分别与上述输出焊盘和上述电源线连接；第2保护二极管，负极和正极分别与上述输出焊盘和上述接地线连接；以及电源间保护电路，连接在上述电源线和上述接地线之间、静电浪涌施加在该电源线时成为导通状态，其特征在于，连接在上述输出焊盘和上述接地线之间的上述保护电阻及N沟道MOS晶体管的结构为：将n组由具有规定的保护电阻的n倍的电阻值的被分割的保护电阻和具有规定的栅宽的1/n的栅宽的被分割的N沟道MOS晶体管构成的串联电路并联连接。
本发明中，构成半导体器件输出缓冲器的保护电阻及NMOS的结构为，将n组由具有规定的保护电阻的n倍的电阻值的被分割的保护电阻和具有规定的栅宽的1/n的栅宽的被分割的N沟道MOS晶体管构成的串联电路并联连接。由此，静电浪涌施加在输出焊盘时，流入被分割的各NMOS中的静电浪涌电流是未分割时的1/n，破坏承受值增大。另外，由于不需要在构成输出缓冲器的PMOS的漏极和输出焊盘之间插入保护电阻，所以能够抑制由保护电阻引起的电压降低和耗电。
附图说明
[图1]为表示本发明实施例的半导体器件输出部的电路图。
[图2]为以往半导体器件输出部的电路图。
[图3]为图1中的输出缓冲器的结构图。
具体实施方式
被分割的NMOS由具有有源区域的高耐压晶体管构成，该有源区域具有在N-扩散层上形成N+扩散层的偏移结构。另外，电源间保护电路由晶闸管或者具有栅控用元件的晶闸管或上述专利文献5中图1、图2所述的元件构成。栅控用元件由如PMOS、NMOS、二极管等。
下面参照附图说明具体实施方式。附图用于专门的解说，本发明的范围并不限定于此。
[实施例1]
图1为表示本发明实施例的半导体器件输出缓冲器的电路图，与图2相同的元件，用相同的符号表示。
该半导体器件具有电源焊盘1和接地焊盘2，电源焊盘1和接地焊盘2分别与电源线3和接地线4连接。电源线3和接地线4之间连接有进行逻辑动作的内部电路5，该内部电路5的输出信号SO与构成输出缓冲器的PMOS6和NMOS7a、7b的栅极连接。PMOS6和NMOS7a、7b构成反相器，这些PMOS6和NMOS7a、7b的源极分别与电源线3和接地线4连接。另外，作为输出节点NO的PMOS6的漏极与输出焊盘8连接，同时通过保护电阻11a、11b分别与NMOS7a、7b的漏极连接。
各NMOS7a、7b的栅宽是由1个NMOS7构成时的栅宽的1/2，尺寸相同。另外，各保护电阻11a、11b的值是由1个保护电阻11构成时的2倍，电阻值相同。
另外，输出焊盘8与电源线3之间连接有保护二极管13，其正极和负极分别与输出焊盘8和电源线3连接，输出焊盘8与接地线4之间连接有保护二极管14，其正极和负极分别与接地线4和输出焊盘8连接。
电源线3与接地线4之间连接有晶闸管21和PMOS22组合后利用晶闸管特性来进行保护的电源间保护电路20。
图3(a)～(c)为图1中输出缓冲器的布局图，图(a)为平面图，图(b)、(c)分别为沿图(a)中A-A线、B-B线的剖面图。
该输出缓冲器中，NMOS7及电阻11被平均分成4个部分后并联，图3(a)的左侧和右侧分别设置了晶体管形成区域和电阻形成区域。
如图3(b)所示，NMOS7形成在P井中，P井设置在硅衬底Si上，漏极D、源极S及栅极G之间由场氧化膜F隔开。漏极D及源极S的有源区域是在深的N-扩散层上形成N+扩散层的偏移结构，通过使耗尽层在该N-扩散层的内侧和外侧延伸，来实现高耐压特性。另外，在漏极D和源极S之间，隔着在p阱上设置的厚的栅极氧化膜，形成栅极G。
在漏极D、源极S和栅极G上形成层间绝缘膜I，在层间绝缘膜I表面上形成金属布线M。在漏极D及源极S的N+扩散层和金属布线M之间电连接有贯穿层间绝缘膜I形成在规定位置上的接触C。
另外，如图3(c)所示，形成在硅衬底Si表面的场氧化膜F上形成规定图案的多晶硅膜P，构成电阻11a、11b等。在多晶硅膜P上形成与晶体管区域一样的层间绝缘膜I，在该层间绝缘膜I表面上形成金属布线M。构成电阻11a、11b等的多晶硅膜P和金属布线M之间电连接贯穿层间绝缘膜I形成在规定位置上的接触C。
下面说明在该半导体器件中施加静电浪涌时的动作。
在这种半导体器件中，向输出焊盘8施加以接地焊盘2为基准的正的静电浪涌时，该静电浪涌传播到节点NO，施加到并联的保护电阻11x和NMOS7x(x为a、b)的串联电路上，同时通过正向的保护二极管13传播到电源线3，施加到电源间保护电路20上。
静电浪涌电压上升时，在NMOS7x被击穿之前，电源间保护电路20发生击穿(即，首先PMOS22击穿，晶闸管21的栅极G几乎变为接地电位，该晶闸管21变成导通状态)，电源线3和接地线4之间的电压下降时，不会产生问题。当然在电路设计上，设定成使电源间保护电路20先发生击穿。但是，到该电源间保护电路20为止的电源线3和接地线4的阻抗的影响下，根据电源间保护电路20的设置位置的不同，电源间保护电路20并不一定比NMOS7x先发生击穿。
NMOS7x比电源间保护电路20先发生击穿时，静电浪涌分流到并联的NMOS7a、7b上。NMOS7a、7b中，串联了保护电阻11a、11b，其电阻值被设定为以往电路(图2)中电阻11的2倍。因此，各NMOS7a、7b中的浪涌电流，是以往电路NMOS7中电流的1/2。因此，2个NMOS7a、7b使静电破坏承受值变为2倍，这2个NMOS7a、7b不马上破坏，由保护电阻11a、11b使电压下降，从而使节点NO的电位上升。
在NMOS7a、7b破坏前电源间保护电路20发生击穿时，电源线3和接地线4之间的电压急剧下降，NMOS7a、7b不受静电浪涌影响。因此，与以往电路相比，静电破坏承受值变大，能够降低破坏的可能性。
另外，在输出缓冲器的通常动作中，在该半导体器件中，代替以往电路的NMOS7，并联了栅宽为原来的1/2的NMOS7a、7b，并且，代替以往电路的保护电阻11，并联了电阻值为原来的2倍的保护电阻11a、11b，所以，整体看来，NMOS的栅宽和保护电阻的值是完全相同的。因此，作为通常输出缓冲器的驱动能力没有发生变化。而且，由于在节点NO和输出焊盘8之间不需要串联的保护电阻，所以避免了保护电阻所引起的电压下降和耗电。
如上述，本实施例的半导体器件中，将由PMOS6、保护电阻11和NMOS7所构成的反相器型输出缓冲器中的NMOS7，分割为栅宽为规定的栅宽的1/2的2个NMOS7a、7b，并且在该被分割的各NMOS7a、7b上分别串联电阻值为规定的保护电阻11的2倍的保护电阻11a、11b。由此，对于从输出焊盘8中侵入的静电浪涌的破坏承受值变大，同时由于节点NO与输出焊盘8之间不需要串联的保护电阻，所以能够抑制串联的保护电阻所引发的电压下降和耗电。
本发明并不限定于上述实施例，可以由很多种变形。其变形例如下。
(1)在实施例中，输出缓冲器中由2个NMOS7a、7b并联形成，但实际上可以并联任意的n个(n为大于等于2的整数)NMOS。这时，各NMOS的栅宽设定为图2的NMOS7栅宽的1/n，串联在这些NMOS上的保护电阻值，设定为图2的保护电阻11的n倍。
(2)在实施例中，电源间保护电路20中设定了晶闸管21和栅控该晶闸管21的PMOS22，但实际上可以使用具有其他栅控用元件的晶闸管、上述专利文献5中所述的元件，或者只用晶闸管21，或者使用与以往电路相同的NMOS。
Claims (3)
1.一种半导体器件，具有：
输出缓冲器，具有源极和漏极分别与电源线和输出焊盘连接、栅极被提供内部输出信号的P沟道MOS晶体管和漏极通过保护电阻与上述输出焊盘连接、源极与接地线连接、栅极被提供上述内部输出信号的N沟道MOS晶体管；
第1保护二极管，正极和负极分别与上述输出焊盘和上述电源线连接；
第2保护二极管，负极和正极分别与上述输出焊盘和上述接地线连接；以及
电源间保护电路，连接在上述电源线和上述接地线之间、静电浪涌施加在该电源线时成为导通状态，
其特征在于，连接在上述输出焊盘和上述接地线之间的上述保护电阻及N沟道MOS晶体管的结构为：将n组由具有规定的保护电阻的n倍的电阻值的被分割的保护电阻和具有规定的栅宽的1/n的栅宽的被分割的N沟道MOS晶体管构成的串联电路并联连接，其中，n是大于等于2的整数。
2.根据权利要求1所述的半导体器件，其特征在于，上述被分割的N沟道MOS晶体管是具有有源区域的高耐压晶体管，该有源区域具有在N-扩散层上形成N+扩散层的偏移结构。
3.根据权利要求1或2所述的半导体器件，其特征在于，上述电源间保护电路由晶闸管或晶闸管和栅控用的P沟道MOS晶体管构成。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20070314 |