KR20020062754A - 집적 회로, 집적 회로 제조 방법 및 과전압 보호 회로 - Google Patents

집적 회로, 집적 회로 제조 방법 및 과전압 보호 회로 Download PDF

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KR20020062754A
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Abstract

본 발명은 기판 단자(a substrate terminal) 또는 접지 포인트(GND), Vcc 전력 공급 단자, 입력 포인트(in) 및 출력 포인트(out)를 포함하는 다수의 단자가 제공된 서브 회로(sub-circuit)를 갖는 기판(SBSTR)을 포함하는 집적 회로에 관한 것이다. Vcc 전력 공급 단자, 입력 포인트 또는 출력 포인트 중 적어도 하나는 과전압 보호 회로를 통해 기판 단자 또는 접지 포인트에 접속되며, 과전압 보호 회로는 연관 단자와 기판 단자 또는 접지 포인트 사이의 기판 내에 형성된 다이오드 동작(diode action)을 갖는 수단을 포함하며, 이 수단은 직렬로 접속된 제너형의 두 개 이상의 다이오드 소자를 포함하고, 제 1 도전형의 기판에는 제 2 역도전형의 웰(WLL)이 기판 내에 제공되고, 제 1 다이오드 소자는 제 1 도전형의 기판 내에 제공되고, 기판 내에 배열된 역도전형의 두 개의 표면 영역(S1, S2) 사이의 제 1 pn 접합에 의해 형성되며, 적어도 하나의 제 2 다이오드 소자는 제 2 도전형의 웰 내에 제공되고 웰 내에 배열된 역도전형의 두 개의 표면 영역(S3, S4) 사이의 제 2 pn 접합에 의해 형성되며, 웰은 적어도 제 2 다이오드 소자를 제 1 다이오드 소자로부터 격리시킨다.

Description

집적 회로, 집적 회로 제조 방법 및 과전압 보호 회로{INTEGRATED CIRCUIT PROVIDED WITH OVERVOLTAGE PROTECTION AND METHOD FOR MANUFACTURE THEREOF}
집적 회로는 단기간(수 ns)의 고전압(수 kVs) 및 수 암페어의 암페어수(amperage)의 펄스를 특징으로 하는 ESD(Electrostatic Discharge)로부터 초래되는 손상으로부터 보호되어야 한다. ESD의 근원은 예컨대, 인체 및 기계에의해 생성된 전계이다.
ESD에 대한 감도는 집적 회로를 보다 더 소형화함에 따라 증가한다.
ESD로부터 집적 회로를 보호하는 과전압 보호 회로가 공지되어 있는데, 한편에서는 저항과 직렬로 결합된 다이오드와, 다른 한편에서는 게이트가 다이오드와 저항 사이의 노드에 접속된 NMOS 트랜지스터와의 병렬 회로가 이용된다. 공지된 과전압 보호 회로의 결점은 기판 상에서 비교적 큰 공간을 차지한다는 것이다. 알려진 보호 회로의 또 다른 결점은 애벌런치형(avalanche type)의 다이오드가 사용된다는 것, 즉 다이오드 항복(breakdown)이 실질적으로 애벌런치 효과(avalanche effect)로 인해 발생한다는 것이다. 그러한 다이오드는 예컨대, 10V의 크기의 비교적 높은 붕괴 전압(disruptive voltage)을 가질 수 있지만, 스위칭 속도는 비교적 낮아서 빠른 펄스를 수신하는데 불리하고, 직렬 저항은 비교적 높아서 EDS 펄스의 경우에 비교적 큰 전압 강하(voltage drop)를 초래한다. 그러므로, 두 요인이 보호 회로의 보호 능력(protective capacity)에 역효과를 끼친다.
애벌런치형 다이오드 대신, 실 제너형의 다이오드(a diode of real Zener type), 즉 다이오드 항복이 실질적으로 소위 제너 효과(Zener effect)의 결과로 발생하는 다이오드가 사용될 수 있다. 그러한 다이오드는 낮은 직렬 저항뿐만 아니라 높은 스위칭 회로 스피드를 가진다. 제너 다이오드의 결점은 동작 전압이 약 5V로 낮다는 것인데, 이는 연관 단자 사이의 비교적 작은 전압차를 갖는 보호 회로에 대한 적용능력(applicability)을 제한한다.
발명의 개요
본 발명의 목적은 전술한 결점이 제거된 과전압 보호 회로가 제공되는, 전술한 유형의 집적 회로를 제공하는 것이다.
본 발명의 제 1 측면에 따라, 기판 단자 또는 접지 포인트, Vcc 전력 공급 단자, 입력 포인트 및 출력 포인트를 포함하는 다수의 단자가 제공되는 서브 회로를 갖는 기판을 포함하는 집적 회로가 제공되는데, Vcc 전력 공급 단자, 입력 포인트 또는 출력 포인트 중 적어도 하나는 과전압 보호 회로를 통해 기판 단자 또는 접지 포인트에 접속되고, 과전압 보호 회로는 연관 단자와 기판 단자 또는 접지 포인트 사이의 기판 내에 형성된 다이오드 동작을 갖는 수단을 포함하며, 그 수단은 직렬로 접속된 두 개 이상의 제너형 다이오드 소자를 포함하고, 제 1 도전형의 기판에는 기판 내에 형성된 제 2 역도전형의 웰이 제공되고, 제 1 다이오드 소자는 제 1 도전형의 기판 내에 제공되고 기판 내에 배열된 역도전형의 두 표면 영역 사이의 제 1 pn 접합에 의해 형성되며, 적어도 하나의 제 2 다이오드 소자는 제 2 도전형의 웰(well) 내에 제공되고 웰 내에 배열된 역도전형의 두 표면 영역 사이의 제 2 pn 접합에 의해 형성되고, 웰은 적어도 제 2 다이오드 소자를 제 1 다이오드 소자와 격리시킨다. 두 개 이상의 제너 다이오드를 직렬로 배치함으로써, 랜덤 동작 전압(random operating voltage)의 집접 회로에 일반적으로 인가될 수 있는 ESD로부터 매우 신속하게 보호된다.
바람직한 실시예에 따라, 제 1 다이오드 소자의 애노드부(anode part)는 기판 단자 또는 접지 포인트에 전기적으로 접속되고, 캐소드부는 제 2 다이오드 소자의 애노드부에 전기적으로 접속되며, 제 2 다이오드 소자의 캐소드부는 또 다른 다이오드 소자의 애노드부 또는 연관 단자에 전기적으로 접속된다.
또 다른 바람직한 실시예에 따라, n+ 표면 영역 각각에 대한 p+ 표면 영역에 의해 접합이 형성되는데, p-n 접합의 n+ 표면 영역은 p+ 표면 영역 내에 형성되고, 제 2 다이오드 소자의 p-n 접합의 n+ 표면 영역은 및 웰은 p+ 표면 영역에 의해 서로 격리된다. 이들 실시예에서, 웰의 도전형과 일치하는 도전형의 표면 영역은 웰을 적절한 전압에 이르도록 하기 위해 웰 내에 배열된다. 다른 바람직한 실시예에서, 다이오드 소자의 n+ 표면 영역 및 p+ 표면 영역은 서로 인접하여 위치한다. 또한, p+ 표면 영역을 n+ 표면 영역 내에 형성하여 p+ 표면 영역이 기판의 인터페이스를 차단하도록 하는 것이 가능하다.
전술한 내용에서 기판이 P형 재료로 제조되고 웰은 N형 재료로 제조되지만, 본 발명은 N형의 기판 및 P형의 웰에도 적용가능하다. 또한, 본 발명은 소위 트윈 웰 프로세스에도 적용가능하다.
본 발명의 또 다른 측면에 따라, 전술한 유형의 보호 회로를 제조하는 방법이 제공되는데, 그 방법은
- 확산에 의해 제 2 도전형의 웰을 제 1 도전형의 기판 내에 배열하는 단계와,
- 확산에 의해 제 2 도전형의 고농도 도핑 표면 영역(a highly doped surface area)을 웰 내에 배열하는 단계와,
- 확산에 의해 제 2 도전형의 고농도 도핑 표면 영역을 기판 내에 배열하는단계와,
- 확산에 의해 제 1 도전형의 고농도 도핑 표면 영역을 제 2 도전형의 고농도 도핑 표면 영역 내에 배열하는 단계를 포함한다.
본 발명의 또 다른 이점, 특징 및 세부 사항은 후술하는 본 발명의 몇몇 바람직한 실시예에서 상세히 설명될 것이다. 첨부 도면에 대한 설명이 참조된다.
본 발명은 기판 단자(a substrate terminal) 또는 접지 포인트(earthing point), Vcc 전력 공급 단자(Vcc power supply terminal), 입력 포인트(input point) 및 출력 포인트(output point)를 포함하는 다수의 단자가 제공된 서브 회로(sub-circuits)를 갖는 기판을 포함하는 CMOS 또는 BICMOS 형의 집적 회로에 관한 것으로서, Vcc 전력 공급 단자, 입력 포인트 또는 출력 포인트 중 적어도 하나는 과전압 보호 회로(an overvoltage protection circuit)를 통해 기판 단자 또는 접지 포인트에 접속되고, 과전압 보호 회로는 연관 단자와 기판 단자 또는 접지 포인트 사이의 기판 내에 형성된 다이오드 동작(diode action)을 갖는 수단을 포함한다.
도 1은 4개의 단자를 갖는 집적 회로의 개략도,
도 2는 본 발명에 따른 보호 회로의 제 1 바람직한 실시예를 포함한 집적 회로 기판의 단면도,
도 3은 본 발명에 따른 보호 회로의 제 2 바람직한 실시예를 포함한 집적 회로 기판의 단면도,
도 4는 본 발명에 따른 보호 회로의 제 3 바람직한 실시예를 포함한 집적 회로 기판의 단면도.
도 1은 4개의 단자, 즉 회로에 대한 입력 단자, 회로에 대한 출력 단자, 공급 전압(Vcc)을 위한 단자 및 접지(GND)를 위한 단자가 제공된 집적 회로를 도시한다. 공급 전압의 값은 랜덤하다. 예컨대, 10V이다.
도면에 도시된 집적 회로는 개략적으로 도시된 것이 분명하다. 실제로, 집적 회로는 보통 다수의 단자 또는 클램프(clamps)를 갖는다. 하나 이상의 단자에는 ESD로부터 회로를 보호하기 위한 보호 회로가 제공된다.
ESD는 상이한 전기적 전압을 갖는 두 재료 사이의 전하의 이동(transfer of charge)으로 규정될 수 있는데, 두 재료 중 하나는 인체일 수 있다. 집적 반도체 회로의 소형화 추세로 인해, 그러한 전하의 이동이 발생할 수 있는 전압차(voltage difference)도 계속해서 감소할 수 있다. 현재의 반도체 회로의 크기에서, 전하 이동은 1500V의 전압차에서 발생할 수 있다.
ESD는 반도체의 전기적 특성에 역효과를 줄 수 있거나 전자 시스템의 정규 동작을 붕괴시킬 수 있다. ESD에 의해 야기된 손상은 예컨대, 산화물 파열(oxide rupture), 금속 또는 컨택트 단선(burn-out)의 결과 또는 회로의 과열(excesive heating)에 의해 야기된 확산의 결과일 수 있다.
도 2는 집적 반도체 회로를 보호하기 위해 구현된 ESD 보호 회로의 제 1 실시예의 단면도이다. 제너형의 제 1 요소는 표면 영역(S1)을 얻기 위해 P+(SP) 확산에 의해 기판 내에 배열되고, 표면 영역(S1) 내에 전적으로 표면 영역(S2)을 얻기 위해 N+(SN) 확산에 의해 배열된다. N 재료의 플로팅 웰(WLL)도 P- 재료의 기판(SBSTR) 상에 배열된다. 기판(SBSTR) 상의 플로팅 웰(WLL)에 있어서, 제너형의 제 2 요소는 표면 영역(S3)을 얻기 위해 P+ 확산에 의해 배열되고 표면 영역(S3) 내에 전적으로 표면 영역(S4)을 얻기 위해 N+ 확산에 의해 배열된다.
그 후, 표면 영역(S1)은 지면에 전기적으로 접속되고, 표면 영역(S2)은 표면 영역(S3)에 접속되며 표면 영역(S4)은 보호를 위해 집적 회로의 연관 단자(Vcc/in/out)에 전기적으로 접속된다.
플로팅 웰(WLL)을 적정 전압(a correct voltage)에 이르도록 하기 위해, 부가적인 표면 영역(S5)이 N+ 확산에 의해 웰(WLL) 내에 배열되는데, 이 영역은 표면 영역(S2)에 전기적으로 접속된다. 표면 영역(S5)은 도 2에 도시된 바와 같이 표면 영역(S3)에 접속될 수 있지만, 표면 영역(S4)(Vcc/in/out)에 접속될 수도 있다.
기판 및 웰 내에 형성된 다이오드 소자는 실 제너형이며, 필드형(field type)이라고도 지칭된다. 즉, p+ 및 n+ 표면 영역 모두의 도핑 농도는 매우 높고, 생성된 필드는 (5V의 인가된 전압에서 대략 100 Volt/micrometer의 크기로) 매우 강하며, 공핍층은 양자 역학적 "터널" 효과(a quantum mechanical "tunnel" effect)가 발생할 정도로 매우 협소하다(10nm보다 작음). 이러한 효과는 스위칭 시간을 매우 단축시키고 다이오드 소자의 저항을 줄인다.
사용된 재료와 도핑 정도에 따라, 제너 항복이 5 내지 8V의 범위에 있는 전압에서 발생한다. 다이오드 소자의 제너 항복 전압이 가령, 6V에 이르면, 도시된 실시예에서는, 공급 전압에서 12V를 넘는 전압 피크에서 항복이 발생한다.
도 3에 도시된 바와 같은 제 2 바람직한 실시예에서, 제 1 다이오드 소자는 (고농도로 도핑된) n+ 및 p+ 표면 영역이 서로 인접하여 위치하도록, 확산에 의해기판(SBSTR) 내에 배열된다. 제 2 다이오드 소자는 (고농도로 도핑된) n+ 및 p+ 표면 영역이 서로 인접하여 위치하도록 확산에 의해 N 웰(WLL) 내에 배열된다. 이러한 실시예에서, n+ 영역도 N 웰(WLL)에 인접하기 때문에, 제 1 바람직한 실시예에서와 같이 적정 전압에서 웰을 보유하기 위한 부가적인 표면 영역이 필요하지 않다.
도 4에 도시된 제 3 바람직한 실시예에서, 제 1 다이오드 소자는 다음과 같이 형성된다. 제일 먼저, N+ 확산에 의해 표면 영역(S2)가 기판(SBSTR) 내에 배열된다. 그 후, P+ 확산에 의해 표면 영역(S1)이 표면 영역(S2)의 영역 보다 더 작은 영역에 걸쳐 배열되는데, P+ 확산은 n+ 확산보다 더 깊은 기판 깊이에 걸쳐 형성된다. 동일한 방법으로, 제 2 다이오드 소자도 N 웰 내에 확산된다. 부가적인 표면 영역은 N 웰이 표면 영역(S4)을 통해 적정 전압에 이르게 되기 때문에, 이 실시예에서 생략될 수도 있다.
물론, 본 발명은 N형 개시 재료로부터 제조된 반도체 회로에 적용될 수도 있다.

Claims (11)

  1. 기판 단자(a substrate terminal) 또는 접지 포인트(GND), Vcc 전력 공급 단자, 입력 포인트(in) 및 출력 포인트(out)를 포함하는 다수의 단자가 제공된 서브 회로(sub-circuit)를 갖는 기판(SBSTR)을 포함하는 집적 회로로서,
    상기 Vcc 전력 공급 단자, 상기 입력 포인트 또는 상기 출력 포인트 중 적어도 하나는 과전압 보호 회로를 통해 상기 기판 단자 또는 상기 접지 포인트에 접속되고,
    상기 과전압 보호 회로는 연관 단자와 상기 기판 단자 또는 상기 접지 포인트 사이의 기판 내에 형성된 다이오드 동작(diode action)을 갖는 수단을 포함하며,
    상기 수단은 직렬로 접속된 제너형(Zener type)의 두 개 이상의 다이오드 소자를 포함하고, 제 1 도전형의 기판에는 상기 기판 내에 형성된 제 2 역도전형의 웰(WLL)이 제공되고,
    제 1 다이오드 소자는 상기 제 1 도전형의 기판 내에 제공되고, 상기 기판 내에 배열된 역도전형의 두 개의 표면 영역(S1, S2) 사이의 제 1 pn 접합에 의해 형성되며,
    적어도 하나의 제 2 다이오드 소자는 상기 제 2 도전형의 웰 내에 제공되고 상기 웰 내에 배열된 역도전형의 두 개의 표면 영역(S3, S4) 사이의 제 2 pn 접합에의해 형성되며,
    상기 웰은 적어도 제 2 다이오드 소자를 상기 제 1 다이오드 소자로부터 격리시키는
    집적 회로.
  2. 제 1 항에 있어서,
    상기 제 1 다이오드 소자의 애노드부(S1)는 상기 기판 단자 또는 접지 포인트에 전기적으로 접속되고
    상기 캐소드부(S2)는 상기 제 2 다이오드 소자의 애노드부(S3)에 전기적으로 접속되며,
    상기 제 2 다이오드 소자의 캐소드부(S4)는 또 다른 다이오드 소자의 애노드부 또는 상기 연관 단자(Vcc, in, out)에 전기적으로 접속되는
    집적 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 p-n 접합의 n+ 표면 영역(S2, S4)은 p+ 표면 영역(S1, S3) 내에 형성되는
    집적 회로.
  4. 제 3 항에 있어서,
    상기 제 2 다이오드 소자의 상기 p-n 접합의 상기 n+ 표면 영역(S4, 도 2) 및 상기 웰은 상기 p+ 표면 영역(S3)에 의해 상호 격리되는
    집적 회로.
  5. 제 4 항에 있어서,
    상기 웰이 적절한 전압에 이르도록 상기 웰의 상기 도전형과 일치하는 도전형의 상기 웰 내에 배열된 표면 영역(S5)을 포함하는
    집적 회로.
  6. 제 1 항에 있어서,
    상기 다이오드 소자의 n+ 표면 영역(S2, S4, 도 3)과 p+ 표면 영역(S1, S3)은 서로 인접하도록 위치하는
    집적 회로.
  7. 제 1 항에 있어서,
    상기 p+ 표면 영역(S1, S3, 도 4)은 상기 n+ 표면 영역(S2, S4) 내부에 형성되고 상기 기판과의 인터페이스를 차단하는
    집적 회로.
  8. 제 3 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 p+ 및 n+ 표면 영역은 서로 교체되는
    집적 회로.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 다이오드 소자는 약 5V의 제너 전압을 갖는
    집적 회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 따른 집적 회로를 제조하는 방법에 있어서,
    확산에 의해 제 2 도전형의 웰(WLL)을 제 1 도전형의 기판(SBSTR) 내에 배열하는 단계와,
    확산에 의해 제 2 도전형의 고농도 도핑 표면 영역(highly doped surface area)(S3)을 웰 내에 배열하는 단계와,
    확산에 의해 제 2 도전형의 고농도 도핑 표면 영역(S1)을 기판 내에 배열하는 단계와,
    확산에 의해 제 1 도전형의 고농도 도핑 표면 영역(S2, S4)을 제 2 도전형의 고농도 도핑 표면 영역 내에 배열하는 단계
    를 포함하는 집적 회로 제조 방법.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 따른 집적 회로를 위한 과전압 보호 회로.
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