KR19980026652U - 반도체 소자의 구조 - Google Patents
반도체 소자의 구조 Download PDFInfo
- Publication number
- KR19980026652U KR19980026652U KR2019960039551U KR19960039551U KR19980026652U KR 19980026652 U KR19980026652 U KR 19980026652U KR 2019960039551 U KR2019960039551 U KR 2019960039551U KR 19960039551 U KR19960039551 U KR 19960039551U KR 19980026652 U KR19980026652 U KR 19980026652U
- Authority
- KR
- South Korea
- Prior art keywords
- conductivity type
- substrate
- semiconductor device
- well
- well region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 150000002500 ions Chemical class 0.000 claims description 12
- 230000003068 static effect Effects 0.000 abstract description 2
- 238000005259 measurement Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
Abstract
본 고안은 ESD(Elector Static Discharge) 발생을 방지하는 반도체 소자에 관한 것으로 특히, 웰(Well)과 기판의 경계면에서 발생하는 ESD 발생을 방지하는데 적당한 반도체 소자의 구조에 관한 것이다.
이와 같은 본 고안에 반도체 소자의 구조는 제 1 도전형 기판; 상기 제 1 도전형 기판의 소정부분에 형성되는 제 2 도전형 웰 영역; 상기 제 1 도전형 기판과 상기 제 2 도전형 웰에 각각 형성되는 복수개의 제 1, 제 2 도전형 트랜지스터; 상기 각 트랜지스터들을 격리시키는 격리 산화막; 상기 제 1 도전형 기판과 상기 제 2 도전형 웰에 각각 형성되는 제 1, 제 2 도전형 불순물 영역; 상기 제 1 도전형 기판과 제 2 도전형 웰 영역 사이의 계면에 상기 제 1 도전형 기판쪽의 격리 산화막 하부에 제 2 도전형 이온이 형성되고 상기 제 2 도전형 웰 영역쪽의 격리 산화막 하부에 형성되는 제 1 도전형 이온을 포함하여 구성됨에 그 특징이 있다.
Description
본 고안은 반도체 소자에 관한 것으로 특히, 웰(Well)과 기판의 경계면에서 발생하는 ESD(Elector Static Discharge) 발생을 방지하는데 적당한 반도체 소자의 구조에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 구조를 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 구조를 나타낸 구조단면도이고, 도 2는 도 1에서 ESD 측정시 전류경로를 나타낸 도면이다.
도 1에 도시된 바와 같이 p형 반도체 기판(11)내의 일정영역에 형성되는 n-웰 영역(12)과, 상기 p형 반도체 기판(11)과 상기 n-웰 영역(12)에 각각 형성되는 복수개의 NPN 트랜지스터(13)와 PNP 트랜지스터(14)와, 상기 각 트랜지스터들(13, 14)을 격리시키는 격리 산화막(15)과, 상기 n-웰 영역(12)내에 Vcc 단자가 연결되어 플러그 역할을 하는 n+ 불순물 영역(16)과, 상기 p형 반도체 기판(11)내에 GND 단자가 연결되어 플러그 역할을 하는 p+ 불순물 영역(17)과, 상기 p형 반도체기판(11)과 상기 n-웰 영역(12)의 경계면의 격리 산화막(15) 하부에 p형 반도체 기판(11)내에 형성되는 p형 이온(18) 및 n-웰 영역(12)내에 형성되는 n형 이온(19)으로 구성된다.
상기와 같이 구성된 반도체 소자는 ESD 측정시 도 2에 도시된 바와 같이 Vcc단자를 접지시키고, GND 단자에 높은 양극의 전압을 가하면 다이오드(20)는 순방향이 되고, 전류(i)는 순간적으로 상기 GND 단자에서 Vcc 단자로 흐르게 된다.
그러나 이와 같은 종래의 반도체 소자의 구조에 있어서 다음과 같은 문제점이 있었다.
즉, ESD 측정시 순간전류는 순방향 다이오드를 흐르는데 기판과 n-웰의 경계면 사이의 거리가 가장 적은 곳에 집중되어 소자가 파괴되어 버린다.
본 고안은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 ESD 측정시 기판과 n-웰 사이의 전류량을 제한하도록 한 반도체 소자의 구조를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 구조를 나타낸 구조단면도
도 2는 도 1에서 ESD 측정시 전류경로를 나타낸 도면
도 3은 본 고안의 반도체 소자의 구조를 나타낸 구조단면도
도 4는 도 3의 ESD 측정시 전류경로를 나타낸 도면
*도면의 주요 부분에 대한 부호의 설명*
31 : p형 반도체 기판32 : n-웰 영역
33 : NPN 트랜지스터34 : PNP 트랜지스터
35 : 격리 산화막36 : n+ 불순물 영역
37 : p+ 불순물 영역38 : p형 이온
39 : n형 이온40 : 다이오드
상기와 같은 목적을 달성하기 위한 본 고안의 반도체 소자의 구조는 제 1 도 전형 기판; 상기 제 1 도전형 기판의 소정부분에 형성되는 제 2 도전형 웰 영역; 상기 제 1 도전형 기판과 상기 제 2 도전형 웰에 각각 형성되는 복수개의 제 1 , 제 2 도전형 트랜지스터; 상기 각 트랜지스터들을 격리시키는 격리 산화막; 상기 제 1 도전형 기판과 상기 제 2 도전형 웰에 각각 형성되는 제 1, 제 2 도전형 불순물 영역; 상기 제 1 도전형 기판과 제 2 도전형 웰 영역 사이의 계면에 상기 제 1 도전형 기판쪽의 격리 산화막 하부에 제 2 도전형 이온이 형성되고 상기 제 2 도전형 웰 영역쪽의 격리 산화막 하부에 형성되는 제 1 도전형 이온을 포함하여 구성됨에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 고안의 반도체 소자의 구조를 상세히 설명하면 다음과 같다.
도 3은 본 고안에 따른 반도체 소자의 구조를 나타낸 구조단면도이고, 도 4는 도 3에서 ESD 측정시 전류경로를 나타낸 도면이다.
도 3에 도시된 바와 같이 p형 반도체 기판(31)내의 일정역역에 형성되는 n-웰 영역(32)과, 상기 p형 반도체 기판(31)과 상기 n-웰 영역(32)에 각각 형성되는 NPN트랜지스터(33)와 PNP트랜지스터(34)와, 상기 각 트랜지스터들(33, 34)을 격리시키는 격리 산화막(35)과, 상기 n-웰 영역(32) 내에 Vcc 단자가 연결되어 플러그 역할을 하는 n+ 불순물 영역(36)과, 상기 p형 반도체 기판(31)내에 GND 단자가 연결되어 플러그 역할을 하는 p+ 불순물 영역(37)과, 상기 p형 반도체 기판(31)과 상기 n-웰 영역(32)의 플러그 역할을 하는 p+ 불순물 영역(37) 및 n+ 불순물 영역(36) 사이의 p형 이온(38) 사이에 형성되는 n형 이온(39)을 포함하여 구성된다.
이와 같이 구성된 반도체 소자는 도 4에 도시된 바와 같이 ESD 측정에서 Vcc 단자를 접지시키고, GND 단자에 높은 양약의 전압을 가하면 다이오드(40)는 순방향이 형성되고, 전류(i)는 순간적으로 GND단자에서 Vcc 단자로 흐르지만 p형 이온과 n형 이온에 의해 생기는 저항 R1과 R2에 의해 전류량이 제한된다.
이상에서 설명한 바와 같이 본 고안의 반도체 소자의 구조에 있어서 기판과 n-웰 사이의 필드 산화막에 p형 불순물 이온과 n형 불순물 이온을 주입함으로써 ESD 측정시 전류량을 감소시키기 때문에 소자를 보호하는 효과가 있다.
Claims (3)
- 제 1 도전형 기판;상기 제 1 도전형 기판의 소정부분에 형성되는 제 2 도전형 웰 영역;상기 제 1 도전형 기판과 상기 제 2 도전형 웰에 각각 형성되는 복수개의 제 1, 제 2 도전형 트랜지스터;상기 각 트랜지스터들을 격리시키는 격리 산화막;상기 제 1 도전형 기판과 상기 제 2 도전형 웰에 각각 형성되는 제 1 , 제 2 도전형 불순물 영역;상기 제 1 도전형 기판과 제 2 도전형 웰 영역 사이의 계면에 상기 제 1 도전형 기판쪽의 격리 산화막 하부에 제 2 도전형 이온이 형성되고 상기 제 2 도전형 웰 영역쪽의 격리 산화막 하부에 형성되는 제 1 도전형 이온을 포함하여 구성됨을 특징으로 하는 반도체 소자의 구조.
- 제 1 항에 있어서, 상기 제 1, 제 2 불순물 영역은 플러그 역할로 각각 전압이 인가됨을 특징으로 하는 반도체 소자의 구조.
- 제 1 항에 있어서, 상기 제 1 도전형은 p형이고, 제 2 도전형은 n형임을 특징으로 하는 반도체 소자의 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019960039551U KR19980026652U (ko) | 1996-11-12 | 1996-11-12 | 반도체 소자의 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019960039551U KR19980026652U (ko) | 1996-11-12 | 1996-11-12 | 반도체 소자의 구조 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980026652U true KR19980026652U (ko) | 1998-08-05 |
Family
ID=53983001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019960039551U KR19980026652U (ko) | 1996-11-12 | 1996-11-12 | 반도체 소자의 구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980026652U (ko) |
-
1996
- 1996-11-12 KR KR2019960039551U patent/KR19980026652U/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6236087B1 (en) | SCR cell for electrical overstress protection of electronic circuits | |
| US4939616A (en) | Circuit structure with enhanced electrostatic discharge protection | |
| JP2699654B2 (ja) | トリガ電圧を低減したｓｃｒ保護構造および回路 | |
| EP0535536B1 (en) | Depletion controlled isolation stage | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| KR970009101B1 (ko) | 정전기(esd) 보호회로의 제조 방법 | |
| GB2368975A (en) | Protection device with a silicon-controlled rectifier | |
| US4543593A (en) | Semiconductor protective device | |
| US5898193A (en) | Electrostatic discharge protecting circuit formed in a minimized area | |
| JP3320872B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JP2505652B2 (ja) | 低トリガ電圧ｓｃｒ保護装置及び構造 | |
| US6531744B2 (en) | Integrated circuit provided with overvoltage protection and method for manufacture thereof | |
| EP0202646B1 (en) | Input protection device | |
| JP4123318B2 (ja) | 静電放電保護回路を有する半導体素子 | |
| JP3425574B2 (ja) | 半導体集積回路の入出力保護装置 | |
| KR19980026652U (ko) | 반도체 소자의 구조 | |
| KR19980043416A (ko) | 이에스디(esd) 보호 회로 | |
| KR100244294B1 (ko) | 이에스디(esd) 보호회로 | |
| KR100494143B1 (ko) | 반도체장치의 필드트랜지스터 구조 | |
| KR0186179B1 (ko) | 이에스디 보호회로 | |
| JPH05267586A (ja) | 出力保護回路 | |
| KR100192975B1 (ko) | 정전기 보호 소자 | |
| KR100198658B1 (ko) | 이에스디 보호회로 | |
| KR101043735B1 (ko) | 반도체 소자의 정전기방전 보호용 입력저항 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |