KR100198658B1 - 이에스디 보호회로 - Google Patents

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Abstract

본 발명은 이에스디(ESD) 보호회로에 관한 것으로, 특히 정전기로 인한 고전압에 대하여 메인 회로를 효과적으로 보호하고, 전류-전압 특성에 있어서 높은 브레이크 다운 전압을 유지하면서 동작중에 문제가 없게 설계된 것으로 특히 입력단자가 고전압으로 동작하는 소자에 적당하도록 설계된 이에스디(ESD) 보호회로에 대한 것이다.
이와 같은 본 발명의 이에스디(ESD) 보호회로는 제1도전형 기판과, 상기 제1도전형 기판의 소정영역에 형성된 복수개의 제2도전형 제1웰과 제2도전형 제2웰과 제2도전형 제3웰, 상기 제2도전형 제1웰의 소정영역에 입력 패드와 연결되어 형성된 제1도전형 제1영역과, 상기 제2도전형 제1웰의 소정영역에 형성된 제1도전형 제2영역과, 상기 제2도전형 제2웰의 소정영역에 형성된 제1도전형 제1웰과 제1도전형 제2웰과, 상기 제2도전형 제3웰의 소정영역에 형성된 제1도전형 제3웰과 제2도전형 제4웰과, 상기 제1도전형 제1웰 내에 형성된 제1도전형 제3영역과, 상기 제1도전형 제1웰과 인접한 영역에 상기 제1도전형 제2웰에 걸치도록 형성된 제2도전형 제1영역과 상기 제1도전형 제2웰 내에 형성된 제2도전형 제2영역과, 상기 제1도전형 제4웰 내에 형성된 제1도전형 제4영역과, 상기 제1도전형 제4웰과 인접한 영역의 상기 제1도전형 제3웰에 걸치도록 형성된 제2도전형 제4영역과 상기 제1도전형 제3웰 내에 형성된 제2도전형 제3영역, 상기 제1도전형 제2영역과 제1도전형 제1영역에 병렬 연결된 PN 다이오드를 포함하여 구성되는 것을 특징으로 한다.

Description

이에스디(ESD) 보호회로
본 발명은 이에스디(ESD) 보호회로에 관한 것으로, 특히 정전기로 인한 고전압에 대하여 메인 회로를 효과적으로 보호하고, 전류-전압 특성에 있어서 높은 브레이크 다운 전압을 유지하면서 동작중에 문제가 없게 설계된 것으로 특히 입력 단자가 고전압으로 동작하는 소자에 적당하도록 설계된 이에스디(ESD) 보호회로에 대한 것이다.
일반적으로 이에스디(ESD:Electrostatic-Discharage) 보호회로는 약 200∼2000V의 정전기 등으로 부터 내부 회로가 파괴되는 것을 막기 위한 보호회로로서, 이는 SCR 또는 필드 트랜지스터, 다이오드, 바이폴라 트랜지스터 등을 이용한 방법이 있다.
여기서는 SCR(SCR:Semicondoctor Controlled Rectifier)을 이용한 ESD 보호회로에 대하여 설명하면 다음과 같다.
이하, 첨부 도면을 참조하여 종래의 이에스디(ESD) 보호회로에 대하여 설명하면 다음과 같다.
제1a도는 종래의 이에스디(ESD) 보호회로의 회로구성도를 나타낸 것이고 제1b도는 종래의 이에스디(ESD) 보호회로의 구조단면도를 도시한 것이다.
먼저 종래의 이에스디(ESD) 보호회로의 구조는 제1a도와 제1b도에 도시한 바와 같이 입력을 위한 패드(1)와 접지단(GND) 사이에 4개의 반도체층으로 구성되었다.
즉, P형 기판(2) 내의 소정 영역에 N형 웰(3)이 형성되어 있고, 상기 N형 웰(3) 내에 패드(1)와 연결된 제1 N+ 영역(4)이 형성되었으며 또한 상기 N형 웰(3)의 소정 영역에 패드(1)와 연결된 제1 P+ 영역(5)이 형성되어 있다.
그리고 상기 P형 기판(2) 내의 소정 영역에 접지단(GND)과 연뎔된 제2 N+ 영역(6)이 있고 또한 P형 기판(2)의 소정 영역에 접지단(GND)과 연결되도록 제2 P+ 영역(7)이 제2 N+ 영역(6)과 공통접지되도록 형성되어 있다.
이와 같은 구조를 갖는 종래의 이에스디 보호회로는 PNPN의 SCR을 구성한다.
다음으로 도면을 참조하여 종래의 이에스디 보호회로의 동작을 설명하면 다음과 같다.
제1a도와 제1b도에 도시한 바와 같이 먼저 패드(1)에 포지티브(positive) 전압이 인가되면 NPN 트랜지스터가 턴온되고 NPN 트랜지스터의 컬렉터인 N형 웰(3)과 에미터인 제1 N+ 영역(6) 간에 전류가 흐른다.
이때 PNP 트랜지스터의 컬렉터 전류는 제1 P+ 영역(5)을 통해 NPN 트랜지스터의 베이스 영역인 N형 웰(3)로 전류를 보내어 NPN 트랜지스터의 컬렉터의 전류를 증가 시킨다.
이와 같은 동작을 통하여 에스씨알(SCR)이 턴온되고 패드(1)로 들어온 포지티브 정전기 전압이 접지단(GND)으로 방전된다.
그리고 네가티브 정전기 전압이 패드(1)로 들어올때 제1저항 R1을 통하여 전류가 흐르고, 제1 P+ 영역(5)과 N형 웰(3)로 이루어진 PN 다이오드가 순방향을 이루어 이를 통해서도 전류가 흐르고, 이에 따라 제2저항 R2를 통하여 전류가 흘러서 접지단(GND)으로 방전된다.
이와 같은 종래의 이에스디(ESD) 보호회로는 다음과 같은 문제가 있다.
첫째, N형 기판에 바이어스를 가하여 동작하는 소자의 경우는 포지티브 전압이 들어올 때는 N형 기판으로 전류가 흐르므로 메인 회로에 영향을 미칠수 있으므로 사용할 수가 없다.
둘째, 15V 이상의 고전압으로 동작하는 소자에는 입력단과 접지단(GND) 사이에 누설 전류가 많이 흘러 소자의 동작에 문제가 발생할 수 있다.
세째, GLASS LID PKG를 한 소자는 열과 빛에 의한 전자쌍(electron-hole pair)이 발생하여 상당히 낮은 전압에서도 턴온되어 정전기로 부터 메인 회로를 방지하기가 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로써 고전압으로 동작하는 소자에서 효과적으로 메인회로를 보호하고 높은 브레이크 다운 전압을 유지할 수 있는 이에스디(ESD) 보호회로를 제공하는 데 그 목적이 있다.
제1a도는 종래의 이에스디(ESD) 보호회로의 회로구성도.
제1b도는 종래의 이에스디(ESD) 보호회로의 구조단면도.
제2도는 본 발명의 이에스디(ESD) 보호회로의 회로구성도.
제3도는 본 발명의 이에스디(ESD) 보호회로의 평면도.
제4도는 본 발명의 이에스디(ESD) 보호회로의 구조단면도.
* 도면의 주요부분에 대한 부호의 설명
20 : 패드 21 : 제1도전형 기판
22 : 제2도전형 제1웰 23 : 제2도전형 제2웰
24 : 제1도전형 제1영역 25 : 제2도전형 제2영역
26 : 제1도전형 제1웰 27 : 제1도전형 제3영역
28 : 제1도전형 제2웰 29 : 제2도전형 제1영역
30 : 제2도전형 제2영역 31 : 제1도전형 제3웰
32 : 제2도전형 제3영역 33 : 제2도전형 제4영역
34 : 제1도전형 제4웰 35 : 제1도전형 제4영역
36 : PN 다이오드 R : 저항
GND : 접지단
상기와 같은 목적을 달성하기 위한 본 발명의 이에스디(ESD) 보호회로는 제1도전형 기판과, 상기 제1도전형 기판의 소정영역에 형성된 복수개의 제2도전형 제1웰과 제2도전형 제2웰과 제2도전형 제3웰, 상기 제2도전형 제1웰의 소정영역에 입력 패드와 연결되어 형성된 제1도전형 제1영역과, 상기 제2도전형 제1웰의 소정영역에 형성된 제1도전형 제2영역과, 상기 제2도전형 제2웰의 소정영역에 형성된 제1도전형 제1웰과 제1도전형 제2웰과, 상기 제2도전형 제3웰의 소정영역에 형성된 제1도전형 제3웰과 제2도전형 제4웰과, 상기 제1도전형 제1웰 내에 형성된 제1도전형 제3영역과, 상기 제1도전형 제1웰과 인접한 영역에 상기 제1도전형 제2웰에 걸치도록 형성된 제2도전형 제1영역과 상기 제1도전형 제2웰 내에 형성된 제2도전형 제2영역과, 상기 제1도전형 제4웰 내에 형성된 제1도전형 제4영역과, 상기 제1도전형 제4웰과 인접한 영역의 상기 제1도전형 제3웰에 걸치도록 형성된 제2도전형 제4영역과 상기 제1도전형 제3웰 내에 형성된 제2도전형 제3영역, 상기 제1도전형 제2영역과 제1도전형 제1영역에 병렬 연결된 PN 다이오드를 포함하여 구성되는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 이에스디 보호회로를 설명하면 다음과 같다.
먼저 제2도에 도시한 바와 같이 본 발명의 이에스디(ESD) 보호회로는 패드(20)가 모스 구조를 하는 바이폴라 트랜지스터의 컬렉터 단자에 연결되어 있고, 바이폴라 트랜지스터의 에미터 단자는 에스씨알(Silicon Controlled Rectifier:SCR)의 애노드(anode)단자에 연결되어 있다.
상기의 에스씨알(SCR)은 피모스 트리거 레터럴 에스씨알(PMOS TRIGGER LATERAL SCR:PTLSCR)과 엔모스 트리거 레터럴 에스씨알(NMOS TRIGGER LATERAL SCR:NTLSCR)의 두 형태로 구성되어 있다.
NTLSCR은 바이폴라 트랜지스터의 에미터 단자와 연결된 애노드 영역과 접지단과 연결된 캐소드 영역 사이에 PNPN 구조로 연결되어 있고, PTLSCR은 NPNP 구조로 연결되어 있다.
그리고 PN 다이오드(36)가 바이폴라 트랜지스터와 역방향으로 병렬 연결되어 있다.
그리고 제3도와 제4도에 도시한 바와 같이 본 발명의 이에스디(ESD) 보호회로는 모스형 NPN 바이폴라 트랜지스터와, PTLSCR과 NTLSCR로 구성된 에스씨알 회로와, PN 다이오드(36)로 구성되어 있는데 각 구성 성분들의 구조를 설명하면 다음과 같다.
먼저, 제3도의 A-A' 선상의 NPN 바이폴라 트랜지스터는 N형의 제1도전형 기판(21)에 형성된 P형의 제2도전형 제2웰(23)의 소정 영역에 N+의 제1도전형 제1영역(24)과, N+로 구성된 제1도전형 제2영역(25)이 NPN 바이폴라 트랜지스터를 이루고 있다.
여기서 상기의 제2도전형 제2웰(23)은 높은 이온 주입 에너지를 가하여 저농도로 구성하므로써 표면 누설 전류를 최소화할 수 있고 브레이크 다운 전압을 크게할 수 있으며 또한 15V 이상의 고전압이 인가될때 NPN 바이폴라 트랜지스터의 동작이 벌크영역에서 일어나게되므로 신속하게 전류를 에스씨알(SCR) 회로로 전달할 수 있다.
이어서 제3도의 B-B' 선상의 PTLSCR 부분은 N형의 제1도전형 기판(21)에 형성된 P형의 제2도전형 제1웰(22)에 애노드(anode) 단자인 N+의 제1도전형 제3영역(27)이 N형의 제1도전형 제1웰(26)로 감싸여져 있다.
그리고 캐소드 단자인 P+의 제2도전형 제2영역(30)은 N형의 제1도전형 제2웰(28)로 감싸여져서 접지단(GND)과 연결되어 있으며 애노드 단자와 캐소드 단자 사이에 P+의 제2도전형 제1영역(29)이 캐소드 영역을 감싸고 있는 제1도전형 제2웰(28)에 걸치도록 형성되어 있어서 전체적으로 NPNP 구조를 갖는 에스씨알(SCR)을 구성하고 있다.
다음으로 제3도의 C-C' 선상의 NTLSCR은 N형의 제1도전형 기판(21)내에 형성된 P형의 제2도전형 제1웰(22)에 애노드 단자인 P+의 제2도전형 제3영역(32)이 N형의 제1도저형 제3웰(31)로 감싸여져 있고, 캐소드 단자인 N+의 제1도전형 제4영역(35)은 N형의 제1도전형 제4웰(34)로 감싸여져서 접지단(GND)과 연결되어 있으며 애노드 단자와 캐소드 단자의 사이에 P+의 제2도전형 제4영역(33)이 애노드 영역을 감싸고 있는 제1도전형 제3웰(31)에 걸치도록 형성되어 전체적으로 PNPN 구조를 갖는 에스씨알을 구성하고 있다.
여기서 상기 PTLSCR과 NTLSCR의 제2도전형 웰 안에 제1도전형 웰을 형성함으로써 제1도전형 기판(21)으로 흐르는 누설 전류를 최소화 하였다.
상기 구성 요소들의 연결관계를 설명하면 먼저, NPN 바이폴라 트랜지스터의 컬렉터인 제1도전형 제1영역(24)은 입력을 위한 패드(20)와 금속으로 콘택되어 연결되어 있고, 에미터인 제1도전형 제2영역(25)은 각각 PTLSCR과 NTLSCR의 애노드와 콘택되어 있다.
그리고 고전압이 걸렸을때 트랜지스터의 고속 동작을 위하여 NPN 바이폴라 트랜지스터의 게이트를 NPN 바이폴라 트랜지스터의 컬렉터인 제1도전형 제1영역(24)과 연결하였다.
그리고 PN 다이오드(36)는 NPN 바이폴라 트랜지스터와 역방향으로 병렬연결하였으며 각각의 에스씨알의 애노드와 연결되어 있다.
다음으로 도면을 참조하여 본 발명 이에스디(ESD) 보호회로의 동작을 설명하면 다음과 같다.
먼저 제2도와 제4도에 도시한 바와 같이 패드에 15V 이상의 포지티브(positive) 전압을 인가하면 NPN 바이폴라 트랜지스터는 턴온되고 NPN 바이폴라 트랜지스터의 에미터와 연결된 NTLSCR의 P+로 구성된 제2도전형 제3영역(32)으로 구성된 애노드로 전류가 흘러 NTLSCR은 포워드 온(forward on) 상태가 되어 순방향의 PNPN을 통해 접지단(GMD)으로 전류를 빠르게 방전시켜주어 고전압으로부터 메인 회로를 보호한다. 이때 PTLSCR은 오프(OFF) 상태가 되어 전류가 흐르지 못한다.
다음으로 네가티브(negative) 전압이 패드(20)로 들어오면 NPN 바이폴라 트랜지스터가 턴온 상태가 되고 NPN 바이폴라 트랜지스터와 역방향으로 연결된 PN 다이오드(36)에 의하여 포워드 온 상태에 있는 PTLSCR을 통하여 접지단(GND)으로 부터 순방향으로 전류가 패드(20)로 패스되어 네가티브 정전기로부터 메인 회로를 보호할 수 있다. 여기서 네가티브 전압이 가해지면 NPN 바이폴라 트랜지스터가 쉽게 파괴될 수 있으므로 역방향으로 연결된 PN 다이오드를 통해 전류가 쉽게 접지단(GND)으로부터 패드(20)로 패스되도록 하였다.
상기와 같이 제조된 본 발명의 이에스디 보호회로는 다음과 같은 효과가 있다.
첫째, 입력단자에 바이폴라 트랜지스터를 사용하므로 고전압으로 동작하는 소자에서 입력을 위한 패드와 접지단 사이의 누설 전류를 최소화 하여 메인 회로를 효과적으로 보호할 수 있다.
둘째, 순방향 특성을 이용하여 포지티브 전압일 때는 NTLSCR을 이용하여 전류를 접지단으로 방출하고, 네가티브 전압일 때는 PTLSCR을 통하여 전류를 접지단으로 방출하므로 고전압 대전류를 소화하는 데 효과적이다.
세째, 빛과 열에 의하여 에스씨알(SCR)을 효과적으로 트리거 할 수 있어서 고체 촬상 소자를 정전기로부터 효과적으로 보호할 수 있다.
네째, PTLSCR과 NTLSCR 그리고 NPN 바이폴라 트랜지스터를 균등하게 설계함으로써 고전압이 인가되어도 효과적으로 전류를 접지단으로 방전시켜서 정전기로부터 메인 회로를 보호할 수 있다.

Claims (12)

  1. 제1도전형 기판과, 상기 제1도전형 기판의 소정영역에 형성된 복수개의 제2도전형 제1웰과 제2도전형 제2웰과 제2도전형 제3웰, 상기 제2도전형 제1웰의 소정영역에 입력 패드와 연결되어 형성된 제1도전형 제1영역과, 상기 제2도전형 제1웰의 소정영역에 형성된 제1도전형 제2영역과, 상기 제2도전형 제2웰의 소정영역에 형성된 제1도전형 제1웰과 제1도전형 제2웰과, 상기 제2도전형 제3웰의 소정영역에 형성된 제1도전형 제3웰과 제2도전형 제4웰과, 상기 제1도전형 제1웰 내에 형성된 제1도전형 제3영역과, 상기 제1도전형 제1웰과 인접한 영역에 상기 제1도전형 제2웰에 걸치도록 형성된 제2도전형 제1영역과 상기 제1도전형 제2웰 내에 형성된 제2도전형 제2영역과, 상기 제1도전형 제4웰 내에 형성된 제1도전형 제4영역과, 상기 제1도전형 제4웰과 인접한 영역의 상기 제1도전형 제3웰에 걸치도록 형성된 제2도전형 제4영역과 상기 제1도전형 제3웰 내에 형성된 제2도전형 제3영역, 상기 제1도전형 제2영여과 제1도전형 제1영역에 병렬 연결된 PN 다이오드를 포함하여 구성되는 것을 특징으로 하는 이에스디(ESD) 보호회로.
  2. 제1항에 있어서, 상기 제1도전형 제1웰, 제2웰, 제3웰, 제4웰은 N형으로 구성됨을 특징으로 하는 이에스디(ESD) 보호회로.
  3. 제1항에 있어서, 상기 제2도전형 제1웰, 제2웰, 제3웰은 P형으로 구성됨을 특징으로 하는 이에스디(ESD) 보호회로.
  4. 제1항에 있어서, 상기 제1도전형 제1영역, 제2영역, 제3영역, 제4영역은 고농도의 N+로 구성함을 특징으로 하는 이에스디(ESD) 보호회로.
  5. 제1항에 있어서, 상기 제2도전형 제1영역, 제2영역, 제3영역, 제4영역은 고농도의 P+로 구성함을 특징으로 하는 이에스디(ESD) 보호회로.
  6. 제1항에 있어서, 상기 제1도전형 제1영역과 상기 제2도전형 제1웰과 상기 제1도전형 제2영역은 NPN 바이폴라 트랜지스터를 구성함을 특징으로 하는 이에스디(ESD) 보호회로.
  7. 제1항에 있어서, 상기 제1도전형 제3영역과 상기 제2도전형 제1영역과 상기 제1도전형 제2웰과 상기 제2도전형 제2영역이 NPNP의 PTLSCR을 구성함을 특징으로 하는 이에스디(ESD) 보호회로.
  8. 제1항에 있어서, 상기 제2도전형 제3영역과 상기 제1도전형 제3웰과 상기 제2도전형 제4웰과 상기 제1도전형 제4영역이 PNPN의 NTLSCR을 구성함을 특징으로 하는 이에스디(ESD) 보호회로.
  9. 제1항에 있어서, 상기 제1도전형 제2영역은 상기 제1도전형 제3영역과 상기 제2도전형 제3영역과 각각 콘택됨을 특징으로 하는 이에스디(ESD) 보호회로.
  10. 제1항에 있어서, 상기 제2도전형 제2영역과 상기 제1도전형 제4영역을 접지단과 연결됨을 특징으로 하는 이에스디(ESD) 보호회로.
  11. 제1항 및 제6항에 있어서, 상기 PN 다이오드는 NPN 바이폴라 트랜지스터와 병렬로 역방향으로 연결됨을 특징으로 하는 이에스디(ESD) 보호회로.
  12. 제1항에 있어서, 상기 제2도전형 제1웰은 저농도로 구성하여 표면 누설 전류를 최소화하도록 구성됨을 특징으로 하는 이에스디(ESD) 보호회로.
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