JPH1140751A - 半導体装置の静電保護回路とその構造 - Google Patents
半導体装置の静電保護回路とその構造Info
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- JPH1140751A JPH1140751A JP18963897A JP18963897A JPH1140751A JP H1140751 A JPH1140751 A JP H1140751A JP 18963897 A JP18963897 A JP 18963897A JP 18963897 A JP18963897 A JP 18963897A JP H1140751 A JPH1140751 A JP H1140751A
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- diffusion region
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Abstract
(57)【要約】
【課題】 耐静電放電能力を向上させるとともに、集積
密度の高い半導体装置の静電保護回路とその構造を提供
する。 【解決手段】 パッドに接続する半導体装置において、
静電保護構造がトランジスタの拡散領域およびパッド拡
散領域の間に形成した薄くドーピングした抵抗またはウ
ェル抵抗を利用して、静電電圧がパッドから入力される
時に電圧降下させ、さらに寄生バイポーラ・トランジス
タを形成して、静電放電により発生する電流を誘導する
とともに、このような構造に基づいて、静電保護回路を
構成する。
密度の高い半導体装置の静電保護回路とその構造を提供
する。 【解決手段】 パッドに接続する半導体装置において、
静電保護構造がトランジスタの拡散領域およびパッド拡
散領域の間に形成した薄くドーピングした抵抗またはウ
ェル抵抗を利用して、静電電圧がパッドから入力される
時に電圧降下させ、さらに寄生バイポーラ・トランジス
タを形成して、静電放電により発生する電流を誘導する
とともに、このような構造に基づいて、静電保護回路を
構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の静電
保護回路とその構造とに係り、特に、静電保護能力を向
上させ、かつ高密度構造を備えた半導体装置の静電保護
回路とその構造とに関する。
保護回路とその構造とに係り、特に、静電保護能力を向
上させ、かつ高密度構造を備えた半導体装置の静電保護
回路とその構造とに関する。
【０００２】
【従来の技術】半導体装置において、最もノイズ干渉あ
るいは異常電圧の侵入を受けやすいのは、入力・出力回
路であり、例えば、静電放電（ＥＳＤ＝Electrostatic
discharge)により発生する「火花」がチップの入出力パ
ッド（Ｉ／Ｏ Ｐａｄ）から侵入することがあるが、こ
のような静電放電は、通常、乾燥した環境下において静
電帯電体と接触することにより発生していた。
るいは異常電圧の侵入を受けやすいのは、入力・出力回
路であり、例えば、静電放電（ＥＳＤ＝Electrostatic
discharge)により発生する「火花」がチップの入出力パ
ッド（Ｉ／Ｏ Ｐａｄ）から侵入することがあるが、こ
のような静電放電は、通常、乾燥した環境下において静
電帯電体と接触することにより発生していた。
【０００３】集積回路チップの内部回路の電源電圧は約
５Ｖ前後であるため、チップ表面がこの電源電圧レベル
よりも数段高い電圧レベルに接触する機会がしばしば発
生する。例えば、カーペット上を歩く人体は、相対湿度
（ＲＨ）が比較的高い状況において数百から数千ボルト
の電圧を検出することができ、相対湿度（ＲＨ）が比較
的低い状況においては、１万ボルト以上の静電電圧を発
生させることがある。このような帯電体がチップと接触
した場合にチップへの放電が発生するが、その放電エネ
ルギはｍＪレベルに達し、放電時間がわずかにｎｓ〜μ
ｓ単位であるから、放電瞬間パワーが数十ｋＷときには
百ｋＷ以上、電流が数十Ａに達することがある。これが
静電放電（ＥＳＤ）によって引き起こされるチップ失効
という問題であり、とりわけＭＯＳデバイスにとって最
も深刻な問題である。一般に、静電放電によって引き起
こされるデバイスの失効には、電圧型損傷および電流型
損傷の２種類がある。
５Ｖ前後であるため、チップ表面がこの電源電圧レベル
よりも数段高い電圧レベルに接触する機会がしばしば発
生する。例えば、カーペット上を歩く人体は、相対湿度
（ＲＨ）が比較的高い状況において数百から数千ボルト
の電圧を検出することができ、相対湿度（ＲＨ）が比較
的低い状況においては、１万ボルト以上の静電電圧を発
生させることがある。このような帯電体がチップと接触
した場合にチップへの放電が発生するが、その放電エネ
ルギはｍＪレベルに達し、放電時間がわずかにｎｓ〜μ
ｓ単位であるから、放電瞬間パワーが数十ｋＷときには
百ｋＷ以上、電流が数十Ａに達することがある。これが
静電放電（ＥＳＤ）によって引き起こされるチップ失効
という問題であり、とりわけＭＯＳデバイスにとって最
も深刻な問題である。一般に、静電放電によって引き起
こされるデバイスの失効には、電圧型損傷および電流型
損傷の２種類がある。
【０００４】上述のＭＯＳデバイスの静電放電（ＥＳ
Ｄ）失効問題に対して、従来技術においては、チップの
入出力パッドに避雷針の役目を果たす静電保護回路を挿
入することにより静電放電に対する電位制限ならびに濾
過を行って、内部回路が静電放電（ＥＳＤ）損傷を受け
ないように保護していた。
Ｄ）失効問題に対して、従来技術においては、チップの
入出力パッドに避雷針の役目を果たす静電保護回路を挿
入することにより静電放電に対する電位制限ならびに濾
過を行って、内部回路が静電放電（ＥＳＤ）損傷を受け
ないように保護していた。
【０００５】例えば、図７に示したように、半導体装置
（図示せず）において、出力回路４と、これに接続され
た出力パッド２とを備え、従来技術の静電保護回路とし
て出力回路４および出力パッド２の間に非低濃度不純物
ドープドレイン型の薄い酸化膜トランジスタ（Non-LDDt
hin oxide ESD Clamp ）９を挿入していたが、このトラ
ンジスタ９はエンハンスメント型に属し、しかもソース
およびゲート電極がアースされていたので、正常動作時
においてトランジスタ９が非導通となるものではなく、
静電放電が発生した時に低抵抗状態に操作されることに
よって静電保護能力を向上させるものであった。
（図示せず）において、出力回路４と、これに接続され
た出力パッド２とを備え、従来技術の静電保護回路とし
て出力回路４および出力パッド２の間に非低濃度不純物
ドープドレイン型の薄い酸化膜トランジスタ（Non-LDDt
hin oxide ESD Clamp ）９を挿入していたが、このトラ
ンジスタ９はエンハンスメント型に属し、しかもソース
およびゲート電極がアースされていたので、正常動作時
においてトランジスタ９が非導通となるものではなく、
静電放電が発生した時に低抵抗状態に操作されることに
よって静電保護能力を向上させるものであった。
【０００６】他の方法としては、静電保護構造の金属酸
化物半導体トランジスタの製造プロセスにおいてフォト
マスク工程を追加して高濃度Ｎ形イオン、例えばリンイ
オン（Ｐ３１）を耐静電放電（ＥＳＤ）手段として注入
し、出入力パッドに接続されたドレイン側にＮ+ 拡散領
域（N+ diffusion region ）を形成していた。図８は、
トランジスタの平面図を示したものであるが、領域６，
７がＮ+ ソース領域Ｓであり、領域８がＮ+ ドレイン領
域Ｄであって、ゲート電極３，３により下方にあるソー
ス／ドレイン（Ｓ／Ｄ）間のチャネル（図示せず）を制
御する構造を利用して、静電放電の電流を均等に分散す
ることで静電保護能力を向上させていた。
化物半導体トランジスタの製造プロセスにおいてフォト
マスク工程を追加して高濃度Ｎ形イオン、例えばリンイ
オン（Ｐ３１）を耐静電放電（ＥＳＤ）手段として注入
し、出入力パッドに接続されたドレイン側にＮ+ 拡散領
域（N+ diffusion region ）を形成していた。図８は、
トランジスタの平面図を示したものであるが、領域６，
７がＮ+ ソース領域Ｓであり、領域８がＮ+ ドレイン領
域Ｄであって、ゲート電極３，３により下方にあるソー
ス／ドレイン（Ｓ／Ｄ）間のチャネル（図示せず）を制
御する構造を利用して、静電放電の電流を均等に分散す
ることで静電保護能力を向上させていた。
【０００７】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、従来技術にかかる静電保護回路とその構造
が、以下の欠点を除去することである。すなわち、 １．工程を増加させて、コストを上昇させること、 ２．比較的大きな配置面積を要して、サブミクロン構造
にとっては不利であることの２点である。
する課題は、従来技術にかかる静電保護回路とその構造
が、以下の欠点を除去することである。すなわち、 １．工程を増加させて、コストを上昇させること、 ２．比較的大きな配置面積を要して、サブミクロン構造
にとっては不利であることの２点である。
【０００８】
【課題を解決するための手段】本発明に係る半導体装置
の静電保護構造は、パッドに接続されるとともに、少な
くとも１つの金属酸化物半導体トランジスタを形成し、
この金属酸化物半導体トランジスタにソース／ドレイン
拡散領域および、このソース／ドレイン拡散領域間のチ
ャネルならびに前記ソース／ドレイン拡散領域からチャ
ネルへ延設された薄くドーピングされたソース／ドレイ
ン領域を設けた基板と、前記金属酸化物半導体トランジ
スタのドレイン拡散領域側に形成され、半導体装置と前
記パッドとの接続を行うパッド拡散領域と、前記パッド
拡散領域およびドレイン拡散領域の間に形成され、静電
電圧が前記パッドから入力される時に電圧を降下させる
抵抗とを具備するものとした。
の静電保護構造は、パッドに接続されるとともに、少な
くとも１つの金属酸化物半導体トランジスタを形成し、
この金属酸化物半導体トランジスタにソース／ドレイン
拡散領域および、このソース／ドレイン拡散領域間のチ
ャネルならびに前記ソース／ドレイン拡散領域からチャ
ネルへ延設された薄くドーピングされたソース／ドレイ
ン領域を設けた基板と、前記金属酸化物半導体トランジ
スタのドレイン拡散領域側に形成され、半導体装置と前
記パッドとの接続を行うパッド拡散領域と、前記パッド
拡散領域およびドレイン拡散領域の間に形成され、静電
電圧が前記パッドから入力される時に電圧を降下させる
抵抗とを具備するものとした。
【０００９】また、半導体構造の静電保護回路は、パッ
ドに接続されるとともに、少なくとも１つの金属酸化物
半導体トランジスタであって、そのソースをアースし、
ゲート電極がこの金属酸化物半導体トランジスタの導通
・非導通を制御する金属酸化物半導体トランジスタと、
その一端を対応する前記金属酸化物半導体トランジスタ
のドレインに接続し、他の一端を前記パッドおよび半導
体装置にそれぞれ接続して、静電電圧が前記パッドから
入力される時に電圧を降下させる少なくとも１つの抵抗
と、そのベースおよびエミッタをアースし、コレクタが
前記パッドおよび抵抗ならびに半導体装置に接続され
て、静電放電により発生する電流を誘導する寄生バイポ
ーラ・トランジスタとを具備するものとした。
ドに接続されるとともに、少なくとも１つの金属酸化物
半導体トランジスタであって、そのソースをアースし、
ゲート電極がこの金属酸化物半導体トランジスタの導通
・非導通を制御する金属酸化物半導体トランジスタと、
その一端を対応する前記金属酸化物半導体トランジスタ
のドレインに接続し、他の一端を前記パッドおよび半導
体装置にそれぞれ接続して、静電電圧が前記パッドから
入力される時に電圧を降下させる少なくとも１つの抵抗
と、そのベースおよびエミッタをアースし、コレクタが
前記パッドおよび抵抗ならびに半導体装置に接続され
て、静電放電により発生する電流を誘導する寄生バイポ
ーラ・トランジスタとを具備するものとした。
【００１０】本発明の作用を簡単に説明すると、半導体
装置の静電保護回路とその構造において、Ｎウェルまた
は薄くドーピングされたＮ- 拡散抵抗を形成することで
集積密度の高い構造とするとともに、組み込まれた寄生
ダイオードまたは寄生バイポーラ・トランジスタにより
耐静電放電能力を向上させる。
装置の静電保護回路とその構造において、Ｎウェルまた
は薄くドーピングされたＮ- 拡散抵抗を形成することで
集積密度の高い構造とするとともに、組み込まれた寄生
ダイオードまたは寄生バイポーラ・トランジスタにより
耐静電放電能力を向上させる。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施の形態
を図面に基づいて説明する。図１において、本発明の一
実施形態は、半導体装置を有する入力回路１５および出
力回路１４と、これらに組み込まれた静電保護回路とを
具備するものである。このような回路構成において、電
源電圧またはドレイン電圧ＶDDと、アース電圧あるいは
ソース電圧ＶSSと、出力回路１４および入力回路１５に
接続された入出力パッド（Ｉ／Ｏ Ｐａｄ）１２（以
下、パッド１２と略称する）とを備えており、このパッ
ド１２が、通常、集積回路チップの外部回路に接続され
ているので、定格を超える電圧がパッド１２上に出現し
た時（例えば静電放電）、導通する保護回路が存在して
入力パッド（input pad ）のバッファ回路（buffer cir
cuits ）ならびに出力パッド（output pad）の駆動回路
（driver circuit）を経由するようにしなければならな
い。以下、そのことについて説明する。
を図面に基づいて説明する。図１において、本発明の一
実施形態は、半導体装置を有する入力回路１５および出
力回路１４と、これらに組み込まれた静電保護回路とを
具備するものである。このような回路構成において、電
源電圧またはドレイン電圧ＶDDと、アース電圧あるいは
ソース電圧ＶSSと、出力回路１４および入力回路１５に
接続された入出力パッド（Ｉ／Ｏ Ｐａｄ）１２（以
下、パッド１２と略称する）とを備えており、このパッ
ド１２が、通常、集積回路チップの外部回路に接続され
ているので、定格を超える電圧がパッド１２上に出現し
た時（例えば静電放電）、導通する保護回路が存在して
入力パッド（input pad ）のバッファ回路（buffer cir
cuits ）ならびに出力パッド（output pad）の駆動回路
（driver circuit）を経由するようにしなければならな
い。以下、そのことについて説明する。
【００１２】＜出力回路１４…図１＞図１において、出
力回路１４は、複数個の薄くドーピングされているドレ
イン（ＬＤＤ）型ＮＭＯＳトランジスタ、例えば２つの
並列となったプルダウン（pull down ）トランジスタ２
０，２０を設けて、それぞれライン１３およびアース電
圧ＶSSの間でドレイン抵抗２１に接続されている。この
ドレイン抵抗２１は、薄いドーピング（ＬＤＤ）工程に
よりＮ- 拡散抵抗として形成されるか、あるいはＮウェ
ル工程によりＮウェル抵抗として形成される（図３、図
６を参照）。プルダウン・トランジスタ２０のゲート電
極２３には、２値電圧（binary voltage）を設定するこ
とができ、ロジック１または０の電位を表示して、アッ
プレベル（up level）電圧がゲート電極２３に入力され
る時（通常はロジック１で表示）、プルダウン・トラン
ジスタ２０を導通することができるので、ソースからド
レインへの電流経路を構成するとともに、これによって
ライン１３およびパッド１２の電位をプルダウンする。
力回路１４は、複数個の薄くドーピングされているドレ
イン（ＬＤＤ）型ＮＭＯＳトランジスタ、例えば２つの
並列となったプルダウン（pull down ）トランジスタ２
０，２０を設けて、それぞれライン１３およびアース電
圧ＶSSの間でドレイン抵抗２１に接続されている。この
ドレイン抵抗２１は、薄いドーピング（ＬＤＤ）工程に
よりＮ- 拡散抵抗として形成されるか、あるいはＮウェ
ル工程によりＮウェル抵抗として形成される（図３、図
６を参照）。プルダウン・トランジスタ２０のゲート電
極２３には、２値電圧（binary voltage）を設定するこ
とができ、ロジック１または０の電位を表示して、アッ
プレベル（up level）電圧がゲート電極２３に入力され
る時（通常はロジック１で表示）、プルダウン・トラン
ジスタ２０を導通することができるので、ソースからド
レインへの電流経路を構成するとともに、これによって
ライン１３およびパッド１２の電位をプルダウンする。
【００１３】この出力回路１４は、さらに、プルアップ
（pull up ）トランジスタ２５を備えているが、その動
作原理は、前記プルダウン・トランジスタ２０と同様で
あり、ゲート電極２６に入力されるロジック状態により
ライン１３およびパッド１２の電位をプルアップする。
図１に示したように、プルアップ・トランジスタ２５は
ＮＭＯＳトランジスタであり、ゲート電極２６にアップ
レベル電圧を入力することで導通されるが、プルアップ
・トランジスタ２５が前記プルダウン・トランジスタ２
０と直列になっているので、プルダウン・トランジスタ
２０およびプルアップ・トランジスタ２５のゲート電極
２３，２６については、その入力信号の状態が逆位相
（oppositephase ）となり、プルダウン・トランジスタ
２０がターンオフ（turn off）時にプルアップ・トラン
ジスタ２５がライン１３の電位をプルアップでき、反対
に、プルアップ・トランジスタ２５がターンオフ時に、
プルダウン・トランジスタ２０がライン１３の電位をプ
ルダウンできるようになる。この際、前記プルダウン・
トランジスタ２０およびプルアップ・トランジスタ２５
のゲート電極２３，２６への入力信号は内部回路１６か
らのものである。
（pull up ）トランジスタ２５を備えているが、その動
作原理は、前記プルダウン・トランジスタ２０と同様で
あり、ゲート電極２６に入力されるロジック状態により
ライン１３およびパッド１２の電位をプルアップする。
図１に示したように、プルアップ・トランジスタ２５は
ＮＭＯＳトランジスタであり、ゲート電極２６にアップ
レベル電圧を入力することで導通されるが、プルアップ
・トランジスタ２５が前記プルダウン・トランジスタ２
０と直列になっているので、プルダウン・トランジスタ
２０およびプルアップ・トランジスタ２５のゲート電極
２３，２６については、その入力信号の状態が逆位相
（oppositephase ）となり、プルダウン・トランジスタ
２０がターンオフ（turn off）時にプルアップ・トラン
ジスタ２５がライン１３の電位をプルアップでき、反対
に、プルアップ・トランジスタ２５がターンオフ時に、
プルダウン・トランジスタ２０がライン１３の電位をプ
ルダウンできるようになる。この際、前記プルダウン・
トランジスタ２０およびプルアップ・トランジスタ２５
のゲート電極２３，２６への入力信号は内部回路１６か
らのものである。
【００１４】図２において、前記出力回路１４に対応す
る回路を示すと、プルアップ・トランジスタ２５′とプ
ルダウン・トランジスタ２０とは反対の導通状態となっ
ており、例えばプルアップ・トランジスタ２５′にＰＭ
ＯＳを採用しているが、当業者であれば、容易に理解で
きることであるので、改めて説明しない。
る回路を示すと、プルアップ・トランジスタ２５′とプ
ルダウン・トランジスタ２０とは反対の導通状態となっ
ており、例えばプルアップ・トランジスタ２５′にＰＭ
ＯＳを採用しているが、当業者であれば、容易に理解で
きることであるので、改めて説明しない。
【００１５】また、前記出力回路１４には組み込みの寄
生ＮＰＮバイポーラ・トランジスタ（built-in parasit
ic npn bipolar transisitor）３９が設けられている
が、製造プロセスにおいて、薄くドーピングされたＮ-
拡散抵抗２１を採用しているので、プルアップ・トラン
ジスタ２０およびプルダウン・トランジスタ２５の出力
線、すなわちライン１３部分に寄生するバイポーラ・ト
ランジスタ３９が形成され、図３で示すようなエミッタ
ＥおよびベースＢがアースされているので、出力回路１
４が正常に動作している時には、このバイポーラ・トラ
ンジスタ３９が非導通となっているが、静電放電（ＥＳ
Ｄ）電圧がパッド１２に出現した時、このバイポーラ・
トランジスタ３９を駆動して導通させる。バイポーラ・
トランジスタ３９のコレクタＣの位置については、図１
に示したように、出力回路１４の出力線とパッド１２と
の間にあって、静電放電（ＥＳＤ）電圧がパッド１２に
出現した時、バイポーラ・トランジスタ３９が導通して
静電放電（ＥＳＤ）電流を誘導するように構成する。
生ＮＰＮバイポーラ・トランジスタ（built-in parasit
ic npn bipolar transisitor）３９が設けられている
が、製造プロセスにおいて、薄くドーピングされたＮ-
拡散抵抗２１を採用しているので、プルアップ・トラン
ジスタ２０およびプルダウン・トランジスタ２５の出力
線、すなわちライン１３部分に寄生するバイポーラ・ト
ランジスタ３９が形成され、図３で示すようなエミッタ
ＥおよびベースＢがアースされているので、出力回路１
４が正常に動作している時には、このバイポーラ・トラ
ンジスタ３９が非導通となっているが、静電放電（ＥＳ
Ｄ）電圧がパッド１２に出現した時、このバイポーラ・
トランジスタ３９を駆動して導通させる。バイポーラ・
トランジスタ３９のコレクタＣの位置については、図１
に示したように、出力回路１４の出力線とパッド１２と
の間にあって、静電放電（ＥＳＤ）電圧がパッド１２に
出現した時、バイポーラ・トランジスタ３９が導通して
静電放電（ＥＳＤ）電流を誘導するように構成する。
【００１６】＜入力回路１５…図１＞図１の入力回路１
５部分において、この入力回路１５は、保護手段とし
て、抵抗３６およびトランジスタ３７を備えている。抵
抗３６は、高濃度のＮ型イオン拡散により形成されるも
ので、パッド１２と入力回路１５の入力線１７との間に
あって、長細いＮ+ 拡散抵抗３６を形成している。ま
た、この拡散抵抗３６および入力回路１５の入力線１７
との間には別に保護トランジスタ３７を接続している。
Ｎ+ 拡散抵抗３６は静電放電（ＥＳＤ）電流と結合して
電圧降下（voltagedrop）を発生させることができるの
で、この電圧降下により接続された入力回路１５の耐静
電放電（ＥＳＤ）電圧能力を支援することが可能とな
る。
５部分において、この入力回路１５は、保護手段とし
て、抵抗３６およびトランジスタ３７を備えている。抵
抗３６は、高濃度のＮ型イオン拡散により形成されるも
ので、パッド１２と入力回路１５の入力線１７との間に
あって、長細いＮ+ 拡散抵抗３６を形成している。ま
た、この拡散抵抗３６および入力回路１５の入力線１７
との間には別に保護トランジスタ３７を接続している。
Ｎ+ 拡散抵抗３６は静電放電（ＥＳＤ）電流と結合して
電圧降下（voltagedrop）を発生させることができるの
で、この電圧降下により接続された入力回路１５の耐静
電放電（ＥＳＤ）電圧能力を支援することが可能とな
る。
【００１７】保護トランジスタ３７の構造は、ゲート電
極ＧおよびソースＳがアースされているので、静電放電
（ＥＳＤ）電圧が出現した時にのみ導通され、かつ保護
トランジスタ３７が非低濃度ドーピングドレイン構造
（non-LDD structure ）を採用しているから、低濃度ド
ーピングドレイン構造（LDD structure ）と較べて低い
スナップバック電圧（snapback voltage）であり、しか
もパッド１２に出現する静電放電（ＥＳＤ）電圧により
容易に導通するため、入力回路１５および内部回路１６
が静電放電による損傷を受けないように保護することが
できる。
極ＧおよびソースＳがアースされているので、静電放電
（ＥＳＤ）電圧が出現した時にのみ導通され、かつ保護
トランジスタ３７が非低濃度ドーピングドレイン構造
（non-LDD structure ）を採用しているから、低濃度ド
ーピングドレイン構造（LDD structure ）と較べて低い
スナップバック電圧（snapback voltage）であり、しか
もパッド１２に出現する静電放電（ＥＳＤ）電圧により
容易に導通するため、入力回路１５および内部回路１６
が静電放電による損傷を受けないように保護することが
できる。
【００１８】＜出力回路１４の静電保護構造…図３、図
４＞図３において、図１の静電保護回路を組み込んだ出
力回路１４の半導体構造部分の断面図を示している。図
３中、図１と同じ符号で示したものは、対応する同一素
子であり、図４では、図３に示した構造の平面図を示し
ている。
４＞図３において、図１の静電保護回路を組み込んだ出
力回路１４の半導体構造部分の断面図を示している。図
３中、図１と同じ符号で示したものは、対応する同一素
子であり、図４では、図３に示した構造の平面図を示し
ている。
【００１９】この実施形態による静電保護回路は、基板
４１、例えばＰ形シリコン基板４１上に構築されるもの
であり、Ｎ形シリコン基板（図示せず）を採用すること
もできるが、ここでは改めて説明しない。パッド１２
は、プルアップ・トランジスタ２５のソース側ならびに
プルダウン・トランジスタ２０のドレイン側にあるＮ+
パッド拡散領域（paddiffusion region ）４２にそれぞ
れ接続されることによって、このＮ+ パッド拡散領域４
２および下方の基板４１に等価の寄生ダイオード４０を
形成する。図５（ａ）に示すように、この寄生ダイオー
ド４０は電位制限効果を有して、マイナスの静電放電電
圧がパッド１２に出現すると、順方向へ導通するととも
に低抵抗経路を提供するが、正常電圧の状態において
は、寄生ダイオード４０が逆バイアスとなって、出力回
路１４の性能に影響を与えない。
４１、例えばＰ形シリコン基板４１上に構築されるもの
であり、Ｎ形シリコン基板（図示せず）を採用すること
もできるが、ここでは改めて説明しない。パッド１２
は、プルアップ・トランジスタ２５のソース側ならびに
プルダウン・トランジスタ２０のドレイン側にあるＮ+
パッド拡散領域（paddiffusion region ）４２にそれぞ
れ接続されることによって、このＮ+ パッド拡散領域４
２および下方の基板４１に等価の寄生ダイオード４０を
形成する。図５（ａ）に示すように、この寄生ダイオー
ド４０は電位制限効果を有して、マイナスの静電放電電
圧がパッド１２に出現すると、順方向へ導通するととも
に低抵抗経路を提供するが、正常電圧の状態において
は、寄生ダイオード４０が逆バイアスとなって、出力回
路１４の性能に影響を与えない。
【００２０】保護作用を有するプルダウン・トランジス
タ２０は、複数個を並列に構成することができ、例え
ば、この実施形態のように２つのプルダウン・トランジ
スタ２０をパッド１２およびパッド拡散領域４２の両側
に対称的に配置する構造により、静電保護回路の電流導
通経路を増加させて、静電放電（ＥＳＤ）電流を誘導す
ることができる。
タ２０は、複数個を並列に構成することができ、例え
ば、この実施形態のように２つのプルダウン・トランジ
スタ２０をパッド１２およびパッド拡散領域４２の両側
に対称的に配置する構造により、静電保護回路の電流導
通経路を増加させて、静電放電（ＥＳＤ）電流を誘導す
ることができる。
【００２１】プルダウン・トランジスタ２０およびプル
アップ・トランジスタ２５は、いずれも低濃度ドーピン
グ・ドレイン（ＬＤＤ）トランジスタであるから、同一
工程に適応するものであり、プルダウン・トランジスタ
２０が、ドレイン拡散領域４４と、ソース拡散領域４５
と、チャネル４６と、これらソース／ドレインからチャ
ネルへ延設された薄くドーピングされたソース／ドレイ
ン領域４７，４８を備えて、ゲート酸化膜およびポリシ
リコン膜によって構成されるゲート電極２３がプルダウ
ン・トランジスタ２０の導通・非導通を制御する。
アップ・トランジスタ２５は、いずれも低濃度ドーピン
グ・ドレイン（ＬＤＤ）トランジスタであるから、同一
工程に適応するものであり、プルダウン・トランジスタ
２０が、ドレイン拡散領域４４と、ソース拡散領域４５
と、チャネル４６と、これらソース／ドレインからチャ
ネルへ延設された薄くドーピングされたソース／ドレイ
ン領域４７，４８を備えて、ゲート酸化膜およびポリシ
リコン膜によって構成されるゲート電極２３がプルダウ
ン・トランジスタ２０の導通・非導通を制御する。
【００２２】また、Ｎ- 拡散抵抗２１は、パッド拡散領
域４２およびＮ+ 拡散領域４４の間に形成され、このＮ
- 拡散抵抗２１が薄くドーピングされたソース／ドレイ
ン領域４７，４８と同一工程で形成されるので、いずれ
も浅いもの（ｓｈａｌｌｏｗ ｄｅｐｔｈ）となってい
る。このような構造は、所定の抵抗値においては更に短
い抵抗２１を設定することができるので、静電保護回路
がさらに高い集積度を備えるものとすることができる。
もしも従来技術と比較するならば、この実施形態のＮ
− 拡散抵抗２１は配置面積を増大することなく、高レ
ベルの静電放電（ＥＳＤ）電圧降下を達成することがで
きるものとなる。
域４２およびＮ+ 拡散領域４４の間に形成され、このＮ
- 拡散抵抗２１が薄くドーピングされたソース／ドレイ
ン領域４７，４８と同一工程で形成されるので、いずれ
も浅いもの（ｓｈａｌｌｏｗ ｄｅｐｔｈ）となってい
る。このような構造は、所定の抵抗値においては更に短
い抵抗２１を設定することができるので、静電保護回路
がさらに高い集積度を備えるものとすることができる。
もしも従来技術と比較するならば、この実施形態のＮ
− 拡散抵抗２１は配置面積を増大することなく、高レ
ベルの静電放電（ＥＳＤ）電圧降下を達成することがで
きるものとなる。
【００２３】プルダウン・トランジスタ２０の構造にお
いては、その他に、組み込みの寄生バイポーラ・トラン
ジスタ３９を備えており、図５（ｂ）の等価回路に示す
ように、ソースＮ+ 拡散領域４５にエミッタＥを形成
し、Ｎ+ パッド拡散領域にコレクタＣを形成して、Ｐ形
シリコン基板４１にベースＢを形成している。ソースＮ
+ 拡散領域４５および基板４１がいずれもソース・アー
スＶSSとなっているので、図１に示したエミッタＥなら
びにベースＢがアースされたバイポーラ・トランジスタ
３９を構成することができる。
いては、その他に、組み込みの寄生バイポーラ・トラン
ジスタ３９を備えており、図５（ｂ）の等価回路に示す
ように、ソースＮ+ 拡散領域４５にエミッタＥを形成
し、Ｎ+ パッド拡散領域にコレクタＣを形成して、Ｐ形
シリコン基板４１にベースＢを形成している。ソースＮ
+ 拡散領域４５および基板４１がいずれもソース・アー
スＶSSとなっているので、図１に示したエミッタＥなら
びにベースＢがアースされたバイポーラ・トランジスタ
３９を構成することができる。
【００２４】このようなエミッタＥおよびベースＢがア
ースされたバイポーラ・トランジスタ３９構造によっ
て、静電放電（ＥＳＤ）電圧がパッド１２に出現した時
に、当該電圧がバイポーラ・トランジスタ３９をトリガ
（trigger ）することでスナップバック領域（snapback
region ）に移行するとともに、これにより静電放電
（ＥＳＤ）電流を誘導し、かつ薄くドーピングされたＮ
+ 拡散領域をまたいでいるＮ- 拡散抵抗２１の電圧を降
下させて、パッド拡散領域４２の電圧をドレイン拡散領
域４４の電圧よりも大きくするので、パッド拡散領域４
２がドレイン拡散領域４４よりブレークダウン（breakd
own ）しやすくなって、バイポーラ・トランジスタ３９
のコレクタＣとするのに適切なものとなる。
ースされたバイポーラ・トランジスタ３９構造によっ
て、静電放電（ＥＳＤ）電圧がパッド１２に出現した時
に、当該電圧がバイポーラ・トランジスタ３９をトリガ
（trigger ）することでスナップバック領域（snapback
region ）に移行するとともに、これにより静電放電
（ＥＳＤ）電流を誘導し、かつ薄くドーピングされたＮ
+ 拡散領域をまたいでいるＮ- 拡散抵抗２１の電圧を降
下させて、パッド拡散領域４２の電圧をドレイン拡散領
域４４の電圧よりも大きくするので、パッド拡散領域４
２がドレイン拡散領域４４よりブレークダウン（breakd
own ）しやすくなって、バイポーラ・トランジスタ３９
のコレクタＣとするのに適切なものとなる。
【００２５】以上をまとめれば、本発明が薄くドーピン
グしたＮ- 拡散抵抗２１を採用することによって、寄生
バイポーラ・トランジスタ３９をさらに導通しやすいも
のとし、かつ当該バイポーラ・トランジスタ３９が静電
放電（ＥＳＤ）電圧により導通する時、さらに多くの静
電放電（ＥＳＤ）電流を誘導することができるようにな
る。
グしたＮ- 拡散抵抗２１を採用することによって、寄生
バイポーラ・トランジスタ３９をさらに導通しやすいも
のとし、かつ当該バイポーラ・トランジスタ３９が静電
放電（ＥＳＤ）電圧により導通する時、さらに多くの静
電放電（ＥＳＤ）電流を誘導することができるようにな
る。
【００２６】図６において、本発明にかかる他の実施形
態は、図３に示した半導体装置の静電保護回路とほぼ同
じであるが、その特徴として、Ｎウェルの製造工程によ
り等価のＮウェル抵抗を形成したものであり、その機能
は類似したものであるけれども、薄くドーピングしたＮ
- 拡散抵抗２１と並列に使用することで、出力回路１４
の直列抵抗値を低減することができる。
態は、図３に示した半導体装置の静電保護回路とほぼ同
じであるが、その特徴として、Ｎウェルの製造工程によ
り等価のＮウェル抵抗を形成したものであり、その機能
は類似したものであるけれども、薄くドーピングしたＮ
- 拡散抵抗２１と並列に使用することで、出力回路１４
の直列抵抗値を低減することができる。
【００２７】本発明は、好適な実施形態により上記のご
とく開示されたが、それは、本発明を限定するためのも
のではなく、いかなる当業者も本発明の思想および範囲
において、各種の変更ならびに装飾を加えることは当然
できることであるから、本発明の保護されるべき範囲
は、上記特許請求の範囲ならびにそれと均等な部分に記
載した事項を基準とするものでなければならない。
とく開示されたが、それは、本発明を限定するためのも
のではなく、いかなる当業者も本発明の思想および範囲
において、各種の変更ならびに装飾を加えることは当然
できることであるから、本発明の保護されるべき範囲
は、上記特許請求の範囲ならびにそれと均等な部分に記
載した事項を基準とするものでなければならない。
【００２８】
【発明の効果】以上説明した構成により、本発明にかか
る半導体装置の保護回路とその構造は、少なくとも下記
のような効果（利点）を有する。 （１）Ｎウェル抵抗または薄くドーピングしたＮ- 拡散
抵抗２１を採用することで、比較的低いトリガ電圧（tr
igger voltage ）によって、寄生のダイオード４０なら
びにＮＰＮバイポーラ・トランジスタ３９という電流経
路を提供することができる。 （２）非低濃度ドレイン型ＮＭＯＳ保護装置のような余
分な静電保護回路を必要としない。 （３）Ｎウェルやダブルウェルなどを備えた半導体構造
のような、あらゆる低濃度ドレイン・プロセス（LDD Pr
ocess ）を使用することができる。 （４）高い耐静電放電性能を有する。 （５）従来技術よりも小さい配置面積となるので、集積
密度の高い構造となる。 （６）従来技術が使用する高濃度Ｎ形イオンによる耐静
電放電（ＥＳＤ）注入工程と較べてみると、フォトマス
ク工程を１つ省略できるので、製造コストを低減するこ
とができる。 さらに、現在の半導体回路のサイズ（feature Size）
は、すでにディープ・サブミクロン（Deep Submicron）
の段階にまで発展してきているので、サブミクロンのデ
ザインルール（Design Rule ）に適合し、高集積度とい
う市場ニーズに対応するために、例えば４Ｍ ＤＲＡＭ
以上の構造では、上記１〜６のような効果がさらに顕著
なものとなるから、産業上の利用価値がきわめて高いも
のである。
る半導体装置の保護回路とその構造は、少なくとも下記
のような効果（利点）を有する。 （１）Ｎウェル抵抗または薄くドーピングしたＮ- 拡散
抵抗２１を採用することで、比較的低いトリガ電圧（tr
igger voltage ）によって、寄生のダイオード４０なら
びにＮＰＮバイポーラ・トランジスタ３９という電流経
路を提供することができる。 （２）非低濃度ドレイン型ＮＭＯＳ保護装置のような余
分な静電保護回路を必要としない。 （３）Ｎウェルやダブルウェルなどを備えた半導体構造
のような、あらゆる低濃度ドレイン・プロセス（LDD Pr
ocess ）を使用することができる。 （４）高い耐静電放電性能を有する。 （５）従来技術よりも小さい配置面積となるので、集積
密度の高い構造となる。 （６）従来技術が使用する高濃度Ｎ形イオンによる耐静
電放電（ＥＳＤ）注入工程と較べてみると、フォトマス
ク工程を１つ省略できるので、製造コストを低減するこ
とができる。 さらに、現在の半導体回路のサイズ（feature Size）
は、すでにディープ・サブミクロン（Deep Submicron）
の段階にまで発展してきているので、サブミクロンのデ
ザインルール（Design Rule ）に適合し、高集積度とい
う市場ニーズに対応するために、例えば４Ｍ ＤＲＡＭ
以上の構造では、上記１〜６のような効果がさらに顕著
なものとなるから、産業上の利用価値がきわめて高いも
のである。
【図１】本発明にかかる実施形態のうち耐静電放電能力
を備えた出入力回路を示す回路構成図である。
を備えた出入力回路を示す回路構成図である。
【図２】図１に示した実施形態において、プルアップ・
トランジスタをＰＭＯＳに置き替えた耐静電放電能力を
有する出力回路を示す回路構成図である。
トランジスタをＰＭＯＳに置き替えた耐静電放電能力を
有する出力回路を示す回路構成図である。
【図３】図１に示した出力回路の半導体構造を示す要部
断面図である。
断面図である。
【図４】図３に示した半導体構造を示す平面図である。
【図５】（ａ）は、図３に示した組み込みダイオードの
等価回路図であり、（ｂ）は、図３に示した組み込みの
寄生バイポーラ・トランジスタの等価回路図である。
等価回路図であり、（ｂ）は、図３に示した組み込みの
寄生バイポーラ・トランジスタの等価回路図である。
【図６】図１の実施形態に基づく出力回路１４の別な半
導体構造を示す要部断面図である。
導体構造を示す要部断面図である。
【図７】従来技術にかかる静電保護手段を備えた出力回
路を示すブロック図である。
路を示すブロック図である。
【図８】従来技術にかかる静電保護手段を備えた半導体
構造を示す平面図である。
構造を示す平面図である。
１２ 入出力パッド（パッド Ｐａｄ） １３ ライン １４ 出力回路 １５ 入力回路 １６ 内部回路 １７ 入力線 ２０ プルダウン・トランジスタ ２１ Ｎ- 拡散抵抗 ２５ プルアップ・トランジスタ ３６ Ｎ+ 拡散抵抗 ３７ 保護トランジスタ ３９ 寄生バイポーラ・トランジスタ ４０ 寄生ダイオード ４１ Ｐ形シリコン基板（基板） ４２ パッド拡散領域 ４４ ドレイン拡散領域 ４５ ソースＮ+ 拡散領域 ４６ チャネル ４７ ソース領域 ４８ ドレイン領域
Claims (11)
- 【請求項１】 パッドに接続されるとともに、少なくと
も１つの金属酸化物半導体トランジスタを形成し、この
金属酸化物半導体トランジスタにソース／ドレイン拡散
領域および、このソース／ドレイン拡散領域間のチャネ
ルならびに前記ソース／ドレイン拡散領域からチャネル
へ延設された薄くドーピングされたソース／ドレイン領
域を設けた基板と、 前記金属酸化物半導体トランジスタのドレイン拡散領域
側に形成されて、前記パッドと半導体装置との接続を行
うパッド拡散領域と、 前記パッド拡散領域およびドレイン拡散領域の間に形成
され、静電電圧が前記パッドから入力される時に電圧を
降下させる薄くドーピングされた抵抗とを具備したこと
を特徴とする半導体装置の静電保護構造。 - 【請求項２】 半導体装置の静電保護構造であって、 この半導体装置がパッドと接続されるとともに、少なく
とも１つの金属酸化物半導体トランジスタを形成し、こ
の金属酸化物半導体トランジスタにソース／ドレイン拡
散領域および、このソース／ドレイン拡散領域間のチャ
ネルならびに前記ソース／ドレイン拡散領域からチャネ
ルへ延設された薄くドーピングされたソース／ドレイン
領域を設けた基板と、 前記金属酸化物半導体トランジスタのドレイン拡散領域
側に形成されて、前記パッドと半導体装置との接続を行
うパッド拡散領域と、 前記パッド拡散領域およびドレイン拡散領域の間に形成
され、静電電圧が前記パッドから入力される時に電圧を
降下させる薄くドーピングされたウェル抵抗とを具備し
たことを特徴とする半導体装置の静電保護構造。 - 【請求項３】 上記半導体装置が、出力回路構造である
ことを特徴とする請求項１または２に記載した半導体装
置の静電保護構造。 - 【請求項４】 上記パッドが、入力／出力パッドである
ことを特徴とする請求項１または２に記載した半導体装
置の静電保護構造。 - 【請求項５】 上記基板が、Ｐ形シリコン基板であるこ
とを特徴とする請求項１または２に記載した半導体装置
の静電保護構造。 - 【請求項６】 上記抵抗が、薄くドーピングしたＮ形イ
オン拡散領域であることを特徴とする請求項１または５
に記載した半導体装置の静電保護構造。 - 【請求項７】 上記抵抗が、Ｎウェル抵抗であることを
特徴とする請求項２または５に記載した半導体装置の静
電保護構造。 - 【請求項８】 パッドに接続されるとともに、少なくと
も１つの金属酸化物半導体トランジスタであって、その
ソースをアースし、ゲート電極がこの金属酸化物半導体
トランジスタの導通・非導通を制御する金属酸化物半導
体トランジスタと、 その一端を対応する前記金属酸化物半導体トランジスタ
のドレインに接続し、他の一端を前記パッドおよび半導
体装置にそれぞれ接続して、静電電圧が前記パッドから
入力される時に電圧降下させる少なくとも１つの薄くド
ーピングされた抵抗と、 そのベースおよびエミッタをアースして、コレクタが前
記パッドおよび薄くドーピングされた抵抗ならびに半導
体装置に接続されて、静電放電により発生する電流を誘
導する寄生バイポーラ・トランジスタとを具備したこと
を特徴とする半導体装置の静電保護回路。 - 【請求項９】 少なくとも１つの金属酸化物半導体トラ
ンジスタであって、そのソースをアースし、ゲート電極
がこの金属酸化物半導体トランジスタの導通・非導通を
制御する金属酸化物半導体トランジスタと、 その一端を対応する前記金属酸化物半導体トランジスタ
のドレインに接続し、他の一端を前記パッドおよび半導
体装置にそれぞれ接続して、静電電圧が前記パッドから
入力される時に電圧降下させる少なくとも１つウェル抵
抗と、 そのベースおよびエミッタをアースし、コレクタが前記
パッドおよびウェル抵抗ならびに半導体装置に接続され
て、静電放電により発生する電流を誘導する寄生バイポ
ーラ・トランジスタとを具備したことを特徴とする半導
体装置の静電保護回路。 - 【請求項１０】 上記半導体装置が、プルアップ・トラ
ンジスタであることを特徴とする請求項８または９記載
の半導体装置の静電保護回路。 - 【請求項１１】 上記金属酸化物半導体トランジスタ
が、プルダウン・トランジスタであることを特徴とする
請求項８または９記載の半導体装置の静電保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18963897A JPH1140751A (ja) | 1997-07-15 | 1997-07-15 | 半導体装置の静電保護回路とその構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18963897A JPH1140751A (ja) | 1997-07-15 | 1997-07-15 | 半導体装置の静電保護回路とその構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140751A true JPH1140751A (ja) | 1999-02-12 |
Family
ID=16244662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18963897A Pending JPH1140751A (ja) | 1997-07-15 | 1997-07-15 | 半導体装置の静電保護回路とその構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140751A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073783A (ja) * | 2005-09-08 | 2007-03-22 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2013131771A (ja) * | 2013-02-11 | 2013-07-04 | Renesas Electronics Corp | 半導体集積回路 |
-
1997
- 1997-07-15 JP JP18963897A patent/JPH1140751A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073783A (ja) * | 2005-09-08 | 2007-03-22 | Oki Electric Ind Co Ltd | 半導体装置 |
| KR101279186B1 (ko) * | 2005-09-08 | 2013-06-27 | 오끼 덴끼 고오교 가부시끼가이샤 | 반도체 장치 |
| JP2013131771A (ja) * | 2013-02-11 | 2013-07-04 | Renesas Electronics Corp | 半導体集積回路 |
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