CN102272917B - 半导体集成电路 - Google Patents
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Abstract
在半导体集成电路(10)中，将由第一IO单元区域(12a)的IO单元(11)输出的信号变换为具有第二电压的振幅的信号并输出的电平移动电路(15)，被配置为与第一IO单元区域(12a)一起夹着第二IO单元区域(12b)，并且设置了利用由电平移动电路(15)输出的具有第二电压的振幅的信号进行动作的内部电路(13)。在第一IO单元区域(12a)的IO单元(11)与电平移动电路(15)之间，按照通过第二IO单元区域(12b)的IO单元(11)上方或IO单元(11)内部的方式，配置将由第一IO单元区域(12a)的IO单元(11)输出的信号输入到电平移动电路(15)的信号配线(14a)。
Description
技术领域
本发明涉及一种半导体集成电路，其具有第一和第二IO单元(cell)区域，并且在各IO单元区域中形成了一个以上的执行具有第一电压的振幅的信号的输入输出的IO单元。
背景技术
在专利文献1中所公开的半导体装置中，配置为由方形环状的两组IO单元群双重包围内部逻辑电路区域。
专利文献1：日本特开2000-21987号公报
但是，近年来，半导体集成电路上形成的元件的耐压伴随着工艺的细微化而逐年降低。因此，为了维持元件的可靠性，存在使半导体集成电路的内部电路所使用的电压也降低的倾向。另一方面，在电子设备等系统内，内部电路的外部的部件(以下，称为“外部部件”)所使用的电压仍为以前的电平。因此，在与这些外部部件间收发的信号的电压成为与内部电路所使用的电压不同的电平。
因此，考虑在IO单元内设置电平移动电路，在IO单元内，由电平移动电路将与外部部件之间输入输出的高电压信号变换为与内部电路相对应的低电压信号。但是，当将这样的IO单元按照在外侧和内侧上重叠的方式双重地配置在半导体集成电路的周边部时，在外侧的IO单元与内部电路之间输入输出的低电压信号，通过内侧的IO单元内的高电压信号的使用区域，受到由高电压信号造成的串扰(cross talk)的影响。结果，在从外侧的IO单元输入到内部电路的信号中产生噪声。同样地，从内部电路向外侧的IO单元输出的低电压信号也通过内侧的IO单元内的高电压信号的使用区域，受到由高电压信号造成的串扰的影响。结果，在从内部电路输出到外侧的IO单元的信号中产生噪声。特别地，在最新的细微工艺中，由于内部电路的电压与外部部件的电压的比成为3倍以上，所以由串扰所造成的噪声进一步增加，产生了不能正确地进行信号交换的危险性。
发明内容
本发明考虑到上述几点，目的是在重叠配置了IO单元的半导体集成电路中，防止在内部电路与IO单元之间交换的信号中产生噪声。
为了解决上述课题，本发明一种形态是一种半导体集成电路，具有第一和第二IO单元区域，并且在各IO单元区域中形成了一个以上的执行具有第一电压的振幅的信号的输入输出的IO单元，所述半导体集成电路具备：电平移动电路，按照与所述第一IO单元区域一起夹着所述第二IO单元区域的方式配置，并且将由所述第一IO单元区域的IO单元输出的信号变换为具有第二电压的振幅的信号并输出；以及内部电路，使用由所述电平移动电路输出的具有第二电压的振幅的信号来进行动作，其中，在所述第一IO单元区域的IO单元与电平移动电路之间，配置将由所述第一IO单元区域的IO单元输出的信号输入到所述电平移动电路的信号配线，以使其通过所述第二IO单元区域的IO单元上方或者IO单元内部。
根据该形态，由第一IO单元区域的IO单元输出的信号，仍以第一电压的振幅通过第二IO单元区域的IO单元上方或IO单元内部，而不被变换为第二电压的振幅。因此，能够削减第二IO单元区域的IO单元内的信号对由第一IO单元区域的IO单元输出的信号的串扰的影响。
另外，本发明的一种形态是一种半导体集成电路，具有第一和第二IO单元区域，并且在各IO单元区域中形成了一个以上的执行具有第一电压的振幅的信号的输入输出的IO单元，所述半导体集成电路具备：内部电路，使用具有所述第二电压的振幅的信号进行动作；以及电平移动电路，按照与所述第一IO单元区域一起夹着所述第二IO单元区域的方式配置，并且将由所述内部电路输出的具有所述第二电压的振幅的信号变换为具有第一电压的振幅的信号并输出，其中，在所述第一IO单元区域的IO单元与电平移动电路之间，配置将由所述电平移动电路输出的信号输入到所述第一IO单元区域的IO单元的信号配线，以使其通过所述第二IO单元区域的IO单元上方或者IO单元内部。
基于该形态，由内部电路输出的信号，被变换为具有第一电压的振幅的信号之后通过第二IO单元区域的IO单元上方或IO单元内部。因此，能够削减第二IO单元区域的IO单元内的信号对输入到第一IO单元区域的IO单元的信号的串扰的影响。
(发明效果)
根据本发明，能够削减第二IO单元区域的IO单元内的信号对由第一IO单元区域的IO单元输出的信号的串扰的影响，提高半导体集成电路的动作可靠性。
附图说明
图1是本发明的第一实施方式所涉及的半导体集成电路的平面图。
图2是示出了本发明的第一实施方式所涉及的高电压信号配线的通过路径的示意图。
图3是示出了本发明的第一实施方式所涉及的IO单元的构成的电路图。
图4是本发明的第一实施方式的变形例所涉及的半导体集成电路的平面图。
图5是本发明的第一实施方式的变形例所涉及的半导体集成电路的平面图。
图6是本发明的第一实施方式的变形例所涉及的半导体集成电路的平面图。
图7是本发明的第一实施方式的变形例所涉及的半导体集成电路的平面图。
图8是本发明的第一实施方式的变形例所涉及的半导体集成电路的平面图。
图9是本发明的第一实施方式的变形例所涉及的半导体集成电路的平面图。
图10是本发明的第一实施方式的变形例所涉及的半导体集成电路的平面图。
图11是本发明的第二实施方式所涉及的半导体集成电路的平面图。
图12是本发明的第二实施方式所涉及的半导体集成电路的平面图。
具体实施方式
以下，将参照附图来说明本发明的实施方式。
《第一实施方式》
图1示出了本发明的第一实施方式所涉及的半导体集成电路(半导体芯片)10。该半导体集成电路10形成为方形，在其周边部，在整个周边上将多个IO单元11按照在外侧和内侧上重叠地方式双重地(双层地)无间隙地配置。各IO单元11对半导体集成电路10的外部的部件输出具有3.3V(第一电压)的振幅的信号，并且接收从外部的部件输入的具有3.3V的振幅的信号。配置了IO单元11的外侧区域构成方形环状的第一IO单元区域12a，配置了IO单元11的内侧区域构成方形环状的第二IO单元区域12b。
在第二IO单元区域12b的内侧，将多个电平移动电路15以方形环状双重(双层)重合且无间隙地配置。在所配置的电平移动电路15中，包括：将由第一IO单元区域12a的IO单元11输出的信号变换为低于3.3V的具有1.0V(第二电压)的振幅的信号并输出的电平移动电路；以及将由第二IO单元区域12b的IO单元11输出的信号变换为具有1.0V的振幅的信号并输出的电平移动电路。配置了这些电平移动电路15的区域构成了电平移动电路区域17，并且由该电平移动电路区域17与第一IO单元区域12a来夹着第二IO单元区域12b。
另外，如图2所示，在第一IO单元区域12a与电平移动电路15之间，对于第一IO单元区域12a的每个IO单元11，将由该IO单元11输出的信号输入到电平移动电路15的第一电压信号配线14a被配设为通过第二IO单元区域12b的IO单元11上方。在图1中，仅示出了1根第一电压信号配线14a，而省略了其他第一电压信号配线14a的图示。另外，也可以将第一电压信号配线14a配设为不通过IO单元11上方而是通过IO单元11内部。
在电平移动电路15的更内侧，配置有使用由电平移动电路15输出的具有1.0V的振幅的信号进行动作的内部电路13。内部电路13包括信号处理电路、存储器电路等(未图示)，并且输出具有1.0V的振幅的信号。
此外，在电平移动电路15与内部电路13之间，配置有将由电平移动电路15输出的具有1.0V振幅的信号输入到内部电路13的第二电压信号配线14b。
图3示出了IO单元11的构成。IO单元11具备：作为半导体集成电路10与外部的连接点的外部接合焊盘31、执行与内部电路13的信号的交换的输入缓冲器33和输出缓冲器34、以及用于防止由来自外部的静电所造成的破坏的静电保护电路32。此外，所有这些构成对IO单元11而言并非必须的，另外，IO单元11也可以具备上述构成以外的构成。另外，IO单元11也可以构成电源单元。
在上述那样构成的半导体集成电路10中，将从外部输入到第一IO单元区域12a的IO单元11的具有3.3V的振幅的信号经由通过第二IO单元区域12b的IO单元11上方的第一电压信号配线14a输入到电平移动电路15。电平移动电路15将具有3.3V的振幅的信号变换为作为内部电路13的动作电压的具有1.0V的振幅的信号并输出。将由电平移动电路15输出的具有1.0V的振幅的信号经由第二电压信号配线14b输入到内部电路13。
由此，通过第二IO单元区域12b的IO单元11上方的第一电压信号配线14a的电压与第二IO单元区域12b的IO单元11的动作电压都等于3.3V。因此，能够降低由于第二IO单元区域12b的IO单元11内的信号在第一电压信号配线14a的信号中所产生的串扰的影响，并且提高了半导体集成电路10的动作的可靠性。
《第一实施方式的变形例》
另外，尽管在上述第一实施方式中在半导体集成电路10的周边部的整个周边形成了IO单元11，但是如图4所示，也可以在四边中的仅一边形成内侧的IO单元11。
此外，如图5所示，还可以在四边中的一边上不形成外侧和内侧的IO单元11。
另外，如图6所示，还可以在四边中的一边上仅部分地形成外侧和内侧的IO单元11。
根据这些构成，在双重地形成IO单元11的区域中，能够与第一实施方式同样地降低串扰的影响，并且提高半导体集成电路10的动作的可靠性。
此外，如图7所示，还可以在四边中的仅一边上形成电平移动电路15。在这种情况下，在第二IO单元区域12b与内部电路13之间配置了电平移动电路15的区域中，能够与第一实施方式同样地降低串扰的影响，并且提高半导体集成电路10的动作的可靠性。
另外，如图8所示，可以单重地配置电平移动电路15。由此，能够削减电平移动电路区域17的总面积，可以进一步地减小芯片尺寸。这样的构成可用于针对一个电平移动电路15连接多个IO单元11的情况。
此外，也可以三重以上重叠地配置电平移动电路15。
另外，尽管在上述第一实施方式中无间隙地配置了IO单元11，但是如图9所示，也可以将IO单元11配设为在IO单元11之间形成间隙。同样地，尽管在上述第一实施方式中无间隙地配置了电平移动电路15，但是如图9所示，也可以将电平移动电路15配设为在电平移动电路15之间形成间隙。
此外，尽管在上述第一实施方式中双重地设置了IO单元区域，但是也可以三重以上地设置IO单元区域。例如，如图10所示，还可以在第二IO单元区域12b的内侧，设置形成了多个IO单元11的第三IO单元区域12c，并且在电平移动电路区域17中设置将由第三IO单元区域12c的IO单元11输出的信号变换为具有1.0V的振幅的信号之后输出的电平移动电路。即使在三重以上地设置了IO单元区域的情况下，也可以使经由通过IO单元区域内的信号配线传送的信号(从配置于最内周的IO单元区域以外的IO单元区域输入输出的信号)所受到的串扰的影响下降，并且可以提高半导体集成电路10的动作可靠性。
另外，尽管在上述实施方式中按照通过3.3V和1.0V这两种电压进行动作的方式构成了半导体集成电路10，但是也可以将其构成为通过三种以上的电压进行动作。例如，电平移动电路15可以进行从3.3V到1.2V的电压变换、以及从1.2V到0.6V的电压变换这两者。另外，可以在电平移动电路区域17内设置与所处理的电压不同的多种电平移动电路。例如，可以设置进行从3.3V到1.0V的电压变换和从1.0V到3.3V的电压变换的电平移动电路、以及进行从5.0V到1.0V的电压变换和从1.0V到5.0V的电压变换的电平移动电路这两者。
另外，尽管在上述第一实施方式中半导体集成电路10通过固定电压进行动作，但是也可以通过与基板偏置控制(Dynamic Voltage andFrequency Scaling：DVFS；动态电压频率调整)相对应的变化电压来进行动作。
《第二实施方式》
图11示出了本发明的第二实施方式所涉及的半导体集成电路20。在该半导体集成电路20中，按照覆盖整个内部电路13的方式以格子状遍布内部电路电源配线21。这些内部电路电源配线21向内部电路13和电平移动电路区域17内的电平移动电路15提供1.0V的内部电路电源(第二电压)。
此外，如图12所示，在该半导体集成电路20的主面上，将多个焊球22配置为矩阵状。经由这些焊球22，将来自外部的信号和电源提供给半导体集成电路20的内部。另外，焊球22中被分配给方形的中央区域R的焊球(以下，称为内部电路电源用焊球23)经由通孔和配线(未图示)与内部电路电源配线21连接。
由于其他的构成与第一实施方式相同，因而对相同的构成部位标注相同的符号并省略其详细说明。
由于电平移动电路15配置在第二IO单元区域12b与内部电路13之间，因而无需将用于向电平移动电路15提供1.0V的振幅的信号的内部电路电源配线21扩展到位于比输入输出3.3V的振幅的信号的第二IO单元区域12b更外侧的第一IO单元区域12a内的IO单元11。
根据本第二实施方式，经由内部电路电源配线21发送的1.0V的振幅的信号和电源并不通过输入输出3.3V的振幅的信号的第一和第二IO单元区域12a、12b。因此，能够降低串扰的影响，提高半导体集成电路20的动作可靠性。在适用将半导体元件的有源区域配置在接合焊盘的下方的区域焊盘(area pad)安装或倒装(フリツプ実装)等来配置内部电路电源配线21的情况下，该效果特别显著。
另外，尽管在上述第二实施方式中在整个中央区域R中将内部电路电源用焊球23配置为矩阵状，但是也可以仅将其配置到中央区域R的一部分中。
另外，尽管在上述第二实施方式中将内部电路电源配线21形成为格子状，但是内部电路电源配线21并不局限于该形状，而只要是能够向内部电路13和电平移动电路区域17的电平移动电路15提供内部电路电源的形状即可。同样地，焊球22的配置方法也不局限于矩阵状。
此外，尽管在上述第一、第二实施方式中由IO单元11输入输出的信号的振幅(3.3V)比由内部电路13所使用的信号的振幅(1.0V)高，但是可以使由内部电路13所使用的信号的振幅比由IO单元11输入输出的信号的振幅高。即使在此情况下，与上述第一、第二实施方式中相同，也可以降低串扰的影响，提高半导体集成电路10、20的动作的可靠性。
另外，在上述第一、第二实施方式中，由第一电压信号配线14a将由第一IO单元区域12a的IO单元11输出的信号输入到电平移动电路15，并且由内部电路13使用由电平移动电路15输出的信号来进行动作。但是，相反地，也可以由电平移动电路15将由内部电路13输出的具有1.0V的振幅的信号变换为具有3.3V的振幅的信号并输出，并且由第一电压信号配线14a将由电平移动电路15输出的具有3.3V的振幅的信号输入到第一IO单元区域12a的IO单元11。既可以设置这样的电平移动电路15和第一电压信号配线14a的功能来替代第一、第二实施方式的电平移动电路15和第一电压信号配线14a的功能，也可以将其设置为第一、第二实施方式的电平移动电路15和第一电压信号配线14a的功能的添加。
同样地，即使在设置了第三IO单元区域12c的情况下，也可以设置以下功能：由电平移动电路15将由内部电路13输出的具有1.0V的振幅的信号变换为具有3.3V的振幅的信号并输出，并且由第一电压信号配线14a将由电平移动电路15输出的具有3.3V的振幅的信号输入到第三IO单元区域12c的IO单元11。
产业上的可用性，本发明所涉及的半导体集成电路涉及具有电平移动电路的半导体集成电路，特别是可用于在周边部重叠配置了IO单元区域的半导体集成电路。
符号说明
10 半导体集成电路
11 IO单元
12a 第一IO单元区域
12b 第二IO单元区域
12c 第三IO单元区域
13 内部电路
14a 第一电压信号配线(信号配线)
15 电平移动电路
20 半导体集成电路
21 内部电路电源配线
Claims (15)
1.一种半导体集成电路，其特征在于，具有第一IO单元区域和第二IO单元区域，在各IO单元区域中形成了一个以上的执行具有第一电压的振幅的信号的输入输出的IO单元，所述半导体集成电路具备：
电平移动电路，按照与所述第一IO单元区域一起夹着所述第二IO单元区域的方式配置，将由所述第一IO单元区域的IO单元输出的信号变换为具有第二电压的振幅的信号之后输出；以及
内部电路，使用由所述电平移动电路输出的具有第二电压的振幅的信号来进行动作，
其中，在所述第一IO单元区域的IO单元与电平移动电路之间，按照通过所述第二IO单元区域的IO单元上方或者IO单元内部的方式，配置将由所述第一IO单元区域的IO单元输出的信号输入到所述电平移动电路的信号配线。
2.一种半导体集成电路，其特征在于，具有第一IO单元区域和第二IO单元区域，在各IO单元区域中形成了一个以上的执行具有第一电压的振幅的信号的输入输出的IO单元，所述半导体集成电路具备：
内部电路，使用具有第二电压的振幅的信号进行动作；以及
电平移动电路，按照与所述第一IO单元区域一起夹着所述第二IO单元区域的方式配置，将由所述内部电路输出的具有所述第二电压的振幅的信号变换为具有第一电压的振幅的信号之后输出，
其中，在所述第一IO单元区域的IO单元与电平移动电路之间，按照通过所述第二IO单元区域的IO单元上方或者IO单元内部的方式，配置将由所述电平移动电路输出的信号输入到所述第一IO单元区域的IO单元的信号配线。
3.根据权利要求1或2所述的半导体集成电路，其特征在于，
在所述第一IO单元区域与所述电平移动电路之间，配置有形成了一个以上的执行具有所述第一电压的振幅的信号的输入输出的IO单元的第三IO单元区域。
4.根据权利要求1或2所述的半导体集成电路，其特征在于，
将所述半导体集成电路形成为方形，
将所述第一IO单元区域沿着所述半导体集成电路的至少一边配置在所述半导体集成电路的周边部。
5.根据权利要求4所述的半导体集成电路，其特征在于，
在所述半导体集成电路的周边部跨整个周边配置所述第一IO单元区域。
6.根据权利要求1或2所述的半导体集成电路，其特征在于，
双重以上重叠地配置所述电平移动电路。
7.根据权利要求1或2所述的半导体集成电路，其特征在于，还具备：
按照与所述第一IO单元区域一起夹着所述第二IO单元区域的方式配置，并且具有将由所述第二IO单元区域的IO单元输出的信号变换为具有第二电压的振幅的信号之后输出的功能、以及将由所述内部电路输出的具有所述第二电压的振幅的信号变换为具有第一电压的振幅的信号之后输出的功能中的至少一个的电平移动电路。
8.根据权利要求3所述的半导体集成电路，其特征在于，还具备：
按照与所述第一IO单元区域一起夹着所述第三IO单元区域的方式配置，并且具有将由所述第三IO单元区域的IO单元输出的信号变换为具有第二电压的振幅的信号之后输出的功能、以及将由所述内部电路输出的具有所述第二电压的振幅的信号变换为具有第一电压的振幅的信号之后输出的功能中的至少一个的电平移动电路。
9.根据权利要求1或2所述的半导体集成电路，其特征在于，
所述第二IO单元区域中所形成的IO单元位于所述第一IO单元区域中所形成的IO单元与所述电平移动电路之间。
10.根据权利要求1或2所述的半导体集成电路，其特征在于，
所述第一电压比所述第二电压高。
11.根据权利要求1或2所述的半导体集成电路，其特征在于，还具备：
向所述电平移动电路提供所述第二电压的电源配线。
12.根据权利要求11所述的半导体集成电路，其特征在于，
将所述电源配线形成为格子状。
13.根据权利要求11所述的半导体集成电路，其特征在于，
在所述内部电路中安装有向所述电源配线提供所述第二电压的焊盘。
14.根据权利要求13所述的半导体集成电路，其特征在于，
所述焊盘向所述电源配线提供电源。
15.根据权利要求13所述的半导体集成电路，其特征在于，
所述焊盘是区域焊盘。
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