JPH0613588A - マスタスライス方式の半導体装置 - Google Patents

マスタスライス方式の半導体装置

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JPH0613588A
JPH0613588A JP4167853A JP16785392A JPH0613588A JP H0613588 A JPH0613588 A JP H0613588A JP 4167853 A JP4167853 A JP 4167853A JP 16785392 A JP16785392 A JP 16785392A JP H0613588 A JPH0613588 A JP H0613588A
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JP
Japan
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input
transistor
power supply
output
row
Prior art date
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Application number
JP4167853A
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English (en)
Inventor
Kenji Kurashima
健司 倉島
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】 【構成】マスタスライス方式の半導体装置において、入
出力セルのPchトランジスタを構成するNウエルを、
各入出力セル下のNウエル毎に電気的に分離して構成す
る。内部セル領域はPchトランジスタ列とNchトラ
ンジスタ列を交互に隣接して複数段配置する。トランジ
スタ列方向に垂直な方向に対して上端と下端のトランジ
スタ列はPchトランジスタ列で構成する。さらに電位
の異なる第1電源配線と第2電源配線を有し、第1電源
配線は内部セル領域と入出力セル領域の間に配置し、第
2電源配線は内部セル領域における上端と下端のPch
トランジスタ列上に配置する。 【効果】入出力セル毎に個別の電位を設定でき、半導体
基板外部に対して2電源動作を可能とする。電源配線へ
の電流供給用の配線を容易にし、またレベル変換用回路
等を有効配置できる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、2電源動作を可能にす
るマスタスライス方式の半導体装置に関する。
【0002】
【従来の技術】従来の半導体装置は図3または図4の様
な構造をしていて、入出力セルのPchトランジスタ下
のNウエルが図3のNウエル領域332のように電気的
につながっている場合と、図4のNウエル領域432の
ように4領域を形成し、前記4領域は個別に電気的に分
離している場合があった。従って図3の構成によれば入
出力セルにより単1電源のみの入出力が可能であり、図
4の構成によれば2電源の入出力が可能であった。ま
た、内部セル領域は、基本セル列方向を第1の方向、前
記第1の方向に垂直な方向を第2の方向とすると、前記
第2の方向に対し、上端がNchトランジスタ列で下端
がPchトランジスタ列、または上端がPchトランジ
スタ列で下端がNchトランジスタ列になるように構成
されていた。
【0003】
【発明が解決しようとする課題】しかし、上記の従来の
半導体装置では、図3の構成の場合入出力セル毎に異な
った電位の信号を入出力できず、かつ内部セル領域の2
電源動作ができない。また図4の構成の場合、異なる電
位の信号を入出力でき、かつ内部セル領域の2電源動作
ができるが、入出力セルのNウエル領域は各入出力セル
毎に電気的に分離していないため、各入出力セルの電位
を個別に設定できず、配線も複雑になる。そこで、本発
明は以上の如き欠点をなくし、入出力セルのPchトラ
ンジスタを構成するNウエルを各入出力セル下のNウエ
ル毎に電気的に分離し、基本セル列は基本セル列方向に
垂直な第2の方向に隣接して複数段配置し、かつ前記第
2の方向の上段の基本セル列の上側のトランジスタ列が
Nchトランジスタ列の場合、前基Nchトランジスタ
列の上側、前記第2の方向の下段の基本セル列の下側の
トランジスタ列がNchトランジスタ列の場合、前記N
chトランジスタ列の下側にPchトランスタ列1列を
配置して内部セル領域を構成し、第1電源配線と第2電
源配線からなる2種類の電源配線のうち第1電源配線は
内部セル領域と入出力セル領域の間に配置し、第2電源
配線は前記内部セル領域において前記第2の方向に対す
る上端と下端のPchトランジスタ列上に配置すること
により、各入出力セル毎に第1電源電位と第2電源電位
の2種類の信号を入出力でき、前記トランジスタ列毎に
前記2種類の電位でトランジスタを動作させることがで
き、第2電源配線に電流を供給するとき前記第2電源配
線が内部セル領域の前記第2の方向に対して最外列に位
置するPchトランジスタ列上にあることから前記電流
供給用の配線が容易になり、かつ前記最外部のPchト
ランジスタ列、前記Pchトランジスタ列の内側に隣接
したNchトランジスタ列、前記Nchトランジスタ列
の内側に隣接したPchトランジスタ列の3種類の各ト
ランジスタから、第1電源電圧から第2電源電圧、また
は第2電源電圧から第1電源電圧に電圧レベルを変換す
るレベル変換用回路を構成し、前記最外部のPchトラ
ンジスタ列と前記Pchトランジスタ列の内側に隣接し
たNchトランジスタ列を第2電源用トランジスタ列に
割り当てるとき、従来の内部セル領域の最外部に前記レ
ベル変換用回路及び前記2電源用トランジスタ列を構成
する際に無駄になる前記第2の方向に対する上端または
下端のNchトランジスタ列1列を有効に利用すること
が可能な配置構造の半導体装置を提供することを目的と
する。
【0004】
【課題を解決するための手段】半導体基板表面の中央部
にPchトランジスタとNchトランジスタで構成され
た基本セルが複数段アレイ状に配置されて内部セル領域
を構成してなり、前記内部セルの外周部に1個以上のP
chトランジスタおよび1個以上のNchトランジスタ
により構成される入出力セルが複数個配置されて入出力
セル領域を構成し力パッド領域を構成してなるマスタス
ライス方式の半導体装置において、前記入出力セルのP
chトランジスタはNウエル上に形成されてなり、前記
入出力セルのNchトランジスタはPウエル上に形成さ
れ、かつ前記入出力セル下のNウエルは隣接する前記入
出力セル下のNウエルと電気的に分離し、前記Pchト
ランジスタは、共通のNウエル上で第1の方向に複数段
アレイ上に配置されてPchトランジスタ列をなし、前
記Nchトランジスタは、共通のPウエル上で第1の方
向に複数段アレイ上に配置されてNchトランジスタ列
をなし、前記Pchトランジスタ列と前記Nchトラン
ジスタ列は第1の方向に垂直である第2の方向隣接して
基本セル列をなし、前記基本セル列は前記第2の方向に
隣接して複数段配置し、かつ前記第2の方向の上段の基
本セル列の上側のトランジスタ列がNchトランジスタ
列の場合、前記Nchトランジスタ列の上側、前記第2
の方向の下段の基本セル列の下側のトランジスタ列がN
chトランジスタ列の場合、前記Nchトランジスタ列
の下側にPchトランジスタ列1列を配置して、前記内
部セル領域を構成し、前記Pchトランジスタ、前記N
chトランジスタを動作させるため、電位の異なる電源
配線として第1電源配線と第2電源配線を有し、前記第
1電源配線は前記入出力セル領域と前記基本セル領域の
間に配置し、前記第2電源配線は前記入出力セル領域に
おける前記第2の方向に対する上端と下端に配置された
Pchトランジスタ列上に配置してマスタスライス方式
の半導体装置を構成することを特徴とする。
【0005】
【作用】本発明の上記の構成によれば、各入出力セル下
のNウエルを電気的に分離することにより、前記半導体
装置外部と2電源の入出力が可能になり、内部セル領域
と入出力セルの間に第1電源配線、内部セル領域におけ
る基本セル列方向に垂直な第2の方向に対して上端と下
端に位置するPchトランジスタ列上に第2電源配線を
配置することにより、内部セル領域のトランジスタの2
電源動作が可能になり、第2電源配線に電流を供給する
ための配線が容易になり、また従来の内部セル領域の構
成で内部セル領域における前記第2の方向の最外部にレ
ベル変換用回路及び第2電源用トランジスタ列を配置す
るときに無駄になるNchトランジスタ列1列を有効に
活用できる。
【0006】
【実施例】図1に本発明の半導体装置の構造を示す。半
導体チップ110は中央に位置する内部セル領域12
0、その外部の入出力セル130、入出力パッド140
から構成される。内部セル領域120は、Pchトラン
ジスタ列121、Nchトランジスタ列122、基本セ
ル列方向に垂直な第2の方向上端と下端のPchトラン
ジスタ列123から構成される。入出力セル領域130
は、入出力セル131と、入出力セル下のNウエル13
2から構成される。
【0007】図2に図1の入出力セル付近の拡大図を示
す。出力セル領域130は、入出力セル131と、前記
入出力セルのPchトランジスタを構成するNウエル1
32、前記入出力セルのNchトランジスタを構成する
Pウエル133から構成される。電源配線は、GN
D150、第1電源配線151、第2電源配線152か
ら構成される。
【0008】図3は、従来の半導体装置1を示す。前記
半導体装置1は入出力セルのPchトランジスタ下のN
ウエル332が電気的につながった構成からなる。
【0009】図4は、従来の半導体装置2を示す。前記
半導体装置2は入出力セルのPchトランジスタ下のN
ウエル432が4領域を形成し、各領域が電気的に分離
した構造からなる。
【0010】また、前記従来の半導体装置1、半導体装
置2の各内部セル領域において前記第2の方向に対する
上端または下端(図3、図4では上端)はNchトラン
ジスタ列323、423で構成される。
【0011】以下、従来の欠点を挙げながら、本発明の
長所を説明する。
【0012】まず、入出力セルのPchトランジスタ下
のNウエル332、432を、各入出力セルのPchト
ランジスタ233の下部に位置するNウエル234毎に
電気的に分離することにより、従来の半導体装置1と半
導体装置2では不可能な、各入出力セルの入出力電位を
個々に設定し、かつ外部と2電源の入出力を行なうこと
か可能になる。
【0013】また、前記の構成において、入出力信号は
前記入出力パッド240および前記入出力セル領域23
0を介して内部セル領域220に入出力される。そし
て、前記上端または下端(図2では上端)のPchトラ
ンジスタ列223、前記Pchトランジスタ列の内側に
隣接したNchトランジスタ列225、前記Nchトラ
ンジスタ列の内側に隣接したPchトランジスタ列22
6の3種類の各トランジスタから、第1電源電圧から第
2電源電圧、または第2電源電圧から第1電源電圧に電
圧レベルを変換するレベル変換用回路224を構成した
とき、前記入出力信号を前記レベル変換回路224に入
出力することにより前記Pchトランジスタ列223上
に配置された第2電源配線252を電圧レベル変換後の
第2電源電圧に設定することができる。この結果、内部
セル領域220と入出力セル領域230の間に第1電源
配線251、内部セル領域220の上端または下端(図
2では上端)に位置するPchトランジスタ列223上
に第2電源配線252を配置でき、前記第2電源配線2
52に電流を供給するための配線が容易になる。更に内
部セル領域220の任意のトランジスタ列毎に2電源で
動作させる場合の電源配線が容易になる。
【0014】そして上記の電源配線を構成する場合、前
記Pchトランジスタ列223と前記 Pchトランジ
スタ列の内側に隣接したNchトランジスタ列225を
第2電源用トランジスタ列に割り当てることが有効にな
り、従来の内部セル領域の最外部に前記レベル変換用回
路及び前記2電源用トランジスタ列を構成する際に無駄
になる、前記第2の方向に対する上端または下端のNc
hトランジスタ列331または431を有効に利用する
ことが可能になる。
【0015】
【発明の効果】以上述べた本発明によれば、半導体基板
外部に対して2電源の入出力ができまた、内部セル領域
の各トランジスタを第1電源と第2電源で動作させるた
めの電源配線が容易にでき、Nchトランジスタ列1列
を無駄にしないで済むので、簡単で短い電源配線と、前
記Nchトランジスタ列1列を有効に活用したた構成で
2電源動作を可能にする半導体装置を提供できる。
【図面の簡単な説明】
【図1】本発明の半導体装置を示す平面図。
【図2】図1の入出力セル付近の拡大図。
【図3】従来の半導体装置1(入出力セルのNウエル領
域が電気的につながった構成からなる)を示す平面図。
【図4】従来の半導体装置2(入出力セルのNウエル領
域が4領域で形成され、各領域で電気的に分離した構成
からなる)を示す平面図。
【符号の説明】
110・・・半導体基板 120・・・内部セル領域 121・・・Pchトランジスタ列 122・・・Nchトランジスタ列 123・・・内部セル領域の上端と下端のPchトラン
ジスタ列 124・・・レベル変換用回路 130・・・入出力セル領域 140・・・入出力パッド 220・・・内部セル領域 221・・・Pchトランジスタ列 222・・・Nchトランジスタ列 223・・・内部セル領域上端のPchトランジスタ列 224・・・レベル変換用回路 225・・・Pchトランジスタ列 226・・・Nchトランジスタ列 230・・・入出力セル領域 231・・・入出力セルのNchトランジスタ 232・・・入出力セルのNchトランジスタ下のPウ
エル 233・・・入出力セルのPchトランジスタ 234・・・入出力セルのPchトランジスタ下のNウ
エル 240・・・入出力パッド 250・・・GND 251・・・第1電源配線 252・・・第2電源配線 310・・・半導体チップ 320・・・内部セル領域 321・・・Pchトランジスタ列 322・・・Nchトランジスタ列 323・・・内部セル領域の上端(または下端)のNc
hトランジスタ列 331・・・入出力セルのNchトランジスタ下のPウ
エル 332・・・入出力セルのPchトランジスタ下のNウ
エル 340・・・入出力パッド 410・・・半導体チップ 420・・・内部セル領域 421・・・Pchトランジスタ列 422・・・Nchトランジスタ列 423・・・内部セル領域の上端(または下端)のNc
hトランジスタ列 431・・・入出力セルのNchトランジスタ下の 432・・・入出力セルのPchトランジスタ下のNウ
エル 440・・・入出力パッド

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板表面の中央部にPchトラン
    ジスタとNchトランジスタで構成された基本セルが複
    数段アレイ状に配置されて内部セル領域を構成してな
    り、 前記内部セルの外周部に1個以上のPchトランジスタ
    および1個以上のNchトランジスタにより構成される
    入出力セルが複数個配置されて入出力セル領域を構成し
    てなり、前記入出力セル領域の外周部に外部入出力パッ
    ドが複数個配置して入出力パッド領域を構成してなるマ
    スタスライス方式の半導体装置において、前記入出力セ
    ルのPchトランジスタはNウエル上に形成されてな
    り、前記入出力セルのNchトランジスタはPウエル上
    に形成されてなり、かつ前記入出力セル下のNウエルは
    隣接する前記入出力セル下のNウエルと電気的に分離す
    ることを特徴とするマスタスライス方式の半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において前記
    Pchトランジスタは、共通のNウエル上で第1の方向
    に複数段アレイ上に配置されてPchトランジスタ列を
    なし、 前記Nchトランジスタは、共通のPウエル上で第1の
    方向に複数段アレイ上に配置されてNchトランジスタ
    列をなし、 前記Pchトランジスタ列と前記Nchトランジスタ列
    は第1の方向に垂直である第2の方向に隣接して基本セ
    ル列をなし、 前記基本セル列は前記第2の方向に隣接して複数段配置
    し、かつ前記第2の方向の上段の基本セル列の上側のト
    ランジスタ列がNchトランジスタ列の場合、前記Nc
    hトランジスタ列の上側、前記第2の方向の下段の基本
    セル列の下側のトランジスタ列がNchトランジスタ列
    の場合、前記Nchトランジスタ列の下側にPchトラ
    ンジスタ列1列を配置して、請求項1で記載した内部セ
    ル領域を構成することを特徴とするマスタスライス方式
    の半導体装置。
  3. 【請求項3】 請求項1、請求項2記載の半導体装置に
    おいて、前記Pchトランジスタ、前記Nchトランジ
    スタを動作させるため、電位の異なる電源配線として第
    1電源配線と第2電源配線を有し、前記第1電源配線は
    前記入出力セル領域と前記基本セル領域の間に配置し、
    前記第2電源配線は前記入出力セル領域における前記第
    2の方向に対する上端と下端に配置されたPchトラン
    ジスタ列上に配置することを特徴とするマスタスライス
    方式の半導体装置。
JP4167853A 1992-06-25 1992-06-25 マスタスライス方式の半導体装置 Pending JPH0613588A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1205974A2 (en) * 2000-11-10 2002-05-15 Seiko Epson Corporation I/O cell placement method and semiconductor device
US6684378B2 (en) * 1998-04-23 2004-01-27 Matsushita Electric Industrial Co., Ltd. Method for designing power supply circuit and semiconductor chip
WO2011065022A1 (ja) * 2009-11-30 2011-06-03 パナソニック株式会社 半導体集積回路

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6684378B2 (en) * 1998-04-23 2004-01-27 Matsushita Electric Industrial Co., Ltd. Method for designing power supply circuit and semiconductor chip
EP1205974A2 (en) * 2000-11-10 2002-05-15 Seiko Epson Corporation I/O cell placement method and semiconductor device
EP1205974A3 (en) * 2000-11-10 2003-06-25 Seiko Epson Corporation I/O cell placement method and semiconductor device
US6721933B2 (en) 2000-11-10 2004-04-13 Seiko Epson Corporation Input/output cell placement method and semiconductor device
WO2011065022A1 (ja) * 2009-11-30 2011-06-03 パナソニック株式会社 半導体集積回路
US8344786B2 (en) 2009-11-30 2013-01-01 Panasonic Corporation Semiconductor integrated circuit
JP5530439B2 (ja) * 2009-11-30 2014-06-25 パナソニック株式会社 半導体集積回路

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