CN1901084A - 半导体集成电路 - Google Patents

Abstract

本发明提供一种具有两种输入/输出电路的半导体集成电路，其以合理的配置实现了更高的速度和更高的封装密度。半导体集成电路具有工作在第一电源电压上的第一输入/输出电路、工作在低于第一电源电压的第二电源电压上的内部电路、以及工作在低于第一电源电压的第三电源电压上的第二输入/输出电路。在第一输入/输出电路的输出电路中，通过电平偏移器将对应于第二电源电压的信号幅度转换成对应于第一电源电压的信号幅度，并且驱动构成该输出电路的P沟道MOSFET和N沟道MOSFET。在第二输入/输出电路的输出电路中，通过电平偏移器以类似于上述的方式产生驱动信号来驱动第二和第三N沟道MOSFET，该第二和第三N沟道MOSFET用于产生具有对应于第三电源电压的信号幅度的输出信号。

Description

半导体集成电路

相关申请的交叉参考

本申请要求2005年7月22日递交的日本专利申请No.2005-212257的优先权，这里将其内容作为参考并入本申请中。

技术领域

本发明涉及半导体集成电路，并且尤其涉及适合用于半导体集成电路中的输入/输出电路的技术。

日本未审专利公报No.平11(1999)-111946公开了一种使用由N沟道MOSFET形成的推挽输出电路作为半导体存储器件的输出缓冲器的技术。为了驱动该输出缓冲器，提供了内部升压(boost)电路。

发明内容

例如微处理器的半导体集成电路通常设置有工作在相对高的例如3.3V的电压下以便向/从外围电路传输/接收信号的接口。另一方面，微处理器的一些内部逻辑电路在例如1.2V的低电压下工作以便实现较高的速度和较低的功耗。在例如DDR SDRAM(双数据率同步动态随机存取存储器)的高速存储器中，趋于将电源电压降低到1.8V等，以便实现较高的速度和较高的封装密度。通过将可以直接连接到工作在这种低电压上的半导体集成电路的接口安装在微处理器上的技术研究，已经实现了本发明。

本发明的目的是提供一种具有两种输入/输出电路的半导体集成电路，其以合理的配置实现了更高的速度和更高的封装密度。从说明书和附图的说明，本发明的上述和其他目的以及新颖特征将变得显而易见。

将如下简要介绍本申请公开的发明中的一个典型发明的概述。半导体集成电路具有工作在第一电源电压上的第一输入/输出电路、工作在低于第一电源电压的第二电源电压上的内部电路、以及工作在低于第一电源电压的第三电源电压上的第二输入/输出电路。在第一输入/输出电路的输出电路中，通过电平偏移器(level shifter)将对应于第二电源电压的信号幅度转换成对应于第一电源电压的信号幅度，并且驱动构成该输出电路的P沟道MOSFET和N沟道MOSFET。在第二输入/输出电路的输出电路中，通过电平偏移器以类似于上述的方式产生驱动信号来驱动推挽输出电路的N沟道MOSFET，该推挽输出电路用于产生具有对应于第三电源电压的信号幅度的输出信号。

通过使用适于第一电源电压的第一输入/输出电路的输出电路，并且仅仅改变适于第三电源电压的第二输入/输出电路的输出电路中的输出MOSFET部分，可以实现更高的速度和更高的封装密度。

附图说明

图1是示出根据本发明的半导体集成电路的例子的示意结构图；

图2是示出图1中的输入/输出电路的例子的电源布线布图的图；

图3是示出图1中的输入/输出电路的例子的布图；

图4是示出图1中的3.3V输入/输出电路的例子的电路图；

图5是示出图1中的1.8V输出电路的例子的电路图；

图6是示出图1中的1.8V输出电路的另一个例子的电路图；

图7是示出图1中的1.8V输出电路的再一个例子的电路图；

图8是示出图1中的1.8V输出电路的又一个例子的电路图；

图9是示出图8中的1.8V输出电路的例子的时序图；

图10是示出图1中的1.8V输出电路的再一个例子的电路图；

图11是示出为图1中的1.8V输出电路提供的三态输出控制电路的例子的方框图；

图12是示出图1中的1.8V输出电路的例子的示意器件剖面。

具体实施方式

图1是示出根据本发明的半导体集成电路的例子的示意结构图。半导体集成电路LSI通过已知的CMOS集成电路制造技术形成在例如硅衬底的半导体衬底上。输入/输出电路部分被设置在半导体集成电路的外围部分中，而内部电路被设置在输入/输出电路部分包围的核心区域中。在实施例中，尽管没有限制，但是输入/输出电路工作在例如3.3V、1.2V和1.8V的三种电源电压上。通过外部端子将电源电压输送到半导体集成电路LSI。

输入/输出电路部分包括具有用于产生适合于3.3V的输出信号的CMOS输出电路的输入/输出电路、以及具有由N沟道MOSFET形成的用于产生适合于1.8V的输出信号的推挽输出电路的输入/输出电路。这两种输出电路使用相似的电平偏移器、三态输出控制电路以及预缓冲器作为输入侧电路，并且使用具有类似地耐压结构的MOSFET作为输出MOSFET。

具有用于产生适合于3.3V的输出信号的CMOS输出电路的整个输入/输出电路形成在3.3V区域中，并且连接到例如3.3V IC。另一方面，具有由N沟道MOSFET形成的用于产生适合于1.8V的输出信号的推挽输出电路的输入/输出电路的前部被包括在3.3V区域中，而输出电路和输入电路的部分被形成在1.8V区域中。1.8V信号被直接传输到1.8V IC。该1.8V IC的例子是例如DDR2SDRAM的高速存储器。被构成输入/输出电路的3.3V区域包围的核心区域被设置为例如1.2V或更低的、与连接到半导体集成电路LSI的外部IC的信号电平无关的低压区域。

如局部放大所示的，输入/输出电路部分由3.3V输入/输出电路和1.8V输入/输出电路构成。具体而言，在3.3V输入/输出电路中，电平偏移器包括工作在对应于核心区域的1.2V上的部分。除了该部分，该3.3V输入/输出电路由工作在例如3.3V的电源电压上的CMOS电路构成。1.8V输入/输出电路使用类似于3.3V输入/输出电路的前级电路，并且使用其中仅有输出MOSFET是N沟道MOSFET的推挽输出电路。此外，构成推挽输出电路的MOSFET的栅极耐压结构与3.3V输入/输出电路的MOSFET的相同。

图2是示出图1的输入/输出电路的例子的电源布线布图的图。对应于沿着半导体芯片的外围设置的焊盘PAD布置3.3V IOB(输入/输出电路)和1.8V IOB(输入/输出电路)。3.3V电源线和1.8V电源线被布置在半导体芯片的最外侧上，即，焊盘PAD一侧上。3.3V电源线被设置在图1的芯片的整个外围中，并且在其中设置1.8V IOB的部分中被1.8V电源线代替。因此，3.3V和1.8V的这两条电源线在直线上延伸。

电路的地线GND被设置成环形，以便与半导体芯片的外围的3.3V和1.8V电源线中的每一条的内侧相邻。地线GND被3.3V和1.8V的电源线共用。3.3V的电源线被设置成环形，以便与地线GND的内侧相邻。电源线的3.3V是后面将要介绍的电平偏移器、预缓冲器等的操作电压，并且被3.3V IOB和1.8V IOB共用。因此，3.3V的电源线以与地线GND类似的方式形成为环形。地线GND也被3.3V的电源线共用。在最内侧上，用于电平偏移器的对应于1.2V等的核心区域的电源线VDD被类似地设置成环形。

3.3V电源线和1.8V电源线连接到未示出的电源焊盘PAD，并且经由所述电源焊盘PAD提供例如3.3V和1.8V的电源电压。作为电平偏移器、预缓冲器等的操作电压的3.3V的电源线可以连接到最外侧上的3.3V电源线。或者，为了避免在输出电路的输出操作中在电源线中发生的噪声的影响，可以提供独立的电源焊盘PAD来供应例如3.3V的电源电压。

图3是图1中的输入/输出电路的例子的布图。3.3V IOB和1.8VIOB由类似的电路构成，例如电平偏移器L/S、预缓冲器PBA、三态输出控制电路3STC以及输入电路INB。3.3V IOB的输入电路INB在3.3V上工作，而1.8V IOB的输入电路INB在1.8V上工作。类似的ESD(静电)保护元件设置在3.3V IOB和对应于外部端子的焊盘PAD之间以及1.8V IOB和对应于外部端子的焊盘PAD之间。

3.3V IOB的输出电路采用由P沟道输出MOSFET(输出PMOS)和N沟道输出MOSFET(输出NMOS)构造的CMOS电路的形式。1.8V IOB的输出电路采用由N沟道输出MOSFET(输出NMOS)构造的推挽输出电路的形式。如将在后面介绍的，为1.8V IOB的输出电路提供的P沟道MOSFET(输出PMOS)是用于补偿输出电平，并且低电流驱动能力可能就足够了，从而P沟道MOSFET的尺寸可以小于3.3V IOB的输出PMOS的尺寸。

在输出电路的MOSFET中，如图中所示，在水平方向上设置在垂直方向上延伸的多个栅电极。设置栅电极夹置的半导体区域，以便交替构造源极和漏极，并且各自对应于一个栅电极的多个单位MOSFET并联连接，由此形成一个输出MOSFET。栅电极夹置的半导体区域用作两个单位MOSFET共享的源极或漏极。尽管没有限制，但是在1.8V IOB中，与1.8V IOB的小信号幅度相一致，将输出NMOS中的单位MOSFET的栅极宽度设置为小于3.3V IOB的输出NMOS的单位MOSFET的栅极宽度，并且将电流驱动能力设置为低。电源电压侧的输出MOSFET也采用N沟道MOSFET的形式，并且与3.3VIOB中的输出PMOS和输出NMOS相比可以使其占用面积较小。除了上述之外，1.8V IOB的输出电路和3.3V IOB的输出电路的MOSFET是由相同制造工艺形成的MOSFET。

如上所述，除了输出电路部分是CMOS输出电路或者是由N沟道MOSFET形成的推挽输出电路之外，3.3V IOB和1.8V IOB的大多数电路元件是公共的，例如前侧电路和ESD保护元件。由于使用相同的器件制造工艺，因此便于设计和制造。

图4是示出3.3V输入/输出电路的例子的电路图。尽管没有限制，但是在该例中，内部电路工作在例如1.2V的低电压上，而另一方面，输入/输出电路执行输入/输出例如3.3V的高电压电平信号的操作。因此，电平偏移器L/S设置在该例的输入/输出电路的内部电路侧。输出电路包括电平偏移器L/S(UP)、三态输出控制电路3STC、预缓冲器PBA、输出N沟道MOSFET Q1以及输出P沟道MOSFET Q2。输出MOSFET Q1和Q2的公共连接的漏极经由包括电阻器R1和二极管D1及D2的ESD保护元件连接到外部端子Pi。

电平偏移器L/S(UP)工作在例如1.2V的内部电源电压VDD和例如3.3V的电源电压VCCP上，并且其余电路工作在例如3.3V的电源电压VCCP上。输出电路具有包括根据输出控制信号oe的输出高阻抗状态的三态输出功能。在执行信号输出操作和从公共外部端子Pi的信号输入操作的输入/输出电路中，输出电路必须被设置在输出高阻抗状态中以便执行信号输入操作。

当输出控制信号oe处于高电平(逻辑1)时，三态输出控制电路3STC通过电平偏移器L/S(UP)迫使NOR门电路G1和NAND门电路G2的输出信号设置为低电平和高电平。由于信号被倒相器电路IV2和IV3倒相，并且将被倒相的信号传输到构成预缓冲器PBA的CMOS倒相器电路IV4和IV5，因此N沟道输出MOSFET Q1和P沟道输出MOSFET Q2都被关闭。

当输出控制信号oe处于低电平(逻辑0)时，在三态输出控制电路3STC中，NOR门电路G1和NAND门电路G2通过电平偏移器L/S(UP)对应于输出信号dout的低电平和高电平产生高电平和低电平信号。门电路G1和G2的高电平/低电平信号被倒相器电路IV2和IV3倒相，并且将被倒相的信号传输到构成预缓冲器PBA的CMOS倒相器电路IV4和IV5。因此，当预缓冲器PBA的输出信号处于高电平时，N沟道输出MOSFET Q1导通，P沟道输出MOSFET Q2关闭，并且从外部端子Pi输出低电平信号。当预缓冲器PBA的输出信号处于低电平时，N沟道输出MOSFET Q1关闭，P沟道输出MOSFETQ2导通，并且外部端子Pi输出高电平信号。

输出MOSFET Q1和Q2的输出节点连接到输入缓冲器INB的输入端子。输入缓冲器INB由CMOS倒相器电路IV6构成，输入缓冲器INB的输出信号通过电平偏移器L/S(DOWN)被电平偏移到例如1.2V的低幅度信号，并且将该低幅度信号传输到内部电路。从电平偏移器L/S(DOWN)获得的信号din被传输到内部电路。

图5是示出1.8V输出电路的例子的电路图。在根据本发明的半导体集成电路的输入/输出电路中，如上所述，3.3V IOB的电平偏移器L/S(UP)、三态输出控制电路3STC以及ESD保护元件和1.8VIOB的那些彼此类似。因此，在图5中，未示出电平偏移器L/S(UP)、三态输出控制电路3STC以及ESD保护元件，但是示出了预缓冲器PBA和输出MOS。

输出MOSFET由N沟道MOSFET Q11和Q12构成。为了通过互补地开关MOSFET Q11和Q12来产生对应于例如1.8V的电源电压VCCQ的高电平信号和对应于电路的地电位的低电平信号，通过预缓冲器PBA产生驱动信号。由下面介绍的CMOS倒相器电路产生传输到电源电压VCCQ侧上的输出MOSFET Q12的栅极的驱动信号。由未示出的电平偏移器电路产生的输入信号D0经由N沟道MOSFETQ5和P沟道MOSFET Q6构成的CMOS倒相器电路以及N沟道MOSFET Q7和P沟道MOSFET Q8构成的CMOS倒相器电路被输送到输出MOSFET Q12的栅极。由接收未示出的电平偏移器电路产生的输入信号D1的由N沟道MOSFET Q3和P沟道MOSFET Q4构成的CMOS倒相器电路产生传输到电路的地电位侧上的输出MOSFETQ11的栅极的驱动信号。

为了设置输出高阻抗状态，将输入到预缓冲器PBA的信号D0设置到低电平，并且将输入信号D1设置到高电平。在预缓冲器PBA中，将MOSFET Q11和Q12的栅极电压设置到低电平，输出MOSFETQ11和Q12都被关闭，并且设置输出高阻抗状态。为了产生低电平输出信号，将输入到预缓冲器PBA的输入信号D0和D1设置到低电平。响应于输入信号D0和D1的低电平，预缓冲器PBA将MOSFET Q11设置为导通状态并且将MOSFET Q12设置为关闭状态，由此产生低电平输出信号。在产生高电平输出信号时，将输入到预缓冲器PBA的输入信号D0和D1设置到高电平。响应于输入信号D0和D1的高电平，预缓冲器PBA将MOSFET Q11设置为关闭状态并且将MOSFET Q12设置为导通状态，由此产生高电平输出信号。

如上所述，N沟道输出MOSFET Q11在电路的地电位侧产生输出信号，而N沟道输出MOSFET Q12在例如1.8V的电源电压VCCQ侧产生输出信号。即，电源电压VCCQ侧的MOSFET Q12执行源跟随器输出操作。在这种源跟随器输出MOSFET中，源输出信号的电平从栅电压只下降阈值电压的量。在实施例中，对应于高于电源电压VCCQ的例如3.3V的电源电压VCCP的驱动信号从作为预缓冲器PBA的部件的CMOS倒相器电路(Q7和Q8)输送到MOSFET Q12的栅极。因此，可以将源输出设置到如电源电压VCCQ的高电平。用于产生诸如电路的地电位的输出信号的N沟道输出MOSFET Q11也被作为预缓冲器PBA的部件的CMOS倒相器电路(Q3和Q4)驱动。因此，对应于高于电源电压VCCQ的例如3.3V的电源电压VCCP的高电平驱动信号被输送到MOSFET Q11的栅极。通过这种方式，可以由较小尺寸的MOSFET产生大驱动电流。

此外，在实施例中，向电源电压VCCQ侧上的输出MOSFET Q12的衬底栅极(沟道或阱)输送作为预缓冲器PBA的部件的由N沟道MOSFET Q9和P沟道MOSFET Q10构成的、并且具有接收前一级的CMOS倒相器电路(Q5和Q6)的输出信号的栅极的CMOS倒相器电路的输出信号。采用这种配置，在将输出MOSFET Q12设置为导通状态时，将正电压施加在衬底栅极和源极上，由此通过衬底效应减小了阈值电压的增加。

尽管没有限制，但是P沟道MOSFET Q13与输出MOSFET Q12并联连接。向MOSFET Q13的栅极输送作为预缓冲器PBA的部件的前一级上的CMOS倒相器电路(Q5和Q6)的输出信号。采用这种配置，当将MOSFET Q11设置为导通状态时，P沟道MOSFET Q13也导通，并且输出信号被上拉到电源电压VCCQ。

当电源电压VCCP是例如3.3V的电压时，P沟道MOSFET Q13的上拉操作毫无问题地执行。然而，当电源电压VCCP是波动可允许范围中的最低电压并且电源电压VCCP和电源电压VCCQ之间的电位差小于MOSFET Q12的阈值电压时，N沟道MOSFET Q12自身不能将输出信号上拉到电源电压VCCQ。考虑到电源波动可允许范围和MOSFET Q12的阈值电压的变化，为了更可靠地确保理想的输出信号电平而提供了MOSFET Q13。通过使P沟道MOSFET Q13导通，执行了补偿电平不足量的操作。由于P沟道MOSFET Q13只执行补偿电平不足量的补充操作，因此其可以形成为比3.3V IOB中的输出PMOS例如图3所示的输出PMOS更小的尺寸。

在实施例中，在预缓冲器PBA中，由幅度根据电源电压VCCP来设置的驱动信号来开关N沟道MOSFET Q11和Q12，由此产生对应于电源电压VCCQ的输出信号。可以由小尺寸的输出MOSFET产生具有高电流输送能力的输出信号。结果，通过高速信号可以访问例如DDR2 SDRAM的高速存储器。

图6是示出1.8V输出电路的另一个例子的电路图。该例是图5的例子的修改例。经由电阻器R向MOSFET Q12的衬底栅极传输预缓冲器PBA的CMOS倒相器电路(Q9和Q10)的输出信号。电阻器R工作，以便调节MOSFET Q12被设置为导通状态时从MOSFETQ12的衬底栅极(阱)流到源极的直流电流。在本发明中，在1.8V IOB中，输出电路由N沟道MOSFET形成。因此，即使当正向偏压施加在衬底栅极和源极上时，也不会发生在3.3V IOB的CMOS输出电路中发生的CMOS闩锁效应(latchup)。然而，电流稳定地流动，并且电流消耗增加。通过插入电阻器R，可以阻挡或者减小直流电流。

图7是示出1.8V输出电路的另一个例子的电路图。该例是图6的例子的修改例，并且进行电流调节操作的电阻器R由并联连接的MOSFET Q14和Q15构成。MOSFET Q14是N沟道MOSFET并且具有稳定地施加有电源电压VCCQ的栅极。MOSFET Q15是P沟道MOSFET并且具有稳定地施加有电路的地电位的栅极。如上所述，作为电阻器R，也可以使用MOSFET的导通状态电阻值，来代替例如扩散电阻器或多晶硅电阻器的电阻元件。

图8是示出1.8V输出电路的另一个例子的电路图。该例是图6的例子的修改例。作为用于控制MOSFET Q12的衬底栅极电压的预缓冲器PBA，提供了由N沟道MOSFET Q16和Q17以及P沟道MOSFET Q18和Q19构成的NOR门电路。即，图6中的倒相器电路(Q9和Q10)被2输入NOR门代替。在使用这种NOR门电路的情况下，另外使用输入信号D2。

图9是用于说明图8中的1.8V输出电路操作的例子的时序图。当输入信号D0从低电平变为高电平以导通输出MOSFET Q12时，输入信号D2被暂时地设置到低电平。仅仅是对于其中输入信号D2处于低电平的期间，输出NMOS的阱电位才变成高电平(VCCP)，在使输出从低电平增加到高电平时MOSFET Q12的阈值电压降低，并且通过大驱动电流增加了输出。当输出增加到高电平时，输入信号D2变成高，并且输出NMOS的阱电位被复位到低电平，由此减小了泄露电流(直流电流)。如上所述，其中输入信号D2设为低电平的期间“t”被设置成稍微长于输出从低电平到高电平的上升时间。

图10是示出1.8V输出电路的再一个例子的电路图。该例是图6的例子的修改例，并且如图5所示的用于上拉的P沟道MOSFET Q13被设置成与MOSFET Q12并联。用于上拉的这种P沟道MOSFET Q13也可以设置在图7和8的例子的电路中。特别是，在图8的例子中，MOSFET Q13工作来保持高电平，即使流到负载侧的泄露电流大时也是如此。

图11是示出为1.8V输出电路设置的三态输出控制电路的例子的方框图。在该例中，用于接收电平偏移器L/S的输出信号的三态输出控制电路3STC的门电路被设置在与图4中门电路的位置相对的位置。具体而言，NAND门电路G3用作用于产生到N沟道输出MOSFETQ11的驱动信号D1的门电路，NOR门电路G4用作用于产生到N沟道输出MOSFET Q12的驱动信号D0的门电路。相应地，在核心区域中产生的输出控制信号oen是图4中的输出控制信号oe的反相信号。倒相器电路被省掉，并且门电路G3和G4输出信号作为输入信号被传输到预缓冲器PBA。

图12是1.8V输出电路的例子的示意器件剖面。在该图中，示出了图6所示的电路元件的例子。将氧化硅膜SiO₂设置在硅等制成的支撑衬底的表面上，并且N型半导体区域N和P型半导体区域P形成在氧化硅膜SiO₂上。N型和P型半导体区域具有SOI结构，其中底部侧被氧化硅膜SiO₂隔离，并且外围被U槽和形成在U槽中的氧化膜制成的绝缘隔离装置所隔离。

P沟道MOSFET形成在N型半导体区域中。P沟道MOSFET由P层中的一对源极和漏极区、形成在源极和漏极区之间的N型半导体区域的表面上的栅极绝缘膜、以及由形成在栅极绝缘膜上的导电多晶硅制成的栅电极构成。N沟道MOSFET形成在P型半导体区域中。N沟道MOSFET由N层中的一对源极和漏极区、形成在源极和漏极区之间的P型半导体区域的表面上的栅极绝缘膜、以及由形成在栅极绝缘膜上的导电多晶硅制成的栅电极构成。

电源电压(1.8V)侧的输出MOS设置有用于将偏置电压提供到构成源极的N层的外侧上的P型半导体区域的电阻器的接触点。CMOS倒相器电路INV-D对应于图6中的CMOS倒相器电路(Q3和Q4)，INV-C对应于图6中的CMOS倒相器电路(Q9和Q10)，并且INV-A和INV-B对应于图6中的CMOS倒相器电路(Q5和Q6)以及(Q7和Q8)。从栅电极下的衬底栅极延伸的扩散层电连接到构成CMOS倒相器电路中的每一个的N沟道MOSFET和P沟道MOSFET的源极的接触部分，并且向其施加偏置电压。在这种SOI结构中，可以形成MOSFET，以便彼此隔离。因而，SOI结构是便利的器件结构以便象输出MOSFET Q12中那样通过根据栅极电压改变衬底栅极的电压来消除衬底效应的影响。

尽管根据实施例已经具体介绍了这里发明人所实现的本发明，但是很显然，本发明不限于前面的实施例，而是在不背离主旨的情况下可以对其做出各种改变。例如，根据需要可以为核心区域设置工作在1.8V或3.3V上的电路模块。可以通过由内部电源电路使1.8V或3.3V减小来产生核心区域的电源电压VDD(1.2V或更小)。本发明可以广泛地用于具有输入/输出电路的半导体集成电路，该输入/输出电路适合于两种电源电压，例如高电压和低电压。

Claims (14)

1、一种半导体集成电路，包括：

工作在第一电源电压上的第一输入/输出电路；

工作在低于该第一电源电压的第二电源电压上的内部电路；以及

工作在低于该第一电源电压的第三电源电压上的第二输入/输出电路，

其中该第一输入/输出电路包括用于将具有对应于该第二电源电压的信号幅度的信号转换成具有对应于该第一电源电压的信号幅度的第一信号的第一电平偏移器，以及由第一P沟道MOSFET和第一N沟道MOSFET构成的用于响应于该第一电平偏移器产生的该第一信号而产生具有对应于该第一电源电压的信号幅度的输出信号的第一输出电路，并且

其中该第二输入/输出电路包括用于将具有对应于该第二电源电压的信号幅度的信号转换成具有对应于该第一电源电压的信号幅度的第二信号的第二电平偏移器，以及由第二和第三N沟道MOSFET构成的用于响应于该第二电平偏移器产生的该第二信号来产生具有对应于该第三电源电压的信号幅度的输出信号的第二输出电路。

2、根据权利要求1所述的半导体集成电路，

其中该第一输入/输出电路还包括第一输出控制电路，用于接收该第一电平偏移器的输出信号并且产生三态输出控制信号，以及第一预缓冲器，用于接收该第一输出控制电路的输出信号并且产生驱动信号，该驱动信号被提供到该第一输出电路中的该第一P沟道MOSFET和该第一N沟道MOSFET的栅极，并且

其中该第一输出控制电路和该第一预缓冲器工作在该第一电源电压上。

3、根据权利要求2所述的半导体集成电路，

其中该第二输入/输出控制电路还包括第二输出控制电路，用于接收该第二电平偏移器的输出信号并且产生三态输出控制信号，以及第二预缓冲器，用于接收该第二输出控制电路的输出信号并且产生驱动信号，该驱动电压被提供到构成该第二输出电路的该第二和第三N沟道MOSFET的栅极，并且

其中该第二输出控制电路和该第二预缓冲器工作在该第一电源电压上。

4、根据权利要求3所述的半导体集成电路，

其中作为该第二输出电路部件的该第二N沟道MOSFET产生对应于该电路的地电位的输出信号，该第三N沟道MOSFET产生对应于该第三电源电压的输出信号，

其中小于该第一P沟道MOSFET的第二P沟道MOSFET与该第三N沟道MOSFET并联连接，并且

其中将具有与该第二预缓冲器提供给该第三N沟道MOSFET的栅极的驱动信号的相位相反的相位的驱动信号提供给该第二P沟道MOSFET的栅极。

5、根据权利要求4所述的半导体集成电路，其中将具有与该第二预缓冲器提供给该第三N沟道MOSFET的栅极的驱动信号的相位相同的相位的驱动信号提供给该第三N沟道MOSFET的衬底栅极。

6、根据权利要求4所述的半导体集成电路，其中经由电阻元件来传输提供给该第三N沟道MOSFET的衬底栅极的驱动信号。

7、根据权利要求5所述的半导体集成电路，其中当该第三N沟道MOSFET的输出信号从对应于该电路的地电位的低电平变为对应于该第三电源电压的高电平时，提供给该第三N沟道MOSFET的衬底栅极的该驱动信号被临时地设置为对应于该第一电源电压的电压电平。

8、根据权利要求3所述的半导体集成电路，

其中第三电源电压高于该第二电源电压，

其中该第一输入/输出电路包括工作在该第一电源电压上的输入电路，并且

其中该第二输入/输出电路包括工作在该第三电源电压上的输入电路。

9、根据权利要求8所述的半导体集成电路，其中该第一和第二输入/输出电路由具有相同耐压结构的MOSFET构成。

10、一种工作在第一电源电压和第二及第三电源电压上的半导体集成电路，第二和第三电源电压中的每一个都比该第一电源电压小MOSFET的阈值电压或者小得更多，

其中该半导体集成电路包括工作在该第三电源电压上的输入/输出电路，并且

其中该输入/输出电路包括用于将具有对应于该第二电源电压的信号幅度的信号转换成具有对应于该第一电源电压的信号幅度的信号的电平偏移器，以及由N沟道MOSFET构成的用于响应于该电平偏移器产生的信号来产生具有对应于该第三电源电压的信号幅度的输出信号的推挽输出电路。

11、根据权利要求10所述的半导体集成电路，

其中，P沟道MOSFET与作为该推挽输出电路的部件的电源电压侧上的输出MOSFET并联连接，并且

其中将具有与提供给该电源电压侧上的该输出MOSFET的栅极的驱动信号的相位相反的相位的驱动信号提供给该P沟道MOSFET的栅极。

12、根据权利要求11所述的半导体集成电路，其中将具有与提供给该电源电压侧上的该输出MOSFET的栅极的驱动信号的相位相同的相位的驱动信号提供给该电源电压侧上的该输出MOSFET的衬底栅极。

13、根据权利要求12所述的半导体集成电路，其中经由电阻元件来传输提供给该电源电压侧上的该输出MOSFET的衬底栅极的驱动信号。

14、根据权利要求13所述的半导体集成电路，其中当该电源电压侧上的该输出MOSFET的输出信号从对应于该电路的地电位的低电平变为对应于该第三电源电压的高电平时，提供给该电源电压侧上的该输出MOSFET的衬底栅极的驱动信号被临时地设置为对应于该第一电源电压的电压电平。

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