CN103328989A - 检测集成电路中的结构缺陷的电路、使用和制造方法以及设计结构 - Google Patents
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- 238000013461 design Methods 0.000 title claims abstract description 42
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 230000007847 structural defect Effects 0.000 title abstract 2
- 229910052751 metal Inorganic materials 0.000 claims abstract description 52
- 239000002184 metal Substances 0.000 claims abstract description 52
- 238000001514 detection method Methods 0.000 claims abstract description 3
- 238000012360 testing method Methods 0.000 claims description 72
- 238000010276 construction Methods 0.000 claims description 55
- 230000008520 organization Effects 0.000 claims description 31
- 230000008878 coupling Effects 0.000 claims description 18
- 238000010168 coupling process Methods 0.000 claims description 18
- 238000005859 coupling reaction Methods 0.000 claims description 18
- 230000032798 delamination Effects 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims 4
- 230000011664 signaling Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 59
- 238000012938 design process Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 12
- 230000006870 function Effects 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- 239000003989 dielectric material Substances 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 7
- 239000004020 conductor Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 238000005336 cracking Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 3
- 238000011960 computer-aided design Methods 0.000 description 3
- 238000001816 cooling Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005272 metallurgy Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229920000592 inorganic polymer Polymers 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000012432 intermediate storage Methods 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2896—Testing of IC packages; Test features related to IC packages
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本发明公开了检测电路、使用和制造方法以及设计结构。所述结构（25）包括穿过集成电路的一个或多个金属层（20）的至少一个信号线（30）。电路（35）与所述至少一个信号线耦合，该电路被构造为接收来自所述至少一个信号线的具有已知信号值（VDD）的信号或来自不同电势（GDN）的信号，基于所接收的信号，确定所述集成电路中是否存在结构缺陷。
Description
技术领域
本发明涉及半导体结构及其制造方法。更具体地说，本发明涉及检测电路、使用和制造方法以及设计结构。
背景技术
半导体器件制造方法通常采用后道工序（BEOL）工艺在集成电路（IC）中添加互连布线。例如，在众多应用中，芯片上形成多层介电材料（经常称为层间电介质或ILD）。这些介电材料层经过图案化和蚀刻形成沟槽，随后用导电材料（例如，铜）填充这些沟槽以形成连接芯片中的器件（例如，RAM）与其它组件（例如，母板）的过孔和布线。传统高速芯片可具有五到十个布线层。
在历史上，已使用诸如二氧化硅（SiO2）之类的致密金属氧化物作为互连结构中的介电材料。尽管SiO2是具有高模量和硬度的出色绝缘体，并且热膨胀系数（CTE）接近硅，但是介电常数（K）接近4.0，该值对于超世代互连而言太高。因此，设备制造商转向使用低k（例如，k<3.0）介电材料（例如，无机聚合物、诸如聚酰胺之类的有机聚合物、旋涂玻璃、基于倍半硅氧烷的材料等）。一般而言，低k介电材料用于增加导线的速度，从而增加半导体器件的速度。
但是，将低k介电材料集成到晶片BEOL中将导致在封装芯片时出现脱层应力，由于低k介电材料层较弱的机械特性（例如模量和粘合度）造成的低k介电材料层中的芯片脱层可导致半导体器件失效。
例如，由于芯片与半导体封装中使用的不同材料之间存在CTE差异，因此应力被施加给芯片。说明性地，硅芯片具有相对较低的CTE，而放置低k芯片的有机载体可能具有相对较高的CTE。另外，每个布线层可能由不同的低k介电材料构成，每种材料具有不同的热膨胀系数。当芯片在高温下装入有机载体，然后进行冷却时，并且当芯片在可靠性测试期间接受热循环时，相邻层之间的CTE差异导致在层间的界面处产生应力。这些应力可导致芯片结构损坏，其中包括个别层出现开裂以及邻近的层之间出现脱层（也称为“白色凸起”）。结构损坏反过来使芯片变得不稳定，从而减少产量并导致稳定性风险。
因此，本领域需要克服上述的缺陷和限制。
发明内容
在本发明的第一方面，一种结构包括穿过集成电路的一个或多个金属层的至少一个信号线。所述结构进一步包括耦合到所述至少一个信号线的电路，所述电路被构造为接收具有已知电压电势的信号，基于所述接收的信号，确定所述集成电路中是否存在结构缺陷。
在本发明的另一方面，一种结构包括输入级，其包括穿过集成电路的金属层的至少一个信号线并接收信号。所述结构进一步包括检测电路，其耦合到所述信号线的输出和接地。所述检测电路被构造为：当所述至少一个信号线保持其连续性时，从所述至少一个信号线接收已知信号；以及当所述至少一个信号线部分地或完全地断开时，接收与预期相反或不同的信号。所述信号是预期的，则指示所述检测电路未检测到结构缺陷。所述信号与预期不同，则指示所述检测电路检测到结构缺陷。
在本发明的又一方面，一种检测集成电路中的结构缺陷的方法包括当至少一个信号线保持其连续性时，接收来自所述至少一个信号线的已知信号；以及当所述至少一个信号线部分地或完全地断开时，接收与预期相反或不同的信号。所述信号是预期的，则指示所述检测电路未检测到结构缺陷。所述信号与预期不同，则指示所述检测电路检测到结构缺陷。
在本发明的又一方面，一种形成检测电路的方法包括在集成电路的金属层与介电层之间延伸的一个或多个过孔中形成连续的信号线。所述方法进一步包括形成连接到所述连续的信号线和接地的检测电路，并且所述检测电路接收来自所述连续的信号线和接地的信号以确定所述连续的信号线所跨越的任何所述介电层是否发生脱层。在本发明的另一方面，一种结构包括穿过集成电路的凸起的遮蔽的至少一个信号线。所述电路与所述至少一个信号线耦合。所述电路被构造为接收来自所述至少一个信号线的具有已知电压的信号，并且如果未检测到所述电压，则确定所述集成电路中存在结构缺陷。
在本发明的另一方面，提供一种有形地包含在机器可读介质中的用于设计、制造或测试集成电路的设计结构。所述设计结构包括本发明的结构。在进一步的实施例中，在机器可读数据存储介质上编码的硬件描述语言（HDL）设计结构包括当在计算机辅助设计系统中处理时，产生所述检测电路的机器可执行表示的元件。在更进一步的实施例中，提供一种计算机辅助设计系统中的方法，用于产生所述检测电路的功能设计模型。所述方法包括产生所述检测电路的所述结构元件的功能表示。
附图说明
将借助本发明的示例性实施例的非限制性实例，在下面的具体实施方式中参考所提出的多个附图描述本发明。
图1示出根据本发明的方面的实现电测试电路的集成电路芯片；
图2示出根据本发明的方面的电测试电路；
图3示出根据本发明的附加方面的电测试电路；
图4示出根据本发明的附加方面的电测试电路；
图5示出根据本发明的附加方面的电测试电路；以及
图6是在半导体设计、制造和/或测试中使用的设计过程的流程图。
具体实施方式
本发明涉及半导体结构和制造方法，更具体地说，本发明涉及检测（例如，测试）电路、使用和制造方法以及设计结构。更具体地说，本发明涉及在集成电路芯片中提供的电测试电路，该测试电路旨在检测由一个或多个介电层的脱层或其它“白色凸起”问题导致的集成电路的结构缺陷。例如，电测试电路被设计为在检测到集成电路芯片中的结构缺陷（例如，白色凸起）时提供信号。有利地，本发明的电测试电路可以直接集成到集成电路芯片中，仅需最少的附加处理步骤或无需任何附加处理步骤。
根据本发明的实施例，电测试电路包括在集成电路的任何给定层中，处于凸起的遮蔽（shadow）下的跨金属层和与介电层或在金属层与介电层之间延伸的信号线；但是本发明还构想其它位置。例如，本发明的电测试电路可以放在（形成于）介电层（例如，超低k（ULK）介电层）中的过孔中，其处于凸起的遮蔽下。信号线跨越一个或多个金属布线层（例如，介电层），并且例如连接到包括PFET（与GND相连）的感测放大器和反相器或NAND门（连接到数字扫描链）。
图1示出根据本发明的方面的实现电路的集成电路芯片。更具体地说，集成电路芯片例如包括在本领域的技术人员公知的凸起下冶金（UBM）和衬垫结构10上形成的焊料凸起5。凸起下冶金和衬垫结构10可以是沉积在集成电路的上介电层15上和位于在上介电层15中形成的过孔内的一个或多个金属层。例如，在实施例中，凸起下冶金一般包括连续的金属层，其中包括粘附在接合衬垫金属和周围钝化（例如，介电层）上的粘附层（例如，钛钨（TiW））。凸起下冶金和衬垫结构10还可以包括扩散阻挡层，该层限制焊料扩散到下伏的材料内。凸起下冶金和衬垫结构10还可以包括可润湿层，例如铜润湿层，该层用于将焊料焊接到下伏材料上。还可以使用诸如金层之类的保护层防止下伏层的氧化。
可以通过任何公知的传统方式在凸起下冶金和衬垫结构10上形成（例如，沉积）焊料凸起5（例如，电镀凸起）。焊料凸起5包括特定宽度“W”。在焊料凸起5的宽度“W”之下提供的诸如金属线、无源和有源器件等的电路被称为在焊料凸起5的遮蔽内。
图1所示的集成电路还包括多个介电层（例如，超低k（ULK）介电层）和金属层，一般使用参考标号20表示。介电层和金属层20使用传统的CMOS技术制造。例如，介电层可以使用传统的化学气相沉积（CVD）工艺进行沉积，然后通过蚀刻形成过孔，接着用金属填充该过孔以形成金属层。
仍参考图1，焊料凸起5之下的电路还包括本发明的电测试电路25。在实施例中，电测试电路25可以检测例如由白色凸起导致的介电层和/或金属层20中的结构缺陷或导致一个或多个层脱层的其它结构缺陷。也就是说，在实施例中，本发明的电测试电路25可以检测由上积层与芯片和/或焊料连接内的材料的热膨胀系数（CTE）失配导致的介电层脱层。有利地，电测试电路25可以容易地集成到集成电路的处理方案中。
图2示出根据本发明的某些方面的电测试电路。在实施例中，电测试电路25包括在一个或多个金属层和在实施例中一个或多个介电层20之间延伸（穿过）的在凸起的遮蔽下的单个连续的信号线30。在实施例中，连续的信号线30沿垂直方向穿过三个金属层，并且可以是在过孔中沉积的任何导电材料，该信号线与金属层20接触和/或在金属层20之间穿过。就像在任一实施例中那样，连续的信号线30可以具有其它形状，例如采取台阶的方式。也就是说，连续的信号线30可以在穿过一个或多个金属和/或介电层之后横向行进。
在实施例中，连续的信号线30在诸如VDD（例如，具有电压源的顶部金属层）之类的已知信号值与感测放大器35（包括FET 40，例如PFET，和反相器45）（或者例如逻辑门或缓冲器）之间进行电耦合。FET 40与GND（或其它电势）进行电耦合；但是，反相器45（或者逻辑门或缓冲器）可以与扫描链或点进行电耦合，以便可以观察是否合格。
本领域的普通技术人员应该理解，本发明构想了使用反相器、逻辑门和缓冲器。在下文中，尽管下面的许多方面使用反相器描述了本发明，但是应该理解，在不偏离本发明的范围的情况下，可以使用逻辑门或缓冲器替换反相器。另外，本发明的技术人员应该理解，所述已知信号值例如可以是VDD，但是，本发明可构想任何已知电压或信号。因此，尽管下面的许多方面在VDD的上下文中描述了本发明，但是应该理解，在不偏离本发明的范围的情况下，可以用任何已知电压或信号进行替换。同样，本发明的技术人员应该理解，可针对本发明使用任何电势，例如但不限于GND。
连续的信号线30可以使用传统的光刻、蚀刻和沉积方法制造。例如，可以在介电材料层上形成抗蚀剂，然后进行曝光以形成与一个或多个金属层对准的开口。然后对介电层执行蚀刻工艺，例如反应离子蚀刻（RIE）以形成到下伏金属层的过孔。然后可以在该过孔中沉积金属信号线以形成连续的信号线30。在实施例中，该过程可以针对每个层重复，或者可以执行组合蚀刻，以便单个过孔可以穿过多个金属层延伸。这个相同的工艺可用于本发明的任何方面，从而在此处不需要做出进一步的介绍。
FET 40和反相器45可以使用任何传统的CMOS制造工艺进行制造。例如，可通过在硅层上沉积栅极介电材料（例如，氧化物）和栅极体材料（例如，金属、多晶硅或它们的组合）来制造FET 40。栅极介电材料和栅极体材料可以使用任何传统的蚀刻工艺（例如反应离子蚀刻（RIE））进行构图。可以在构图结构的侧壁上沉积诸如氮化物或氧化物之类的侧壁间隔层。然后可以使用传统的掺杂和/或注入工艺形成源极和漏极。
在操作中，连续的信号线30检测例如来自VDD的信号并将该信号提供给感测放大器35。在存在结构缺陷的情况下，信号线30将部分地或完全地断开。这是因为任一结构层的脱层或开裂或其它结构缺陷使得信号线断开。在没有结构缺陷的情况下，例如，集成电路在冷却期间保持其完整性，信号线30将保持其连续性（例如，信号线30不断开），并且诸如VDD之类的已知信号将流过信号线30到达反相器的输入，然后输出进入（例如，被反相）另一状态，例如在VDD的情况下，输出变为低。不同的状态信号（例如，低信号）将指示集成电路中没有结构缺陷，例如，信号线30没有断开。
但是，在存在结构缺陷的情况下，例如由于一个或多个层20的脱层、开裂等情况而导致信号线30部分地或完全地断开，FET 40将获得不同于已知信号的信号，例如来自GND的低电流信号，例如，FET将更接近信号GND。该不同的电流信号通过反相器45，该反相器45将进入另一状态，例如在来自GND的低电流信号的情况下，信号变为高。高信号指示集成电路中存在结构缺陷。通过这种方式，电测试电路25检测来自网络的特定值并且可以将预期电压与实际电压进行比较，从而确定集成电路的结构完整性。
因此，对于此处描述的所有实施例，检测电路被构造为：当至少一个信号线保持其连续性时，从所述至少一个信号线接收已知信号；当至少一个信号线部分地或完全地断开时，接收与预期相反或不同的信号。信号是预期的，则指示检测电路未检测到结构缺陷。信号与预期不同，则指示检测电路检测到结构缺陷。
图3示出根据本发明的附加方面的电测试电路。在实施例中，电测试电路25′包括在不同的物理位置上两次或多次穿过（例如，弯曲或蜿蜒）层20的连续的信号线30′。在图3的配置中，信号线30′为蛇形形状的连续金属线（例如，水平和垂直路径的组合），该金属线在位置A、B、C处穿过或延伸通过层20，并处于凸起的遮蔽下；但是本发明可构想连续的信号线30′可以在沿着其宽度（长度）的其它位置穿过层20。在进一步的实施例中，尽管图3示出信号线30′两次或更多次上下穿过金属/介电层，但是本发明还可构想信号线30′可以在两次或更多次穿过层时，在金属层和/或介电层中穿过不同数量的层。
与图1中的电测试电路25比较，图2中的电测试电路25′提供在更大范围上对结构缺陷的敏感性。
连续的信号线30′可以是在过孔中沉积的任何导电材料，其与金属层20接触和/或穿过金属层20。另外，在实施例中，连续的信号线30′在已知信号值VDD（例如，具有电压源的顶部金属层）与感测放大器35（包括FET 40，例如，PFET和反相器45）之间进行电耦合。FET 40与GND进行电耦合；但是，反相器45与扫描链进行电耦合。如上述实施例那样，FET 40和反相器45可以使用任何传统的CMOS制造工艺进行制造。
在操作中，连续的信号线30′检测例如来自VDD的已知信号并将该信号提供给感测放大器35。在存在结构缺陷的情况下，信号线30′将部分地或完全地断开。这是因为任一结构层的脱层、开裂或其它结构缺陷使得信号线断开。在没有结构缺陷的情况下，例如，集成电路在冷却期间保持其连续性，信号线30′将保持其连续性（例如，信号线30不断开），并且诸如VDD之类的已知信号将流过信号线30′到达反相器的输入，然后输出进入（例如，反相到）另一状态，例如在VDD的情况下，输出将变为低。诸如低信号之类的信号将指示集成电路中没有结构缺陷，例如，信号线30′没有断开。
但是，在信号线30′的任一位置上或该位置附近存在结构缺陷的情况下，例如由于位置A、B、C上或其附近的一个或多个层20出现脱层或其它结构缺陷而导致信号线30′部分地或完全地断开，FET 40将获得不同电势，例如来自GND的低电流信号，例如，FET将更接近信号GND。该不同电流信号（例如，低电流信号）通过反相器45，输出将进入不同的状态，在这种情况下，将变为高。高信号指示集成电路中存在结构缺陷。通过这种方式，电测试电路25′检测来自网络的特定值并且可以将预期电压与实际电压进行比较，从而确定集成电路的结构完整性。
图4示出根据本发明的方面的电测试电路。在实施例中，电测试电路25′′包括处在凸起遮蔽下的在两个或更多个金属层20之间延伸的两个或更多个连续的信号线30′和30′′。在实施例中，两个或更多个连续的信号线30′和30′′在垂直方向上提供；但是在一些实施例中，信号线30′和30′′中的任一者还可以为蛇形形状。电测试电路25′′可以在凸起之下提供。如在图3的实施例中描述的那样，本发明还可构想信号线30′和30′′可以在两次或多次穿过层时，在金属层和/或介电层中穿过不同数量的层。
在实施例中，信号线30′和30′′可以为在沿着层20内的相同或不同金属层的不同位置处的过孔中沉积的任何导电材料。信号线30′和30′′分别与已知信号值，例如VDD，（例如具有电压源的顶部金属层）和各自的FET40′和40′′（例如，PFET）进行电耦合。FET 40′和40′′与GND以及NAND门50的各个输入50′和50′′进行电耦合，该NAND门与能够观察是否合格的扫描链或引脚进行电耦合。NAND门50可以使用上述任何传统的CMOS制造工艺进行制造。在实施例中，VDD信号可以来自同一源或不同的源。尽管使用NAND门，但是可以使用多种不同的电路设计实现该电路设计的意图（例如，AND、OR、NOR、比较器等）。
在操作中，连续的信号线30′和30′′检测来自VDD的信号并将该信号提供给各个FET 40′和40′′。在集成电路中没有结构缺陷的情况下，连续的信号线30′和30′′将保持其连续性，并且诸如VDD之类的已知信号将流过连续的信号线30′和30′′到达NAND门50的输入，然后输出进入（例如，反相到）不同状态，例如在VDD的情况下，输出变为低。低信号将指示集成电路中没有结构缺陷，例如，信号线30′和30′′没有断开。
但是，在存在结构缺陷的情况下，例如由于一个或多个层20的脱层而导致一个或多个信号线30′和30′′部分地或完全地断开，各个FET 40′或40′′将获得不同的电势，例如来自GND的低电流信号，例如，FET将更接近GND。低电流信号将通过NAND门50，该门然后变为高。在这种情况下，即使其中一个金属线为VDD，由于从与断开的线关联的另一FET获得来自GND的低电流，因此NAND门仍将为高。高信号指示集成电路中存在结构缺陷。通过这种方式，电测试电路25′′检测来自网络的特定值并且可以将预期电压与实际电压进行比较，从而确定集成电路的结构完整性。
图5示出本发明的附加方面。在图5的配置中，电测试电路25′′包括处于焊料凸起的遮蔽之下的在两个或更多个介电层和金属层20之间延伸的两个或更多个连续的信号线30′和30′′。在实施例中，两个或更多个连续的信号线30′和30′′可以为在沿着两个或更多个金属层20内的相同或不同的金属层的不同位置处的过孔中沉积的任何导电材料。在实施例中，信号线30′和30′′中的任一者还可以为蛇形形状。
信号线30′和30′′通过信号线32彼此进行电耦合。信号线30′′还与反相器45进行电耦合。尽管并非要求，但是观察是否存在结构缺陷的电路选项使用与反相器45进行电耦合的逻辑55。另一备选方法是将反相器45的输出附接到引脚/电路，这些引脚/电路可用于观察是否合格，另外还将输出附接回30′以完成环路。逻辑55和反相器45可以使用上述任何传统的CMOS制造工艺进行制造。
在操作中，电压被扫描到逻辑55内，该值将在信号线30′上存在。如果30′、32或30′′中没有结构缺陷，则该信号将传播到可以将值扫描出的锁存器的输入。接下来，将相反的极性扫描入，该值将通过信号线30′、32、30′′和反相器进行传播，然后到达可以将值扫描出的锁存器。如果扫描出的数据是所扫描入的反相图形（例如，如果使用缓冲器替换反相器，则输入和输出数据将具有相同的极性），则没有结构缺陷，否则存在结构缺陷。
图6是在半导体设计、制造和/或测试中使用的设计过程的流程图。图6示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图1-5中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程（例如设计、制造或仿真电路、组件、器件或系统）的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备（例如电子束直写仪）、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器（例如，用于对可编程门阵列进行编程的机器）。
设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列（例如，由Altera
Inc.或XilinxInc.提供的可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程900。
图6示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图1-5中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容低级HDL设计语言（例如Verilog和VHDL）和/或高级设计语言（例如C或C++）的其他数据结构。
设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图1-5中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构920）的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、验证、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程910采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。
设计结构990以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图1-5中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真图1-5中示出的器件的编译后的可执行HDL仿真模型。
设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图1-5中示出的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990：继续到流片（tape-out），被发布到制造公司、被发布到掩模室（mask house）、被发送到其他设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原料晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸管芯或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，所述芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。
在此使用的术语只是为了描述特定的实施例并且并非旨在作为本发明的限制。如在此所使用的，单数形式“一”、“一个”和“所述”旨在同样包括复数形式，除非上下文明确地另有所指。还将理解，当在此说明书中使用时，术语“包括”和/或“包含”指定了声明的特性、整体、步骤、操作、元素和/或组件的存在，但是并不排除一个或多个其它特性、整体、步骤、操作、元素、组件和/或其组的存在或增加。
权利要求中的对应结构、材料、动作以及所有装置或步骤加功能元件的等价物（如果适用），旨在包括任何用于与在权利要求中具体指出的其它元件相组合地执行该功能的结构、材料或动作。出于示例和说明目的给出了对本发明的描述，但所述描述并非旨在是穷举的或是将本发明限于所公开的形式。在不偏离本发明的范围和精神的情况下，对于所属技术领域的普通技术人员来说许多修改和变化都将是显而易见的。实施例的选择和描述是为了最佳地解释本发明的原理和实际应用，并且当适合于所构想的特定使用时，使得所属技术领域的其它普通技术人员能够理解本发明的具有各种修改的各种实施例。因此，虽然根据实施例描述了本发明，但所属技术领域的技术人员将意识到，可以通过修改以及在所附权利要求的精神和范围内实现本发明。
Claims (21)
1.一种结构，包括：
穿过集成电路的一个或多个金属层的至少一个信号线；以及
耦合到所述至少一个信号线的电路，所述电路被构造为接收来自所述至少一个信号线的具有已知信号的信号或来自不同的电势的信号，并基于所接收的信号，确定所述集成电路中是否存在结构缺陷。
2.根据权利要求1的结构，其中所述电路包括在已知电势与反相器的输入之间耦合的场效应晶体管（FET）。
3.根据权利要求2的结构，其中：
所述至少一个信号线保持其连续性；以及
所述FET接收来自不同于所述已知电势的不同的电势的信号并将所述信号传递到观察点，从而指示在所述集成电路中没有检测的结构缺陷。
4.根据权利要求2的结构，其中：
所述至少一个信号线部分地或完全地断开；以及
所述FET获取来自所述不同的电势的电流并将所述电流传递到所述反相器，使所述反相器进入不同的状态，从而指示所述电路中存在结构缺陷。
5.根据权利要求1的结构，其中所述至少一个信号线为蛇形形状，在多个不同的位置处穿过所述一个或多个金属层中的每个金属层。
6.根据权利要求1的结构，其中所述至少一个信号线为两个或更多个信号线并且所述电路包括：
在所述已知电势的所述信号与所述两个或更多个信号线中的各个信号线的输出之间耦合的至少两个或更多个场效应晶体管（FET）；以及
与所述两个或更多个FET中的每一者的输出耦合的逻辑电路。
7.根据权利要求1的结构，其中所述至少一个信号线为相互连接的两个信号线，并且所述电路包括与所述两个信号线中的第一信号线相连的反相器和逻辑，其中所述逻辑将输入信号提供给所述两个信号线中的第二信号线。
8.根据权利要求1的结构，其中所述电路被构造为对所述集成电路中白色凸起的出现敏感。
9.根据权利要求1的结构，其中所述至少一个信号线为所述两个或更多个金属层之间的单个垂直路径。
10.根据权利要求1的结构，其中所述至少一个信号线包括垂直和水平路径的组合。
11.一种结构，包括：
在集成电路的凸起的遮蔽之下穿过的至少一个信号线；以及
耦合到所述至少一个信号线的电路，所述电路被构造为接收来自所述至少一个信号线的具有已知电压的信号，并且如果未检测到所述已知电压，则确定在所述集成电路中存在结构缺陷。
12.一种结构，包括：
输入级，其包括穿过集成电路的一个或多个金属层的至少一个信号线并接收信号；
检测电路，其耦合到所述信号线的输出并且所述检测电路被构造为：
当所述至少一个信号线保持其连续性时，接收来自所述至少一个信号线的已知信号；以及
当所述至少一个信号线部分地或完全地断开时，接收与预期相反或不同的信号，其中：
所述信号是预期的，则指示所述检测电路未检测到结构缺陷；以及
所述信号与预期不同，则指示所述检测电路检测到结构缺陷。
13.根据权利要求12的结构，其中所述至少一个信号线为在不同位置处穿过所述一个或多个金属层的两个信号线，并且所述检测电路包括NAND门和两个FET。
14.根据权利要求12的结构，其中所述至少一个信号线为穿过所述一个或多个金属层的具有水平路径和垂直路径的蛇形形状。
15.根据权利要求12的结构，其中：
所述检测电路包括在接地与反相器的输入之间耦合的场效应晶体管（FET）；
当所述至少一个信号线保持其连续性时，所述FET接收来自所述至少一个信号线的信号，并将所述信号传递到所述反相器，所述反相器将所述信号变为低，从而指示所述集成电路中没有检测到的结构缺陷；以及
当所述至少一个信号线部分地或完全地中断时，所述FET获得来自所述接地的电流，并将所述电流传递到所述反相器，使所述反相器变为高，从而指示所述集成电路中存在结构缺陷。
16.根据权利要求12的结构，其中所述至少一个信号线为两个或更多个信号线，并且所述检测电路包括：
在接地与所述两个或更多个信号线中的各个信号线的输出之间耦合的至少两个或更多个场效应晶体管（FET）；以及
耦合到所述两个或更多个FET中的每一者的输出的NAND门。
17.根据权利要求12的结构，其中所述至少一个信号线为相互连接的两个信号线，并且所述电路包括与所述两个信号线中的第一信号线相连的反相器和逻辑，其中所述逻辑将输入信号提供给所述两个信号线中的第二信号线。
18.一种检测集成电路中的结构缺陷的方法，包括：
当至少一个信号线保持其连续性时，接收来自所述至少一个信号线的已知信号；以及
当所述至少一个信号线部分地或完全地断开时，接收与预期相反或不同的信号，其中：
所述信号是预期的，则指示所述检测电路未检测到结构缺陷；以及
所述信号与预期不同，则指示所述检测电路检测到结构缺陷。
19.一种形成检测电路的方法，包括：
在集成电路的金属层与介电层之间延伸的一个或多个过孔中形成连续的信号线；以及
形成连接到所述连续的信号线和已知电势的所述检测电路，并且所述检测电路接收来自所述连续的信号线的信号和所述已知电势以确定所述连续的信号线所跨越的任何所述介电层是否发生脱层。
20.根据权利要求19的方法，其中所述检测电路包括栅极结构和反相器或NAND门，所述反相器或NAND门与所述栅极结构相连。
21.一种有形地包含在机器可读介质中的用于设计、制造或测试集成电路的设计结构，所述设计结构包括：
穿过集成电路的两个或更多个金属层的至少一个信号线；以及
耦合到所述至少一个信号线的电路，所述电路被构造为接收来自所述至少一个信号线的预定电压信号或接地（GND），以及
基于接收所述预定电压信号，确定所述集成电路中没有结构缺陷；以及
基于接收所述接地信号，确定所述集成电路中存在结构缺陷。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/010,057 | 2011-01-20 | ||
| US13/010,057 US9057760B2 (en) | 2011-01-20 | 2011-01-20 | Circuit for detecting structural defects in an integrated circuit chip, methods of use and manufacture and design structures |
| PCT/US2012/021411 WO2012099810A1 (en) | 2011-01-20 | 2012-01-16 | Circuit for detecting structural defects in an integrated circuit chip, methods of use and manufacture and design structures |
Publications (2)
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|---|---|
| CN103328989A true CN103328989A (zh) | 2013-09-25 |
| CN103328989B CN103328989B (zh) | 2016-04-13 |
Family
ID=46516028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201280006000.1A Expired - Fee Related CN103328989B (zh) | 2011-01-20 | 2012-01-16 | 检测集成电路中的结构缺陷的电路、使用和制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US9057760B2 (zh) |
| CN (1) | CN103328989B (zh) |
| DE (1) | DE112012000256B4 (zh) |
| GB (1) | GB2501853B (zh) |
| WO (1) | WO2012099810A1 (zh) |
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- 2011-01-20 US US13/010,057 patent/US9057760B2/en not_active Expired - Fee Related
-
2012
- 2012-01-16 WO PCT/US2012/021411 patent/WO2012099810A1/en active Application Filing
- 2012-01-16 DE DE112012000256.3T patent/DE112012000256B4/de not_active Expired - Fee Related
- 2012-01-16 CN CN201280006000.1A patent/CN103328989B/zh not_active Expired - Fee Related
- 2012-01-16 GB GB1314831.7A patent/GB2501853B/en not_active Expired - Fee Related
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|---|---|
| WO2012099810A1 (en) | 2012-07-26 |
| GB201314831D0 (en) | 2013-10-02 |
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| GB2501853B (en) | 2017-02-08 |
| US9057760B2 (en) | 2015-06-16 |
| DE112012000256B4 (de) | 2020-01-16 |
| US20150247896A1 (en) | 2015-09-03 |
| US20120187953A1 (en) | 2012-07-26 |
| DE112012000256T5 (de) | 2013-08-29 |
| US9599664B2 (en) | 2017-03-21 |
| CN103328989B (zh) | 2016-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
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|
| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |