KR20100042932A - 패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법 - Google Patents

패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법 Download PDF

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Abstract

패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법에 관해 개시되어 있다. 개시된 패널 구조체의 구성요소간 연결을 위한 비아홀(via hole)들은 한 번의 공정으로 형성될 수 있다. 예컨대, 개시된 패널 구조체에서 바텀-게이트 구조를 갖는 제1박막트랜지스터와 그와 이격된 제1도전층의 연결을 위한 비아홀들은 한 번의 공정으로 형성될 수 있다.

Description

패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법{Panel structure, display device comprising the panel structure and manufacturing methods thereof}
본 개시는 패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법에 관한 것이다.
박막트랜지스터는 광범위한 전자 소자 분야에 다양한 목적으로 사용된다. 특히, 박막트랜지스터는 실리콘 기판 뿐 아니라 유리 기판이나 플라스틱 기판 상에도 용이하게 제조될 수 있기 때문에, 다양한 평판표시장치에 적용되고 있다.
이러한 박막트랜지스터의 구조는 게이트가 채널층 위에 구비되는 탑-게이트(top-gate) 구조와 게이트가 채널층 아래에 구비되는 바텀-게이트(bottom-gate) 구조로 구분될 수 있다.
바텀-게이트 박막트랜지스터는 제조공정의 용이성 측면에서 탑-게이트 박막트랜지스터보다 우위에 있다. 이는 바텀-게이트 박막트랜지스터를 제조할 때 사용하는 마스크의 수가 탑-게이트 구조의 박막트랜지스터를 제조할 때 사용하는 마스크의 수보다 적기 때문이다. 적은 수의 마스크를 사용한다는 것은 공정이 단순하 고, 제조 비용이 상대적으로 저렴하다는 것을 의미한다.
그러나 기존의 바텀-게이트 박막트랜지스터를 제조하는데도 6개 이상의 많은 마스크가 사용되고 있다. 특히, 수직연결(vertical interconnection)을 위한 비아홀(via hole)들은 적어도 두 번의 마스크 공정을 통해 형성된다.
본 발명의 일 측면(aspect)은 바텀-게이트 구조의 박막트랜지스터를 포함하는 패널 구조체를 제공한다.
본 발명의 다른 측면은 상기 패널 구조체를 포함하는 표시장치를 제공한다.
본 발명의 또 다른 측면은 상기 패널 구조체 및 상기 표시장치의 제조방법을 제공한다.
본 발명의 일 실시예는 제1바텀게이트, 상기 제1바텀게이트를 덮는 게이트절연층, 상기 게이트절연층 상에 제1활성층, 상기 제1활성층의 양단에 접촉된 제1소오스 및 제1드레인을 구비하는 제1박막트랜지스터; 상기 제1바텀게이트와 이격된 제1도전층; 상기 제1박막트랜지스터와 상기 제1도전층 위쪽에 구비된 것으로, 일단은 상기 제1박막트랜지스터에 연결되고, 타단은 상기 제1도전층에 연결된 제1연결배선; 상기 제1도전층과 이격된 제2도전층; 상기 제2도전층과 다른 높이에 구비된 제3도전층; 및 상기 제2 및 제3도전층 위쪽에 구비된 것으로, 일단은 상기 제2도전층에 연결되고, 타단은 상기 제3도전층에 연결된 제2연결배선;을 포함하는 패널 구조체를 제공한다.
상기 게이트절연층은 상기 제1도전층을 덮도록 구비될 수 있고, 상기 게이트절연층 상에 상기 제1드레인을 덮는 절연층이 구비될 수 있으며, 상기 절연층 상에 상기 제1연결배선이 구비될 수 있다. 이 경우, 상기 제1연결배선의 일단과 상기 제 1드레인은 상기 절연층을 관통하는 제1도전플러그에 의해 연결될 수 있고, 상기 제1연결배선의 타단과 상기 제1도전층은 상기 게이트절연층 및 상기 절연층을 관통하는 제2도전플러그에 의해 연결될 수 있다.
상기 제1도전층은 제2바텀게이트일 수 있다.
상기 제2바텀게이트 위쪽의 상기 게이트절연층 상에 제2활성층; 상기 제2활성층의 일단에 접촉된 제2드레인;이 더 구비될 수 있고, 상기 제3도전층은 상기 제2활성층의 타단에 접촉된 제2소오스일 수 있다. 상기 제2바텀게이트, 상기 게이트절연층, 상기 제2활성층, 상기 제2소오스 및 상기 제2드레인은 제2박막트랜지스터를 구성할 수 있다. 이때, 상기 절연층은 상기 게이트절연층 상에 상기 제1활성층, 상기 제1소오스, 상기 제1드레인, 상기 제2활성층, 상기 제2소오스 및 상기 제2드레인을 덮도록 구비될 수 있다.
상기 제2바텀게이트는 상기 제1바텀게이트와 상기 제2도전층 사이에 구비될 수 있다.
상기 제2도전층은 상기 게이트절연층에 의해 덮여 있을 수 있고, 상기 제2소오스의 일단은 상기 제2도전층의 제1영역 위쪽의 상기 게이트절연층 상으로 연장될 수 있으며, 상기 제2도전층 위쪽의 상기 절연층 상에 제2연결배선이 구비될 수 있다. 이 경우, 상기 제2연결배선의 일단은 상기 게이트절연층과 상기 절연층을 관통하는 제3도전플러그에 의해 상기 제2도전층에 연결될 수 있고, 상기 제2연결배선의 타단은 상기 절연층을 관통하는 제4도전플러그에 의해 상기 제2소오스의 일단에 연결될 수 있다.
상기 제2도전층은 전원라인일 수 있다.
상기 절연층 상에 상기 제2드레인과 연결된 화소전극이 더 구비될 수 있다.
상기 화소전극은 상기 제2바텀게이트와 상기 제2도전층 사이의 상기 절연층 상에 구비될 수 있다.
상기 제1박막트랜지스터는 스위칭 트랜지스터일 수 있고, 상기 제2박막트랜지스터는 구동 트랜지스터일 수 있으며, 상기 제2바텀게이트의 일부와 그에 대응하는 상기 제2소오스의 일부 및 그들 사이의 상기 게이트절연층은 커패시터로 작용할 수 있다.
상기 제1활성층은 비정질실리콘(a-Si), 다결정실리콘(poly-Si), GeSi, GaAs 및 금속 산화물 반도체 중 적어도 하나로 형성될 수 있다.
상기 제2활성층은 상기 제1활성층과 동일한 물질로 형성될 수 있다.
상기 화소전극은 금속 산화물 및 금속 중 적어도 하나로 형성될 수 있다.
상기 금속 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), Sn 산화물, In 산화물, Zn 산화물 및 이들의 혼합물 중 하나일 수 있다.
본 발명의 다른 실시예는 전술한 패널 구조체를 포함하는 표시장치를 제공한다.
본 발명의 다른 실시예는 서로 이격된 제1바텀게이트, 제1도전층 및 제2도전층을 형성하는 단계; 상기 제1바텀게이트, 상기 제1도전층 및 상기 제2도전층을 덮는 게이트절연층을 형성하는 단계; 상기 제1바텀게이트 위쪽의 상기 게이트절연층 상에 제1활성층을 형성하는 단계; 상기 게이트절연층 상에 상기 제1활성층의 양단 에 각각 접촉된 제1소오스와 제1드레인, 그리고 제3도전층을 형성하는 단계; 상기 게이트절연층 상에 상기 제1활성층, 상기 제1소오스, 상기 제1드레인 및 상기 제3도전층을 덮는 절연층을 형성하는 단계; 및 상기 절연층 상에 상기 제1드레인과 상기 제1도전층을 연결하는 제1연결배선과, 상기 제2도전층과 상기 제3도전층을 연결하는 제2연결배선을 형성하는 단계;를 포함하는 패널 구조체의 제조방법을 제공한다.
상기 제1 및 제2연결배선을 형성하는 단계는, 상기 절연층과 상기 게이트절연층 또는 상기 절연층을 식각하여 상기 제1드레인을 노출시키는 제1홀, 상기 제1도전층을 노출시키는 제2홀, 상기 제2도전층을 노출시키는 제3홀 및 상기 제3도전층을 노출시키는 제4홀을 형성하는 단계; 상기 제1 내지 제4홀 내에 각각 제1 내지 제4도전플러그를 형성하는 단계; 및 상기 제1연결배선은 상기 제1 및 제2도전플러그에 연결하고, 상기 제2연결배선은 상기 제3 및 제4도전플러그에 연결하는 단계;를 포함할 수 있다.
상기 제1도전층은 제2바텀게이트일 수 있다.
본 실시예의 제조방법은 상기 제2바텀게이트 위쪽의 상기 게이트절연층 상에 제2활성층을 형성하는 단계; 및 상기 게이트절연층 상에 상기 제2활성층의 일단과 접촉된 제2드레인을 형성하는 단계;를 더 포함할 수 있고, 상기 제3도전층은 상기 제2활성층의 타단에 접촉된 제2소오스일 수 있다.
상기 절연층은 상기 제2활성층, 상기 제2소오스 및 상기 제2드레인을 덮도록 형성할 수 있다.
상기 제2바텀게이트는 상기 제1바텀게이트와 상기 제2도전층 사이에 구비될 수 있다.
상기 제2소오스의 일단은 상기 제2도전층의 제1영역 위쪽의 상기 게이트절연층 상으로 연장되도록 형성할 수 있고, 상기 제2도전층 위쪽의 상기 절연층 상에 상기 제2연결배선을 형성할 수 있다.
상기 제2도전층은 전원라인일 수 있다.
상기 절연층 상에 상기 제2드레인과 연결된 화소전극을 더 형성할 수 있다.
상기 화소전극은 상기 제2바텀게이트와 상기 제2도전층 사이의 상기 절연층 상에 형성할 수 있다.
본 발명의 다른 실시예는 전술한 방법으로 패널 구조체를 제조하는 방법을 포함하는 표시장치의 제조방법을 제공한다.
본 발명의 실시예에 따르면, 바텀-게이트 구조의 박막트랜지스터를 포함하는 패널 구조체를 적은 수의 마스크를 사용해서 제조할 수 있다.
이하, 본 발명의 실시예에 따른 패널 구조체, 패널 구조체를 포함하는 표시장치 및 이들의 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 패널 구조체를 보여주는 평면도이다.
도 1을 참조하면, 기판(미도시) 상에 제1게이트전극(BG1)을 포함하는 제1게이트라인(GL1) 및 제1게이트라인(GL1)과 이격된 제2게이트전극(BG2)이 구비될 수 있다. 제1게이트라인(GL1)은 소정 방향, 예컨대, X축 방향으로 연장될 수 있고, 제1게이트전극(BG1)은 Y축 방향으로 돌출된 부분일 수 있다. 제2게이트전극(BG2)은 제1게이트라인(GL1)과 Y축 방향으로 소정 간격 이격될 수 있고, 제1 및 제2부분(p1, p2)을 포함할 수 있다. 제1부분(p1)은 제1게이트전극(BG1)과 X축 방향으로 소정 간격 이격 배치될 수 있고, 작은 사각형 모양을 가질 수 있다. 제2부분(p2)은 제1부분(p1)에서 X축의 역방향으로 제1게이트전극(BG1) 위쪽까지, 그리고, Y축 방향으로 소정 길이만큼 연장된 큰 사각형 모양을 가질 수 있다. 제1게이트라인(GL1)과 제2게이트전극(BG2)의 형태는 다양하게 변화될 수 있다. 상기 기판 상에 제2게이트전극(BG2)과 소정 간격 이격된 전원라인(V1)이 더 구비될 수 있다. 전원라인(V1)은 X축 방향으로 연장될 수 있다. 전원라인(V1)은 제2게이트전극(BG2)과 Y축 방향으로 이격되어 있을 수 있다. 따라서, 전원라인(V1)과 제1게이트라인(GL1) 사이에 제2게이트전극(BG2)이 구비될 수 있다.
평면도인 도 1에 나타나진 않았지만, 상기 기판 상에 제1게이트라인(GL1), 제2게이트전극(BG2) 및 전원라인(V1)을 덮는 게이트절연층이 구비될 수 있다. 상기 게이트절연층의 형성 물질은 제한이 없으나, 예컨대, 실리콘산화물, 실리콘질화물, 고유전물질(티타늄산화물, 하프늄산화물 등) 등으로 형성된 층일 수 있다. 제1게이트전극(BG1) 위쪽의 상기 게이트절연층 상에 제1활성층(A1)이 구비될 수 있고, 제2 게이트전극(BG2) 위쪽의 상기 게이트절연층 상에 제2활성층(A2)이 구비될 수 있다. 제1 및 제2활성층(A1, A2)의 형성 물질은 제한이 없으나, 예컨대, 비정질실리콘(a-Si), 다결정실리콘(poly-Si), GeSi, GaAs, 금속 산화물 반도체(ZnO, InZnO, GaInZnO 등) 등으로 형성된 층일 수 있다. 제2활성층(A2)은 제2부분(p2)의 좌상부 위에 구비될 수 있다. 제2활성층(A2)은 Y축 방향으로 연장된 바(bar) 모양을 가질 수 있다. 제2활성층(A2)의 크기, 형성 위치 및 모양은 다양하게 변화될 수 있다.
상기 게이트절연층 상에 제1활성층(A1)의 양단에 각각 접촉하는 제1소오스전극(S1) 및 제1드레인전극(D1)이 구비될 수 있다. 제1소오스전극(S1)의 단부에서 Y축 및 그 역방향으로 연장된 제1데이터라인(DL1)이 더 구비될 수 있다. 즉, 제1소오스전극(S1)은 Y축 방향으로 뻗어 있는 제1데이터라인(DL1)에서 X축 방향으로 돌출된 부분일 수 있다. 이하에서는, 제1소오스전극(S1)을 제1데이터라인(DL1)의 일부로 본다. 제1드레인전극(D1)은 제1활성층(A1)에서 X축 방향으로 소정 길이만큼 연장된 형태를 가질 수 있다. 제1드레인전극(D1)은 제1게이트전극(BG1)과 제1부분(p1) 사이의 상기 게이트절연층 상에 일단이 제1활성층(A1)과 접촉되도록 구비될 수 있다. 제1드레인전극(D1)은 다소 굴곡진 모양을 가질 수 있으나, 그 형태는 다양하게 변화될 수 있다. 제1게이트전극(BG1)을 포함하는 제1게이트라인(GL1), 상기 게이트절연층, 제1활성층(A1), 제1소오스전극(S1)을 포함하는 제1데이터라인(DL1) 및 제1드레인전극(D1)은 제1박막트랜지스터를 구성할 수 있다. 상기 제1박막트랜지스터는 스위칭 트랜지스터일 수 있다.
또한, 상기 게이트절연층 상에 제2활성층(A2)의 양단에 각각 접촉하는 제2소 오스전극(S2) 및 제2드레인전극(D2)이 구비될 수 있다. 제2소오스전극(S2)은 제1 및 제2부분(p1', p2')으로 구분될 수 있다. 제1부분(p1')은 제2게이트전극(BG2)의 제2부분(p2) 위쪽에 배치된 것으로서, 제2활성층(A2)의 오른쪽 및 아래쪽으로 확장된 구조를 가질 수 있다. 제2부분(p2')은 위에서 보았을 때 제2게이트전극(BG2)에서 벗어난 것으로, 그 일단은 전원라인(V1) 위쪽에 배치될 수 있다. 예컨대, 제2부분(p2')은 제1부분(p1')의 우상부 끝에서 Y축 방향으로 연장되다가, 전원라인(V1) 위쪽에서 X축의 역방향으로 연장된 구조를 가질 수 있다. 제2드레인전극(D2)은 제2활성층(A2)의 일단에 접촉하면서 제2활성층(A2)의 위쪽, 즉, Y축 방향으로 소정 길이 만큼 연장된 구조를 가질 수 있다. 제2드레인전극(D2)의 상기 연장부는 나머지 부분보다 다소 큰 폭을 가질 수 있다. 제2게이트전극(BG2), 상기 게이트절연층, 제2활성층(A2), 제2소오스전극(S2) 및 제2드레인전극(D2)은 제2박막트랜지스터를 구성할 수 있다. 상기 제2박막트랜지스터는 구동(driving) 트랜지스터일 수 있다.
도 1에 나타나진 않았지만, 상기 게이트절연층 상에 제1활성층(A1), 제1데이터라인(DL1), 제1드레인전극(D1), 제2활성층(A2), 제2소오스전극(S2) 및 제2드레인전극(D2)을 덮는 절연층이 구비될 수 있다. 상기 절연층은 일종의 보호층(passivation layer)일 수 있고, 실리콘산화물, 실리콘질화물 및 그 밖의 다른 절연물질 중 적어도 하나를 포함할 수 있다.
상기 절연층 상에 제1 및 제2연결배선(C1, C2)이 구비될 수 있다. 제1연결배선(C1)은 제1드레인전극(D1)과 제2게이트전극(BG2)을 전기적으로 연결하기 위한 수단일 수 있다. 제1연결배선(C1)의 일단은 제1드레인전극(D1)에 연결될 수 있고, 타 단은 제2게이트전극(BG2)의 제1부분(p1)에 연결될 수 있다. 제1연결배선(C1)의 상기 일단과 제1드레인전극(D1)은 상기 절연층을 관통하는 적어도 하나의 제1도전플러그(CP1)에 의해 전기적으로 연결될 수 있다. 제1연결배선(C1)의 상기 타단과 제2게이트전극(BG2)의 제1부분(p1)은 상기 게이트절연층과 상기 절연층을 관통하는 적어도 하나의 제2도전플러그(CP2)에 의해 전기적으로 연결될 수 있다. 제2연결배선(C2)은 전원라인(V1)과 제2소오스전극(S2)의 일단을 전기적으로 연결하기 위한 수단으로, 전원라인(V1) 위쪽에 구비될 수 있다. 제2연결배선(C2)의 일단은 전원라인(V1)에 연결될 수 있고, 타단은 제2소오스전극(S2)의 상기 일단에 연결될 수 있다. 제2연결배선(C2)의 상기 일단과 전원라인(V1)은 상기 게이트절연층과 상기 절연층을 관통하는 적어도 하나의 제3도전플러그(CP3)에 의해 전기적으로 연결될 수 있다. 제2연결배선(C2)의 상기 타단과 제2소오스전극(S2)의 상기 일단은 상기 절연층을 관통하는 적어도 하나의 제4도전플러그(CP4)에 의해 전기적으로 연결될 수 있다.
또한 상기 절연층 상에 제2드레인전극(D2)과 전기적으로 연결된 도전요소, 예컨대, 화소전극(PE1)이 더 구비될 수 있다. 화소전극(PE1)은 금속 산화물 및 금속 중 적어도 하나로 형성될 수 있고, 투명 또는 불투명할 수 있다. 예컨대, 화소전극(PE1)을 형성하기 위한 상기 금속 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), Sn 산화물, In 산화물, Zn 산화물 및 이들의 혼합물 중 하나일 수 있다. 상기 Zn 산화물과 같은 금속 산화물은 조성에 따라 도체 또는 반도체 특징을 가질 수 있는데, 여기서 화소전극(PE1) 용으로 사용하는 Zn 산화물 등 은 도체 특성을 갖는다. 앞서 설명한 제1 및 제2연결배선(C1, C2)도 화소전극(PE1)과 동일 물질로 함께 형성될 수 있다. 또한, 제1 내지 제4도전플러그(CP1∼CP4) 및 이하에서 설명할 제5도전플러그(CP5)도 화소전극(PE1)과 동일 물질로 함께 형성될 수 있다. 화소전극(PE1)은 제2드레인전극(D2)의 상기 연장부와 연결될 수 있고, 상기 절연층을 관통하는 적어도 하나의 제5도전플러그(CP5)에 의해 연결될 수 있다. 화소전극(PE1)은 제2게이트전극(BG2)과 전원라인(V1) 사이 및 제1데이터라인(DL1)과 제2소오스전극(S2) 사이의 상기 절연층 상에 구비될 수 있다. 여기서 도시하지는 않았지만, 화소전극(PE1) 상에 소정의 발광소자, 예컨대, 유기발광소자가 구비될 수 있다.
상기 제2게이트전극(BG2)의 일부와 그에 대응하는 제2소오스전극(S2)의 일부 및 그들 사이의 상기 게이트절연층은 커패시터로 작용할 수 있다. 즉, 상기 구동 트랜지스터의 일부가 커패시터로 기능할 수 있다. 따라서 본 실시예의 패널 구조체는 2T(transistor)-1C(capacitor) 구성을 가질 수 있다. 상기 스위칭 트랜지스터, 즉, 제1게이트전극(BG1)을 포함하는 제1게이트라인(GL1), 상기 게이트절연층, 제1활성층(A1), 제1소오스전극(S1)을 포함하는 제1데이터라인(DL1) 및 제1드레인전극(D1)로 구성된 상기 제1박막트랜지스터가 턴-온(turn-on)되면, 제1드레인전극(D1)을 통해 제2게이트전극(BG2)으로 전류가 인가될 수 있다. 제2게이트전극(BG2)에 상기 전류가 인가되고, 아울러, 전원라인(V1)에 소정의 전압을 인가하면, 상기 구통 트랜지스터가 턴-온되어 제2드레인전극(D2)을 통해 화소전극(PE1)으로 전류가 인가될 수 있다. 이때, 상기 커패시터는 상기 화소전극(PE1)에 인가되는 전류를 소정 시간동안 유지시켜 주는 역할을 할 수 있다. 화소전극(PE1)에 인가된 전류에 의해 화소전극(PE1) 상에 구비되는 발광소자(미도시)가 동작될 수 있다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 2를 참조하면, 기판(SUB1) 상에 서로 이격된 제1 및 제2게이트전극(BG1, BG2)이 구비될 수 있다. 기판(SUB1) 상에 제1 및 제2게이트전극(BG1, BG2)을 덮는 게이트절연층(GI1)이 구비될 수 있다. 제1게이트전극(BG1) 위쪽의 게이트절연층(GI1) 상에 제1활성층(A1)이 구비될 수 있다. 게이트절연층(GI1) 상에 제1활성층(A1)의 양단에 각각 접촉된 제1소오스전극(S1) 및 제1드레인전극(D1)의 구비될 수 있다. 게이트절연층(GI1) 상에 제1활성층(A1), 제1소오스전극(S1) 및 제1드레인전극(D1)을 덮는 절연층(IL1)이 구비될 수 있다. 절연층(IL1)에 제1드레인전극(D1)을 노출시키는 적어도 하나의 제1홀(H1)이 구비될 수 있다. 또한 절연층(IL1)과 게이트절연층(GI1)에 제2게이트전극(BG2)을 노출시키는 적어도 하나의 제2홀(H2)이 구비될 수 있다. 제1홀(H1) 내에 제1도전플러그(CP1)가 구비될 수 있고, 제2홀(H2) 내에 제2도전플러그(CP2)가 구비될 수 있다. 절연층(IL1) 상에 제1도전플러그(CP1)와 제2도전플러그(CP2)를 연결하는 제1연결배선(C1)이 구비될 수 있다. 따라서 제1연결배선(C1), 제1도전플러그(CP1) 및 제2도전플러그(CP2)에 의해 제1드레인전극(D1)과 제2게이트전극(BG2)은 전기적으로 서로 연결될 수 있다.
도 3은 도 1의 II-II'선에 따른 단면도이다.
도 3을 참조하면, 기판(SUB1) 상에 전원라인(V1)이 구비될 수 있고, 전원라인(V1)을 덮는 게이트절연층(GI1)이 구비될 수 있다. 게이트절연층(GI1) 상에 서로 이격된 제1데이터라인(BL1)과 제2소오스전극(S2)이 구비될 수 있다. 제1데이터라인(BL1)과 제2소오스전극(S2)을 덮는 절연층(IL1)이 구비될 수 있다. 절연층(IL1) 및 게이트절연층(GI1)에 전원라인(V1)을 노출시키는 적어도 하나의 제3홀(H3)이 구비될 수 있다. 절연층(IL1)에 제2소오스전극(S2)을 노출시키는 적어도 하나의 제4홀(H4)이 구비될 수 있다. 제3홀(H3) 내에 제3도전플러그(CP3)가 구비될 수 있고, 제4홀(H4) 내에 제4도전플러그(CP4)가 구비될 수 있다. 절연층(IL1) 상에 제3도전플러그(CP3)와 제4도전플러그(CP4)를 연결하는 제2연결배선(C2)이 구비될 수 있다. 따라서 제2연결배선(C2), 제3도전플러그(CP3) 및 제4도전플러그(CP4)에 의해 전원라인(V1)과 제2소오스전극(S2)이 전기적으로 연결될 수 있다.
본 실시예에서 제1 내지 제4홀(H1∼H4)은 한 번의 식각공정으로 동시에 형성할 수 있다. 즉, 수직연결을 위한 비아홀들(H1∼H4)은 하나의 마스크(mask)를 사용해서 한 번의 리소그라피(lithography) 공정으로 동시에 형성할 수 있다. 제1 및 제4홀(H1, H4)을 형성하기 위해 절연층(IL1)을 식각할 때, 각각 제1드레인전극(D1)과 제2소오스전극(S2)이 식각 정지층으로 작용할 수 있고, 제2 및 제3홀(H2, H3)을 형성하기 위해 절연층(IL1) 및 게이트절연층(GI1)을 식각할 때, 각각 제2게이트전극(BG2)과 전원라인(V1)이 식각 정지층으로 작용할 수 있다. 이와 같이, 제1 내지 제4홀(H1∼H4)은 한 번의 식각공정으로 동시에 형성할 수 있기 때문에, 공정을 단순화할 수 있고, 제조 단가를 절감할 수 있다.
본 실시예는 다양하게 변화될 수 있다. 예컨대, 도 2에서 제1게이트전극(BG1)과 제2게이트전극(BG2)은 동일층 상에 형성되어 있지만, 다른 실시예에 따 르면, 이들(BG1, BG2)은 서로 다른 층 상에 구비될 수도 있다. 또한, 제2게이트전극(BG2)은 트랜지스터의 게이트가 아닌 다른 기능을 갖는 도전층으로 대체될 수 있고, 이와 유사하게, 도 3의 제2소오스전극(S2) 및 전원라인(V1)도 다른 기능을 갖는 도전층으로 대체될 수 있다.
도 1의 구조는 하나의 부화소(sub-pixel) 영역에 대응될 수 있다. 즉, 도 1의 화소전극(PE1) 상에는 적색(Red), 녹색(Green), 청색(Blue) 중 어느 하나의 색을 나타내는 발광유닛(예컨대, 유기발광유닛)이 구비될 수 있다. 따라서, 본 발명의 실시예에 따른 패널 구조체는 도 1의 구조를 복수 개 포함할 수 있다. 그 예가 도 4에 도시되어 있다.
도 4를 참조하면, 도 1의 구조와 유사한 세 개의 단위소자(이하, 제1 내지 제3단위소자)(SP1∼SP3)가 X축 방향으로 차례로 배열되어 있다. 제1 내지 제3단위소자(SP1∼SP3)는 각각 적색 부화소 영역, 녹색 부화소 영역 및 청색 부화소 영역에 대응될 수 있다. 제1 내지 제3 단위소자(SP1∼SP3)는 기본적으로 매우 유사한 구조를 가질 수 있고, 제1게이트라인(GL1)과 전원라인(V1)을 공유할 수 있다. 그러나 제1 내지 제3단위소자(SP1∼SP3)에서 제2활성층(A2, A2', A2")의 크기는 다소 다를 수 있다. 예를 들어, 제2단위소자(SP2)의 제2활성층(A2')은 제1단위소자(SP1)의 제2활성층(A2)보다 다소 길 수 있고, 제3단위소자(SP3)의 제2활성층(A2")은 제2단위소자의 제2활성층(A2')보다 다소 길 수 있다. 이는 적색 유기발광유닛의 발광효율이 녹색 유기발광유닛의 그것보다 높을 수 있고, 녹색 유기발광유닛의 발광효율이 청색 유기발광유닛의 그것보다 높을 수 있기 때문이다. 즉, 발광효율이 높을 수록, 제2활성층의 크기는 작을 수 있다. 제2활성층(A2, A2', A2")의 크기의 따라, 그에 대응하는 제2소오스전극(S2, S2', S2") 및 제2드레인전극(D2, D2', D2")의 크기 및 모양도 다소 달라질 수 있다. 도 4의 구조는 X축 및 Y축 방향으로 반복될 수 있다.
여기서 도시하지는 않았지만, 도 1 및 도 4의 패널 구조체를 적용한 표시장치를 구현할 수 있다. 표시장치에서 패널 구조체를 제외한 나머지 구성은 종래와 유사할 수 있으므로, 그에 대한 자세한 설명은 생략한다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 패널 구조체의 제조방법을 보여준다.
도 5a를 참조하면, 제1마스크(미도시)를 이용해서 기판(미도시) 상에 제1게이트전극(BG1)을 포함하는 제1게이트라인(GL1), 제2게이트전극(BG2) 및 전원라인(V1)을 형성할 수 있다. 제1게이트라인(GL1)은 소정 방향, 예컨대, X축 방향으로 연장될 수 있고, 제1게이트전극(BG1)은 Y축 방향으로 돌출된 부분일 수 있다. 제2게이트전극(BG2)은 제1게이트라인(GL1)과 Y축 방향으로 소정 간격 이격되도록 형성할 수 있다. 제2게이트전극(BG2)은 제1 및 제2부분(p1, p2)을 포함할 수 있고, 이들(p1, p2)의 모양은 도 1에서 설명한 바와 동일할 수 있다. 전원라인(V1)은 제2게이트전극(BG2)과 Y축 방향으로 이격되어 있을 수 있고, X축 방향으로 연장될 수 있다. 따라서 전원라인(V1)과 제1게이트라인(GL1) 사이에 제2게이트전극(BG2)이 구비될 수 있다.
도 5b를 참조하면, 상기 기판 상에 제1게이트라인(GL1), 제2게이트전극(BG2) 및 전원라인(V1)을 덮는 게이트절연층(미도시)을 형성한다. 상기 게이트절연층의 형성 물질은 제한이 없으나, 예컨대, 실리콘산화물, 실리콘질화물, 고유전물질(티타늄산화물, 하프늄산화물 등) 등으로 형성할 수 있다. 다음, 제2마스크(미도시)를 이용해서 상기 게이트절연층 상에 제1 및 제2활성층(A1, A2)을 형성할 수 있다. 제1 및 제2활성층(A1, A2)은 각각 제1 및 제2게이트전극(BG1, BG2) 위쪽의 상기 게이트절연층 상에 형성할 수 있다. 제2활성층(A2)은 제2부분(p2)의 좌상부 위에 구비시킬 수 있다. 제2활성층(A2)은 Y축 방향으로 연장된 바(bar) 모양을 가질 수 있고, 그 크기, 위치 및 모양은 다양하게 변화될 수 있다. 제1 및 제2활성층(A1, A2)의 형성 물질은 제한이 없으나, 예컨대, 비정질실리콘(a-Si), 다결정실리콘(poly-Si), GeSi, GaAs, 금속 산화물 반도체(ZnO, InZnO, GaInZnO 등) 등으로 형성할 수 있다.
도 5c를 참조하면, 제3마스크(미도시)를 이용해서, 제1소오스전극(S1)을 포함하는 제1데이터라인(DL1), 제1드레인전극(D1), 제2소오스전극(S2) 및 제2드레인전극(D2)을 형성할 수 있다. 제1소오스전극(S1) 및 제1드레인전극(D1)은 각각 제1활성층(A1)의 양단에 접촉될 수 있고, 제2소오스전극(S2) 및 제2드레인전극(D2)은 각각 제2활성층(A2)의 양단에 접촉될 수 있다. 제1데이터라인(DL1), 제1드레인전극(D1), 제2소오스전극(S2) 및 제2드레인전극(D2)의 모양은 도 1에서 설명한 바와 동일할 수 있다. 참조번호 p1' 및 p2'는 도 1에서와 동일하게 제2소오스전극(S2)의 제1 및 제2부분(p1', p2')을 나타낸다.
도 5d를 참조하면, 상기 게이트절연층 상에 제1활성층(A1), 제1소오스전 극(S1)을 포함하는 제1데이터라인(DL1), 제1드레인전극(D1), 제2활성층(A2), 제2소오스전극(S2) 및 제2드레인전극(D2)을 덮는 절연층(미도시)을 형성할 수 있다. 상기 절연층은 일종의 보호층(passivation layer)일 수 있고, 실리콘산화물, 실리콘질화물 및 그 밖의 다른 절연물질 중 적어도 하나로 형성할 수 있다.
다음, 제4마스크(미도시)를 이용해서, 제1 내지 제5홀(H1∼H5)을 형성할 수 있다. 제1홀(H1), 제4홀(H4) 및 제5홀(H5)은 상기 절연층을 식각하여 형성할 수 있고, 제2홀(H2) 및 제3홀(H3)을 상기 절연층 및 상기 게이트절연층을 식각하여 형성할 수 있다. 제1홀(H1), 제4홀(H4) 및 제5홀(H5)을 형성하기 위해 상기 절연층을 식각할 때, 각각 제1드레인전극(D1), 제2소오스전극(S2) 및 제2드레인전극(D2)이 식각 정지층으로 작용할 수 있고, 제2홀(H2) 및 제3홀(H3)을 형성하기 위해 상기 절연층 및 상기 게이트절연층을 식각할 때, 각각 제2게이트전극(BG2)과 전원라인(V1)이 식각 정지층으로 작용할 수 있다.
도 5e를 참조하면, 상기 절연층 상에 제1 내지 제5홀(H1∼H5)을 매립하는 도전층을 형성한 후, 상기 도전층을 제5마스크(미도시)를 이용해서 패터닝하여 제1 내지 제5도전플러그(CP1∼CP5), 제1연결배선(C1), 제2연결배선(C2) 및 화소전극(PE1)을 형성할 수 있다. 따라서, 제1 내지 제5도전플러그(CP1∼CP5), 제1연결배선(C1), 제2연결배선(C2) 및 화소전극(PE1)은 동일한 물질로 함께 형성할 수 있다. 예컨대, 이들(CP1∼CP5, C1, C2, PE1)은 금속 산화물 및 금속 중 적어도 하나로 형성할 수 있고, 투명 또는 불투명할 수 있다. 상기 금속 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), Sn 산화물, In 산화물, Zn 산화물 및 이들의 혼 합물 중 하나일 수 있다. 제1연결배선(C1)의 일단 및 타단은 제1도전플러그(CP1) 및 제2도전플러그(CP2)에 의해 제1드레인전극(D1) 및 제2게이트전극(BG2)에 연결될수 있다. 제2연결배선(C2)의 일단 및 타단은 제3도전플러그(CP3) 및 제4도전플러그(CP4)에 의해 전원라인(V1) 및 제2소오스전극(S2)에 연결될 수 있다. 화소전극(PE1)은 제5도전플러그(CP5)에 의해 제2드레인전극(D2)에 연결될 수 있다. 본 발명의 다른 실시예에 따르면, 소정의 제1증착공정으로 제1 내지 제5홀(H1∼H5)을 매립하는 제1 내지 제5도전플러그(CP1∼CP5)를 먼저 형성한 후, 소정의 제2증착공정으로 제1연결배선(C1), 제2연결배선(C2) 및 화소전극(PE1)을 형성할 수도 있다.
이와 같이, 본 발명의 실시예에 따르면, 제1 내지 제5홀(H1∼H5), 즉, 비아홀들을 한 번의 공정으로 형성할 수 있기 때문에, 5개의 마스크만 사용해서 패널 구조체를 제조할 수 있다. 따라서 종래에 비해 공정이 단순화되고, 제조 단가가 절감될 수 있다.
도시하지는 않았지만, 도 5a 내지 도 5e의 방법으로 제조한 패널 구조체로부터 표시장치를 구현할 수 있다. 패널 구조체를 제외한 나머지 구성의 제조방법은 종래의 그것과 유사할 수 있으므로, 그에 대한 설명은 생략한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에서 패널 구조체의 구성 요소를 보다 다양화할 수 있을 것이고, 구조를 다양하게 변형할 수 있을 것이다. 구체적인 예로, 전술한 실시예는 패널 구조체가 2T(transistor)-1C(capacitor) 구성을 갖는 경우에 대한 것이지만, 트랜지스터 및 커패시터의 개수는 달라질 수 있다. 예를 들면, 5T-2C 구조, 3T-1C 구조 등 다양한 변형예가 가능하다. 또한, 본 발명의 실시예에 따른 구조의 일부 또는 전부를 유기발광표시장치 이외의 다른 표시장치, 예컨대, 액정표시장치에 적용할 수 있고, 표시장치 이외의 다른 전자 소자에도 적용할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 패널 구조체를 보여주는 평면도이다.
도 2 및 도 3은 각각 도 1의 I-I'선 및 II-II'선에 따른 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 패널 구조체를 보여주는 평면도이다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 패널 구조체의 제조방법을 보여주는 평면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
A1, A2 : 활성층 BG1, BG2 : 게이트전극
C1, C2 : 연결배선 CP1∼CP5 : 도전플러그
D1, D2 : 드레인전극 GI1 : 게이트절연층
GL1 : 게이트라인 H1∼H5 : 홀(hole)
IL1 : 절연층 PE1 : 화소전극
S1, S2 : 소오스전극 SP1∼SP3 : 단위소자
SUB1 : 기판 V1 : 전원라인

Claims (22)

  1. 제1바텀게이트, 상기 제1바텀게이트를 덮는 게이트절연층, 상기 게이트절연층 상에 제1활성층, 상기 제1활성층의 양단에 접촉된 제1소오스 및 제1드레인을 구비하는 제1박막트랜지스터;
    상기 제1바텀게이트와 이격된 제1도전층;
    상기 제1박막트랜지스터와 상기 제1도전층 위쪽에 구비된 것으로, 일단은 상기 제1박막트랜지스터에 연결되고, 타단은 상기 제1도전층에 연결된 제1연결배선;
    상기 제1도전층과 이격된 제2도전층;
    상기 제2도전층과 다른 높이에 구비된 제3도전층; 및
    상기 제2 및 제3도전층 위쪽에 구비된 것으로, 일단은 상기 제2도전층에 연결되고, 타단은 상기 제3도전층에 연결된 제2연결배선;을 포함하는 패널 구조체.
  2. 제 1 항에 있어서,
    상기 게이트절연층은 상기 제1도전층을 덮도록 구비되고,
    상기 게이트절연층 상에 상기 제1드레인을 덮는 절연층이 구비되며,
    상기 절연층 상에 상기 제1연결배선이 구비되고,
    상기 제1연결배선의 일단과 상기 제1드레인은 상기 절연층을 관통하는 제1도전플러그에 의해 연결되고,
    상기 제1연결배선의 타단과 상기 제1도전층은 상기 게이트절연층 및 상기 절 연층을 관통하는 제2도전플러그에 의해 연결된 패널 구조체.
  3. 제 2 항에 있어서,
    상기 제1도전층은 제2바텀게이트이고,
    상기 제2바텀게이트 위쪽의 상기 게이트절연층 상에 제2활성층; 상기 제2활성층의 일단에 접촉된 제2드레인;이 더 구비되고,
    상기 제3도전층은 상기 제2활성층의 타단에 접촉된 제2소오스이며,
    상기 제2바텀게이트, 상기 게이트절연층, 상기 제2활성층, 상기 제2소오스 및 상기 제2드레인은 제2박막트랜지스터를 구성하고,
    상기 절연층은 상기 게이트절연층 상에 상기 제1활성층, 상기 제1소오스, 상기 제1드레인, 상기 제2활성층, 상기 제2소오스 및 상기 제2드레인을 덮도록 구비된 패널 구조체.
  4. 제 3 항에 있어서,
    상기 제2바텀게이트는 상기 제1바텀게이트와 상기 제2도전층 사이에 구비된 패널 구조체.
  5. 제 3 항에 있어서,
    상기 제2도전층은 상기 게이트절연층에 의해 덮여있고,
    상기 제2소오스의 일단은 상기 제2도전층의 제1영역 위쪽의 상기 게이트절연 층 상으로 연장되고,
    상기 제2도전층 위쪽의 상기 절연층 상에 제2연결배선이 구비되며,
    상기 제2연결배선의 일단은 상기 게이트절연층과 상기 절연층을 관통하는 제3도전플러그에 의해 상기 제2도전층에 연결되고,
    상기 제2연결배선의 타단은 상기 절연층을 관통하는 제4도전플러그에 의해 상기 제2소오스의 일단에 연결된 패널 구조체.
  6. 제 3 항에 있어서,
    상기 제2도전층은 전원라인인 패널 구조체.
  7. 제 3 항에 있어서,
    상기 절연층 상에 상기 제2드레인과 연결된 화소전극을 더 포함하는 패널 구조체.
  8. 제 7 항에 있어서,
    상기 화소전극은 상기 제2바텀게이트와 상기 제2도전층 사이의 상기 절연층 상에 구비된 패널 구조체.
  9. 제 7 항에 있어서,
    상기 제1박막트랜지스터는 스위칭 트랜지스터이고,
    상기 제2박막트랜지스터는 구동 트랜지스터이며,
    상기 제2바텀게이트의 일부와 그에 대응하는 상기 제2소오스의 일부 및 그들 사이의 상기 게이트절연층은 커패시터로 작용하는 패널 구조체.
  10. 제 1 항에 있어서,
    상기 제1활성층은 비정질실리콘(a-Si), 다결정실리콘(poly-Si), GeSi, GaAs 및 금속 산화물 반도체 중 적어도 하나로 형성된 패널 구조체.
  11. 제 3 항에 있어서,
    상기 제2활성층은 상기 제1활성층과 동일한 물질로 형성된 패널 구조체.
  12. 제 7 항에 있어서,
    상기 화소전극은 금속 산화물 및 금속 중 적어도 하나로 형성되고,
    상기 금속 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), Sn 산화물, In 산화물, Zn 산화물 및 이들의 혼합물 중 하나인 패널 구조체.
  13. 청구항 1 내지 12 중 어느 하나에 기재된 패널 구조체를 포함하는 표시장치.
  14. 서로 이격된 제1바텀게이트, 제1도전층 및 제2도전층을 형성하는 단계;
    상기 제1바텀게이트, 상기 제1도전층 및 상기 제2도전층을 덮는 게이트절연 층을 형성하는 단계;
    상기 제1바텀게이트 위쪽의 상기 게이트절연층 상에 제1활성층을 형성하는 단계;
    상기 게이트절연층 상에 상기 제1활성층의 양단에 각각 접촉된 제1소오스와 제1드레인, 그리고 제3도전층을 형성하는 단계;
    상기 게이트절연층 상에 상기 제1활성층, 상기 제1소오스, 상기 제1드레인 및 상기 제3도전층을 덮는 절연층을 형성하는 단계; 및
    상기 절연층 상에 상기 제1드레인과 상기 제1도전층을 연결하는 제1연결배선과, 상기 제2도전층과 상기 제3도전층을 연결하는 제2연결배선을 형성하는 단계;를 포함하는 패널 구조체의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 및 제2연결배선을 형성하는 단계는,
    상기 절연층과 상기 게이트절연층 또는 상기 절연층을 식각하여 상기 제1드레인을 노출시키는 제1홀, 상기 제1도전층을 노출시키는 제2홀, 상기 제2도전층을 노출시키는 제3홀 및 상기 제3도전층을 노출시키는 제4홀을 형성하는 단계;
    상기 제1 내지 제4홀 내에 각각 제1 내지 제4도전플러그를 형성하는 단계; 및
    상기 제1연결배선은 상기 제1 및 제2도전플러그에 연결하고, 상기 제2연결배선은 상기 제3 및 제4도전플러그에 연결하는 단계;를 포함하는 패널 구조체의 제조 방법.
  16. 제 14 항에 있어서,
    상기 제1도전층은 제2바텀게이트이고,
    상기 제2바텀게이트 위쪽의 상기 게이트절연층 상에 제2활성층을 형성하는 단계; 및 상기 게이트절연층 상에 상기 제2활성층의 일단과 접촉된 제2드레인을 형성하는 단계;를 더 포함하며,
    상기 제3도전층은 상기 제2활성층의 타단에 접촉된 제2소오스이고,
    상기 절연층은 상기 제2활성층, 상기 제2소오스 및 상기 제2드레인을 덮도록 형성하는 패널 구조체의 제조방법.
  17. 제 16 항에 있어서,
    상기 제2바텀게이트는 상기 제1바텀게이트와 상기 제2도전층 사이에 구비되는 패널 구조체의 제조방법.
  18. 제 16 항에 있어서,
    상기 제2소오스의 일단은 상기 제2도전층의 제1영역 위쪽의 상기 게이트절연층 상으로 연장되도록 형성하고,
    상기 제2도전층 위쪽의 상기 절연층 상에 상기 제2연결배선을 형성하는 패널 구조체의 제조방법.
  19. 제 16 항에 있어서,
    상기 제2도전층은 전원라인인 패널 구조체의 제조방법.
  20. 제 16 항에 있어서,
    상기 절연층 상에 상기 제2드레인과 연결된 화소전극을 형성하는 단계를 더 포함하는 패널 구조체의 제조방법.
  21. 제 20 항에 있어서,
    상기 화소전극은 상기 제2바텀게이트와 상기 제2도전층 사이의 상기 절연층 상에 형성하는 패널 구조체의 제조방법.
  22. 패널 구조체를 포함하는 표시장치의 제조방법에 있어서,
    상기 패널 구조체는 청구항 14 내지 21 중 어느 하나에 기재된 방법으로 제조하는 표시장치의 제조방법.
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