JP5536414B2 - パネル構造体、パネル構造体を含む表示装置及びその製造方法 - Google Patents

パネル構造体、パネル構造体を含む表示装置及びその製造方法 Download PDF

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Description

本発明は、パネル構造体、パネル構造体を含む表示装置及びその製造方法に関する。
薄膜トランジスタは、広範囲な電子素子分野に多様な目的で使われる。特に、薄膜トランジスタは、シリコン基板だけではなく、ガラス基板やプラスチック基板上でも容易に製造できるために、多様な平板表示装置に適用されている。
かような薄膜トランジスタの構造は、ゲートがチャンネル層上に備わるトップゲート（ｔｏｐ−ｇａｔｅ）構造と、ゲートがチャンネル層下に備わるボトムゲート（ｂｏｔｔｏｍ−ｇａｔｅ）構造とに区分されうる。
ボトムゲート薄膜トランジスタは、製造工程の容易性側面から、トップゲート薄膜トランジスタより優位にある。これは、ボトムゲート薄膜トランジスタを製造するときに使用するマスクの数が、トップゲート構造の薄膜トランジスタを製造するときに使用するマスクの数より少ないためである。少数のマスクを使用するということは、工程が単純であり、製造コストが相対的に低レベルであるということを意味する。
しかし、既存のボトムゲート薄膜トランジスタを製造するのにも、６個以上の多数のマスクが使われている。特に、垂直連結（ｖｅｒｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）のためのビアホール（ｖｉａ ｈｏｌｅ）は、少なくとも２回のマスク工程を介して形成される。
本発明の一側面（ａｓｐｅｃｔ）は、薄膜トランジスタを含むパネル構造体を提供することである。
本発明の他の側面は、前記パネル構造体を含む表示装置を提供することである。
本発明のさらに他の側面は、前記パネル構造体及び前記表示装置の製造方法を提供することである。
本発明の一側面によれば、第１ゲート電極と、前記第１ゲート電極の位置の上部に対応する位置に形成された第１活性層と、前記第１活性層の両端に接触された第１ソース電極及び第１ドレイン電極と、を具備する第１薄膜トランジスタと、前記第１ドレイン電極と離隔された第１導電層と、画素電極と、前記画素電極と離隔し、前記画素電極と同じ物質から形成された第１連結配線と、前記第１連結配線の一端と前記第１ドレイン電極とを連結する第１導電プラグと、前記第１連結配線の他端と前記第１導電層とを連結する第２導電プラグと、を含むパネル構造体が提供される。
前記第１連結配線と前記画素電極は金属酸化物及び金属のうちの少なくとも一つによって形成されうる。前記金属酸化物はＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、Ｓｎ酸化物、Ｉｎ酸化物、Ｚｎ酸化物及びそれらの混合物のうちの一つでありうる。
前記第１導電層を覆うゲート絶縁層と、前記ゲート絶縁層上に前記第１ドレイン電極を覆う絶縁層と、がさらに備わりうる。前記第１連結配線は、前記絶縁層上に形成されうる。前記第１導電プラグは前記絶縁層を貫通し、前記第２導電プラグは前記ゲート絶縁層と前記絶縁層とを貫通しうる。
前記第１導電層と離隔された第２導電層と、前記第２導電層と離隔された第３導電層と、前記画素電極と同じ物質から形成された第２連結配線と、をさらに含み、前記第２連結配線の一端は前記第２導電層と連結され、前記第２連結配線の他端は前記第３導電層と連結されうる。
前記第２導電層は電源ラインでありうる。
前記第１導電層は第２ゲート電極であって、前記第３導電層は第２ソース電極でありうる。このとき、前記パネル構造体は、前記第１ゲート電極及び前記第２ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に備えられた第２活性層と、前記第２活性層に接触する第２ドレイン電極と、前記ゲート絶縁層上に、前記第１活性層、前記第１ソース電極、前記第１ドレイン電極、前記第２活性層、前記第２ソース電極及び前記第２ドレイン電極を覆う絶縁層と、をさらに含むことができる。
前記第２ゲート電極の少なくとも一部は前記第１ゲートと前記第２導電層との間に備わりうる。
前記第２導電層は、前記ゲート絶縁層によって覆われており、前記第２連結配線は、第２導電層上側の前記絶縁層上に備わりうる。
前記第２ソース電極の一部は、前記第２導電層の上部に位置しうる。前記パネル構造体は、前記第２連結配線の一端と前記第２導電層とを連結し、前記ゲート絶縁層と前記絶縁層とを貫通する第３導電プラグと、前記第２連結配線の他端と前記第２ソース電極とを連結し、前記絶縁層を貫通する第４導電プラグと、をさらに含むことができる。
前記画素電極は、前記絶縁層上に、前記第２ドレイン電極と連結されるように備わりうる。
前記画素電極は、前記第２ゲート電極と前記第２導電層との間の前記絶縁層上に備わりうる。
前記第２ゲート電極、前記第２活性層、前記第２ソース電極及び前記第２ドレイン電極は、第２薄膜トランジスタを構成できる。
前記第１薄膜トランジスタはスイッチングトランジスタであって、前記第２薄膜トランジスタは駆動トランジスタでありうる。
前記第２ゲート電極の一部、前記第２ゲート電極の上部に対応する位置の前記第２ソース電極の一部、及びそれらの間の前記ゲート絶縁層は、キャパシタとして作用しうる。
前記第１活性層は、非晶質シリコン（ａ−Ｓｉ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）、ＧｅＳｉ、ＧａＡｓ及び金属酸化物半導体のうちの少なくとも一つによって形成されうる。
前記第２活性層は前記第１活性層と同じ物質によって形成されうる。
前記画素電極に連結される第２ドレイン電極を含む第２薄膜トランジスタがさらに備わりうる。このとき、前記第２ドレイン電極は、前記画素電極と別途の導電プラグによって連結されうる。前記別途の導電プラグは、前記画素電極と一体をなすように形成されうる。前記第１導電層は、前記第２薄膜トランジスタのゲート電極でありうる。前記第１薄膜トランジスタはスイッチングトランジスタであり、前記第２薄膜トランジスタは駆動トランジスタでありうる。
前記第１連結配線と前記画素電極とは、同一層上に備わりうる。
本発明の他の側面によれば、ゲート電極、ソース電極及びドレイン電極を具備するトランジスタと、電源ラインと、電源ラインと離隔された画素電極と、前記画素電極と同じ物質から形成されたものであり、前記電源ラインと前記ソース電極とを連結するための少なくとも１つの第１コンタクトプラグとを含むパネル構造体が提供される。
前記少なくとも１つの第１コンタクトプラグに連結された連結配線がさらに備わりうる。
前記画素電極と一体をなすように形成され、前記ドレインと接触された少なくとも１つの第２コンタクトプラグがさらに備わりうる。
前記トランジスタに電気的に連結された他のトランジスタがさらに備わりうる。
前記トランジスタのゲート電極と前記他のトランジスタのドレイン電極とを連結するための少なくとも１つの第３コンタクトプラグがさらに備わりうる。
前記トランジスタは駆動トランジスタであって、前記他のトランジスタはスイッチングトランジスタでありうる。
本発明の他の側面によれば、ゲート電極、ソース電極及びドレイン電極を具備するトランジスタと、画素電極と、前記トランジスタを覆う絶縁層と、前記画素電極と一体をなすように形成され、前記絶縁層を貫通し、前記ドレイン電極に接触された少なくとも１つの第１コンタクトプラグとを含むパネル構造体が提供される。
前記パネル構造体は、前記ゲート電極と離隔された電源ラインと、前記電源ラインと前記ソース電極とを電気的に連結するためのものであり、前記絶縁層を貫通する少なくとも１つの第２コンタクトプラグとをさらに含むことができる。
前記少なくとも１つの第２コンタクトプラグは、前記画素電極と同じ物質によって形成されうる。
前記少なくとも１つの第２コンタクトプラグに連結された連結配線がさらに備わりうる。
前記トランジスタに電気的に連結された他のトランジスタがさらに備わりうる。
前記トランジスタのゲート電極と前記他のトランジスタのドレイン電極とを連結するための少なくとも１つの第３コンタクトプラグがさらに備わりうる。
前記トランジスタは、駆動トランジスタであって、前記他のトランジスタは、スイッチングトランジスタでありうる。
本発明の他の側面によれば、第１ゲート電極、第１ソース電極及び第１ドレイン電極を具備する第１トランジスタと、第２ゲート電極、第２ソース電極及び第２ドレイン電極を具備する第２トランジスタと、画素電極と、前記画素電極と同じ物質から形成され、前記第１ドレイン電極と前記第２ゲート電極とを電気的に連結するための少なくとも１つの第１コンタクトプラグとを含むパネル構造体が提供される。
前記第１トランジスタはスイッチングトランジスタであって、前記第２トランジスタは駆動トランジスタでありうる。
前記少なくとも１つの第１コンタクトプラグに連結された連結配線がさらに備わりうる。
前記パネル構造体は、前記画素電極と一体をなすように形成され、前記第２ドレインと接触された少なくとも１つの第２コンタクトプラグをさらに含むことができる。
前記パネル構造体は、前記第１ゲート電極及び第２ゲート電極と離隔された電源ラインと、前記電源ラインと前記第２ソース電極とを電気的に連結するためのものであり、前記画素電極と同じ物質から形成された少なくとも１つの第３コンタクトプラグと、をさらに含むことができる。
前記少なくとも１つの第３コンタクトプラグに連結された連結配線がさらに備わりうる。
前述のコンタクトプラグは、導電プラグでありうる。
本発明の他の側面によれば、前述のパネル構造体を含む表示装置が提供される。
本発明の他の側面によれば、第１ゲート電極、前記第１ゲート電極の位置の上部に対応する位置に形成される第１活性層、前記第１活性層の両端に接触された第１ソース電極及び第１ドレイン電極を具備する第１薄膜トランジスタと、前記第１ドレイン電極と離隔された第１導電層とを含むパネル構造体の製造方法において、画素電極を形成する段階と、前記画素電極を形成する間、前記第１ドレインに接触された第１導電プラグを形成する段階と、前記画素電極を形成する間、前記第１導電層に接触された第２導電プラグを形成する段階と、前記第１導電プラグ及び第２導電プラグを連結する第１連結配線を形成する段階と、を含むパネル構造体の製造方法が提供される。
前記第１連結配線を形成する段階は前記画素電極を形成する間に行われうる。
前記画素電極、前記第１導電プラグ及び前記第２導電プラグは、いずれも同じ物質によって形成されうる。
前記第１連結配線は、前記画素電極と同じ物質によって形成されうる。
前記製造方法は、前記第１導電層と離隔される第２導電層を形成する段階と、前記第２導電層と離隔される第３導電層を形成する段階と、前記画素電極を形成する間、前記第２導電層に接触する第３導電プラグを形成する段階と、前記画素電極を形成する間、前記第３導電層に接触する第４導電プラグを形成する段階と、前記第３導電プラグ及び第４導電プラグを連結する第２連結配線を形成する段階と、をさらに含むことができる。
前記第２連結配線を形成する段階は前記画素電極を形成する間に行われうる。
前記第２連結配線は前記画素電極と同じ物質によって形成できる。
前記第２導電層は電源ラインでありうる。
前記第１導電層は第２ゲート電極であって、前記第３導電層は第２ソース電極でありうる。この場合、前記製造方法は、前記第１ゲート電極及び第２ゲート電極を覆うゲート絶縁層を形成する段階と、前記ゲート絶縁層上に第２活性層を形成する段階と、前記第２活性層に接触された第２ドレイン電極を形成する段階と、前記ゲート絶縁層上に、前記第１活性層、前記第１ソース電極、前記第１ドレイン電極、前記第２活性層、前記第２ソース電極及び前記第２ドレイン電極を覆う絶縁層を形成する段階とをさらに含むことができる。前記第１導電プラグ及び第４導電プラグは、前記絶縁層を貫通するように形成でき、前記第２導電プラグ及び第３導電プラグは、前記絶縁層及び前記ゲート絶縁層を貫通するように形成できる。
前記画素電極は、前記絶縁層上であって、第５導電プラグによって前記第２ドレイン電極と連結されるように形成できる。
本発明の他の実施形態は、前述の方法で、パネル構造体を製造する方法を含む表示装置の製造方法を提供する。
本発明の実施形態によれば、薄膜トランジスタを含むパネル構造体を、少数のマスクを使用して製造できる。
本発明の実施形態によるパネル構造体を示す平面図である。 図１のＩ−Ｉ’線による断面図である。 図１のＩＩ−ＩＩ’線による断面図である。 図１のＩＩＩ−ＩＩＩ’線による断面図である。 図１のＩＶ−ＩＶ’線による断面図である。 本発明の他の実施形態によるパネル構造体を示す平面図である。 本発明の実施形態によるパネル構造体の製造方法を示す平面図である。 本発明の実施形態によるパネル構造体の製造方法を示す平面図である。 本発明の実施形態によるパネル構造体の製造方法を示す平面図である。 本発明の実施形態によるパネル構造体の製造方法を示す平面図である。 本発明の実施形態によるパネル構造体の製造方法を示す平面図である。
以下、本発明の実施形態によるパネル構造体、パネル構造体を含む表示装置及びその製造方法について、添付された図面を参照しつつ詳細に説明する。この過程で、図面に図示された層や領域の厚さは、明細書の明確性のために多少誇張されて図示されている。詳細な説明全体にわたって同じ参照番号は、同じ構成要素を示す。
図１は、本発明の一実施形態によるパネル構造体を示す平面図である。
図１を参照すれば、基板（図示せず）上に、第１ゲート電極ＢＧ１を含む第１ゲートラインＧＬ１と、第１ゲートラインＧＬ１と離隔された第２ゲート電極ＢＧ２とが備わりうる。第１ゲートラインＧＬ１は、所定方向、例えば、Ｘ軸方向に延長し、第１ゲート電極ＢＧ１は、Ｙ軸方向に突出した部分でありうる。第２ゲート電極ＢＧ２は、第１ゲートラインＧＬ１とＹ軸方向に所定間隔離隔されており、第１部分ｐ１及び第２部分ｐ２を含むことができる。第１部分ｐ１は、第１ゲート電極ＢＧ１とＸ軸方向に所定間隔ほど離隔配置され、小さな四角形状を有することができる。第２部分ｐ２は、第１部分ｐ１からＸ軸の逆方向に第１ゲート電極ＢＧ１の上側まで、そしてＹ軸方向に、所定長さほど延びた大きい四角形状を有することができる。第１ゲートラインＧＬ１と第２ゲート電極ＢＧ２との形態は、多様に変化しうる。前記基板上に、第２ゲート電極ＢＧ２と所定間隔離隔された電源ラインＶ１がさらに備わりうる。電源ラインＶ１は、Ｘ軸方向に延長しうる。電源ラインＶ１は、第２ゲート電極ＢＧ２とＹ軸方向に離隔されうる。従って、電源ラインＶ１と第１ゲートラインＧＬ１との間に、第２ゲート電極ＢＧ２が備わりうる。
平面図の図１に示されてはいないが、前記基板上に、第１ゲートラインＧＬ１、第２ゲート電極ＢＧ２及び電源ラインＶ１を覆うゲート絶縁層が備わりうる。前記ゲート絶縁層の形成物質には制限がないが、例えば、シリコン酸化物、シリコン窒化物、高誘電物質（チタン酸化物、ハフニウム酸化物など）などから形成された層でありうる。第１ゲート電極ＢＧ１上側の前記ゲート絶縁層上に、第１活性層Ａ１が備わり、第２ゲート電極ＢＧ２上側の前記ゲート絶縁層上に、第２活性層Ａ２が備わりうる。第１活性層Ａ１及び第２活性層Ａ２の形成物質には制限がないが、例えば、非晶質シリコン（ａ−Ｓｉ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）、ＧｅＳｉ、ＧａＡｓ、金属酸化物半導体（ＺｎＯ、ＩｎＺｎＯ、ＧａＩｎＺｎＯなど）などから形成された層でありうる。第２活性層Ａ２は、第２部分ｐ２の左上部上に備わりうる。第２活性層Ａ２は、Ｙ軸方向に延長されたバー（ｂａｒ）状を有することができる。第２活性層Ａ２のサイズ、形成位置及び形は多様に変化しうる。
前記ゲート絶縁層上に、第１活性層Ａ１の両端に各々接触する第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１が備わりうる。第１ソース電極Ｓ１の端部から、Ｙ軸及びその逆方向に延長された第１データラインＤＬ１がさらに備わりうる。すなわち、第１ソース電極Ｓ１は、Ｙ軸方向に延びている第１データラインＤＬ１で、Ｘ軸方向に突出した部分でありうる。以下では、第１ソース電極Ｓ１を第１データラインＤＬ１の一部と見る。第１ドレイン電極Ｄ１は、第１活性層Ａ１からＸ軸方向に、所定長さほど延びた形態を有することができる。第１ドレイン電極Ｄ１は、第１ゲート電極ＢＧ１と第１部分ｐ１との間の前記ゲート絶縁層上に、一端が第１活性層Ａ１と接触するように備わりうる。第１ドレイン電極Ｄ１は、多少屈曲した様子を有することができるが、その形態は、多様に変化しうる。第１ゲート電極ＢＧ１を含む第１ゲートラインＧＬ１、前記ゲート絶縁層、第１活性層Ａ１、第１ソース電極Ｓ１を含む第１データラインＤＬ１及び第１ドレイン電極Ｄ１は、第１薄膜トランジスタを構成できる。前記第１薄膜トランジスタは、スイッチングトランジスタでありうる。
また、前記ゲート絶縁層上に、第２活性層Ａ２の両端にそれぞれ接触する第２ソース電極Ｓ２、及び第２ドレイン電極Ｄ２が備わりうる。第２ソース電極Ｓ２は、第１部分ｐ１’及び第２部分ｐ２’に区分されうる。第１部分ｐ１’は、第２ゲート電極ＢＧ２の第２部分ｐ２の上側に配されたものであり、第２活性層Ａ２の右側及び下方に拡張された構造を有することができる。第２部分ｐ２’は、上から見たとき、第２ゲート電極ＢＧ２から外れたものであり、その一端は、電源ラインＶ１の上側に配されうる。例えば、第２部分ｐ２’は、第１部分ｐ１’の右上部端からＹ軸方向に延長していて、電源ラインＶ１の上側からＸ軸の逆方向に延長された構造を有することができる。第２ドレイン電極Ｄ２は、第２活性層Ａ２の一端に接触しつつ、第２活性層Ａ２の上側、すなわち、Ｙ軸方向に所定長さほど延びた構造を有することができる。第２ドレイン電極Ｄ２の前記延長部は、残りの部分より多少広幅を有することができる。第２ゲート電極ＢＧ２、前記ゲート絶縁層、第２活性層Ａ２、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２は、第２薄膜トランジスタを構成できる。前記第２薄膜トランジスタは、駆動（ｄｒｉｖｉｎｇ）トランジスタでありうる。
図１に示されてはいないが、前記ゲート絶縁層上に、第１活性層Ａ１、前記第１ソース電極Ｓ１を含む第１データラインＤＬ１、第１ドレイン電極Ｄ１、第２活性層Ａ２、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２を覆う絶縁層が備わりうる。前記絶縁層は、一種の保護層（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）であって、シリコン酸化物、シリコン窒化物及びその他の絶縁物質のうち、少なくとも一つを含むことができる。
前記絶縁層上に、第１連結配線Ｃ１及び第２連結配線Ｃ２が備わりうる。第１連結配線Ｃ１は、第１ドレイン電極Ｄ１と第２ゲート電極ＢＧ２とを電気的に連結するための手段でありうる。第１連結配線Ｃ１の一端は、第１ドレイン電極Ｄ１に連結され、他端は、第２ゲート電極ＢＧ２の第１部分ｐ１に連結されうる。第１連結配線Ｃ１の前記一端と第１ドレイン電極Ｄ１は、前記絶縁層を貫通する少なくとも１つの第１導電プラグＣＰ１によって電気的に連結されうる。第１連結配線Ｃ１の前記他端と第２ゲート電極ＢＧ２の第１部分ｐ１は、前記ゲート絶縁層と前記絶縁層とを貫通する少なくとも１つの第２導電プラグＣＰ２によって、電気的に連結されうる。第２連結配線Ｃ２は、電源ラインＶ１と第２ソース電極Ｓ２の一端とを電気的に連結するための手段であり、電源ラインＶ１の上側に備わりうる。第２連結配線Ｃ２の一端は、電源ラインＶ１に連結され、他端は、第２ソース電極Ｓ２の前記一端に連結されうる。第２連結配線Ｃ２の前記一端と電源ラインＶ１は、前記ゲート絶縁層と前記絶縁層とを貫通する少なくとも１つの第３導電プラグＣＰ３によって、電気的に連結されうる。第２連結配線Ｃ２の前記他端と第２ソース電極Ｓ２の前記一端は、前記絶縁層を貫通する少なくとも１つの第４導電プラグＣＰ４によって、電気的に連結されうる。
また、前記絶縁層上に、第２ドレイン電極Ｄ２と電気的に連結された導電要素、例えば、画素電極ＰＥ１がさらに備わりうる。画素電極ＰＥ１は、金属酸化物及び金属のうち、少なくとも一つによって形成され、透明または不透明でありえる。例えば、画素電極ＰＥ１を形成するための前記金属酸化物は、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、Ｓｎ酸化物、Ｉｎ酸化物、Ｚｎ酸化物及びその混合物のうち、一つでありうる。前記Ｚｎ酸化物のような金属酸化物は、組成によって、導体または半導体の特徴を有することができるが、ここで、画素電極ＰＥ１用として使用するＺｎ酸化物は、導体特性を有する。前述の第１連結配線Ｃ１及び第２連結配線Ｃ２も、画素電極ＰＥ１と同一物質から共に形成されうる。また、第１導電プラグＣＰ１ないし第４導電プラグＣＰ４、及び以下で説明する第５導電プラグＣＰ５も、画素電極ＰＥ１と同一物質から共に形成されうる。画素電極ＰＥ１は、第２ドレイン電極Ｄ２の前記延長部と連結され、前記絶縁層を貫通する少なくとも１つの第５導電プラグＣＰ５によって連結されうる。画素電極ＰＥ１は、第２ゲート電極ＢＧ２と電源ラインＶ１との間、及び第１データラインＤＬ１と第２ソース電極Ｓ２との間の前記絶縁層上に備わりうる。ここで図示されていないが、画素電極ＰＥ１上に、所定の発光素子、例えば、有機発光素子が備わりうる。
前記第２ゲート電極ＢＧ２の一部、それに対応する第２ソース電極Ｓ２の一部、及びそれらの間の前記ゲート絶縁層は、キャパシタとして作用しうる。すなわち、前記駆動トランジスタの一部がキャパシタとして機能できる。よって、本実施形態のパネル構造体は、２Ｔ（ｔｒａｎｓｉｓｔｏｒ）−１Ｃ（ｃａｐａｃｉｔｏｒ）の構成を有することができる。前記スイッチングトランジスタ、すなわち、第１ゲート電極ＢＧ１を含む第１ゲートラインＧＬ１、前記ゲート絶縁層、第１活性層Ａ１、第１ソース電極Ｓ１を含む第１データラインＤＬ１及び第１ドレイン電極Ｄ１から構成された前記第１薄膜トランジスタがターンオン（ｔｕｒｎ−ｏｎ）されれば、第１ドレイン電極Ｄ１を介して、第２ゲート電極ＢＧ２に電流が印加されうる。第２ゲート電極ＢＧ２に前記電流が印加され、併せて、電源ラインＶ１に所定の電圧を印加すれば、前記駆動トランジスタがターンオンされ、第２ドレイン電極Ｄ２を介して画素電極ＰＥ１に電流が印加されうる。このとき、前記キャパシタは、前記画素電極ＰＥ１に印加される電流を所定時間維持させる役割を行うことができる。画素電極ＰＥ１に印加された電流によって、画素電極ＰＥ１上に備わる発光素子（図示せず）が動作されうる。
図２は、図１のＩ−Ｉ’線による断面図である。
図２を参照すれば、基板ＳＵＢ１上に、互いに離隔された第１ゲート電極ＢＧ１及び第２ゲート電極ＢＧ２が備わりうる。基板ＳＵＢ１上に、第１ゲート電極ＢＧ１及び第２ゲート電極ＢＧ２を覆うゲート絶縁層ＧＩ１が備わりうる。第１ゲート電極ＢＧ１上側のゲート絶縁層ＧＩ１上に、第１活性層Ａ１が備わりうる。ゲート絶縁層ＧＩ１上に、第１活性層Ａ１の両端にそれぞれ接触された第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１が備わりうる。ゲート絶縁層ＧＩ１上に、第１活性層Ａ１、第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１を覆う絶縁層ＩＬ１が備わりうる。絶縁層ＩＬ１に、第１ドレイン電極Ｄ１を露出させる少なくとも１つの第１ホールＨ１が備わりうる。また絶縁層ＩＬ１とゲート絶縁層ＧＩ１とに、第２ゲート電極ＢＧ２を露出させる少なくとも１つの第２ホールＨ２が備わりうる。第１ホールＨ１内に、第１導電プラグＣＰ１が備わり、第２ホールＨ２内に、第２導電プラグＣＰ２が備わりうる。絶縁層ＩＬ１上に、第１導電プラグＣＰ１と第２導電プラグＣＰ２とを連結する第１連結配線Ｃ１が備わりうる。従って、第１連結配線Ｃ１、第１導電プラグＣＰ１及び第２導電プラグＣＰ２によって、第１ドレイン電極Ｄ１と第２ゲート電極ＢＧ２は、電気的に互いに連結されうる。
図３Ａは、図１のＩＩ−ＩＩ’線による断面図である。
図３Ａを参照すれば、基板ＳＵＢ１上に、電源ラインＶ１が備わり、電源ラインＶ１を覆うゲート絶縁層ＧＩ１が備わりうる。ゲート絶縁層ＧＩ１上に、互いに離隔された第１データラインＢＬ１と第２ソース電極Ｓ２とが備わりうる。第１データラインＢＬ１と第２ソース電極Ｓ２とを覆う絶縁層ＩＬ１が備わりうる。絶縁層ＩＬ１及びゲート絶縁層ＧＩ１に、電源ラインＶ１を露出させる少なくとも１つの第３ホールＨ３が備わりうる。絶縁層ＩＬ１に、第２ソース電極Ｓ２を露出させる少なくとも１つの第４ホールＨ４が備わりうる。第３ホールＨ３内に、第３導電プラグＣＰ３が備わり、第４ホールＨ４内に、第４導電プラグＣＰ４が備わりうる。絶縁層ＩＬ１上に、第３導電プラグＣＰ３と第４導電プラグＣＰ４とを連結する第２連結配線Ｃ２が備わりうる。従って、第２連結配線Ｃ２、第３導電プラグＣＰ３及び第４導電プラグＣＰ４によって、電源ラインＶ１と第２ソース電極Ｓ２とが電気的に連結されうる。
本実施形態で、第１ホールＨ１ないし第４ホールＨ４は、１回のエッチング工程で同時に形成できる。すなわち、垂直連結のためのビアホールＨ１〜Ｈ４は、１つのマスク（ｍａｓｋ）を使用し、１回のリソグラフィ（ｌｉｔｈｏｇｒａｐｈｙ）工程で同時に形成できる。第１ホールＨ１及び第４ホールＨ４を形成するために、絶縁層ＩＬ１をエッチングするとき、それぞれ、第１ドレイン電極Ｄ１と第２ソース電極Ｓ２とがエッチング停止層として作用でき、第２ホールＨ２及び第３ホールＨ３を形成するために、絶縁層ＩＬ１及びゲート絶縁層ＧＩ１をエッチングするとき、それぞれ、第２ゲート電極ＢＧ２と電源ラインＶ１とがエッチング停止層として作用しうる。このように、第１ホールＨ１ないし第４ホールＨ４は、１回のエッチング工程で同時に形成できるために、工程を単純化でき、製造コストを節減できる。
図３Ｂ及び図３Ｃは、それぞれ図１のＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線による断面図である。
図３Ｂを参照すれば、基板ＳＵＢ１上に、ゲート絶縁層ＧＩ１が備わりうる。ゲート絶縁層ＧＩ１上に、互いに離隔された第１データラインＤＬ１、第２ドレイン電極Ｄ２及び第２ソース電極Ｓ２が備わりうる。絶縁層ＩＬ１が第１データラインＤＬ１、第２ドレイン電極Ｄ２及び第２ソース電極Ｓ２を覆うように備わりうる。絶縁層ＩＬ１内に、第２ドレイン電極Ｄ２を露出させる少なくとも１つの第５ホールＨ５が備わりうる。第５ホールＨ５内に、第５導電プラグＣＰ５が備わりうる。絶縁層ＩＬ１上に、第５導電プラグＣＰ５に連結された画素電極ＰＥ１が備わりうる。
図３Ｃを参照すれば、基板ＳＵＢ１上に、第２ゲート電極ＢＧ２を覆うゲート絶縁層ＧＩ１が備わりうる。ゲート絶縁層ＧＩ１上に、第２活性層Ａ２が備わりうる。第２活性層Ａ２は、第２ゲート電極ＢＧ２上側に形成されうる。ゲート絶縁層ＧＩ１上に、第２活性層Ａ２の両端に接触された第２ソース電極Ｓ２と第２ドレイン電極Ｄ２とが備わりうる。第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２と離隔された第１データラインＤＬ１が、ゲート絶縁層ＧＩ１上に備わりうる。ゲート絶縁層ＧＩ１上に、第２活性層Ａ２、第２ソース電極Ｓ２、第２ドレイン電極Ｄ２及び第１データラインＤＬ１を覆う絶縁層ＩＬ１が備わりうる。
本実施形態によれば、第１ホールＨ１ないし第５ホールＨ５は、１回のエッチング工程で形成されうる。例えば、第１ホールＨ１ないし第５ホールＨ５は、１つのマスクを使用する１回のエッチング工程（リソグラフィ工程）によって同時に形成されうる。第１ホールＨ１、第４ホールＨ４及び第５ホールＨ５を形成するために、絶縁層ＩＬ１をエッチングするとき、第１ドレイン電極Ｄ１、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２がエッチング停止層として作用しうる。第２ホールＨ２及び第３ホールＨ３を形成するために、絶縁層ＩＬ１及びゲート絶縁層ＧＩ１をエッチングするとき、第２ゲート電極ＢＧ２と電源ラインＶ１とがエッチング停止層として作用しうる。このように、第１ホールＨ１ないし第５ホールＨ５を１回のエッチング工程で同時に形成できるために、製造工程が単純化され、製造コストが節減されうる。
本実施形態は、多様に変化しうる。例えば、図２で、第１ゲート電極ＢＧ１と第２ゲート電極ＢＧ２は、同一層上に形成されているが、他の実施形態によれば、第１ゲート電極ＢＧ１と第２ゲート電極ＢＧ２は、互いに異なる層上に備わりもする。また、第２ゲート電極ＢＧ２は、トランジスタのゲートではない他の機能を有する導電層で代替可能であり、同様に、図３Ａの第２ソース電極Ｓ２及び電源ラインＶ１も、他の機能を有する導電層で代替可能である。
図１の構造は、１つの副画素（ｓｕｂ−ｐｉｘｅｌ）領域に対応しうる。すなわち、図１の画素電極ＰＥ１上には、赤色（Ｒｅｄ）、緑色（Ｇｒｅｅｎ）、青色（Ｂｌｕｅ）のうち、いずれか１つの色を示す発光ユニット（例えば、有機発光ユニット）が備わりうる。従って、本発明の実施形態によるパネル構造体は、図１の構造を複数個含むことができる。その例が、図４に図示されている。
図４を参照すれば、図１の構造と類似した３個の単位素子（以下、第１単位素子ＳＰ１ないし第３単位素子ＳＰ３）がＸ軸方向に順に配列されている。第１単位素子ＳＰ１ないし第３単位素子ＳＰ３は、それぞれ赤色副画素領域、緑色副画素領域及び青色副画素領域に対応しうる。第１単位素子ＳＰ１ないし第３単位素子ＳＰ３は、基本的に非常に類似した構造を有することができ、第１ゲートラインＧＬ１と電源ラインＶ１とを共有できる。しかし、第１単位素子ＳＰ１ないし第３単位素子ＳＰ３で、第２活性層Ａ２，Ａ２’，Ａ２”のサイズは、多少異なりうる。例えば、第２単位素子ＳＰ２の第２活性層Ａ２’は、第１単位素子ＳＰ１の第２活性層Ａ２より多少長く、第３単位素子ＳＰ３の第２活性層Ａ２”は、第２単位素子の第２活性層Ａ２’より多少長くありうる。これは、赤色有機発光ユニットの発光効率が緑色有機発光ユニットのそれより高く、緑色有機発光ユニットの発光効率が青色有機発光ユニットのそれより高くありうるためである。すなわち、発光効率が高いほど、第２活性層のサイズは小さくありうる。第２活性層Ａ２，Ａ２’，Ａ２”のサイズによって、それに対応する第２ソース電極Ｓ２，Ｓ２’，Ｓ２”及び第２ドレイン電極Ｄ２，Ｄ２’，Ｄ２”のサイズ及び形も、多少変わりうる。図４の構造は、Ｘ軸及びＹ軸の方向に反復されうる。
ここで図示されていないが、図１及び図４のパネル構造体を適用した表示装置を具現できる。表示装置で、パネル構造体を除外した残りの構成は、従来と類似し、それに係わる詳細な説明は省略する。
図５Ａないし図５Ｅは、本発明の実施形態によるパネル構造体の製造方法を示している。
図５Ａを参照すれば、第１マスク（図示せず）を利用し、基板（図示せず）上に、第１ゲート電極ＢＧ１を含む第１ゲートラインＧＬ１、第２ゲート電極ＢＧ２及び電源ラインＶ１を形成できる。第１ゲートラインＧＬ１は、所定方向、例えば、Ｘ軸方向に延長され、第１ゲート電極ＢＧ１は、Ｙ軸方向に突出した部分でありうる。第２ゲート電極ＢＧ２は、第１ゲートラインＧＬ１とＹ軸の方向に、所定間隔離隔されるように形成できる。第２ゲート電極ＢＧ２は、第１部分ｐ１及び第２部分ｐ２を含むことができ、第１部分ｐ１及び第２部分ｐ２の形は、図１で説明したものと同一でありえる。電源ラインＶ１は、第２ゲート電極ＢＧ２とＹ軸の方向に離隔されており、Ｘ軸方向に延長しうる。従って、電源ラインＶ１と第１ゲートラインＧＬ１との間に、第２ゲート電極ＢＧ２が備わりうる。
図５Ｂを参照すれば、前記基板上に、第１ゲートラインＧＬ１、第２ゲート電極ＢＧ２及び電源ラインＶ１を覆うゲート絶縁層（図示せず）を形成する。前記ゲート絶縁層の形成物質には制限がないが、例えば、シリコン酸化物、シリコン窒化物、高誘電物質（チタン酸化物、ハフニウム酸化物など）などから形成できる。次に、第２マスク（図示せず）を利用し、前記ゲート絶縁層上に、第１活性層Ａ１及び第２活性層Ａ２を形成できる。第１活性層Ａ１及び第２活性層Ａ２は、それぞれ第１ゲート電極ＢＧ１及び第２ゲート電極ＢＧ２の上側の前記ゲート絶縁層上に形成できる。第２活性層Ａ２は、第２部分ｐ２の左上部上に具備することができる。第２活性層Ａ２は、Ｙ軸方向に延長されたバー状を有することができ、そのサイズ、位置及び形は、多様に変化しうる。第１活性層Ａ１及び第２活性層Ａ２の形成物質には制限がないが、例えば、非晶質シリコン（ａ−Ｓｉ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）、ＧｅＳｉ、ＧａＡｓ、金属酸化物半導体（ＺｎＯ、ＩｎＺｎＯ、ＧａＩｎＺｎＯなど）などから形成できる。
図５Ｃを参照すれば、第３マスク（図示せず）を利用し、第１ソース電極Ｓ１を含む第１データラインＤＬ１、第１ドレイン電極Ｄ１、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２を形成できる。第１ソース電極Ｓ１及び第１ドレイン電極Ｄ１は、それぞれ第１活性層Ａ１の両端に接触され、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２は、それぞれ第２活性層Ａ２の両端に接触されうる。第１データラインＤＬ１、第１ドレイン電極Ｄ１、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２の形は、図１で説明したものと同一でありうる。参照番号ｐ１’及びｐ２’は、図１と同一に、第２ソース電極Ｓ２の第１部分ｐ１’及び第２部分ｐ２’を示す。
図５Ｄを参照すれば、前記ゲート絶縁層上に、第１活性層Ａ１、第１ソース電極Ｓ１を含む第１データラインＤＬ１、第１ドレイン電極Ｄ１、第２活性層Ａ２、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２を覆う絶縁層（図示せず）を形成できる。前記絶縁層は、一種の保護層であって、シリコン酸化物、シリコン窒化物及びその他の絶縁物質のうち、少なくとも一つによって形成できる。
次に、第４マスク（図示せず）を利用し、第１ホールＨ１ないし第５ホールＨ５を形成できる。第１ホールＨ１、第４ホールＨ４及び第５ホールＨ５は、前記絶縁層をエッチングして形成でき、第２ホールＨ２及び第３ホールＨ３は、前記絶縁層及び前記ゲート絶縁層をエッチングして形成できる。第１ホールＨ１、第４ホールＨ４及び第５ホールＨ５を形成するために、前記絶縁層をエッチングするとき、それぞれ第１ドレイン電極Ｄ１、第２ソース電極Ｓ２及び第２ドレイン電極Ｄ２がエッチング停止層として作用でき、第２ホールＨ２及び第３ホールＨ３を形成するために、前記絶縁層及び前記ゲート絶縁層をエッチングするとき、それぞれ第２ゲート電極ＢＧ２と電源ラインＶ１とがエッチング停止層として作用しうる。
図５Ｅを参照すれば、前記絶縁層上に、第１ホールＨ１ないし第５ホールＨ５を埋め込む導電層を形成した後、前記導電層を第５マスク（図示せず）を利用してパターニングし、第１導電プラグＣＰ１ないし第５導電プラグＣＰ５、第１連結配線Ｃ１、第２連結配線Ｃ２及び画素電極ＰＥ１を形成できる。従って、第１導電プラグＣＰ１ないし第５導電プラグＣＰ５、第１連結配線Ｃ１、第２連結配線Ｃ２及び画素電極ＰＥ１は、同じ物質によって共に形成できる。例えば、第１導電プラグＣＰ１ないし第５導電プラグＣＰ５、第１連結配線Ｃ１、第２連結配線Ｃ２及び画素電極ＰＥ１は、金属酸化物及び金属のうち、少なくとも一つによって形成でき、透明または不透明でありえる。前記金属酸化物は、ＩＴＯ、ＩＺＯ、Ｓｎ酸化物、Ｉｎ酸化物、Ｚｎ酸化物及びその混合物のうち、一つでありうる。第１連結配線Ｃ１の一端及び他端は、第１導電プラグＣＰ１及び第２導電プラグＣＰ２によって、第１ドレイン電極Ｄ１及び第２ゲート電極ＢＧ２に連結されうる。第２連結配線Ｃ２の一端及び他端は、第３導電プラグＣＰ３及び第４導電プラグＣＰ４によって、電源ラインＶ１及び第２ソース電極Ｓ２に連結されうる。画素電極ＰＥ１は、第５導電プラグＣＰ５によって、第２ドレイン電極Ｄ２に連結されうる。図５Ｅに図示された単一蒸着工程を使用する代わりに、所定の第１蒸着工程で、第１ホールＨ１ないし第５ホールＨ５を埋め込む第１導電プラグＣＰ１ないし第５導電プラグＣＰ５をまず形成した後、所定の第２蒸着工程で、第１連結配線Ｃ１、第２連結配線Ｃ２及び画素電極ＰＥ１を形成することもできる。
このように、本発明の実施形態によれば、第１ホールＨ１ないし第５ホールＨ５、すなわち、ビアホールを１回の工程で形成できるために、５個のマスクだけ使用してパネル構造体を製造できる。従って、従来に比べて工程が単純化され、製造コストが節減されうる。
図示されていないが、図５Ａないし図５Ｅの方法で製造したパネル構造体から表示装置を具現できる。パネル構造体を除外した残りの構成の製造方法は、従来のそれと類似しているので、それに係わる説明は省略する。
前記の説明で多くの事項が具体的に記載されているが、発明の範囲をそれに限定するものではなく、実施形態の例示として解釈されねばならない。例えば、本発明が属する技術分野で当業者ならば、本発明の実施形態で、パネル構造体の構成要素をさらに多様化でき、構造を多様に変形できるであろう。具体的な例として、前述の実施形態は、パネル構造体が２Ｔ−１Ｃの構成を有する場合に係わることであるが、トランジスタ及びキャパシタの個数は変わりうる。例えば、５Ｔ−２Ｃ構造、３Ｔ−１Ｃ構造など、多様な変形例が可能である。また、本発明の実施形態による構造の一部または全部を有機発光表示装置以外の他の表示装置、例えば、液晶表示装置に適用でき、表示装置以外の他の電子素子にも適用できることが分かる。従って、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
Ａ１、Ａ２ 活性層、
ＢＧ１、ＢＧ２ ゲート電極、
Ｃ１、Ｃ２ 連結配線、
ＣＰ１〜ＣＰ５ 導電プラグ、
Ｄ１、Ｄ２ ドレイン電極、
ＧＩ１ ゲート絶縁層、
ＧＬ１ ゲートライン、
Ｈ１〜Ｈ５ ホール（ｈｏｌｅ）、
ＩＬ１ 絶縁層、
ＰＥ１ 画素電極、
Ｓ１、Ｓ２ ソース電極、
ＳＰ１〜ＳＰ３ 単位素子、
ＳＵＢ１ 基板、
Ｖ１ 電源ライン。

Claims (30)

  1. 第１ゲート電極と、前記第１ゲート電極の位置の上部に対応する位置に形成された第１活性層と、前記第１活性層の両端に接触された第１ソース電極及び第１ドレイン電極と、を具備する第１薄膜トランジスタと、
    前記第１ドレイン電極と離隔された第１導電層と、
    画素電極と、
    前記画素電極と離隔し、前記画素電極と同じ物質から形成された第１連結配線と、
    前記第１連結配線の一端と前記第１ドレイン電極とを連結する第１導電プラグと、
    前記第１連結配線の他端と前記第１導電層とを連結する第２導電プラグと、を含み、
    前記第１導電層と離隔された第２導電層と、
    前記第２導電層と離隔された第３導電層と、
    前記画素電極と同じ物質から形成された第２連結配線と、をさらに含み、
    前記第２連結配線の一端は前記第２導電層と連結され、前記第２連結配線の他端は前記第３導電層と連結され、
    前記第１導電層は第２ゲート電極であり、
    前記第３導電層は第２ソース電極であり、
    前記第１ゲート電極及び前記第２ゲート電極を覆うゲート絶縁層と、
    前記ゲート絶縁層上に備えられた第２活性層と、
    前記第２活性層に接触する第２ドレイン電極と、
    前記ゲート絶縁層上に、前記第１活性層、前記第１ソース電極、前記第１ドレイン電極、前記第２活性層、前記第２ソース電極及び前記第２ドレイン電極を覆う絶縁層と、をさらに含み、
    前記第２ソース電極の一部は前記第２導電層の上部に位置し、
    前記第２連結配線の一端と前記第２導電層とを連結し、前記ゲート絶縁層と前記絶縁層とを貫通する第３導電プラグと、
    前記第２連結配線の他端と前記第２ソース電極とを連結し、前記絶縁層を貫通する第４導電プラグと、
    をさらに含むことを特徴とするパネル構造体。
  2. 前記第１連結配線と前記画素電極は金属酸化物及び金属のうちの少なくとも一つによって形成され、前記金属酸化物はＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）、ＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、Ｓｎ酸化物、Ｉｎ酸化物、Ｚｎ酸化物及びそれらの混合物のうちの一つであることを特徴とする請求項１に記載のパネル構造体。
  3. 前記第１導電層を覆うゲート絶縁層と、
    前記ゲート絶縁層上に、前記第１ドレイン電極を覆う絶縁層と、をさらに具備し、
    前記第１連結配線は前記絶縁層上に形成され、
    前記第１導電プラグは前記絶縁層を貫通し、前記第２導電プラグは前記ゲート絶縁層と前記絶縁層とを貫通することを特徴とする請求項１または請求項２に記載のパネル構造体。
  4. 前記第２導電層は電源ラインであることを特徴とする請求項１から３のいずれかに記載のパネル構造体。
  5. 前記第２ゲート電極の少なくとも一部は前記第１ゲート電極と前記第２導電層との間に備えられることを特徴とする請求項１から４のいずれかに記載のパネル構造体。
  6. 前記第２導電層は前記ゲート絶縁層によって覆われ、
    前記第２連結配線は前記第２導電層上側の前記絶縁層上に備えられることを特徴とする請求項１から５のいずれかに記載のパネル構造体。
  7. 前記画素電極は、前記絶縁層上に、前記第２ドレイン電極と連結されるように備えられることを特徴とする請求項１から６のいずれかに記載のパネル構造体。
  8. 前記画素電極は、前記第２ゲート電極と前記第２導電層との間の前記絶縁層上に備えられることを特徴とする請求項１から７のいずれかに記載のパネル構造体。
  9. 前記第２ゲート電極、前記第２活性層、前記第２ソース電極及び前記第２ドレイン電極は第２薄膜トランジスタを構成し、
    前記第１薄膜トランジスタはスイッチングトランジスタであり、前記第２薄膜トランジスタは駆動トランジスタであり、
    前記第２ゲート電極の一部、前記第２ゲート電極の上部に対応する位置の前記第２ソース電極の一部、及び前記第２ゲート電極の一部と前記第２ソース電極の一部との間の前記ゲート絶縁層は、キャパシタとして作用することを特徴とする請求項１から８のいずれかに記載のパネル構造体。
  10. 前記第１活性層は、非晶質シリコン（ａ−Ｓｉ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）、ＧｅＳｉ、ＧａＡｓ及び金属酸化物半導体のうちの少なくとも一つによって形成されることを特徴とする請求項１から９のいずれかに記載のパネル構造体。
  11. 前記第２活性層は前記第１活性層と同じ物質から形成されることを特徴とする請求項１から１０のいずれかに記載のパネル構造体。
  12. 前記画素電極に連結される第２ドレイン電極を含む第２薄膜トランジスタをさらに具備することを特徴とする請求項１から１１のいずれかに記載のパネル構造体。
  13. 前記第２ドレイン電極は前記画素電極と別途の導電プラグによって連結され、
    前記別途の導電プラグは前記画素電極と一体をなすように形成されることを特徴とする請求項１２に記載のパネル構造体。
  14. 前記第１導電層は前記第２薄膜トランジスタのゲート電極であることを特徴とする請求項１２に記載のパネル構造体。
  15. 前記第１薄膜トランジスタはスイッチングトランジスタであり、
    前記第２薄膜トランジスタは駆動トランジスタであることを特徴とする請求項１２から１４のいずれかに記載のパネル構造体。
  16. 前記第１連結配線と前記画素電極とは同一層上に備えられることを特徴とする請求項１から１５のいずれかに記載のパネル構造体。
  17. 請求項１から請求項１６のうちのいずれか１項に記載のパネル構造体を含むことを特徴とする表示装置。
  18. 第１ゲート電極、第１ソース電極及び第１ドレイン電極を具備する第１トランジスタと、
    第２ゲート電極、第２ソース電極及び第２ドレイン電極を具備する第２トランジスタと、
    前記第１ゲート電極に連結されたものであって、第１方向に延びた第１ゲートラインと、
    前記第１ゲートラインと離隔して前記第１ゲートラインと並んだ方向に延びた電源ラインと、
    画素電極と、
    前記画素電極と同じ物質から形成され、前記第１ドレイン電極と前記第２ゲート電極とを電気的に連結するための少なくとも１つの第１コンタクトプラグと、
    前記画素電極と同じ物質から形成され、前記電源ラインと前記第２ソース電極とを連結するための少なくとも１つの第２コンタクトプラグと、を含み、
    前記第１ゲートラインと前記電源ラインとの間に前記第２ゲート電極及び前記画素電極が配置され、前記第２ゲート電極と前記電源ラインとの間に前記画素電極が配置されることを特徴とするパネル構造体。
  19. 前記第１トランジスタはスイッチングトランジスタであり、
    前記第２トランジスタは駆動トランジスタであることを特徴とする請求項１８に記載のパネル構造体。
  20. 前記少なくとも１つの第１コンタクトプラグに連結された第１連結配線がさらに備えられることを特徴とする請求項１８または１９に記載のパネル構造体。
  21. 前記画素電極と一体をなすように形成され、前記画素電極と前記第２ドレインとを連結する少なくとも１つの第３コンタクトプラグをさらに含むことを特徴とする請求項１８から２０のいずれかに記載のパネル構造体。
  22. 前記少なくとも１つの第２コンタクトプラグに連結された第２連結配線がさらに備えられることを特徴とする請求項１８から２１のいずれかに記載のパネル構造体。
  23. 第１ゲート電極と、前記第１ゲート電極の位置の上部に対応する位置に形成される第１活性層と、前記第１活性層の両端に接触された第１ソース電極及び第１ドレイン電極と、を具備する第１薄膜トランジスタと、前記第１ドレイン電極と離隔された第１導電層と、を含むパネル構造体の製造方法において、
    画素電極を形成する段階と、
    前記画素電極を形成する間、前記第１ドレイン電極に接触する第１導電プラグを形成する段階と、
    前記画素電極を形成する間、前記第１導電層に接触する第２導電プラグを形成する段階と、
    前記第１導電プラグ及び前記第２導電プラグを連結する第１連結配線を形成する段階と、を含み、
    前記第１導電層と離隔される第２導電層を形成する段階と、
    前記第２導電層と離隔される第３導電層を形成する段階と、
    前記画素電極を形成する間、前記第２導電層に接触する第３導電プラグを形成する段階と、
    前記画素電極を形成する間、前記第３導電層に接触する第４導電プラグを形成する段階と、
    前記第３導電プラグ及び第４導電プラグを連結する第２連結配線を形成する段階と、をさらに含み、
    前記第１導電層は第２ゲート電極であり、
    前記第３導電層は第２ソース電極であり、
    前記第１ゲート電極及び前記第２ゲート電極を覆うゲート絶縁層を形成する段階と、
    前記ゲート絶縁層上に第２活性層を形成する段階と、
    前記第２活性層に接触する第２ドレイン電極を形成する段階と、
    前記ゲート絶縁層上に、前記第１活性層、前記第１ソース電極、前記第１ドレイン電極、前記第２活性層、前記第２ソース電極及び前記第２ドレイン電極を覆う絶縁層を形成する段階と、をさらに含み、
    前記第２ソース電極の一部は前記第２導電層の上部に位置し、
    第３導電プラグは前記第２連結配線の一端と前記第２導電層とを連結し、前記ゲート絶縁層と前記絶縁層とを貫通し、
    前記第４導電プラグは前記第２連結配線の他端と前記第２ソース電極とを連結し、前記絶縁層を貫通し、
    前記第１導電プラグ及び前記第４導電プラグは前記絶縁層を貫通するように形成され、前記第２導電プラグ及び前記第３導電プラグは前記絶縁層及び前記ゲート絶縁層を貫通するように形成されることを特徴とするパネル構造体の製造方法。
  24. 前記第１連結配線を形成する段階は、前記画素電極を形成する間に行われることを特徴とする請求項２３に記載のパネル構造体の製造方法。
  25. 前記画素電極、前記第１導電プラグ及び前記第２導電プラグは、いずれも同じ物質によって形成することを特徴とする請求項２３または２４に記載のパネル構造体の製造方法。
  26. 前記第１連結配線は前記画素電極と同じ物質によって形成することを特徴とする請求項２３から２５のいずれかに記載のパネル構造体の製造方法。
  27. 前記第２連結配線を形成する段階は前記画素電極を形成する間に行われることを特徴とする請求項２３から２６のいずれかに記載のパネル構造体の製造方法。
  28. 前記第２連結配線は前記画素電極と同じ物質によって形成することを特徴とする請求項２３から２７のいずれかに記載のパネル構造体の製造方法。
  29. 前記第２導電層は電源ラインであることを特徴とする請求項２３から２８のいずれかに記載のパネル構造体の製造方法。
  30. 前記画素電極は、前記絶縁層上であって、第５導電プラグによって前記第２ドレイン電極と連結されるように形成されることを特徴とする請求項２３から２９のいずれかに記載のパネル構造体の製造方法。
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