TWI714538B - 半導體積體電路 - Google Patents
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Abstract
第一主動區以及第二主動區摻雜有不同類型的雜質，且在第一方向上延伸並在第二方向上彼此間隔開。在第一主動區以及第一主動區與第二主動區之間的隔離層的第一部分上的第一閘極結構以及第三閘極結構在第二方向上延伸且在第一方向上彼此間隔開。在第二主動區以及第一部分上的第二閘極結構以及第四閘極結構在第二方向上延伸，在第一方向上彼此間隔開，且在第二方向上分別面對第一閘極結構以及第三閘極結構並與之間隔開。第一接觸窗至第四接觸窗分別在第一閘極結構至第四閘極結構的部分上。第一接觸窗與第四接觸窗連接，且第二接觸窗與第三接觸窗連接。
Description
本申請案為主張2014年11月6日申請的美國臨時申請案第62/075,984號的優先權，且亦主張2015年2月24日在韓國智慧財產局(KIPO)申請的韓國專利申請案第10-2015-0026079號的優先權的非臨時申請案，所述申請案中的每一者的全部內容以引用的方式併入本文中。
本發明是有關於一種半導體積體電路以及/或其製造方法。更特定而言，本發明是有關於一種包含時脈鎖存電路的半導體積體電路以及/或其製造方法。
為了實施習知時脈鎖存電路，PMOS閘極以及NMOS閘極需要彼此連接。習知地，可使用虛設閘極，然而在此狀況下，使用虛設閘極可能會增加由習知鎖存電路所要求的面積。
至少一些實施例提供包含具有較少面積的時脈鎖存電路的半導體積體電路。
一或多個實施例提供製造包含具有較少面積的時脈鎖存電路的半導體積體電路的方法。
至少一個實施例提供一種半導體積體電路。半導體積體電路包含：第一主動區以及第二主動區；第一閘極結構以及第三閘極結構；第二閘極結構以及第四閘極結構；以及第一接觸窗至第四接觸窗。第一主動區以及第二主動區由基板上的隔離層界定且摻雜有彼此不同類型的雜質。第一主動區以及第二主動區在第一方向上延伸且在垂直或實質上垂直於第一方向的第二方向上彼此間隔開。第一閘極結構以及第三閘極結構在第一主動區以及第一主動區與第二主動區之間的隔離層的第一部分上。第一閘極結構以及第三閘極結構在第二方向上延伸且在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構在第二主動區以及隔離層的第一部分上。第二閘極結構以及第四閘極結構在第二方向上延伸且在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構在第二方向上分別面對第一閘極結構以及第三閘極結構並與第一閘極結構以及第三閘極結構間隔開。第一接觸窗至第四接觸窗分別在隔離層的第一部分上的第一閘極結構至第四閘極結構的部分上。第一接觸窗以及第四接觸窗彼此電連接，且第二接觸窗以及第三接觸窗彼此電連接。第一接觸窗以及第三接觸窗在第二方向上與第一主動區間隔開實質上相同距離，且第二接觸窗以及第四
接觸窗在第二方向上與第二主動區間隔開實質上相同距離。
在至少一些實施例中，第一主動區可摻雜有p型雜質，且第二主動區可摻雜有n型雜質。
在至少一些實施例中，第一接觸窗以及第四接觸窗可經由第一接觸窗以及第四接觸窗上的第一下部佈線彼此電連接。
在至少一些實施例中，所述半導體積體電路可更包含：第二接觸窗上的第二下部佈線、第三接觸窗上的第三下部佈線、第二下部佈線上的第一介層窗、第三下部佈線上的第二介層窗以及第一介層窗與第二介層窗兩者上的第一上部佈線。第二接觸窗以及第三接觸窗可經由第二下部佈線以及第三下部佈線、第一介層窗以及第二介層窗以及第一上部佈線彼此電連接。
在至少一些實施例中，所述半導體積體電路可更包含第一雜質區與第三雜質區，以及第二雜質區與第四雜質區。第一雜質區以及第三雜質區可分別在第一閘極結構的相對側處的第一主動區的上部部分處，且可摻雜有第一導電性類型的雜質。第二雜質區以及第四雜質區可分別在第二閘極結構的相對側處的第二主動區的上部部分處，且可摻雜有第二導電性類型的雜質。
在至少一些實施例中，所述半導體積體電路可更包含分別在第一雜質區以及第二雜質區上的第五接觸窗以及第六接觸窗。第五接觸窗以及第六接觸窗可彼此電連接。
在至少一些實施例中，所述半導體積體電路可更包含第五接觸窗上的第四下部佈線、第六接觸窗上的第五下部佈線、第四下部佈線上的第三介層窗、第五下部佈線上的第四介層窗以及第三介層窗與第四介層窗兩者上的第二上部佈線。第五接觸窗以
及第六接觸窗可經由第四下部佈線與第五下部佈線、第三介層窗與第四介層窗以及第二上部佈線彼此電連接。
在至少一些實施例中，所述半導體積體電路可更包含分別在第三雜質區以及第四雜質區上的第七接觸窗以及第八接觸窗。第七接觸窗以及第八接觸窗可彼此電連接。
在至少一些實施例中，所述半導體積體電路可更包含第七接觸窗上的第六下部佈線、第八接觸窗上的第七下部佈線、第六下部佈線上的第五介層窗、第七下部佈線上的第六介層窗以及第五介層窗與第六介層窗兩者上的第三上部佈線。第七接觸窗以及第八接觸窗可經由第六下部佈線與第七下部佈線、第五介層窗與第六介層窗以及第三上部佈線彼此電連接。
在至少一些實施例中，所述半導體積體電路可更包含第五閘極結構以及第六閘極結構。第五閘極結構可在第一主動區以及隔離層的第一部分上。第五閘極結構可在第二方向上延伸且可在第一方向上與第三閘極結構間隔開。第六閘極結構可在第二主動區以及隔離層的第一部分上。第六閘極結構可在第二方向上延伸且可在第一方向上與第四閘極結構間隔開。第五閘極結構以及第六閘極結構可在隔離層的第一部分上彼此連接，且可在第二方向上延伸。
在至少一些實施例中，所述半導體積體電路可更包含第五雜質區與第七雜質區，以及第六雜質區與第八雜質區。第五雜質區與第七雜質區可分別在第五閘極結構的相對側處的第一主動區的上部部分處，且可摻雜有第一導電性類型的雜質。第六雜質區與第八雜質區可分別在第六閘極結構的相對側處的第二主動區
的上部部分處，且可摻雜有第二導電性類型的雜質。
在至少一些實施例中，所述半導體積體電路可更包含第九接觸窗以及第十接觸窗。第九接觸窗可在第七雜質區上，且可將供應電壓施加至第九接觸窗。第十接觸窗可在第八雜質區上，且可接地。
在至少一些實施例中，所述半導體積體電路可更包含第八下部佈線以及第九下部佈線。第八下部佈線可在第九接觸窗上並將供應電壓施加至第九接觸窗。第九下部佈線可在第十接觸窗上，且可接地。
在至少一些實施例中，所述半導體積體電路可更包含第七閘極結構以及第八閘極結構。第七閘極結構可在第一主動區以及隔離層的第一部分上。第七閘極結構可在第二方向上延伸且可在第一方向上與第五閘極結構間隔開。第八閘極結構可在第二主動區以及隔離層的第一部分上。第八閘極結構可在第二方向上延伸且可在第一方向上與第六閘極結構間隔開。第七閘極結構以及第八閘極結構可在隔離層的第一部分上彼此連接，且可在第二方向上延伸。
在至少一些實施例中，所述半導體積體電路可更包含第一雜質區與第三雜質區，以及第二雜質區與第四雜質區。第一雜質區以及第三雜質區可分別在第一閘極結構的相對側處的第一主動區的上部部分處，且可摻雜有第一導電性類型的雜質。第二雜質區以及第四雜質區可分別在第二閘極結構的相對側處的第二主動區的上部部分處，且可摻雜有第二導電性類型的雜質。
在至少一些實施例中，所述半導體積體電路可更包含在
鄰近於第八閘極結構的第二主動區的上部部分處的第九雜質區。第九雜質區可電連接至第五閘極結構或第六閘極結構。
在至少一些實施例中，可將時脈信號應用於第一閘極結構至第四閘極結構中的每一者。
在至少一些實施例中，可將第一時脈信號應用於第二閘極結構以及第三閘極結構，且可將第二時脈信號應用於第一閘極結構以及第四閘極結構。
在至少一些實施例中，第二閘極結構可在相對於第二主動區在第二方向上與隔離層的第一部分相對的隔離層的第二部分上延伸。所述半導體積體電路可更包含在隔離層的第二部分上的第二閘極結構的一部分上的第十二接觸窗、第十二接觸窗上的第十下部佈線、第十下部佈線上的第七介層窗以及第七介層窗上的第四上部佈線。第四上部佈線可在第一方向上延伸，且可將第一時脈信號應用於第四上部佈線。
在至少一些實施例中，第一閘極結構可在相對於第一主動區在第二方向上與隔離層的第一部分相對的隔離層的第三部分上延伸。所述半導體積體電路可更包含在隔離層的第三部分上的第一閘極結構的一部分上的第十三接觸窗、第十三接觸窗上的第十一下部佈線、第十一下部佈線上的第八介層窗以及第八介層窗上的第五上部佈線。第五上部佈線可在第一方向上延伸，且可將第二時脈信號應用於第五上部佈線。
至少一個其他實施例提供一種半導體積體電路。所述半導體積體電路包含：第一主動區以及第二主動區；第一閘極結構以及第三閘極結構；第二閘極結構以及第四閘極結構；以及第一
接觸窗至第四接觸窗。第一主動區以及第二主動區由基板上的隔離層界定且摻雜有彼此不同類型的雜質。第一主動區以及第二主動區在第一方向上延伸且在垂直或實質上垂直於第一方向的第二方向上彼此間隔開。第一閘極結構以及第三閘極結構在第一主動區以及與其鄰近的隔離層的一部分上。第一閘極結構以及第三閘極結構在第二方向上延伸且在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構在第二主動區以及與其鄰近的隔離層的一部分上。第二閘極結構以及第四閘極結構在第二方向上延伸且在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構在第二方向上分別面對第一閘極結構以及第三閘極結構並與第一閘極結構以及第三閘極結構間隔開。第一接觸窗至第四接觸窗分別在隔離層上的第一閘極結構至第四閘極結構的部分上。第一接觸窗以及第四接觸窗彼此電連接，且第二接觸窗以及第三接觸窗彼此電連接。第一接觸窗以及第三接觸窗在第二方向上與第一主動區的邊界間隔開相同或實質上相同距離，且第二接觸窗以及第四接觸窗在第二方向上與第二主動區的邊界間隔開相同或實質上相同距離。
在至少一些實施例中，第一主動區可在第二方向上包含第一邊界以及第二邊界，且第二主動區可在第二方向上包含第三邊界以及第四邊界。第一邊界與第三邊界可面對彼此。
在至少一些實施例中，相比於第一主動區的第一邊界，第一接觸窗以及第三接觸窗中的每一者可更接近第一主動區的第二邊界。相比於第二主動區的第三邊界，第二接觸窗以及第四接觸窗中的每一者可更接近第二主動區的第四邊界。
在至少一些實施例中，相比於第一主動區的第二邊界，第一接觸窗以及第三接觸窗中的每一者可更接近第一主動區的第一邊界。相比於第二主動區的第三邊界，第二接觸窗以及第四接觸窗中的每一者可更接近第二主動區的第四邊界。
在至少一些實施例中，相比於第一主動區的第一邊界，第一接觸窗以及第三接觸窗中的每一者可更接近第一主動區的第二邊界。相比於第二主動區的第四邊界，第二接觸窗以及第四接觸窗中的每一者可更接近第二主動區的第三邊界。
在至少一些實施例中，相比於第一主動區的第二邊界，第一接觸窗以及第三接觸窗中的每一者可更接近第一主動區的第一邊界。相比於第二主動區的第四邊界，第二接觸窗以及第四接觸窗中的每一者可更接近第二主動區的第三邊界。
在至少一些實施例中，第一接觸窗以及第四接觸窗可經由在第一接觸窗以及第四接觸窗兩者上的第一下部佈線彼此電連接。
在至少一些實施例中，所述半導體積體電路可更包含第二接觸窗上的第二下部佈線、第三接觸窗上的第三下部佈線、第二下部佈線上的第一介層窗、第三下部佈線上的第二介層窗以及第一介層窗與第二介層窗兩者上的第一上部佈線。第二接觸窗以及第三接觸窗可經由第二下部佈線與第三下部佈線、第一介層窗與第二介層窗以及第一上部佈線彼此電連接。
在至少一些實施例中，所述半導體積體電路可更包含第一雜質區與第三雜質區，以及第二雜質區與第四雜質區。第一雜質區以及第三雜質區可分別在第一閘極結構的相對側處的第一主
動區的上部部分處，且可摻雜有第一導電性類型的雜質。第二雜質區以及第四雜質區可分別在第二閘極結構的相對側處的第二主動區的上部部分處，且可摻雜有第二導電性類型的雜質。
在至少一些實施例中，第一雜質區以及第二雜質區可彼此電連接，且第三雜質區以及第四雜質區可彼此電連接。
在至少一些實施例中，所述半導體積體電路可更包含第五閘極結構以及第六閘極結構。第五閘極結構可在第一主動區以及隔離層上。第五閘極結構可在第二方向上延伸且可在第一方向上與第三閘極結構間隔開。第六閘極結構可在第二主動區以及隔離層上。第六閘極結構可在第二方向上延伸且可在第一方向上與第四閘極結構間隔開。第五閘極結構以及第六閘極結構可彼此連接於第一主動區與第二主動區之間的隔離層的一部分上，且可在第二方向上延伸。
在至少一些實施例中，所述半導體積體電路可更包含第五雜質區與第七雜質區，以及第六雜質區與第八雜質區。第五雜質區以及第七雜質區可分別在第五閘極結構的相對側處的第一主動區的上部部分處，且可摻雜有第一導電性類型的雜質。第六雜質區以及第八雜質區可分別在第六閘極結構的相對側處的第二主動區的上部部分處，且可摻雜有第二導電性類型的雜質。
在至少一些實施例中，可將供應電壓施加至第七雜質區，且第八雜質區可接地。
在至少一些實施例中，所述半導體積體電路可更包含第七閘極結構以及第八閘極結構。第七閘極結構可在第一主動區以及隔離層上。第七閘極結構可在第二方向上延伸且可在第一方向
上與第五閘極結構間隔開。第八閘極結構可在第二主動區以及隔離層上。第八閘極結構可在第二方向上延伸且可在第一方向上與第六閘極結構間隔開。第七閘極結構以及第八閘極結構可在第一主動區與第二主動區之間的隔離層的一部分上彼此連接，且可在第二方向上延伸。
在至少一些實施例中，所述半導體積體電路可更包含第一雜質區與第三雜質區，以及第二雜質區與第四雜質區。第一雜質區以及第三雜質區可分別在第一閘極結構的相對側處的第一主動區的上部部分處，且可摻雜有第一導電性類型的雜質。第二雜質區以及第四雜質區可分別在第二閘極結構的相對側處的第二主動區的上部部分處，且可摻雜有第二導電性類型的雜質。第七閘極結構以及第八閘極結構可分別電連接至第三雜質區以及第四雜質區。
在至少一些實施例中，所述半導體積體電路可更包含在鄰近於第八閘極結構的第二主動區的上部部分上的第九雜質區。第九雜質區可摻雜有第二導電性類型的雜質。第九雜質區可電連接至第五閘極結構以及第六閘極結構。
在至少一些實施例中，可將第一時脈信號應用於第二閘極結構以及第三閘極結構，且可將第二時脈信號應用於第一閘極結構以及第四閘極結構。
至少一個其他實施例提供一種半導體積體電路。所述半導體積體電路包含：第一主動區以及第二主動區；第一閘極結構以及第三閘極結構；第二閘極結構以及第四閘極結構；第五閘極結構；第六閘極結構；第七閘極結構；第八閘極結構；以及第一
接觸窗至第四接觸窗。第一主動區以及第二主動區由基板上的隔離層界定且摻雜有彼此不同類型的雜質。第一主動區以及第二主動區在第一方向上延伸且在垂直或實質上垂直於第一方向的第二方向上彼此間隔開。第一閘極結構以及第三閘極結構在第一主動區以及與其鄰近的隔離層的一部分上。第一閘極結構以及第三閘極結構在第二方向上延伸且在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構在第二主動區以及與其鄰近的隔離層的一部分上。第二閘極結構以及第四閘極結構在第二方向上延伸且在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構在第二方向上分別面對第一閘極結構以及第三閘極結構並與之間隔開。第五閘極結構在第一主動區以及隔離層上。第五閘極結構在第二方向上延伸且在第一方向上與第三閘極結構間隔開。第六閘極結構在第二主動區以及隔離層上。第六閘極結構在第二方向上延伸且在第一方向上與第四閘極結構間隔開。第七閘極結構在第一主動區以及隔離層上。第七閘極結構在第二方向上延伸且在第一方向上與第五閘極結構間隔開。第八閘極結構在第二主動區以及隔離層上。第八閘極結構在第二方向上延伸且在第一方向上與第六閘極結構間隔開。第一接觸窗至第四接觸窗分別在隔離層上的第一閘極結構至第四閘極結構的部分上。第五閘極結構以及第六閘極結構在第一主動區與第二主動區之間的隔離層的一部分上彼此連接，且在第二方向上延伸。第七閘極結構以及第八閘極結構在第一主動區與第二主動區之間的隔離層的一部分上彼此連接，且在第二方向上延伸。第一接觸窗以及第四接觸窗彼此電連接，且第二接觸窗以及第三接觸窗彼此電連接。第一接觸窗以及第三接
觸窗在第二方向上與第一主動區的邊界間隔開相同或實質上相同距離，且第二接觸窗以及第四接觸窗在第二方向上與第二主動區的邊界間隔開相同或實質上相同距離。
在至少一些實施例中，所述半導體積體電路可更包含第一雜質區與第三雜質區，以及第二雜質區與第四雜質區。第一雜質區以及第三雜質區可分別在第一閘極結構的相對側處的第一主動區的上部部分處，且可摻雜有第一導電性類型的雜質。第二雜質區以及第四雜質區可分別在第二閘極結構的相對側處的第二主動區的上部部分處，且可摻雜有第二導電性類型的雜質。第一雜質區以及第二雜質區可彼此電連接，且第三雜質區以及第四雜質區可彼此電連接。
在至少一些實施例中，第七閘極結構以及第八閘極結構可分別電連接至第三雜質區以及第四雜質區。
在至少一些實施例中，所述半導體積體電路可更包含第五雜質區與第七雜質區，以及第六雜質區與第八雜質區。第五雜質區以及第七雜質區可分別在第五閘極結構的相對側處的第一主動區的上部部分處，且可摻雜有第一導電性類型的雜質。第六雜質區以及第八雜質區可分別在第六閘極結構的相對側處的第二主動區的上部部分處，且可摻雜有第二導電性類型的雜質。可將供應電壓施加至第七雜質區，且第八雜質區可接地。
在至少一些實施例中，所述半導體積體電路可更包含在鄰近於第八閘極結構的第二主動區的上部部分處的第九雜質區。第九雜質區可摻雜有第二導電性類型的雜質，且可電連接至第五閘極結構以及第六閘極結構。
在至少一些實施例中，可將第一時脈信號應用於第二閘極結構以及第三閘極結構，且可將第二時脈信號應用於第一閘極結構以及第四閘極結構。
至少一個其他實施例提供一種製造半導體積體電路的方法。在所述方法中，在基板上形成隔離層以界定在第一方向上延伸且在垂直或實質上垂直於第一方向的第二方向上彼此間隔開的第一主動區以及第二主動區。第一閘極結構以及第三閘極結構形成於第一主動區以及與其鄰近的隔離層的一部分上以在第二方向上延伸並在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構形成於第二主動區以及與其鄰近的隔離層的一部分上以在第二方向上延伸並在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構在第二方向上分別面對第一閘極結構以及第三閘極結構並與之間隔開。第一接觸窗至第四接觸窗分別形成於隔離層上的第一閘極結構至第四閘極結構的部分上。第一接觸窗以及第四接觸窗彼此電連接，且第二接觸窗以及第三接觸窗彼此電連接。第一接觸窗以及第三接觸窗在第二方向上與第一主動區間隔開相同或實質上相同距離，且第二接觸窗以及第四接觸窗在第二方向上與第二主動區間隔開相同或實質上相同距離。
在至少一些實施例中，在形成第一閘極結構至第四閘極結構之後，可將p型雜質摻雜至鄰近於第一閘極結構以及第三閘極結構的第一主動區的上部部分，且可將n型雜質摻雜至鄰近於第二閘極結構以及第四閘極結構的第二主動區的上部部分。
在至少一些實施例中，當第一接觸窗以及第四接觸窗彼此電連接時，第一下部佈線可形成於第一接觸窗以及第四接觸窗
上。
在至少一些實施例中，當第二接觸窗以及第三接觸窗彼此電連接時，第二下部佈線以及第三下部佈線可分別形成於第二接觸窗以及第三接觸窗上，第一介層窗以及第二介層窗可分別形成於第二下部佈線以及第三下部佈線上，且第一上部佈線可形成於第一介層窗以及第二介層窗上。
在至少一些實施例中，在形成第一閘極結構至第四閘極結構之後，可將第一導電性類型的雜質摻雜至在第一閘極結構的相對側處的第一主動區的上部部分以分別形成第一雜質區以及第三雜質區。可將第二導電性類型的雜質摻雜至在第二閘極結構的相對側處的第二主動區的上部部分以分別形成第二雜質區以及第四雜質區。
在至少一些實施例中，在形成第一雜質區至第四雜質區之後，第五接觸窗以及第六接觸窗可分別形成於第一雜質區以及第二雜質區上，第四下部佈線以及第五下部佈線可分別形成於第五接觸窗以及第六接觸窗上，第三介層窗以及第四介層窗可分別形成於第四下部佈線以及第五下部佈線上，且第二上部佈線可形成於第三介層窗以及第四介層窗上。
在至少一些實施例中，在形成第一雜質區至第四雜質區之後，第七接觸窗以及第八接觸窗可分別形成於第三雜質區以及第四雜質區上，第六下部佈線以及第七下部佈線可分別形成於第七接觸窗以及第八接觸窗上，第五介層窗以及第六介層窗可分別形成於第六下部佈線以及第七下部佈線上，且第三上部佈線可形成於第五介層窗以及第六介層窗上。
至少一個其他實施例提供一種半導體積體電路。所述半導體積體電路包含：第一主動區以及第二主動區；第一閘極結構至第四閘極結構；以及第一接觸窗至第四接觸窗。第一主動區以及第二主動區由基板上的隔離層界定，第一主動區以及第二主動區摻雜有不同類型的雜質，第一主動區以及第二主動區在第一方向上延伸，且第一主動區以及第二主動區在第二方向上彼此間隔開。第二方向實質上垂直於第一方向。第一閘極結構以及第三閘極結構在第一主動區以及第一主動區與第二主動區之間的隔離層的第一部分上，第一閘極結構以及第三閘極結構在第二方向上延伸，且第一閘極結構以及第三閘極結構在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構在第二主動區以及隔離層的第一部分上，第二閘極結構以及第四閘極結構在第二方向上延伸，第二閘極結構以及第四閘極結構在第一方向上彼此間隔開，且第二閘極結構以及第四閘極結構在第二方向上分別面對第一閘極結構以及第三閘極結構並與之間隔開。第一接觸窗至第四接觸窗分別在隔離層的第一部分上的第一閘極結構至第四閘極結構的部分上，第一接觸窗以及第四接觸窗彼此電連接，第二接觸窗以及第三接觸窗彼此電連接，第一接觸窗以及第三接觸窗在第二方向上與第一主動區間隔開實質上相同距離，且第二接觸窗以及第四接觸窗在第二方向上與第二主動區間隔開實質上相同距離。
第一主動區可摻雜有p型雜質，且第二主動區可摻雜有n型雜質。
第一接觸窗以及第四接觸窗可經由在第一接觸窗以及第四接觸窗上的第一下部佈線彼此電連接。
所述半導體積體電路可更包含：第二接觸窗上的第二下部佈線；第三接觸窗上的第三下部佈線；第二下部佈線上的第一介層窗；第三下部佈線上的第二介層窗；以及第一介層窗以及第二介層窗兩者上的第一上部佈線。第二接觸窗以及第三接觸窗可經由第二下部佈線與第三下部佈線、第一介層窗與第二介層窗以及第一上部佈線彼此電連接。
所述半導體積體電路可更包含：第一雜質區；第二雜質區；第三雜質區；以及第四雜質區。第一雜質區以及第三雜質區可分別在第一閘極結構的相對側處的第一主動區的上部部分處，且第一雜質區以及第三雜質區可摻雜有第一導電性類型的雜質。第二雜質區以及第四雜質區可分別在第二閘極結構的相對側處的第二主動區的上部部分處，且第二雜質區以及第四雜質區可摻雜有第二導電性類型的雜質。
所述半導體積體電路可更包含：分別在第一雜質區以及第二雜質區上的第五接觸窗以及第六接觸窗，第五接觸窗以及第六接觸窗彼此電連接。
所述半導體積體電路可更包含：第五接觸窗上的第一下部佈線；第六接觸窗上的第二下部佈線；第一下部佈線上的第一介層窗；第二下部佈線上的第二介層窗；以及第一介層窗以及第二介層窗兩者上的第一上部佈線。第五接觸窗以及第六接觸窗可經由第一下部佈線與第二下部佈線、第一介層窗與第二介層窗以及第一上部佈線彼此電連接。
所述半導體積體電路可更包含：分別在第三雜質區以及第四雜質區上的第五接觸窗以及第六接觸窗，第五接觸窗以及第
六接觸窗彼此電連接。
所述半導體積體電路可更包含：第五接觸窗上的第一下部佈線；第六接觸窗上的第二下部佈線；第一下部佈線上的第一介層窗；第二下部佈線上的第二介層窗；以及第一介層窗以及第二介層窗兩者上的第一上部佈線。第五接觸窗以及第六接觸窗可經由第一下部佈線與第二下部佈線、第一介層窗與第二介層窗以及第一上部佈線彼此電連接。
所述半導體積體電路可更包含：在第一主動區以及隔離層的第一部分上的第五閘極結構，第五閘極結構在第二方向上延伸，且在第一方向上與第三閘極結構間隔開；以及在第二主動區以及隔離層的第一部分上的第六閘極結構，第六閘極結構在第二方向上延伸，且在第一方向上與第四閘極結構間隔開。第五閘極結構以及第六閘極結構可彼此連接於隔離層的第一部分上。第五閘極結構以及第六閘極結構可在第二方向上延伸。
所述半導體積體電路可更包含：第一雜質區；第二雜質區；第三雜質區；以及第四雜質區。第一雜質區以及第三雜質區可分別在第五閘極結構的相對側處的第一主動區的上部部分處，且第一雜質區以及第三雜質區可摻雜有第一導電性類型的雜質。第二雜質區以及第四雜質區可分別在第六閘極結構的相對側處的第二主動區的上部部分處，且第二雜質區以及第四雜質區可摻雜有第二導電性類型的雜質。
所述半導體積體電路可更包含：第三雜質區上的第五接觸窗，第五接觸窗耦接至供應電壓；以及第四雜質區上的第六接觸窗，第六接觸窗接地。
所述半導體積體電路可更包含：第五接觸窗上的第一下部佈線，第一下部佈線經設置以將供應電壓施加至第五接觸窗；以及第六接觸窗上的第二下部佈線，第二下部佈線接地。
所述半導體積體電路可更包含：在第一主動區以及隔離層的第一部分上的第七閘極結構，第七閘極結構在第二方向上延伸，且在第一方向上與第五閘極結構間隔開；以及在第二主動區以及隔離層的第一部分上的第八閘極結構，第八閘極結構在第二方向上延伸，且在第一方向上與第六閘極結構間隔開。第七閘極結構以及第八閘極結構可彼此連接於隔離層的第一部分上。第七閘極結構以及第八閘極結構可在第二方向上延伸。
所述半導體積體電路可更包含：第五雜質區；第六雜質區；第七雜質區；以及第八雜質區。第五雜質區以及第七雜質區可分別在第一閘極結構的相對側處的第一主動區的上部部分處，第五雜質區以及第七雜質區摻雜有第一導電性類型的雜質。第六雜質區以及第八雜質區可分別在第二閘極結構的相對側處的第二主動區的上部部分處，第六雜質區以及第八雜質區摻雜有第二導電性類型的雜質。
所述半導體積體電路可更包含：在鄰近於第八閘極結構的第二主動區的上部部分處的第五雜質區。第五雜質區可電連接至第五閘極結構或第六閘極結構。
第一閘極結構至第四閘極結構中的每一者可經設置以接收來自多個時脈信號當中的時脈信號。
第二閘極結構以及第三閘極結構可經設置以接收多個時脈信號中的第一者；且第一閘極結構以及第四閘極結構可經設置
以接收多個時脈信號中的第二者。
第二閘極結構可在相對於第二主動區在第二方向上與隔離層的第一部分相對的隔離層的第二部分上延伸。所述半導體積體電路可更包含：在隔離層的第二部分上的第二閘極結構的一部分上的第五接觸窗；第五接觸窗上的第一下部佈線；第一下部佈線上的第一介層窗；以及第一介層窗上的第一上部佈線，第一上部佈線在第一方向上延伸，且第一上部佈線經設置以接收多個時脈信號中的第一者。
第一閘極結構可在相對於第一主動區在第二方向上與隔離層的第一部分相對的隔離層的第三部分上延伸。所述半導體積體電路可更包含：在隔離層的第三部分上的第一閘極結構的一部分上的第六接觸窗；第六接觸窗上的第二下部佈線；第二下部佈線上的第二介層窗；以及第二介層窗上的第二上部佈線，第二上部佈線在第一方向上延伸，且第二上部佈線經設置以接收多個時脈信號中的第二者。
至少一個其他實施例提供一種半導體積體電路。所述半導體積體電路可包含：第一主動區以及第二主動區；第一閘極結構至第四閘極結構；以及第一接觸窗至第四接觸窗。第一主動區以及第二主動區由基板上的隔離層界定，第一主動區以及第二主動區摻雜有不同類型的雜質，第一主動區以及第二主動區在第一方向上延伸，且第一主動區以及第二主動區在第二方向上彼此間隔開。第二方向實質上垂直於第一方向。第一閘極結構以及第三閘極結構在第一主動區以及鄰近於第一主動區的隔離層的一部分上，第一閘極結構以及第三閘極結構在第二方向上延伸，且第一
閘極結構以及第三閘極結構在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構在第二主動區以及鄰近於第二主動區的隔離層的一部分上，第二閘極結構以及第四閘極結構在第二方向上延伸，第二閘極結構以及第四閘極結構在第一方向上彼此間隔開，且第二閘極結構以及第四閘極結構在第二方向上分別面對第一閘極結構以及第三閘極結構並與之間隔開。第一接觸窗至第四接觸窗分別在第一閘極結構至第四閘極結構的部分上，第一接觸窗以及第四接觸窗彼此電連接，第二接觸窗以及第三接觸窗彼此電連接，第一接觸窗以及第三接觸窗在第二方向上與第一主動區的邊界間隔開實質上相同距離，且第二接觸窗以及第四接觸窗在第二方向上與第二主動區的邊界間隔開實質上相同距離。
第一主動區可在第二方向上包含第一邊界以及第二邊界。第二主動區可在第二方向上包含第三邊界以及第四邊界。第一邊界與第三邊界可面對彼此。
相比第一主動區的第一邊界，第一接觸窗以及第三接觸窗中的每一者可更接近第一主動區的第二邊界，且相比第二主動區的第三邊界，第二接觸窗以及第四接觸窗中的每一者可更接近第二主動區的第四邊界。
相比第一主動區的第二邊界，第一接觸窗以及第三接觸窗中的每一者可更接近第一主動區的第一邊界，且相比第二主動區的第三邊界，第二接觸窗以及第四接觸窗中的每一者可更接近第二主動區的第四邊界。
相比第一主動區的第一邊界，第一接觸窗以及第三接觸窗中的每一者可更接近第一主動區的第二邊界，相比第二主動區
的第四邊界，第二接觸窗以及第四接觸窗中的每一者可更接近第二主動區的第三邊界。
相比第一主動區的第二邊界，第一接觸窗以及第三接觸窗中的每一者可更接近第一主動區的第一邊界，且相比第二主動區的第四邊界，第二接觸窗以及第四接觸窗中的每一者可更接近第二主動區的第三邊界。
第一接觸窗以及第四接觸窗可經由在第一接觸窗以及第四接觸窗兩者上的第一下部佈線彼此電連接。
所述半導體積體電路可更包含：第二接觸窗上的第二下部佈線；第三接觸窗上的第三下部佈線；第二下部佈線上的第一介層窗；第三下部佈線上的第二介層窗；以及第一介層窗以及第二介層窗兩者上的第一上部佈線。第二接觸窗以及第三接觸窗可經由第二下部佈線與第三下部佈線、第一介層窗與第二介層窗以及第一上部佈線彼此電連接。
所述半導體積體電路可更包含：第一雜質區；第二雜質區；第三雜質區；以及第四雜質區。第一雜質區以及第三雜質區可分別在第一閘極結構的相對側處的第一主動區的上部部分處，且第一雜質區以及第三雜質區可摻雜有第一導電性類型的雜質。第二雜質區以及第四雜質區可分別在第二閘極結構的相對側處的第二主動區的上部部分處，且第二雜質區以及第四雜質區可摻雜有第二導電性類型的雜質。
第一雜質區以及第二雜質區可彼此電連接，且第三雜質區以及第四雜質區可彼此電連接。
所述半導體積體電路可更包含：在第一主動區以及隔離
層上的第五閘極結構，第五閘極結構在第二方向上延伸，且在第一方向上與第三閘極結構間隔開；以及在第二主動區以及隔離層上的第六閘極結構，第六閘極結構在第二方向上延伸，且在第一方向上與第四閘極結構間隔開。第五閘極結構以及第六閘極結構可彼此連接於第一主動區與第二主動區之間的隔離層的一部分上，且第五閘極結構以及第六閘極結構可在第二方向上延伸。
所述半導體積體電路可更包含：第一雜質區；第二雜質區；第三雜質區；以及第四雜質區。第一雜質區以及第三雜質區可分別在第五閘極結構的相對側處的第一主動區的上部部分處，且第一雜質區以及第三雜質區可摻雜有第一導電性類型的雜質。第二雜質區以及第四雜質區可分別在第六閘極結構的相對側處的第二主動區的上部部分處，且第二雜質區以及第四雜質區可摻雜有第二導電性類型的雜質。
第三雜質區可經設置以接收供應電壓，且第四雜質區可接地。
所述半導體積體電路可更包含：在第一主動區以及隔離層上的第七閘極結構，第七閘極結構在第二方向上延伸，且在第一方向上與第五閘極結構間隔開；以及在第二主動區以及隔離層上的第八閘極結構，第八閘極結構在第二方向上延伸，且在第一方向上與第六閘極結構間隔開。第七閘極結構以及第八閘極結構可彼此連接於第一主動區與第二主動區之間的隔離層的一部分上，且第七閘極結構以及第八閘極結構可在第二方向上延伸。
所述半導體積體電路可更包含：第五雜質區；第六雜質區；第七雜質區；以及第八雜質區。第五雜質區以及第七雜質區
可分別在第一閘極結構的相對側處的第一主動區的上部部分處，且第五雜質區以及第七雜質區可摻雜有第一導電性類型的雜質。第六雜質區以及第八雜質區可分別在第二閘極結構的相對側處的第二主動區的上部部分處，且第六雜質區以及第八雜質區可摻雜有第二導電性類型的雜質。第七閘極結構以及第八閘極結構可分別電連接至第七雜質區以及第八雜質區。
所述半導體積體電路可更包含：在鄰近於第八閘極結構的第二主動區的上部部分上的第五雜質區，第五雜質區摻雜有第二導電性類型的雜質。第五雜質區可電連接至第五閘極結構以及第六閘極結構。
第二閘極結構以及第三閘極結構可經設置以接收第一時脈信號，且第一閘極結構以及第四閘極結構可經設置以接收第二時脈信號。
至少一個其他實施例提供一種半導體積體電路。所述半導體積體電路包含：第一主動區以及第二主動區；第一閘極結構至第八閘極結構；以及第一接觸窗至第四接觸窗。第一主動區以及第二主動區由基板上的隔離層界定，第一主動區以及第二主動區摻雜有不同類型的雜質，第一主動區以及第二主動區在第一方向上延伸，且第一主動區以及第二主動區在第二方向上彼此間隔開。第二方向實質上垂直於第一方向。第一閘極結構以及第三閘極結構在第一主動區以及鄰近於第一主動區的隔離層的一部分上，第一閘極結構以及第三閘極結構在第二方向上延伸，且第一閘極結構以及第三閘極結構在第一方向上彼此間隔開。第二閘極結構以及第四閘極結構在第二主動區以及鄰近於第二主動區的隔
離層的一部分上，第二閘極結構以及第四閘極結構在第二方向上延伸，第二閘極結構以及第四閘極結構在第一方向上彼此間隔開，且第二閘極結構以及第四閘極結構在第二方向上分別面對第一閘極結構以及第三閘極結構並與之間隔開。第五閘極結構在第一主動區以及隔離層上，第五閘極結構在第二方向上延伸，且在第一方向上與第三閘極結構間隔開。第六閘極結構在第二主動區以及隔離層上，第六閘極結構在第二方向上延伸，且在第一方向上與第四閘極結構間隔開。第五閘極結構以及第六閘極結構在第一主動區與第二主動區之間的隔離層的一部分上彼此連接，且第五閘極結構以及第六閘極結構在第二方向上延伸。第七閘極結構在第一主動區以及隔離層上，第七閘極結構在第二方向上延伸，且在第一方向上與第五閘極結構間隔開。第八閘極結構在第二主動區以及隔離層上，第八閘極結構在第二方向上延伸，且在第一方向上與第六閘極結構間隔開。第七閘極結構以及第八閘極結構在第一主動區與第二主動區之間的隔離層的一部分上彼此連接，且第七閘極結構以及第八閘極結構在第二方向上延伸。第一接觸窗至第四接觸窗分別在第一閘極結構至第四閘極結構的部分上，第一接觸窗以及第四接觸窗彼此電連接，第二接觸窗以及第三接觸窗彼此電連接，第一接觸窗以及第三接觸窗在第二方向上與第一主動區的邊界間隔開實質上相同距離，且第二接觸窗以及第四接觸窗在第二方向上與第二主動區的邊界間隔開實質上相同距離。
所述半導體積體電路可更包含：第一雜質區；第二雜質區；第三雜質區；以及第四雜質區。第一雜質區以及第三雜質區
可分別在第一閘極結構的相對側處的第一主動區的上部部分處，且第一雜質區以及第三雜質區可摻雜有第一導電性類型的雜質。第二雜質區以及第四雜質區可分別在第二閘極結構的相對側處的第二主動區的上部部分處，且第二雜質區以及第四雜質區可摻雜有第二導電性類型的雜質。第一雜質區以及第二雜質區可彼此電連接，且第三雜質區以及第四雜質區可彼此電連接。
第七閘極結構以及第八閘極結構可分別電連接至第三雜質區以及第四雜質區。
所述半導體積體電路可更包含：第五雜質區；第六雜質區；第七雜質區；以及第八雜質區。第五雜質區以及第七雜質區可分別在第五閘極結構的相對側處的第一主動區的上部部分處，且第五雜質區以及第七雜質區可摻雜有第一導電性類型的雜質。第六雜質區以及第八雜質區可分別在第六閘極結構的相對側處的第二主動區的上部部分處，且第六雜質區以及第八雜質區可摻雜有第二導電性類型的雜質。第七雜質區可經設置以接收供應電壓，且第八雜質區可接地。
所述半導體積體電路可更包含：在鄰近於第八閘極結構的第二主動區的上部部分處的第九雜質區，第九雜質區摻雜有第二導電性類型的雜質。第九雜質區可電連接至第五閘極結構以及第六閘極結構。
第二閘極結構以及第三閘極結構可經設置以接收第一時脈信號，且第一閘極結構以及第四閘極結構可經設置以接收第二時脈信號。
至少一個其他實施例提供一種製造半導體積體電路的方
法。所述方法包含：在基板上形成隔離層以界定第一主動區以及第二主動區，第一主動區以及第二主動區在第一方向上延伸且在第二方向上彼此間隔開，第二方向實質上垂直於第一方向；在第一主動區、第二主動區以及隔離層的一部分上形成閘極結構，其中第一閘極結構以及第三閘極結構形成於第一主動區以及鄰近於第一主動區的隔離層的一部分上，第一閘極結構以及第三閘極結構在第二方向上延伸，且第一閘極結構以及第三閘極結構在第一方向上彼此間隔開，且第二閘極結構以及第四閘極結構形成於第二主動區以及鄰近於第二主動區的隔離層的一部分上，第二閘極結構以及第四閘極結構在第二方向上延伸，且第二閘極結構以及第四閘極結構在第一方向上彼此間隔開，且第二閘極結構以及第四閘極結構在第二方向上分別面對第一閘極結構以及第三閘極結構並與之間隔開；分別在第一閘極結構、第二閘極結構、第三閘極結構以及第四閘極結構的一部分上形成第一接觸窗、第二接觸窗、第三接觸窗以及第四接觸窗；以及將第一接觸窗以及第四接觸窗彼此電連接並將第二接觸窗以及第三接觸窗彼此電連接。第一接觸窗以及第三接觸窗在第二方向上與第一主動區間隔開實質上相同距離，且第二接觸窗以及第四接觸窗在第二方向上與第二主動區間隔開實質上相同距離。
所述方法可更包含：藉由p型雜質摻雜鄰近於第一閘極結構以及第三閘極結構的第一主動區的上部部分；以及藉由n型雜質摻雜鄰近於第二閘極結構以及第四閘極結構的第二主動區的上部部分。
將第一接觸窗以及第四接觸窗彼此電連接可包含在第一
接觸窗以及第四接觸窗上形成第一下部佈線。
將第二接觸窗以及第三接觸窗彼此電連接可包含：分別在第二接觸窗以及第三接觸窗上形成第一下部佈線以及第二下部佈線；分別在第一下部佈線以及第二下部佈線上形成第一介層窗以及第二介層窗；以及在第一介層窗以及第二介層窗上形成第一上部佈線。
所述方法可更包含：藉由第一導電性類型的雜質摻雜在第一閘極結構的相對側處的第一主動區的上部部分以分別形成第一雜質區以及第三雜質區；以及藉由第二導電性類型的雜質摻雜在第二閘極結構的相對側處的第二主動區的上部部分以分別形成第二雜質區以及第四雜質區。
所述方法可更包含：分別在第一雜質區以及第二雜質區上形成第五接觸窗以及第六接觸窗；分別在第五接觸窗以及第六接觸窗上形成第一下部佈線以及第二下部佈線；分別在第一下部佈線以及第二下部佈線上形成第一介層窗以及第二介層窗；以及在第一介層窗以及第二介層窗上形成第一上部佈線。
所述方法可更包含：分別在第三雜質區以及第四雜質區上形成第五接觸窗以及第六接觸窗；分別在第五接觸窗以及第六接觸窗上形成第一下部佈線以及第二下部佈線；分別在第一下部佈線以及第二下部佈線上形成第一介層窗以及第二介層窗；以及在第一介層窗以及第二介層窗上形成第一上部佈線。
至少一個其他實施例提供一種半導體積體電路。所述半導體積體電路包含：反相器電路；包含第一傳輸電晶體以及第二傳輸電晶體的傳輸電路，傳輸電路的輸出端子耦接至反相器電路
的輸入端子；與反相器電路並聯連接的邏輯電晶體電路，邏輯電晶體電路包含串聯連接於供應電壓與接地之間的多個邏輯電晶體；連接於第一佈線與第一傳輸電晶體的閘極結構之間的第一接觸窗；連接於第一佈線與多個邏輯電晶體中的第一者的閘極結構之間的第二接觸窗；連接於第二佈線與第二傳輸電晶體的閘極結構之間的第三接觸窗；以及連接於第二佈線與多個邏輯電晶體中的第二者的閘極結構之間的第四接觸窗。第一接觸窗以及第四接觸窗與第一傳輸電晶體以及多個邏輯電晶體中的第二者的主動區間隔開第一距離，且第二接觸窗以及第三接觸窗與第二傳輸電晶體以及多個邏輯電晶體中的第一者的主動區間隔開第二距離。
第一距離以及第二距離可相同或實質上相同。
第一傳輸電晶體以及多個邏輯電晶體中的第一者可經設置以接收第一時脈信號。第二傳輸電晶體以及多個邏輯電晶體中的第二者可經設置以接收第二時脈信號。
第一傳輸電晶體以及多個邏輯電晶體中的第二者可為PMOS電晶體。第二傳輸電晶體以及多個邏輯電晶體中的第一者可為NMOS電晶體。
第一接觸窗以及第四接觸窗可與第一傳輸電晶體以及多個邏輯電晶體中的第二者的主動區的第一邊界間隔開第一距離，且第一邊界可具有第一線性形狀。第二接觸窗以及第三接觸窗可與第二傳輸電晶體以及多個邏輯電晶體中的第一者的主動區的第二邊界間隔開第二距離，且第二邊界可具有第二線性形狀。
根據一或多個實施例的半導體積體電路可包含可經由接觸窗、下部佈線、介層窗以及/或上部佈線交叉耦接的PMOS以及
NMOS閘極。因此，可藉由極少面積或並不增加面積來容易地實施包含交叉耦接的PMOS以及NMOS閘極的電路(例如，時脈鎖存電路)。
100:基板
102:第一主動區
103:第三主動區
104:第二主動區
105:第四主動區
106:第五主動區
108:第六主動區
110:隔離層
121:第一閘極絕緣層圖案
122:第二閘極絕緣層圖案
124:第四閘極絕緣層圖案
126:第六閘極絕緣層圖案
128:第八閘極絕緣層圖案
131:第一閘極電極
132:第二閘極電極
133:第三閘極電極
134:第四閘極電極
135:第五閘極電極
136:第六閘極電極
137:第七閘極電極
138:第八閘極電極
141:第一閘極遮罩
142:第二閘極遮罩
143:第三閘極遮罩
144:第四閘極遮罩
145:第五閘極遮罩
146:第六閘極遮罩
147:第七閘極遮罩
148:第八閘極遮罩
151:第一閘極結構
152:第二閘極結構
153:第三閘極結構
154:第四閘極結構
155:第五閘極結構
156:第六閘極結構
157:第七閘極結構
158:第八閘極結構
160:第九閘極絕緣層圖案
170:第九閘極電極
175:第十閘極電極
180:第九閘極遮罩
185:第十閘極遮罩
190:第九閘極結構
195:第十閘極結構
201:第一間隙壁
202:第二間隙壁
203:第三間隙壁
204:第四間隙壁
205:第五間隙壁
206:第六間隙壁
207:第七間隙壁
208:第八間隙壁
210:第九間隙壁
215:第十間隙壁
221:第一雜質區
222:第二雜質區
223:第三雜質區
224:第四雜質區
225:第五雜質區
226:第六雜質區
227:第七雜質區
228:第八雜質區
229:第九雜質區
230:第十雜質區
241:第十一雜質區
242:第十二雜質區
245:第十三雜質區
246:第十四雜質區
250:第一絕緣間層
261:第一開口
262:第二開口
263:第三開口
264:第四開口
265:第五開口
266:第六開口
267:第七開口
268:第八開口
269:第九開口
270:第十開口
271:第十一開口
272:第十二開口
273:第十三開口
274:第十四開口
275:第十五開口
281:第一接觸窗
282:第二接觸窗
283:第三接觸窗
284:第四接觸窗
285:第五接觸窗
286:第六接觸窗
287:第七接觸窗
288:第八接觸窗
289:第九接觸窗
290:第十接觸窗
291:第十一接觸窗
292:第十二接觸窗
293:第十三接觸窗
294:第十四接觸窗
295:第十五接觸窗
301:第一下部佈線
302:第二下部佈線
303:第三下部佈線
304:第四下部佈線
305:第五下部佈線
306:第六下部佈線
307:第七下部佈線
308:第八下部佈線
309:第九下部佈線
310:第十下部佈線
311:第十一下部佈線
312:第十二下部佈線
320:第二絕緣間層
331:第十六開口
332:第十七開口
333:第十八開口
334:第十九開口
335:第二十開口
336:第二十一開口
337:第二十二開口
338:第二十三開口
341:第一介層窗
342:第二介層窗
343:第三介層窗
344:第四介層窗
345:第五介層窗
346:第六介層窗
347:第七介層窗
348:第八介層窗
351:第一上部佈線
352:第二上部佈線
353:第三上部佈線
354:第四上部佈線
355:第五上部佈線
401:第十六接觸窗
402:第十七接觸窗
403:第十八接觸窗
404:第十九接觸窗
411:第十三下部佈線
412:第十四下部佈線
413:第十五下部佈線
414:第十六下部佈線
415:第十七下部佈線
416:第十八下部佈線
417:第十九下部佈線
418:第二十下部佈線
419:第二十一下部佈線
420:第二十二下部佈線
421:第二十三下部佈線
422:第二十四下部佈線
431:第九介層窗
432:第十介層窗
433:第十一介層窗
434:第十二介層窗
435:第十三介層窗
436:第十四介層窗
437:第十五介層窗
438:第十六介層窗
441:第六上部佈線
442:第七上部佈線
443:第八上部佈線
444:第九上部佈線
445:第十上部佈線
451:第二十接觸窗
452:第二十一接觸窗
453:第二十二接觸窗
454:第二十三接觸窗
461:第二十五下部佈線
462:第二十六下部佈線
463:第二十七下部佈線
464:第二十八下部佈線
465:第二十九下部佈線
466:第三十下部佈線
467:第三十一下部佈線
468:第三十二下部佈線
469:第三十三下部佈線
470:第三十四下部佈線
471:第三十五下部佈線
472:第三十六下部佈線
481:第十七介層窗
482:第十八介層窗
483:第十九介層窗
484:第二十介層窗
485:第二十一介層窗
486:第二十二介層窗
487:第二十三介層窗
488:第二十四介層窗
491:第十一上部佈線
492:第十二上部佈線
493:第十三上部佈線
494:第十四上部佈線
495:第十五上部佈線
501:第二十四接觸窗
502:第二十五接觸窗
503:第二十六接觸窗
504:第二十七接觸窗
511:第三十七下部佈線
512:第三十八下部佈線
513:第三十九下部佈線
514:第四十下部佈線
515:第四十一下部佈線
516:第四十二下部佈線
517:第四十三下部佈線
518:第四十四下部佈線
519:第四十五下部佈線
520:第四十六下部佈線
521:第四十七下部佈線
522:第四十八下部佈線
531:第二十五介層窗
532:第二十六介層窗
533:第二十七介層窗
534:第二十八介層窗
535:第二十九介層窗
536:第三十介層窗
537:第三十一介層窗
538:第三十二介層窗
541:第十六上部佈線
542:第十七上部佈線
543:第十八上部佈線
544:第十九上部佈線
545:第二十上部佈線
D1:第一距離
D2:第二距離
D3:第三距離
D4:第四距離
VDD:汲極供應電壓
VSS:源極供應電壓
結合隨附圖式，由以下詳細描述，將更清楚地理解實施例。圖1至圖38表示如本文中所描述的非限制性實施例。
圖1為根據實施例的半導體積體電路的等效電路圖。
圖2A、圖2B、圖2C以及圖3為根據實施例說明圖1中所繪示的區X的佈局的平面圖。
圖4至圖6為根據其他實施例說明圖1中所繪示的區X的佈局的平面圖。
圖7至圖38為根據實施例說明製造半導體積體電路的方法的階段的平面圖以及橫截面圖。
將在下文中參考其中繪示一些實施例的隨附圖式以便更充分地描述各種實施例。然而，發明概念可以許多不同形式體現，且不應被理解為限於本文中所闡述的實施例。實情為，提供這些實施例使得本說明書將是充分且完整的，且這些實施例將向熟習此項技術者充分傳達發明概念的範疇。在圖式中，為了清楚起見可放大層以及區的大小以及相對大小。
將理解，當元件或層被稱作在另一元件或層「上」、「連
接至」或「耦接至」另一元件或層時，其可直接在另一元件或層上、直接連接或耦接至另一元件或層，或可存在介入元件或層。相反地，當元件被稱作「直接」在另一元件或層「上」、「直接連接至」或「直接耦接至」另一元件或層時，不存在介入元件或層。貫穿全文的類似數字是指類似元件。如本文中所使用，術語「以及/或」包含相關聯所列項目中的一或多者中的任一者以及所有組合。
將理解，儘管術語第一、第二、第三、第四等可在本文中用以描述各種元件、組件、區、層以及/或區段，但這些元件、組件、區、層以及/或區段不應受這些術語限制。這些術語僅用以區分一個元件、組件、區、層或區段與另一區、層或區段。因此，下文論述的第一元件、組件、區、層或區段可在不脫離發明概念的教示的情況下稱為第二元件、組件、區、層或區段。
為易於描述，可在本文中使用諸如「下面」、「下方」、「下部」、「上方」、「上部」以及其類似者的空間相對術語以描述如圖中所說明的一個元件或特徵與另一元件或特徵的關係。將理解，空間相對術語意欲涵蓋裝置在使用或操作中除圖中所描繪定向以外的不同定向。舉例而言，若圖中的裝置翻轉，則描述為在其他元件或特徵「下方」或「下面」的元件將定向為在其他元件或特徵「上方」。因此，例示性術語「下方」可涵蓋「上方」以及「下方」兩個定向。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞相應地進行解釋。
本文中所使用的術語僅出於描述特定實施例的目的，且並不意欲限制發明概念。如本文中所使用，單數形式「一」以及
「所述」意欲亦包含複數形式，除非上下文另外清晰指示。將進一步理解，術語「包括(comprise以及/或comprising)」在用於本說明書中時指定所陳述特徵、整數、步驟、操作、元件以及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件以及/或其群組的存在或添加。
本文中參考橫截面說明描述實施例，所述橫截面說明為理想化實施例(以及中間結構)的示意性說明。因而，應預期由於(例如)製造技術以及/或容差所造成的圖式形狀變化。因此，實施例不應被理解為限於本文中所說明的特定區形狀而應包含由(例如)製造所造成的形狀偏差。舉例而言，被說明為矩形的植入區通常將具有圓形或彎曲特徵以及/或植入物濃度在其邊緣處的梯度，而非自植入區至非植入區之二進位改變。同樣地，藉由植入而形成的埋入區可在埋入區與發生植入所在的表面之間的區中引起一些植入。因此，圖中所說明的區本質上是示意性的，且其形狀並不意欲說明裝置的區的實際形狀，且並不意欲限制發明概念的範疇。
儘管可不繪示一些橫截面圖的對應平面圖以及/或透視圖，但本文中說明的裝置結構的橫截面圖提供對沿著兩個不同方向(如將在平面圖中說明)以及/或在三個不同方向上(如將在透視圖中說明)延伸的多個裝置結構的支持。兩個不同方向可或可不彼此正交。三個不同方向可包含可與所述兩個不同方向正交的第三方向。多個裝置結構可整合於相同電子裝置中。舉例而言，當以橫截面圖說明裝置結構時，電子裝置可包含多個裝置結構，如將由電子裝置的平面圖說明。多個裝置結構可配置成陣列以及/
或二維圖案。
除非另外定義，否則本文中所使用的所有術語(包含技術以及科學術語)具有與由一般熟習本發明概念所屬領域的技術者通常所理解的含義相同的含義。將進一步理解，諸如常用詞典中所定義的那些術語的術語應被解釋為具有與其在相關技術的上下文中的含義一致的含義，且將不在理想化或過度正式意義上進行解釋，除非本文中明確地如此定義。
圖1為根據實施例的半導體積體電路的等效電路圖，且圖2A、圖2B、圖2C以及圖3為說明圖1中所繪示的區X的實例佈局的平面圖。
在至少一些實施例中，半導體積體電路可為時脈鎖存電路(clock latch circuit)，且因此可包含彼此串聯連接的兩個電路，其中的一者繪示於區X中。在下文中，為方便解釋起見，將僅說明區X中所繪示的電路結構的佈局，然而，熟習此項技術者可理解本文中未繪示的時脈鎖存電路的其他部分的佈局。為方便解釋起見，圖2至圖6中並不繪示半導體積體電路的一些元件(例如，間隙壁)。
參看圖1以及圖2A、圖7、圖8，半導體積體電路可包含基板100上的第一主動區102以及第二主動區104、隔離層110、第一閘極結構至第四閘極結構151、152、153以及154，以及第一接觸窗至第四接觸窗281、282、283以及284。
半導體積體電路可更包含第五閘極結構至第八閘極結構155、156、157以及158、第一雜質區至第十雜質區221、222、223、224、225、226、227、228、229以及230、第五接觸窗至第十五
接觸窗285、286、287、288、289、290、291、292、293、294以及295、第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312、第一介層窗至第八介層窗341、342、343、344、345、346、347以及348，以及第一上部佈線至第五上部佈線351、352、353、354以及355。
此外，半導體積體電路可包含第九閘極結構190以及第十閘極結構195、第十一雜質區至第十四雜質區241、242、245以及246、第一絕緣間層250(參看圖15至圖17)、第二絕緣間層320(參看圖25至圖28)，以及第一間隙壁至第十間隙壁201、202、203、204、205、206、207、208、210以及215(參看圖12至圖14)。
基板100可包含半導體材料(例如，矽、鍺等)或III-V化合物半導體材料(例如，GaP、GaAs、GaSb等)。在一些實施例中，基板100可為絕緣層上矽(SOI)基板或絕緣層上鍺(GOI)基板。
參看基板100上的隔離層110，場區(其頂表面可由隔離層110覆蓋)以及第一主動區102與第二主動區104(其頂表面可並不由隔離層110覆蓋)可界定於基板100中。隔離層110可包含氧化物，例如氧化矽。
第一主動區102以及第二主動區104中的每一者可在平行或實質上平行於基板100的頂表面的第一方向上延伸，且多個第一主動區102以及多個第二主動區104可在平行或實質上平行於基板100的頂表面且垂直或實質上垂直於第一方向的第二方向上形成。
第一主動區102以及第二主動區104中的每一者的至少一部分可摻雜有雜質，且第一主動區102以及第二主動區104可摻雜有不同類型的雜質。在至少一些實施例中，第一主動區102中的第一雜質區、第三雜質區、第五雜質區、第七雜質區、第九雜質區、第十一雜質區以及第十三雜質區221、223、225、227、229、241以及245可摻雜有p型雜質(例如，硼、鋁等)，且第二主動區104中的第二雜質區、第四雜質區、第六雜質區、第八雜質區、第十雜質區、第十二雜質區以及第十四雜質區222、224、226、228、230、242以及246可摻雜有n型雜質(例如，磷、砷等)。因此，第一主動區102可為其中可形成正通道金屬氧化物半導體(positive-channel metal oxide semiconductor，PMOS)電晶體的PMOS區，且第二主動區104可為其中可形成負通道金屬氧化物半導體(negative-channel metal oxide semiconductor，NMOS)電晶體的NMOS區。
第一閘極結構151以及第三閘極結構153可在第一方向上彼此間隔開。第一閘極結構151以及第三閘極結構153中的每一者可在第二方向上延伸，且可形成於第一主動區102以及第一主動區102與第二主動區104之間的隔離層110的第一部分上。然而，第一閘極結構151以及第三閘極結構153中的每一者可進一步在第二方向上延伸以亦形成於可相對於第一主動區102在第二方向上與隔離層110的第一部分相對的隔離層110的第三部分上。
第二閘極結構152以及第四閘極結構154可在第一方向上彼此間隔開。第二閘極結構152以及第四閘極結構154中的每
一者可在第二方向上延伸，且可形成於第二主動區104以及第一主動區102與第二主動區104之間的隔離層110的第一部分上。然而，第二閘極結構152以及第四閘極結構154中的每一者可進一步在第二方向上延伸以亦形成於可相對於第二主動區104在第二方向上與隔離層110的第一部分相對的隔離層110的第二部分上。
在至少一些實施例中，第二閘極結構152以及第四閘極結構154可分別在第二方向上面對第一閘極結構151以及第三閘極結構153且與第一閘極結構151以及第三閘極結構153間隔開。
第五閘極結構155可在第一方向上與第三閘極結構153間隔開，且可在第二方向上延伸以形成於第一主動區102以及隔離層110的第一部分上。第五閘極結構155可進一步在第二方向上延伸以亦形成於相對於第一主動區102在第二方向上與隔離層110的第一部分相對的隔離層110的第三部分上。
第六閘極結構156可在第一方向上與第四閘極結構154間隔開，且可在第二方向上延伸以形成於第二主動區104以及隔離層110的第一部分上。第六閘極結構156可進一步在第二方向上延伸以亦形成於相對於第二主動區104在第二方向上與隔離層110的第一部分相對的隔離層110的第二部分上。
在至少一些實施例中，第五閘極結構155以及第六閘極結構156可在隔離層110的第一部分上彼此連接，所述結構可作為整體在第二方向上延伸。
第七閘極結構157可在第一方向上與第五閘極結構155間隔開，且可在第二方向上延伸以形成於第一主動區102以及隔
離層110的第一部分上。第七閘極結構157可進一步在第二方向上延伸以亦形成於相對於第一主動區102在第二方向上與隔離層110的第一部分相對的隔離層110的第三部分上。
第八閘極結構158可在第一方向上與第六閘極結構156間隔開，且可在第二方向上延伸以形成於第二主動區104以及隔離層110的第一部分上。第八閘極結構158可進一步在第二方向上延伸以亦形成於相對於第二主動區104在第二方向上與隔離層110的第一部分相對的隔離層110的第二部分上。
在至少一些實施例中，第七閘極結構157以及第八閘極結構158可在隔離層110的第一部分上彼此連接，所述結構可作為整體在第二方向上延伸。
第九閘極結構190可在第二方向上延伸以形成於第一主動區102以及第二主動區104以及隔離層110上。第九閘極結構190可在第一方向上與第一閘極結構151以及第二閘極結構152間隔開以分別相對於第一閘極結構151以及第二閘極結構152與第三閘極結構153以及第四閘極結構154分別相對。另外，第十閘極結構195可在第二方向上延伸以形成於第一主動區102以及第二主動區104以及隔離層110上。第十閘極結構195可在第一方向上與第七閘極結構157以及第八閘極結構158間隔開以分別相對於第七閘極結構157以及第八閘極結構158與第五閘極結構155以及第六閘極結構156分別相對。
如上文所說明，第九閘極結構、第一閘極結構、第三閘極結構、第五閘極結構、第七閘極結構以及第十閘極結構190、151、153、155、157以及195可在第一方向上安置於第一主動區
102以及與其鄰近的隔離層110的一部分上，且其間的距離可相同、實質上相同或彼此不同。同樣地，第九閘極結構、第二閘極結構、第四閘極結構、第六閘極結構、第八閘極結構以及第十閘極結構190、152、154、156、158以及195可在第一方向上安置於第二主動區104以及與其鄰近的隔離層110的一部分上，且其間的距離可相同、實質上相同或彼此不同。
第一閘極結構至第八閘極結構151、152、153、154、155、156、157以及158可直接對應於包含於圖1的等效電路圖中的元件，然而，第九閘極結構190以及第十閘極結構195可並不直接對應於包含於圖1的等效電路圖中的元件，而可對應於連接至時脈鎖存電路的其他電路的元件。
閘極結構151、152、153、154、155、156、157、158、190以及195中的每一者可包含依序堆疊於基板100以及隔離層110上的閘極絕緣層圖案、閘極電極以及閘極遮罩。閘極絕緣層圖案可僅形成於基板100的主動區102以及104上，或可亦形成於隔離層110上。圖1以及圖2繪示閘極絕緣層圖案僅形成於基板100的主動區102以及104上。
參看圖10、圖11、圖13以及圖14連同圖1以及圖2A，第一閘極結構151可包含依序堆疊的第一閘極絕緣層圖案121、第一閘極電極131以及第一閘極遮罩141，第二閘極結構152可包含依序堆疊的第二閘極絕緣層圖案122、第二閘極電極132以及第二閘極遮罩142，第三閘極結構153可包含依序堆疊的第三閘極絕緣層圖案(未繪示)、第三閘極電極133以及第三閘極遮罩143，第四閘極結構154可包含依序堆疊的第四閘極絕緣層圖案124、第四
閘極電極134以及第四閘極遮罩144，第五閘極結構155可包含依序堆疊的第五閘極絕緣層圖案(未繪示)、第五閘極電極135以及第五閘極遮罩145，第六閘極結構156可包含依序堆疊的第六閘極絕緣層圖案126、第六閘極電極136以及第六閘極遮罩146，第七閘極結構157可包含依序堆疊的第七閘極絕緣層圖案(未繪示)、第七閘極電極137以及第七閘極遮罩147，第八閘極結構158可包含依序堆疊的第八閘極絕緣層圖案128、第八閘極電極138以及第八閘極遮罩148，第九閘極結構190可包含依序堆疊的第九閘極絕緣層圖案160、第九閘極電極170以及第九閘極遮罩180，且第十閘極結構195可包含依序堆疊的第十閘極絕緣層圖案(未繪示)、第十閘極電極175以及第十閘極遮罩185。
第一閘極絕緣層圖案至第十閘極絕緣層圖案121、122、124、126、128、160可包含氧化物(例如，氧化矽)，第一閘極電極至第十閘極電極131、132、133、134、135、136、137、138、170以及175可包含導電材料(例如，經摻雜多晶矽、金屬、金屬氮化物等)，且第一閘極遮罩至第十閘極遮罩141、142、143、144、145、146、147、148、180以及185可包含氮化物(例如，氮化矽)。
參看圖12至圖14連同圖1以及圖2A，第一間隙壁至第十間隙壁201、202、203、204、205、206、207、208、210、以及215可形成於各別閘極結構151、152、153、154、155、156、157、158、190以及195的相對側壁上。第一間隙壁至第十間隙壁201、202、203、204、205、206、207、208、210以及215可包含氮化物(例如，氮化矽)。
在至少一些實施例中，其上形成第一閘極結構151的第
一主動區102的一部分可在第二方向上具有大於其上形成第三閘極結構153的第一主動區102的一部分的寬度。因此，圖2A繪示其上形成第一閘極結構151以及第九閘極結構190的第一主動區102的一部分的寬度大於其上形成第三閘極結構、第五閘極結構、第七閘極結構以及第十閘極結構153、155、157以及195的第一主動區102的寬度。另外，其上形成第二閘極結構152的第二主動區104的一部分可在第二方向上具有大於其上形成第四閘極結構154的第二主動區104的一部分的寬度。因此，圖2A繪示其上形成第二閘極結構152以及第九閘極結構190的第二主動區104的一部分的寬度大於其上形成第四閘極結構、第六閘極結構、第八閘極結構以及第十閘極結構154、156、158以及195的第二主動區104的寬度。
然而，發明概念可不限於此。因此，圖3繪示不論相對於閘極結構151、152、153、154、155、156、157、158、190以及195的相對位置如何，第三主動區103以及第四主動區105中的每一者在第二方向上的寬度沿著第一方向恆定或實質上恆定，此情況可包含於發明概念中。在下文中，為方便解釋起見，將僅說明具有圖2A中所繪示的形狀的第一主動區102以及第二主動區104。
第一主動區102可具有鄰近於隔離層110的第一部分的第一邊界以及在第二方向上與第一邊界相對的第二邊界。在至少一些實施例中，第一邊界可在第一方向上具有線性形狀(例如，較均勻、不扭曲)。另外，第二主動區104可具有鄰近於隔離層110的第一部分的第三邊界以及在第二方向上與第三邊界相對的第四
邊界。在至少一些實施例中，第三邊界可在第一方向上具有線性形狀(例如，較均勻、不扭曲)。
第一雜質區、第三雜質區、第五雜質區、第七雜質區以及第九雜質區221、223、225、227以及229可按此次序分別形成於第九閘極結構、第一閘極結構、第三閘極結構、第五閘極結構、第七閘極結構與第十閘極結構190、151、153、155、157與195之間的第一主動區102的上部部分處。在至少一些實施例中，第一雜質區、第三雜質區、第五雜質區、第七雜質區以及第九雜質區221、223、225、227以及229可摻雜有p型雜質。另外，第二雜質區、第四雜質區、第六雜質區、第八雜質區以及第十雜質區222、224、226、228以及230可按此次序分別形成於第九閘極結構、第二閘極結構、第四閘極結構、第六閘極結構、第八閘極結構與第十閘極結構190、152、154、156、158與195之間的第二主動區104的上部部分處。在至少一些實施例中，第二雜質區、第四雜質區、第六雜質區、第八雜質區以及第十雜質區222、224、226、228以及230可摻雜有n型雜質。
第十一雜質區241以及第十二雜質區242可鄰近於第九閘極結構190分別形成於第一主動區102以及第二主動區104的上部部分處，且可分別摻雜有p型以及n型雜質。另外，第十三雜質區245以及第十四雜質區246可鄰近於第十閘極結構195分別形成於第一主動區102以及第二主動區104的上部部分處，且可分別摻雜有p型以及n型雜質。
第一閘極結構至第十閘極結構151、152、153、154、155、156、157、158、190以及195中的每一者連同第一雜質區至第十
四雜質區221、222、223、224、225、226、227、228、229、230、241、242、245以及246中的一些可形成PMOS電晶體或NMOS電晶體，且第一雜質區至第十四雜質區221、222、223、224、225、226、227、228、229、230、241、242、245以及246中的每一者可充當PMOS電晶體或NMOS電晶體的源極/汲極區。
參看圖18至圖20連同圖1以及圖2A，第一絕緣間層250可形成於基板100以及隔離層110上以覆蓋電晶體，且第一接觸窗至第十五接觸窗281、282、283、284、285、286、287、288、289、290、291、292、293、294以及295中的每一者可經由第一絕緣間層250電連接至閘極結構151、152、153、154、155、156、157、158、190以及195或第一雜質區至第十四雜質區221、222、223、224、225、226、227、228、229、230、241、242、245以及246而形成。因此，當第一接觸窗至第十五接觸窗281、282、283、284、285、286、287、288、289、290、291、292、293、294以及295中的每一者形成於閘極結構151、152、153、154、155、156、157、158、190以及195上時，其可接觸閘極結構151、152、153、154、155、156、157、158、190以及195中的每一者的頂表面。
第一絕緣間層250可包含氧化物(例如，氧化矽)，且第一接觸窗至第十五接觸窗281、282、283、284、285、286、287、288、289、290、291、292、293、294以及295可包含(例如)經摻雜多晶矽、金屬、金屬氮化物、金屬矽化物等。
第一接觸窗至第四接觸窗281、282、283以及284可形成於隔離層110的第一部分上的各別第一閘極結構至第四閘極結構151、152、153以及154的一部分上。
在至少一些實施例中，第一接觸窗281以及第三接觸窗283中的每一者可在第二方向上與第一主動區102的第一邊界間隔開第一距離D1。亦即(例如)，第一接觸窗281以及第三接觸窗283可在第二方向上與第一主動區102間隔開相同或實質上相同距離。另外，第二接觸窗282以及第四接觸窗284中的每一者可在第二方向上與第二主動區104的第三邊界間隔開第二距離D2。亦即(例如)，第二接觸窗282以及第四接觸窗284可在第二方向上與第二主動區104間隔開相同或實質上相同距離。第一距離D1以及第二距離D2可相同、實質上相同或彼此不同。
在至少一些實施例中，由於第一主動區102以及第二主動區104的第一邊界以及第三邊界在第一方向上具有不扭曲的線性形狀，因此第一接觸窗281與第三接觸窗283可在第一方向上彼此對準，且第二接觸窗282與第四接觸窗284可在第一方向上彼此對準。
第五接觸窗285以及第六接觸窗286可分別形成於第三雜質區223以及第四雜質區224上，第七接觸窗287可形成於第七閘極結構157或第八閘極結構158上，且第八接觸窗288可形成於第五閘極結構155或第六閘極結構156上。第九接觸窗至第十一接觸窗289、290以及291可分別形成於第十雜質區、第七雜質區以及第八雜質區230、227以及228上，且第十二接觸窗292以及第十三接觸窗293可分別形成於第一雜質區221以及第二雜質區222上。
第十四接觸窗294以及第十五接觸窗295可分別形成於隔離層110的第二部分以及第三部分上的第二閘極結構152以及
第一閘極結構151的一部分上。然而，發明概念可不限於此，且第十四接觸窗294以及第十五接觸窗295可亦分別形成於第二閘極結構152以及第一閘極結構151的其他部分上。
參看圖21至圖24連同圖1以及圖2A，第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312可形成於第一絕緣間層250上，並接觸第一接觸窗至第十五接觸窗281、282、283、284、285、286、287、288、289、290、291、292、293、294以及295中的一些的頂表面以與其電連接。
第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312可包含金屬、金屬氮化物、金屬矽化物等，且可包含單層或多層。在至少一個實施例中，第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312中的每一者可包含覆蓋其底部以及側壁的金屬圖案以及障壁層圖案。
第一下部佈線301可接觸第一接觸窗281以及第四接觸窗284的頂表面。由於第一接觸窗281以及第四接觸窗284可分別形成於在隔離層110的第一部分上的第一閘極結構151以及第四閘極結構154的一部分上，因此第一接觸窗281以及第四接觸窗284可不在第一方向或第二方向上彼此相對。在至少一個實施例中，第一下部佈線301可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。
第二下部佈線302以及第三下部佈線303可分別接觸第二接觸窗282以及第三接觸窗283的頂表面。在至少一個實施例
中，第二下部佈線302可在第一方向上延伸，且第三下部佈線303可在第二方向上延伸。
第四下部佈線304可通常(commonly)接觸第五接觸窗285以及第七接觸窗287的頂表面。在至少一個實施例中，第四下部佈線304可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。
第五下部佈線305可接觸第六接觸窗286的頂表面。在至少一個實施例中，第五下部佈線305可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。
第六下部佈線306可通常接觸第八接觸窗288以及第九接觸窗289的頂表面。在至少一個實施例中，第六下部佈線306可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。
第七下部佈線307以及第八下部佈線308可分別接觸第十接觸窗290以及第十一接觸窗291的頂表面。在至少一個實施例中，第七下部佈線307以及第八下部佈線308中的每一者可在第一方向上延伸，且第七下部佈線307以及第八下部佈線308中的每一者的一部分可在第二方向上延伸以分別接觸第十接觸窗290以及第十一接觸窗291的頂表面。
第九下部佈線309以及第十下部佈線310可分別接觸第十二接觸窗292以及第十三接觸窗293的頂表面。在至少一個實施例中，第九下部佈線309以及第十下部佈線310中的每一者可在第一方向上延伸。
第十一下部佈線311以及第十二下部佈線312可分別接
觸第十四接觸窗294以及第十五接觸窗295的頂表面。在至少一個實施例中，第十一下部佈線311以及第十二下部佈線312中的每一者可在第一方向上延伸。
參看圖29至圖32連同圖1以及圖2A，第二絕緣間層320可形成於第一絕緣間層250上，且覆蓋第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312。第一介層窗至第八介層窗341、342、343、344、345、346、347以及348中的每一者可經由第二絕緣間層320形成，且可形成於第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311、以及312中的一些上以與其電連接。
第二絕緣間層320可包含氧化物(例如，氧化矽)，且第一介層窗至第八介層窗341、342、343、344、345、346、347以及348可包含經摻雜多晶矽、金屬、金屬氮化物、金屬矽化物等。
第一介層窗341以及第二介層窗342可分別接觸第二下部佈線302以及第三下部佈線303的頂表面，且第三介層窗343以及第四介層窗344可分別接觸第四下部佈線304以及第五下部佈線305的頂表面。第五介層窗345以及第六介層窗346可接觸第九下部佈線309以及第十下部佈線310的頂表面，且第七介層窗347以及第八介層窗348可分別接觸第十一下部佈線311以及第十二下部佈線312的頂表面。
參看圖33至圖38連同圖1以及圖2A，第一上部佈線至第五上部佈線351、352、353、354以及355可形成於第二絕緣間層320上，並接觸第一介層窗至第八介層窗341、342、343、344、
345、346、347以及348中的一些的頂表面以與其電連接。
第一上部佈線至第五上部佈線351、352、353、354以及355可包含金屬、金屬氮化物、金屬矽化物等，且可包含單層或多層。在至少一個實施例中，第一上部佈線至第五上部佈線351、352、353、354以及355中的每一者可包含覆蓋其底部以及側壁的金屬圖案以及障壁層圖案。
第一上部佈線351可通常接觸第一介層窗341以及第二介層窗342的頂表面。在至少一個實施例中，第一上部佈線351可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。
第二上部佈線352可通常接觸第三介層窗343以及第四介層窗344的頂表面。在至少一個實施例中，第二上部佈線352可在第二方向上延伸。
第三上部佈線353可通常接觸第五介層窗345以及第六介層窗346的頂表面。在至少一個實施例中，第三上部佈線353可在第二方向上延伸。
第四上部佈線354以及第五上部佈線355可分別接觸第七介層窗347以及第八介層窗348的頂表面。在至少一個實施例中，第四上部佈線354以及第五上部佈線355中的每一者可在第一方向上延伸。
如上文所說明，半導體積體電路可包含閘極結構151、152、153、154、155、156、157、158、190以及195，雜質區221、222、223、224、225、226、227、228、229、230、241、242、245以及246，接觸窗281、282、283、284、285、286、287、288、
289、290、291、292、293、294以及295，下部佈線301、302、303、304、305、306、307、308、309、310、311以及312，介層窗341、342、343、344、345、346、347以及348，以及上部佈線351、352、353、354以及355，且上文元件中的至少一些可彼此電連接以形成圖1中所繪示的等效電路。
半導體積體電路可包含可經由接觸窗、下部佈線、介層窗以及/或上部佈線彼此交叉耦接的PMOS閘極以及NMOS閘極，且因此可藉由極少、最少或並不增加的面積實施具有彼此交叉耦接的PMOS以及NMOS閘極的電路(例如，時脈鎖存電路)。
在至少一些實施例中，第一閘極結構151以及第一雜質區221以及第三雜質區223可形成傳輸閘的PMOS電晶體，且第二閘極結構152以及第二雜質區222以及第四雜質區224可形成傳輸閘的NMOS電晶體。
因此，充當傳輸閘的源極/汲極區的第一雜質區221以及第二雜質區222可經由第十二接觸窗292以及第十三接觸窗293、第九下部佈線309以及第十下部佈線310、第五介層窗345以及第六介層窗346以及第三上部佈線353彼此電連接。另外，充當傳輸閘的源極/汲極區的第三雜質區223以及第四雜質區224可經由第五接觸窗285以及第六接觸窗286、第四下部佈線304以及第五下部佈線305、第三介層窗343以及第四介層窗344以及第二上部佈線352彼此電連接。
第一信號(例如，nclock信號)可通常應用的第二閘極結構152以及第三閘極結構153可經由第二接觸窗282以及第三接觸窗283、第二下部佈線302以及第三下部佈線303、第一介層
窗341以及第二介層窗342以及第一上部佈線351彼此電連接，且可經由第十四接觸窗294、第十一下部佈線311以及第七介層窗347電連接至第四上部佈線354。
第二信號(例如，bclock信號)可通常應用的第一閘極結構151以及第四閘極結構154可經由第一接觸窗281以及第四接觸窗284以及第一下部佈線301彼此電連接，且可經由第十五接觸窗295、第十二下部佈線312以及第八介層窗348電連接至第五上部佈線355。
包含第五閘極結構155(其可與第三閘極結構153共用作為源極/汲極區的第五雜質區225)的PMOS電晶體可包含作為另一源極/汲極區的第七雜質區227，且汲極供應電壓VDD可應用至其上。亦即，應用汲極供應電壓VDD的第七下部佈線307可經由第十接觸窗290電連接至第七雜質區227。
另外，包含第六閘極結構156(其可與第四閘極結構154共用作為源極/汲極區的第六雜質區226)的NMOS電晶體可包含作為另一源極/汲極區的可接地的第八雜質區228。亦即(例如)，應用源極供應電壓VSS至元件使得元件可接地的第八下部佈線308可經由第十一接觸窗291電連接至第八雜質區228。
第七閘極結構157以及第七雜質區227以及第九雜質區229可形成反相器電路的PMOS電晶體，且第八閘極結構158以及第八雜質區228以及第十雜質區230可形成反相器電路的NMOS電晶體。反相器電路的輸入端子可電連接至第三雜質區223以及第四雜質區224，且反相器電路的輸出端子可電連接至第五閘極結構155以及第六閘極結構156。
更特定而言(例如)，反相器電路的輸入端子(例如，第七閘極結構157以及第八閘極結構158)可經由第五接觸窗至第七接觸窗285、286以及287、第四下部佈線304以及第五下部佈線305以及第二上部佈線352電連接至第三雜質區223以及第四雜質區224。另外，反相器電路的輸出端子(例如，第十雜質區230)可經由第八接觸窗288以及第九接觸窗289以及第六下部佈線306電連接至第五閘極結構155以及第六閘極結構156。
用於實施圖1中所繪示的等效電路的元件佈局可不限於圖2A的佈局。舉例而言，即使圖2A繪示元件經由接觸窗以及下部佈線彼此電連接，但元件可經由除此之外的介層窗以及上部佈線彼此電連接。另外，即使圖2A繪示元件經由接觸窗、下部佈線、介層窗以及上部佈線彼此電連接，但元件中的一些可僅經由接觸窗以及下部佈線彼此電連接。
參看圖2B，第二下部佈線302以及第三下部佈線303可分別接觸第二接觸窗282以及第三接觸窗283的頂表面，但可不在第一方向以及第二方向上延伸。亦即(例如)，第二下部佈線以及第三下部佈線可具有相對較小但充分面積以用於分別接觸第二接觸窗282以及第三接觸窗283，且第一介層窗341以及第二介層窗342可分別形成於第二下部佈線以及第三下部佈線的頂表面上。第一上部佈線351可並不形成於相同於第一下部佈線301的層級中，且因此可在平面圖中重疊第一下部佈線301。在至少一個實施例中，第一上部佈線351可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分，且可通常接觸第一介層窗341以及第二介層窗342的頂表面。
參看圖2C，第二下部佈線302可通常接觸第二接觸窗282以及第三接觸窗283的頂表面，且可並不接觸第一下部佈線301。不同於圖2A，第二接觸窗282以及第三接觸窗283可並不經由下部佈線、介層窗以及上部佈線而僅經由下部佈線彼此電連接。因此，在至少一個實施例中，第二下部佈線302可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分，且可通常接觸第二接觸窗282以及第三接觸窗283的頂表面。然而，第二接觸窗282以及第三接觸窗283可僅經由第二下部佈線302彼此電連接，且因此可並不形成第三下部佈線303、第一介層窗341以及第二介層窗342以及第一上部佈線351。
到目前為止，已說明時脈鎖存電路(其可為具有彼此交叉耦接的PMOS電晶體以及NMOS電晶體的閘極結構的電路)的佈局，然而，發明概念可不限於此。實情為，發明概念可包含具有可彼此交叉耦接的PMOS以及NMOS電晶體的閘極結構的任何電路。
圖4至圖6為根據其他實施例說明圖1中所繪示的區X的佈局的平面圖。圖1中所繪示的等效電路可由除了一些接觸窗位置以及主動區以及對應下部以及上部佈線的形狀之外可實質上相同或類似於圖2A的佈局的圖4至圖6中所繪示的電路佈局來實施。因此，類似參考數字是指類似元件，且為了簡潔下文可省略其詳細描述。
參看圖4，半導體積體電路可包含第五主動區106以及第六主動區108、第一閘極結構至第十閘極結構151、152、153、154、155、156、157、158、190以及195、第十六接觸窗至第十九接觸
窗401、402、403以及404、第五接觸窗至第十五接觸窗285、286、287、288、289、290、291、292、293、294以及295、第十三下部佈線至第二十四下部佈線411、412、413、414、415、416、417、418、419、420、421以及422、第九介層窗至第十六介層窗431、432、433、434、435、436、437以及438，以及第六上部佈線至第十上部佈線441、442、443、444以及445。
第五主動區106以及第六主動區108中的每一者可在第一方向上延伸，且第五主動區106以及第六主動區108可在第二方向上彼此間隔開。第五主動區106以及第六主動區108中的每一者的至少一部分可分別摻雜有p型以及n型雜質。
在至少一些實施例中，其上形成第一閘極結構151的第五主動區106的一部分可在第二方向上具有大於其上形成第五閘極結構155的第五主動區106的一部分的寬度。因此，圖4繪示其上形成第一閘極結構151以及第九閘極結構190的第五主動區106的一部分的寬度大於其上形成第五閘極結構155、第七閘極結構157以及第十閘極結構195的第五主動區106的寬度。另外，其上形成第二閘極結構152的第六主動區108的一部分可在第二方向上具有大於其上形成第六閘極結構156的第六主動區108的一部分的寬度。因此，圖4繪示其上形成第二閘極結構152以及第九閘極結構190的第六主動區108的一部分的寬度大於其上形成第六閘極結構156、第八閘極結構158以及第十閘極結構195的第六主動區108的寬度。
第五主動區106可具有鄰近於隔離層110的第一部分的第一邊界以及在第二方向上與第一邊界相對的第二邊界。在至少
一些實施例中，第二邊界可在第一方向上具有線性形狀(例如，較均勻、不扭曲)。另外，第六主動區108可具有鄰近於隔離層110的第一部分的第三邊界以及在第二方向上與第三邊界相對的第四邊界。在至少一些實施例中，第四邊界可在第一方向上具有線性形狀(例如，較均勻、不扭曲)。
第十六接觸窗401以及第十八接觸窗403可形成於在隔離層110的第三部分上的各別第一閘極結構151以及第三閘極結構153的一部分上。在至少一些實施例中，第十六接觸窗401以及第十八接觸窗403中的每一者可在第二方向上與第五主動區106的第二邊界間隔開第三距離D3。亦即(例如)，第十六接觸窗401以及第十八接觸窗403可在第二方向上與第五主動區106間隔開相同或實質上相同距離。另外，第十七接觸窗402以及第十九接觸窗404中的每一者可在第二方向上與第六主動區108的第四邊界間隔開第四距離D4。亦即(例如)，第十七接觸窗402以及第十九接觸窗404可在第二方向上與第六主動區108間隔開相同或實質上相同距離。第三距離D3以及第四距離D4可相同、實質上相同或彼此不同。
在至少一些實施例中，由於第五主動區106以及第六主動區108的第二邊界以及第四邊界在第一方向上具有線性形狀(例如，較均勻、不扭曲)，因此第十六接觸窗401與第十八接觸窗403可在第一方向上彼此對準，且第十七接觸窗402與第十九接觸窗404可在第一方向上彼此對準。
第十三下部佈線至第二十四下部佈線411、412、413、414、415、416、417、418、419、420、421以及422可分別對應
於圖2A中所繪示的第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312，第九介層窗至第十六介層窗431、432、433、434、435、436、437以及438可分別對應於圖2A中所繪示的第一介層窗至第八介層窗341、342、343、344、345、346、347以及348，且第六上部佈線至第十上部佈線441、442、443、444以及445可分別對應於圖2A中所繪示的第一上部佈線至第五上部佈線351、352、353、354以及355。亦即(例如)，根據第一接觸窗至第四接觸窗281、282、283以及284的位置改變，可形成於第一接觸窗至第四接觸窗281、282、283以及284上或上方的第十三下部佈線至第二十四下部佈線411、412、413、414、415、416、417、418、419、420、421以及422、第九介層窗至第十六介層窗431、432、433、434、435、436、437以及438以及第六上部佈線至第十上部佈線441、442、443、444以及445的形狀可部分改變。
參看圖5，半導體積體電路可包含第一主動區102以及第六主動區108、第一閘極結構至第十閘極結構151、152、153、154、155、156、157、158、190以及195、第二十接觸窗至第二十三接觸窗451、452、453以及454、第五接觸窗至第十五接觸窗285、286、287、288、289、290、291、292、293、294以及295、第二十五下部佈線至第三十六下部佈線461、462、463、464、465、466、467、468、469、470、471以及472、第十七介層窗至第二十四介層窗481、482、483、484、485、486、487以及488以及第十一上部佈線至第十五上部佈線491、492、493、494以及495。
第二十接觸窗451以及第二十二接觸窗453可形成於在
隔離層110的第一部分上的各別第一閘極結構151以及第三閘極結構153的一部分上。在至少一些實施例中，第二十接觸窗451以及第二十二接觸窗453中的每一者可在第二方向上與第一主動區102的第一邊界間隔開第一距離D1。第二十一接觸窗452以及第二十三接觸窗454可形成於在隔離層110的第二部分上的各別第二閘極結構152以及第四閘極結構154的一部分上。在至少一些實施例中，第二十一接觸窗452以及第二十三接觸窗454中的每一者可在第二方向上與第六主動區108的第四邊界間隔開第四距離D4。
在至少一些實施例中，由於第一主動區102以及第六主動區108的第一邊界以及第四邊界在第一方向上具有線性形狀(例如，較均勻、不扭曲)，因此第二十接觸窗451與第二十二接觸窗453可在第一方向上彼此對準，且第二十一接觸窗452與第二十三接觸窗454可在第一方向上彼此對準。
第二十五下部佈線至第三十六下部佈線461、462、463、464、465、466、467、468、469、470、471以及472可分別對應於圖2A中所繪示的第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312，第十七介層窗至第二十四介層窗481、482、483、484、485、486、487以及488可分別對應於圖2A中所繪示的第一介層窗至第八介層窗341、342、343、344、345、346、347以及348，且第六上部佈線至第十上部佈線441、442、443、444以及445可分別對應於圖2A中所繪示的第一上部佈線至第五上部佈線351、352、353、354以及355。
參看圖6，半導體積體電路可包含第五主動區106以及第二主動區104、第一閘極結構至第十閘極結構151、152、153、154、155、156、157、158、190以及195、第二十四接觸窗至第二十七接觸窗501、502、503以及504、第五接觸窗至第十五接觸窗285、286、287、288、289、290、291、292、293、294以及295、第三十七下部佈線至第四十八下部佈線511、512、513、514、515、516、517、518、519、520、521以及522、第二十五介層窗至第三十二介層窗531、532、533、534、535、536、537以及538，以及第十六上部佈線至第二十上部佈線541、542、543、544以及545。
第二十四接觸窗501以及第二十六接觸窗503可形成於在隔離層110的第三部分上的各別第一閘極結構151以及第三閘極結構153的一部分上。在至少一些實施例中，第二十四接觸窗501以及第二十六接觸窗503中的每一者可在第二方向上與第五主動區106的第二邊界間隔開第三距離D3。第二十五接觸窗502以及第二十七接觸窗504可形成於在隔離層110的第一部分上的各別第二閘極結構152以及第四閘極結構154的一部分上。在至少一些實施例中，第二十五接觸窗502以及第二十七接觸窗504中的每一者可在第二方向上與第二主動區104的第三邊界間隔開第二距離D2。
在至少一些實施例中，由於第五主動區106以及第二主動區104的第二邊界以及第三邊界在第一方向上具有線性形狀(例如，較均勻、不扭曲)，因此第二十四接觸窗501與第二十六接觸窗503可在第一方向上彼此對準，且第二十五接觸窗502與第二十七接觸窗504可在第一方向上彼此對準。
第三十七下部佈線至第四十八下部佈線511、512、513、514、515、516、517、518、519、520、521以及522可分別對應於圖2A中所繪示的第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312，第二十五介層窗至第三十二介層窗531、532、533、534、535、536、537以及538可分別對應於圖2A中所繪示的第一介層窗至第八介層窗341、342、343、344、345、346、347以及348，且第十六上部佈線至第二十上部佈線541、542、543、544以及545可分別對應於圖2A中所繪示的第一上部佈線至第五上部佈線351、352、353、354以及355。
圖7至圖38為根據實施例說明製造半導體積體電路的方法的階段的平面圖以及橫截面圖。更特定而言，圖7、圖9、圖12、圖15、圖18、圖21、圖25、圖29以及圖33為平面圖，且圖8、圖10至圖11、圖13至圖14、圖16至圖17、圖19至圖20、圖22至圖24、圖26至圖28、圖30至圖32以及圖34至圖38為橫截面圖。圖8、圖10、圖16、圖19、圖22以及圖34為沿著對應平面圖的線A-A'截得的橫截面圖，圖11、圖13、圖17、圖20、圖23、圖26、圖30以及圖35為沿著對應平面圖的線B-B'截得的橫截面圖，圖14、圖27、圖31以及圖36為沿著對應平面圖的線C-C'截得的橫截面圖，圖24、圖28、圖32以及圖37為沿著對應平面圖的線D-D'截得的橫截面圖，且圖38為沿著對應平面圖的線E-E'截得的橫截面圖。
參看圖7以及圖8，可部分蝕刻基板100的上部部分以形成溝槽(未繪示)，且可形成隔離層110以填充溝槽。
在至少一些實施例中，可藉由在基板100上形成絕緣層以充分填充溝槽並平坦化絕緣層直至可暴露基板100的頂表面為止來形成隔離層110。絕緣層可形成為包含氧化物(例如，氧化矽)。
由於隔離層110可形成於基板100上，因此場區(其頂表面可由隔離層110覆蓋)以及第一主動區102以及第二主動區104(其頂表面可並不由隔離層110覆蓋)可界定於基板100中。
在至少一些實施例中，第一主動區102以及第二主動區104中的每一者可在平行或實質上平行於基板100的頂表面的第一方向上延伸，且第一主動區102以及第二主動區104可在平行或實質上平行於基板100的頂表面且在垂直或實質上垂直於第一方向的第二方向上彼此間隔開。
在至少一些實施例中，第一主動區102以及第二主動區104中的每一者在第二方向上的寬度可形成為在第一方向上變化。然而，發明概念可不限於此，且第一主動區102以及第二主動區104中的每一者在第二方向上的寬度可形成為在第一方向上恆定。
隔離層110可包含第一主動區102與第二主動區104之間的第一部分，相對於第二主動區104在第二方向上與隔離層110的第一部分相對的第二部分，以及相對於第一主動區102在第二方向上與隔離層110的第一部分相對的第三部分。
第一主動區102可具有鄰近於隔離層110的第一部分的第一邊界以及鄰近於隔離層110的第三部分的第二邊界。在至少一些實施例中，第一邊界可在第一方向上具有線性形狀(例如，
較均勻、不扭曲)。另外，第二主動區104可具有鄰近於隔離層110的第一部分的第三邊界以及鄰近於隔離層110的第二部分的第四邊界。在至少一些實施例中，第三邊界可在第一方向上具有線性形狀(例如，較均勻、不扭曲)。
參看圖9至圖11，閘極絕緣層、閘極電極層以及閘極遮罩層可依序形成於基板100的第一主動區102以及第二主動區104以及隔離層110上，且可經圖案化以形成閘極結構151、152、153、154、155、156、157、158、190以及195。
閘極絕緣層可形成為包含氧化物(例如，氧化矽)，閘極電極層可形成為包含(例如)經摻雜多晶矽、金屬、金屬氮化物等，且閘極遮罩層可形成為包含氮化物(例如，氮化矽)。
在至少一個實施例中，閘極絕緣層可藉由基板100的上部部分上的熱氧化製程形成，且在此狀況下，其可僅形成於第一主動區102以及第二主動區104上。替代性地，閘極絕緣層可藉由化學氣相沈積(CVD)製程、原子層沈積(ALD)製程等形成，且在此狀況下，其可不僅形成於第一主動區102以及第二主動區104上且亦形成於隔離層110上。
第一閘極結構151、第三閘極結構153、第五閘極結構155以及第七閘極結構157中的每一者可在第一主動區102以及與其鄰近的隔離層110的一部分上在第二方向上延伸，且第一閘極結構151、第三閘極結構153、第五閘極結構155以及第七閘極結構157可形成為在第一方向上彼此間隔開。另外，第二閘極結構152、第四閘極結構154、第六閘極結構156以及第八閘極結構158中的每一者可在第二主動區104以及與其鄰近的隔離層110的一部分
上在第二方向上延伸，且第二閘極結構152、第四閘極結構154、第六閘極結構156以及第八閘極結構158可形成為在第一方向上彼此間隔開。
第一閘極結構151與第二閘極結構152可在第二方向上彼此間隔開並面對彼此，且第三閘極結構153與第四閘極結構154可在第二方向上彼此間隔開並面對彼此。第五閘極結構155與第六閘極結構156可在第二方向上面對彼此，且可在隔離層110的第一部分上彼此接觸。第七閘極結構157與第八閘極結構158可在第二方向上面對彼此，且可在隔離層110的第一部分上彼此接觸。
第九閘極結構190可在第一主動區102以及第二主動區104以及隔離層110上在第二方向上延伸，且可在第一方向上與第一閘極結構151以及第二閘極結構152間隔開。另外，第十閘極結構195可在第一主動區102以及第二主動區104以及隔離層110上在第二方向上延伸，且可在第一方向上與第七閘極結構157以及第八閘極結構158間隔開。
第一閘極結構151可包含依序堆疊的第一閘極絕緣層圖案121、第一閘極電極131以及第一閘極遮罩141，第二閘極結構152可包含依序堆疊的第二閘極絕緣層圖案122、第二閘極電極132以及第二閘極遮罩142，第三閘極結構153可包含依序堆疊的第三閘極絕緣層圖案(未繪示)、第三閘極電極133以及第三閘極遮罩143，第四閘極結構154可包含依序堆疊的第四閘極絕緣層圖案124、第四閘極電極134以及第四閘極遮罩144，第五閘極結構155可包含依序堆疊的第五閘極絕緣層圖案(未繪示)、第五閘極
電極135以及第五閘極遮罩145，第六閘極結構156可包含依序堆疊的第六閘極絕緣層圖案126、第六閘極電極136以及第六閘極遮罩146，第七閘極結構157可包含依序堆疊的第七閘極絕緣層圖案(未繪示)、第七閘極電極137以及第七閘極遮罩147，第八閘極結構158可包含依序堆疊的第八閘極絕緣層圖案128、第八閘極電極138以及第八閘極遮罩148，第九閘極結構190可包含依序堆疊的第九閘極絕緣層圖案160、第九閘極電極170以及第九閘極遮罩180，且第十閘極結構195可包含依序堆疊的第十閘極絕緣層圖案(未繪示)、第十閘極電極175以及第十閘極遮罩185。
參看圖12至圖14，間隙壁層可形成於基板100以及隔離層110上以覆蓋閘極結構151、152、153、154、155、156、157、158、190以及195，且可經各向異性蝕刻以在第一方向上在各別第一閘極結構至第十閘極結構151、152、153、154、155、156、157、158、190以及195的相對側壁上形成第一間隙壁至第十間隙壁201、202、203、204、205、206、207、208、210以及215。
間隙壁層可形成為包含氮化物(例如，氮化矽、矽氧碳氮化物等)。
在下文中，為方便解釋起見，平面圖中將並不說明第一間隙壁至第十間隙壁201、202、203、204、205、206、207、208、210以及215。
第一主動區102以及第二主動區104的不由第一閘極結構至第十閘極結構151、152、153、154、155、156、157、158、190以及195覆蓋的上部部分可摻雜有雜質以形成第一雜質區至第十四雜質區221、222、223、224、225、226、227、228、229、
230、241、242、245以及246。
在至少一些實施例中，在形成覆蓋第二主動區104的第一遮罩(未繪示)之後，可將第一遮罩以及第一閘極結構至第十閘極結構151、152、153、154、155、156、157、158、190以及195用作離子植入遮罩執行離子植入製程以在摻雜有p型雜質的第九閘極結構190、第一閘極結構151、第三閘極結構153、第五閘極結構155、第七閘極結構157與第十閘極結構195之間的第一主動區102的上部部分處形成第一雜質區221、第三雜質區223、第五雜質區225、第七雜質區227以及第九雜質區229並在摻雜有p型雜質的第九閘極結構190以及第十閘極結構195外部的第一主動區102的上部部分處形成第十一雜質區241以及第十三雜質區245。
在移除第一遮罩之後，在形成覆蓋第一主動區102的第二遮罩(未繪示)之後，可將第二遮罩以及第一閘極結構至第十閘極結構151、152、153、154、155、156、157、158、190以及195用作離子植入遮罩執行離子植入製程以在摻雜有n型雜質的第九閘極結構190、第二閘極結構152、第四閘極結構154、第六閘極結構156、第八閘極結構158與第十閘極結構195之間的第二主動區104的上部部分處形成第二雜質區222、第四雜質區224、第六雜質區226、第八雜質區228以及第十雜質區230並在摻雜有n型雜質的第九閘極結構190以及第十閘極結構195外部的第二主動區104的上部部分處形成第十二雜質區242以及第十四雜質區246。
第一閘極結構至第十閘極結構151、152、153、154、155、
156、157、158、190以及195中的每一者連同第一雜質區至第十四雜質區221、222、223、224、225、226、227、228、229、230、241、242、245以及246中的一些可形成PMOS電晶體或NMOS電晶體。
參看圖15至圖17，第一絕緣間層250可形成於基板100以及隔離層110上以充分覆蓋電晶體，且經部分蝕刻以形成分別暴露第一閘極結構至第十閘極結構151、152、153、154、155、156、157、158、190以及195的第一閘極電極至第十閘極電極131、132、133、134、135、136、137、138、170以及175的頂表面中的一些，或第一雜質區至第十四雜質區221、222、223、224、225、226、227、228、229、230、241、242、245以及246的頂表面中的一些的第一開口至第十五開口261、262、263、264、265、266、267、268、269、270、271、272、273、274以及275。
第一絕緣間層250可形成為包含氧化物(例如，氧化矽)。
更特定而言(例如)，第一開口至第四開口261、262、263以及264可分別暴露在隔離層110的第一部分上的第一閘極電極至第四閘極電極131、132、133以及134的頂表面。在至少一些實施例中，第一開口261以及第三開口263中的每一者可與第一主動區102的第一邊界間隔開第一距離D1，且第二開口262以及第四開口264中的每一者可與第二主動區104的第三邊界間隔開第二距離D2。
第五開口265以及第六開口266可分別暴露第三雜質區223以及第四雜質區224的頂表面，第七開口267可暴露第七閘極電極137或第八閘極電極138的頂表面，且第八開口268可暴露
第五閘極電極135或第六閘極電極136的頂表面。
第九開口至第十三開口269、270、271、272以及273可分別暴露第十雜質區230、第七雜質區227、第八雜質區228、第一雜質區221以及第二雜質區222的頂表面，且第十四開口274以及第十五開口275可分別暴露第二閘極電極132以及第一閘極電極131的頂表面。
參看圖18至圖20，在第一絕緣間層250上形成第一導電層以填充第一開口至第十五開口261、262、263、264、265、266、267、268、269、270、271、272、273、274以及275之後，可平坦化第一導電層直至可暴露第一絕緣間層250的頂表面為止以形成分別填充第一開口至第十五開口261、262、263、264、265、266、267、268、269、270、271、272、273、274以及275的第一接觸窗至第十五接觸窗281、282、283、284、285、286、287、288、289、290、291、292、293、294以及295。
第一導電層可形成為包含(例如)經摻雜多晶矽、金屬、金屬氮化物以及/或金屬矽化物。
參看圖21至圖24，第二導電層可形成於第一絕緣間層250以及第一接觸窗至第十五接觸窗281、282、283、284、285、286、287、288、289、290、291、292、293、294以及295上並經圖案化以形成第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312。第二導電層可形成為包含(例如)金屬、金屬氮化物以及/或金屬矽化物。
替代性地，第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312可藉由
鑲嵌製程形成。
更特定而言(例如)，絕緣間層(未繪示)可形成於第一絕緣間層250以及第一接觸窗至第十五接觸窗281、282、283、284、285、286、287、288、289、290、291、292、293、294以及295上並經部分蝕刻以形成溝槽(未繪示)。第二導電層可形成於絕緣間層上以充分填充溝槽，並經平坦化直至可暴露絕緣間層的頂表面為止以形成第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312。在此狀況下，在形成第二導電層之前，可形成障壁層(未繪示)，且第二導電層可形成於障壁層上，且因此下部佈線可形成為包含依序堆疊的障壁層圖案(未繪示)以及導電圖案(未繪示)。
隨後亦可藉由鑲嵌製程形成上部佈線，然而，為方便解釋起見，將僅說明藉由圖案化製程形成上部佈線的方法。
第一下部佈線301可接觸第一接觸窗281以及第四接觸窗284的頂表面，且可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。第二下部佈線302以及第三下部佈線303可分別接觸第二接觸窗282以及第三接觸窗283的頂表面。第二下部佈線302可在第一方向上延伸，且第三下部佈線303可在第二方向上延伸。
第四下部佈線304可通常接觸第五接觸窗285以及第七接觸窗287的頂表面，且可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。第五下部佈線305可接觸第六接觸窗286的頂表面，且可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。第六下部佈線306可通常接觸第八接觸
窗288以及第九接觸窗289的頂表面，且可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。
第七下部佈線307以及第八下部佈線308可分別接觸第十接觸窗290以及第十一接觸窗291的頂表面，且第七下部佈線307以及第八下部佈線308中的每一者可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。第九下部佈線309以及第十下部佈線310可分別接觸第十二接觸窗292以及第十三接觸窗293的頂表面，且第九下部佈線309以及第十下部佈線310中的每一者可在第一方向上延伸。第十一下部佈線311以及第十二下部佈線312可分別接觸第十四接觸窗294以及第十五接觸窗295的頂表面，且第十一下部佈線311以及第十二下部佈線312中的每一者可在第一方向上延伸。
只要第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312形成為接觸對應接觸窗，則其形狀可不限於圖21至圖24中所說明的那些形狀。
參看圖25至圖28，第二絕緣間層320可形成於第一絕緣間層250以及第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312上，並經部分蝕刻以形成暴露第一下部佈線至第十二下部佈線301、302、303、304、305、306、307、308、309、310、311以及312中的一些的頂表面的第十六開口至第二十三開口331、332、333、334、335、336、337以及338。
第二絕緣間層320可形成為包含氧化物(例如，氧化矽)。
更特定而言(例如)，第十六開口331以及第十七開口332可分別暴露第二下部佈線302以及第三下部佈線303的頂表面，且第十八開口333以及第十九開口334可分別暴露第四下部佈線304以及第五下部佈線305的頂表面。第二十開口335以及第二十一開口336可分別暴露第九下部佈線309以及第十下部佈線310的頂表面，且第二十二開口337以及第二十三開口338可分別暴露第十一下部佈線311以及第十二下部佈線312的頂表面。
參看圖29至圖32，第三導電層可形成於第二絕緣間層320上以填充第十六開口至第二十三開口331、332、333、334、335、336、337以及338，並經平坦化直至可暴露第二絕緣間層320的頂表面為止以形成分別填充第十六開口至第二十三開口331、332、333、334、335、336、337以及338的第一介層窗至第八介層窗341、342、343、344、345、346、347以及348。第三導電層可形成為包含(例如)經摻雜多晶矽、金屬、金屬氮化物以及/或金屬矽化物。
參看圖33至圖38，第四導電層可形成於第二絕緣間層320以及第一介層窗至第八介層窗341、342、343、344、345、346、347以及348上，並經圖案化以形成第一上部佈線至第五上部佈線351、352、353、354以及355。第四導電層可形成為包含(例如)經摻雜多晶矽、金屬、金屬氮化物以及/或金屬矽化物。
第一上部佈線351可通常接觸第一介層窗341以及第二介層窗342的頂表面，且可包含在第一方向上延伸的一部分以及在第二方向上延伸的一部分。第二上部佈線352可通常接觸第三介層窗343以及第四介層窗344的頂表面，且可在第二方向上延
伸。第三上部佈線353可通常接觸第五介層窗345以及第六介層窗346的頂表面，且可在第二方向上延伸。第四上部佈線354以及第五上部佈線355可分別接觸第七介層窗347以及第八介層窗348的頂表面，且第四上部佈線354以及第五上部佈線355中的每一者可在第一方向上延伸。
只要第一上部佈線至第五上部佈線351、352、353、354以及355形成為接觸對應介層窗，則其形狀可不限於圖33至圖38中所說明的那些形狀。
保護層(未繪示)可進一步形成於第二絕緣間層320上以覆蓋第一上部佈線至第五上部佈線351、352、353、354以及355，且因此可完成半導體積體電路。替代性地，其他介層窗以及上部佈線可進一步形成為電連接至第一上部佈線至第五上部佈線351、352、353、354以及355。
半導體積體電路以及/或其製造方法可應用於具有交叉耦接的PMOS以及NMOS閘極的任何電路(例如，時脈鎖存電路)。因此，發明概念可應用於包含時脈鎖存電路的任何電路或具有交叉耦接結構的其他電路。舉例而言，半導體積體電路以及/或其製造方法可應用於邏輯裝置(例如，中央處理單元(CPU)、微處理器單元(MPU)、應用程式處理器(AP)等)、揮發性記憶體裝置(例如，靜態隨機存取記憶體(SRAM)裝置、動態隨機存取記憶體(DRAM)裝置等)或非揮發性記憶體裝置(例如，快閃記憶體裝置、相變隨機存取記憶體(PRAM)裝置、磁阻式隨機存取記憶體(MRAM)裝置、電阻性隨機存取記憶體(RRAM)裝置等)。
前述內容說明實施例且不應理解為限制實施例。儘管已
描述若干實施例，但熟習此項技術者將易於瞭解，在實質上不脫離發明概念的新穎教示以及優勢的情況下，實施例中的許多修改是可能的。因此，所有這種修改意欲包含於如申請專利範圍中所定義的發明概念的範疇內。在申請專利範圍中，功能附加手段用語(means-plus-function clause)意欲涵蓋在本文中描述為執行所敍述功能的結構，且不僅涵蓋結構等效物且亦涵蓋等效結構。因此，應理解，前述內容說明各種實施例且不應理解為限於所揭露的特定實施例，且對所揭露實施例以及其他實施例的修改意欲包含於所附申請專利範圍的範疇內。
100:基板
102:第一主動區
104:第二主動區
151:第一閘極結構
152:第二閘極結構
153:第三閘極結構
154:第四閘極結構
155:第五閘極結構
156:第六閘極結構
157:第七閘極結構
158:第八閘極結構
190:第九閘極結構
195:第十閘極結構
221:第一雜質區
222:第二雜質區
223:第三雜質區
224:第四雜質區
225:第五雜質區
226:第六雜質區
227:第七雜質區
228:第八雜質區
229:第九雜質區
230:第十雜質區
241:第十一雜質區
242:第十二雜質區
245:第十三雜質區
246:第十四雜質區
281:第一接觸窗
282:第二接觸窗
283:第三接觸窗
284:第四接觸窗
285:第五接觸窗
286:第六接觸窗
287:第七接觸窗
288:第八接觸窗
289:第九接觸窗
290:第十接觸窗
291:第十一接觸窗
292:第十二接觸窗
293:第十三接觸窗
294:第十四接觸窗
295:第十五接觸窗
301:第一下部佈線
302:第二下部佈線
303:第三下部佈線
304:第四下部佈線
305:第五下部佈線
306:第六下部佈線
307:第七下部佈線
308:第八下部佈線
309:第九下部佈線
310:第十下部佈線
311:第十一下部佈線
312:第十二下部佈線
341:第一介層窗
342:第二介層窗
343:第三介層窗
344:第四介層窗
345:第五介層窗
346:第六介層窗
347:第七介層窗
348:第八介層窗
351:第一上部佈線
352:第二上部佈線
353:第三上部佈線
354:第四上部佈線
355:第五上部佈線
D1:第一距離
D2:第二距離
Claims (19)
- 一種半導體積體電路，其包括：第一主動區以及第二主動區，其由基板上的隔離層界定，所述第一主動區以及所述第二主動區摻雜有不同類型的雜質，所述第一主動區以及所述第二主動區在第一方向上延伸，且所述第一主動區以及所述第二主動區在第二方向上彼此間隔開，所述第二方向實質上垂直於所述第一方向，其中所述第一主動區的第一部分具有在所述第二方向上的第一寬度，且所述第一主動區的第二部分具有在所述第二方向上的第二寬度，所述第一寬度與所述第二寬度不同；第一閘極結構、第二閘極結構、第三閘極結構以及第四閘極結構，其中所述第一閘極結構在所述第一主動區的第一部分以及所述第一主動區與所述第二主動區之間的所述隔離層的第一部分上，所述第三閘極結構在所述第一主動區的第二部分以及所述第一主動區與所述第二主動區之間的所述隔離層的第一部分上，所述第一閘極結構以及所述第三閘極結構在所述第二方向上延伸，且所述第一閘極結構以及所述第三閘極結構在所述第一方向上彼此間隔開，且所述第二閘極結構以及所述第四閘極結構在所述第二主動區以及所述隔離層的所述第一部分上，所述第二閘極結構以及所述第四閘極結構在所述第二方向上延伸，所述第二閘極結 構以及所述第四閘極結構在所述第一方向上彼此間隔開，且所述第二閘極結構以及所述第四閘極結構在所述第二方向上分別面對所述第一閘極結構以及所述第三閘極結構並與所述第一閘極結構以及所述第三閘極結構間隔開；以及第一接觸窗、第二接觸窗、第三接觸窗以及第四接觸窗，所述第一接觸窗至所述第四接觸窗在所述第一主動區以及所述第二主動區之間，且所述第一接觸窗至所述第四接觸窗分別在所述第一閘極結構至所述第四閘極結構的部分上，其中所述第一接觸窗以及所述第四接觸窗彼此電連接，所述第二接觸窗以及所述第三接觸窗彼此電連接，所述第一接觸窗以及所述第三接觸窗在所述第二方向上與所述第一主動區間隔開實質上相同距離，且所述第二接觸窗以及所述第四接觸窗在所述第二方向上與所述第二主動區間隔開實質上相同距離。
- 如申請專利範圍第1項所述的半導體積體電路，其中所述第一主動區摻雜有p型雜質；且所述第二主動區摻雜有n型雜質。
- 如申請專利範圍第1項所述的半導體積體電路，其中所述第一接觸窗以及所述第四接觸窗經由所述第一接觸窗以及所述第四接觸窗上的第一下部佈線彼此電連接。
- 如申請專利範圍第3項所述的半導體積體電路，其更包括：所述第二接觸窗上的第二下部佈線；所述第三接觸窗上的第三下部佈線； 所述第二下部佈線上的第一介層窗；所述第三下部佈線上的第二介層窗；以及所述第一介層窗以及所述第二介層窗兩者上的第一上部佈線，其中所述第二接觸窗以及所述第三接觸窗經由所述第二下部佈線以及所述第三下部佈線、所述第一介層窗與所述第二介層窗以及所述第一上部佈線彼此電連接。
- 如申請專利範圍第1項所述的半導體積體電路，其更包括：第一雜質區、第二雜質區、第三雜質區以及第四雜質區，其中所述第一雜質區以及所述第三雜質區分別在所述第一閘極結構的相對側處的所述第一主動區的上部部分處，且所述第一雜質區以及所述第三雜質區摻雜有第一導電性類型的雜質，且所述第二雜質區以及所述第四雜質區分別在所述第二閘極結構的相對側處的所述第二主動區的上部部分處，且所述第二雜質區以及所述第四雜質區摻雜有第二導電性類型的雜質。
- 如申請專利範圍第5項所述的半導體積體電路，其更包括：第五接觸窗以及第六接觸窗，分別在所述第一雜質區以及所述第二雜質區上接觸窗接觸窗，所述第五接觸窗以及所述第六接觸窗彼此電連接。
- 如申請專利範圍第6項所述的半導體積體電路，其更包括：第一下部佈線，在所述第五接觸窗上； 第二下部佈線，在所述第六接觸窗上；第一介層窗，在所述第一下部佈線上；第二介層窗，在所述第二下部佈線上；以及第一上部佈線，在所述第一介層窗以及所述第二介層窗兩者上，其中所述第五接觸窗以及所述第六接觸窗經由所述第一下部佈線以及所述第二下部佈線、所述第一介層窗以及所述第二介層窗以及所述第一上部佈線彼此電連接。
- 如申請專利範圍第5項所述的半導體積體電路，其更包括：第五接觸窗以及第六接觸窗，分別在所述第三雜質區以及所述第四雜質區上接觸窗接觸窗，所述第五接觸窗以及所述第六接觸窗彼此電連接。
- 如申請專利範圍第8項所述的半導體積體電路，其更包括：第一下部佈線，在所述第五接觸窗上；第二下部佈線，在所述第六接觸窗上；第一介層窗，在所述第一下部佈線上；第二介層窗，在所述第二下部佈線上；以及第一上部佈線，在所述第一介層窗以及所述第二介層窗兩者上，其中所述第五接觸窗以及所述第六接觸窗經由所述第一下部佈線以及所述第二下部佈線、所述第一介層窗以及所述第二介層窗以及所述第一上部佈線彼此電連接。
- 如申請專利範圍第1項所述的半導體積體電路，其更 包括：第五閘極結構，其在所述第一主動區以及所述隔離層的所述第一部分上，所述第五閘極結構在所述第二方向上延伸，且在所述第一方向上與所述第三閘極結構間隔開；以及第六閘極結構，其在所述第二主動區以及所述隔離層的所述第一部分上，所述第六閘極結構在所述第二方向上延伸，且在所述第一方向上與所述第四閘極結構間隔開，其中所述第五閘極結構以及所述第六閘極結構於所述隔離層的所述第一部分上彼此連接，且所述第五閘極結構以及所述第六閘極結構在所述第二方向上延伸。
- 一種半導體積體電路，其包括：第一主動區以及第二主動區，其由基板上的隔離層界定，所述第一主動區以及所述第二主動區摻雜有不同類型的雜質，所述第一主動區以及所述第二主動區在第一方向上延伸，且所述第一主動區以及所述第二主動區在第二方向上彼此間隔開，所述第二方向實質上垂直於所述第一方向，其中所述第一主動區的第一部分具有在所述第二方向上的第一寬度，且所述第一主動區的第二部分具有在所述第二方向上的第二寬度，所述第一寬度與所述第二寬度不同；第一閘極結構、第二閘極結構、第三閘極結構以及第四閘極結構，其中所述第一閘極結構在所述第一主動區的第一部分以及鄰近於所述第一主動區的所述隔離層的第一部分上， 所述第三閘極結構在所述第一主動區的第二部分以及鄰近於所述第一主動區的所述隔離層的第一部分上，所述第一閘極結構以及所述第三閘極結構在所述第二方向上延伸，且所述第一閘極結構以及所述第三閘極結構在所述第一方向上彼此間隔開，且所述第二閘極結構以及所述第四閘極結構在所述第二主動區以及鄰近於所述第二主動區的所述隔離層的第二部分上，所述第二閘極結構以及所述第四閘極結構在所述第二方向上延伸，所述第二閘極結構以及所述第四閘極結構在所述第一方向上彼此間隔開，且所述第二閘極結構以及所述第四閘極結構在所述第二方向上分別面對所述第一閘極結構以及所述第三閘極結構且與所述第一閘極結構以及所述第三閘極結構間隔開；以及第一接觸窗、第二接觸窗、第三接觸窗以及第四接觸窗，所述第一接觸窗至所述第四接觸窗分別在所述第一閘極結構至所述第四閘極結構的部分上，其中所述第一接觸窗以及所述第四接觸窗彼此電連接，所述第二接觸窗以及所述第三接觸窗彼此電連接，所述第一接觸窗以及所述第三接觸窗在所述第二方向上與所述第一主動區的相同第一側的相同第一邊界間隔開實質上相同距離，且所述第二接觸窗以及所述第四接觸窗在所述第二方向上與所述第二主動區的相同第二側的相同第二邊界間隔開實質上相同距離。
- 如申請專利範圍第11項所述的半導體積體電路，其中所述第一主動區在所述第二方向上包含第一邊界以及第二邊界；所述第二主動區在所述第二方向上包含第三邊界以及第四邊界；且所述第一邊界與所述第三邊界面對彼此。
- 如申請專利範圍第11項所述的半導體積體電路，其中所述第一接觸窗以及所述第四接觸窗經由在所述第一接觸窗以及所述第四接觸窗兩者上的第一下部佈線彼此電連接。
- 如申請專利範圍第11項所述的半導體積體電路，其更包括：第一雜質區、第二雜質區、第三雜質區以及第四雜質區，其中所述第一雜質區以及所述第三雜質區分別在所述第一閘極結構的相對側處的所述第一主動區的上部部分處，且所述第一雜質區以及所述第三雜質區摻雜有第一導電性類型的雜質，且所述第二雜質區以及所述第四雜質區分別在所述第二閘極結構的相對側處的所述第二主動區的上部部分處，且所述第二雜質區以及所述第四雜質區摻雜有第二導電性類型的雜質。
- 如申請專利範圍第11項所述的半導體積體電路，其更包括：第五閘極結構，其在所述第一主動區以及所述隔離層上，所述第五閘極結構在所述第二方向上延伸，且在所述第一方向上與 所述第三閘極結構間隔開；以及第六閘極結構，其在所述第二主動區以及所述隔離層上，所述第六閘極結構在所述第二方向上延伸，且在所述第一方向上與所述第四閘極結構間隔開，其中所述第五閘極結構以及所述第六閘極結構在所述第一主動區與所述第二主動區之間的所述隔離層的一部分上彼此連接，且所述第五閘極結構以及所述第六閘極結構在所述第二方向上延伸。
- 一種半導體積體電路，其包括：反相器電路；傳輸電路，其包含第一傳輸電晶體以及第二傳輸電晶體，所述傳輸電路的輸出端子耦接至所述反相器電路的輸入端子；邏輯電晶體電路，其與所述反相器電路並聯連接，所述邏輯電晶體電路包含串聯連接於供應電壓與接地之間的多個邏輯電晶體；第一接觸窗，其連接於第一佈線與所述第一傳輸電晶體的閘極結構之間，所述第一傳輸電晶體的閘極結構在第一主動區的第一部分上；第二接觸窗，其連接於所述第一佈線與所述多個邏輯電晶體中的第一者的閘極結構之間，所述多個邏輯電晶體中的第一者的閘極結構在第二主動區上；第三接觸窗，其連接於第二佈線與所述第二傳輸電晶體的閘極結構之間，所述第二傳輸電晶體的閘極結構在所述第二主動區上； 第四接觸窗，其連接於所述第二佈線與所述多個邏輯電晶體中的第二者的閘極結構之間，所述多個邏輯電晶體中的第二者的閘極結構在所述第一主動區的第二部分上，其中所述第一接觸窗以及所述第四接觸窗與所述第一主動區在第一方向上間隔開第一距離，所述第一主動區的第一部分具有在所述第一方向上的第一寬度，所述第一主動區的第二部分具有在所述第一方向上的第二寬度，所述第一寬度與所述第二寬度不同，所述第二接觸窗以及所述第三接觸窗與所述第二主動區在所述第一方向上間隔開第二距離，所述第一接觸窗以及所述第四接觸窗與所述第一主動區的相同第一側的相同第一邊界在所述第一方向上間隔開所述第一距離，且所述第二接觸窗以及所述第三接觸窗與所述第二主動區的相同第二側的相同第二邊界在所述第一方向上間隔開所述第二距離。
- 如申請專利範圍第16項所述的半導體積體電路，其中所述第一距離與所述第二距離相同。
- 如申請專利範圍第16項所述的半導體積體電路，其中所述第一傳輸電晶體以及所述多個邏輯電晶體中的所述第二者為PMOS電晶體；且所述第二傳輸電晶體以及所述多個邏輯電晶體中的所述第一 者為NMOS電晶體。
- 如申請專利範圍第16項所述的半導體積體電路，其中所述第一邊界具有第一線性形狀；且所述第二邊界具有第二線性形狀。
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