KR20160054379A - 반도체 집적 회로 및 그 제조 방법 - Google Patents

반도체 집적 회로 및 그 제조 방법 Download PDF

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Abstract

반도체 집적 회로는 제1 및 제2 액티브 영역들, 제1 내지 제4 게이트 구조물들, 및 제1 내지 제4 콘택들을 포함한다. 제1 및 제2 액티브 영역들은 기판 상에 형성된 소자 분리막에 의해 정의되며, 제1 방향으로 각각 연장되고 제1 방향에 실질적으로 수직한 제2 방향으로 서로 이격되며, 서로 다른 도전형의 불순물들로 각각 도핑된다. 제1 및 제3 게이트 구조물들은 제1 방향으로 서로 이격되어 제2 방향으로 각각 연장되며, 제1 액티브 영역, 및 제1 및 제2 액티브 영역들 사이의 소자 분리막의 제1 부분 상에 각각 형성된다. 제2 및 제4 게이트 구조물들은 제1 방향으로 서로 이격되어 제2 방향으로 각각 연장되며, 제2 액티브 영역 및 소자 분리막의 제1 부분 상에 각각 형성되되, 제2 방향을 따라 제1 및 제3 게이트 구조물들과 각각 마주보며 서로 이격된다. 제1 내지 제4 콘택들은 소자 분리막의 제1 부분 상에 형성된 제1 내지 제4 게이트 구조물들 부분 상에 각각 형성된다. 제1 및 제4 콘택들은 서로 전기적으로 연결되고, 제2 및 제3 콘택들을 서로 전기적으로 연결된다. 제1 및 제3 콘택들은 제1 액티브 영역과 제2 방향을 따라 실질적으로 동일한 거리만큼 이격되고, 제2 및 제4 콘택들은 제2 액티브 영역과 제2 방향을 따라 실질적으로 동일한 거리만큼 이격된다.

Description

반도체 집적 회로 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 집적 회로 및 그 제조 방법에 관한 것이다. 보다 자세하게 본 발명은 클록 래치 회로(clock latch circuit)를 포함하는 반도체 집적 회로 및 그 제조 방법에 관한 것이다.
클록 래치 회로(clock latch circuit)를 구현하기 위해서는 피모스(PMOS) 게이트와 엔모스(NMOS) 게이트가 서로 크로스(cross)로 연결되어야 하는데, 이를 위해서 더미(dummy) 게이트를 활용할 수 있으나, 이 경우에는 면적이 증가하므로 바람직하지 않다. 이에 따라, 면적이 증가하지 않으면서도 클록 래치 회로를 구현하는 방법이 요구된다.
본 발명의 일 목적은 작은 면적에 구현된 클록 래치 회로를 포함하는 반도체 집적 회로를 제공하는 데 있다.
본 발명의 다른 목적은 상기 클록 래치 회로를 포함하는 반도체 집적 회로를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 집적 회로는 제1 및 제2 액티브 영역들, 제1 내지 제4 게이트 구조물들, 및 제1 내지 제4 콘택들을 포함한다. 상기 제1 및 제2 액티브 영역들은 기판 상에 형성된 소자 분리막에 의해 정의되며, 제1 방향으로 각각 연장되고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 서로 이격되며, 서로 다른 도전형의 불순물들로 각각 도핑된다. 상기 제1 및 제3 게이트 구조물들은 상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장되며, 상기 제1 액티브 영역, 및 상기 제1 및 제2 액티브 영역들 사이의 상기 소자 분리막의 제1 부분 상에 각각 형성된다. 상기 제2 및 제4 게이트 구조물들은 상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장되며, 상기 제2 액티브 영역 및 상기 소자 분리막의 제1 부분 상에 각각 형성되되, 상기 제2 방향을 따라 상기 제1 및 제3 게이트 구조물들과 각각 마주보며 서로 이격된다. 상기 제1 내지 제4 콘택들은 상기 소자 분리막의 제1 부분 상에 형성된 상기 제1 내지 제4 게이트 구조물들 부분 상에 각각 형성된다. 상기 제1 및 제4 콘택들은 서로 전기적으로 연결되고, 상기 제2 및 제3 콘택들을 서로 전기적으로 연결된다. 상기 제1 및 제3 콘택들은 상기 제1 액티브 영역과 상기 제2 방향을 따라 실질적으로 동일한 거리만큼 이격되고, 상기 제2 및 제4 콘택들은 상기 제2 액티브 영역과 상기 제2 방향을 따라 실질적으로 동일한 거리만큼 이격된다.
예시적인 실시예들에 있어서, 상기 제1 액티브 영역은 p형 불순물로 도핑될 수 있고, 상기 제2 액티브 영역은 n형 불순물로 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제4 콘택들은 이들 상에 공통적으로 형성된 제1 하부 배선에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는 상기 제2 콘택 상에 형성된 제2 하부 배선, 상기 제3 콘택 상에 형성된 제3 하부 배선, 상기 제2 하부 배선 상에 형성된 제1 비아, 상기 제3 하부 배선 상에 형성된 제2 비아, 및 상기 제1 및 제2 비아들 상에 공통적으로 연결된 제1 상부 배선을 더 포함할 수 있다. 이때, 상기 제2 및 제3 콘택들은 상기 제2 및 제3 하부 배선들, 상기 제1 및 제2 비아들, 및 상기 제1 상부 배선에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제1 게이트 구조물 양측의 상기 제1 액티브 영역 상부에 각각 형성되어 제1 도전형의 불순물이 도핑된 제1 및 제3 불순물 영역들, 및 상기 제2 게이트 구조물 양측의 상기 제2 액티브 영역 상부에 각각 형성되어 제2 도전형의 불순물이 도핑된 제2 및 제4 불순물 영역들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는 제1 및 제2 불순물 영역들 상에 각각 형성되어 서로 전기적으로 연결된 제5 및 제6 콘택들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는 상기 제5 콘택 상에 형성된 제4 하부 배선, 상기 제6 콘택 상에 형성된 제5 하부 배선, 상기 제4 하부 배선 상에 형성된 제3 비아, 상기 제5 하부 배선 상에 형성된 제4 비아, 및 상기 제3 및 제4 비아들 상에 공통적으로 연결된 제2 상부 배선을 더 포함할 수 있다. 이때, 상기 제5 및 제6 콘택들은 상기 제4 및 제5 하부 배선들, 상기 제3 및 제4 비아들, 및 상기 제2 상부 배선에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는 상기 제3 및 제4 불순물 영역들 상에 각각 형성되어 서로 전기적으로 연결된 제7 및 제8 콘택들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는 상기 제7 콘택 상에 형성된 제6 하부 배선, 상기 제8 콘택 상에 형성된 제7 하부 배선, 상기 제6 하부 배선 상에 형성된 제5 비아, 상기 제7 하부 배선 상에 형성된 제6 비아, 및 상기 제5 및 제6 비아들 상에 공통적으로 연결된 제3 상부 배선을 더 포함할 수 있다. 이때, 상기 제7 및 제8 콘택들은 상기 제6 및 제7 하부 배선들, 상기 제5 및 제6 비아들, 및 상기 제3 상부 배선에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제1 방향으로 상기 제3 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제1 액티브 영역 및 상기 소자 분리막 제1 부분 상에 형성된 제5 게이트 구조물, 및 상기 제1 방향으로 상기 제4 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제2 액티브 영역 및 상기 소자 분리막 제1 부분 상에 형성된 제6 게이트 구조물을 더 포함할 수 있다. 이때, 상기 제5 및 제6 게이트 구조물들은 상기 소자 분리막 제1 부분 상에서 서로 연결되어 전체적으로 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제5 게이트 구조물 양측의 상기 제1 액티브 영역의 상부에 각각 형성되어 제1 도전형의 불순물이 도핑된 제5 및 제7 불순물 영역들, 및 상기 제6 게이트 구조물 양측의 상기 제2 액티브 영역의 상부에 각각 형성되어 제2 도전형의 불순물이 도핑된 제6 및 제8 불순물 영역들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는 상기 제7 불순물 영역 상에 형성되어 전원 전압이 인가되는 제9 콘택, 및 상기 제8 불순물 영역 상에 형성되어 접지되는 제10 콘택을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제9 콘택 상에 형성되어 상기 전원 전압을 인가하는 제8 하부 배선, 및 상기 제10 콘택 상에 형성되어 접지되는 제9 하부 배선을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제1 방향으로 상기 제5 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제1 액티브 영역 및 상기 소자 분리막 제1 부분 상에 형성된 제7 게이트 구조물, 및 상기 제1 방향으로 상기 제6 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제2 액티브 영역 및 상기 소자 분리막 제1 부분 상에 형성된 제8 게이트 구조물을 더 포함할 수 있다. 이때, 상기 제7 및 제8 게이트 구조물들은 상기 소자 분리막 제1 부분 상에서 서로 연결되어 전체적으로 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제1 게이트 구조물 양측의 상기 제1 액티브 영역의 상부에 각각 형성되어 제1 도전형의 불순물이 도핑된 제1 및 제3 불순물 영역들, 상기 제2 게이트 구조물 양측의 상기 제2 액티브 영역의 상부에 각각 형성되어 제2 도전형의 불순물이 도핑된 제2 및 제4 불순물 영역들, 및 상기 제7 게이트 구조물 혹은 상기 제8 게이트 구조물 상에 형성된 제11 콘택을 더 포함할 수 있다. 이때, 상기 제11 콘택은 상기 제3 및 제4 불순물 영역들에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제8 게이트 구조물에 인접하는 상기 제2 액티브 영역 상부에 형성되며 상기 제2 도전형의 불순물이 도핑된 제9 불순물 영역을 더 포함할 수 있다. 이때, 상기 제9 불순물 영역은 상기 제5 게이트 구조물 혹은 상기 제6 게이트 구조물과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 내지 제4 게이트 구조물들에는 클록 신호(clock signal)가 인가될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 게이트 구조물들에는 제1 클록 신호가 인가될 수 있고, 상기 제1 및 제4 게이트 구조물들에는 제2 클록 신호가 인가될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 구조물은 상기 제2 액티브 영역을 기준으로 상기 제2 방향을 따라 상기 소자 분리막의 제1 부분과 반대편인 상기 소자 분리막의 제2 부분 상으로도 연장될 수 있다. 이때, 상기 반도체 집적 회로는, 상기 소자 분리막 제2 부분 상에 형성된 상기 제2 게이트 구조물 부분 상에 형성된 제12 콘택, 상기 제12 콘택 상에 형성된 제10 하부 배선, 상기 제10 하부 배선 상에 형성된 제7 비아, 및 상기 제7 비아 상에 형성되어 상기 제1 방향으로 연장되며, 상기 제1 클록 신호가 인가되는 제4 상부 배선을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물은 상기 제1 액티브 영역을 기준으로 상기 제2 방향을 따라 상기 소자 분리막의 제1 부분과 반대편인 상기 소자 분리막의 제3 부분 상으로도 연장될 수 있다. 이때, 상기 반도체 집적 회로는, 상기 소자 분리막 제3 부분 상에 형성된 상기 제1 게이트 구조물 부분 상에 형성된 제13 콘택, 상기 제13 콘택 상에 형성된 제11 하부 배선, 상기 제11 하부 배선 상에 형성된 제8 비아, 및 상기 제8 비아 상에 형성되어 상기 제1 방향으로 연장되며, 상기 제2 클록 신호가 인가되는 제5 상부 배선을 더 포함할 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 다른 실시예들에 따른 반도체 집적 회로는 제1 및 제2 액티브 영역들, 제1 내지 제4 게이트 구조물들, 및 제1 내지 제4 콘택들을 포함한다. 상기 제1 및 제2 액티브 영역들은 기판 상에 형성된 소자 분리막에 의해 정의되며, 제1 방향으로 각각 연장되고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 서로 이격되며, 서로 다른 도전형의 불순물들로 각각 도핑된다. 상기 제1 및 제3 게이트 구조물들은 상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장되며, 상기 제1 액티브 영역 및 이에 인접한 상기 소자 분리막 부분 상에 각각 형성된다. 상기 제2 및 제4 게이트 구조물들은 상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장되며, 상기 제2 액티브 영역 및 이에 인접한 상기 소자 분리막 부분 상에 각각 형성되되, 상기 제2 방향을 따라 상기 제1 및 제3 게이트 구조물들과 각각 마주보며 서로 이격된다. 상기 제1 내지 제4 콘택들은 상기 소자 분리막 상에 형성된 상기 제1 내지 제4 게이트 구조물들 부분 상에 각각 형성된다. 상기 제1 및 제4 콘택들은 서로 전기적으로 연결되고, 상기 제2 및 제3 콘택들을 서로 전기적으로 연결된다. 상기 제1 및 제3 콘택들은 상기 제1 액티브 영역의 일 경계로부터 상기 제2 방향을 따라 실질적으로 동일한 거리만큼 이격되고, 상기 제2 및 제4 콘택들은 상기 제2 액티브 영역의 일 경계로부터 상기 제2 방향을 따라 실질적으로 동일한 거리만큼 이격된다.
예시적인 실시예들에 있어서, 상기 제1 액티브 영역은 상기 제2 방향을 따라 제1 및 제2 경계들을 포함할 수 있고, 상기 제2 액티브 영역은 상기 제2 방향을 따라 제3 및 제4 경계들을 포함할 수 있으며, 상기 제1 및 제3 경계들은 서로 마주볼 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제3 콘택들은 상기 제1 액티브 영역의 상기 제1 경계보다 상기 제2 경계에 인접하여 형성될 수 있고, 상기 각 제2 및 제4 콘택들은 상기 제2 액티브 영역의 상기 제3 경계보다 상기 제4 경계에 인접하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제3 콘택들은 상기 제1 액티브 영역의 상기 제2 경계보다 상기 제1 경계에 인접하여 형성될 수 있고, 상기 각 제2 및 제4 콘택들은 상기 제2 액티브 영역의 상기 제3 경계보다 상기 제4 경계에 인접하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제3 콘택들은 상기 제1 액티브 영역의 상기 제1 경계보다 상기 제2 경계에 인접하여 형성될 수 있고, 상기 각 제2 및 제4 콘택들은 상기 제2 액티브 영역의 상기 제4 경계보다 상기 제3 경계에 인접하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제3 콘택들은 상기 제1 액티브 영역의 상기 제2 경계보다 상기 제1 경계에 인접하여 형성될 수 있고, 상기 각 제2 및 제4 콘택들은 상기 제2 액티브 영역의 상기 제4 경계보다 상기 제3 경계에 인접하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제4 콘택들은 이들 상에 공통적으로 형성된 제1 하부 배선에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는 상기 제2 콘택 상에 형성된 제2 하부 배선, 상기 제3 콘택 상에 형성된 제3 하부 배선, 상기 제2 하부 배선 상에 형성된 제1 비아, 상기 제3 하부 배선 상에 형성된 제2 비아, 및 상기 제1 및 제2 비아들 상에 공통적으로 연결된 제1 상부 배선을 더 포함할 수 있다. 이때, 상기 제2 및 제3 콘택들은 상기 제2 및 제3 하부 배선들, 상기 제1 및 제2 비아들, 및 상기 제1 상부 배선에 의해 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제1 게이트 구조물 양측의 상기 제1 액티브 영역의 상부에 각각 형성되어 제1 도전형의 불순물이 도핑된 제1 및 제3 불순물 영역들, 및 상기 제2 게이트 구조물 양측의 상기 제2 액티브 영역의 상부에 각각 형성되어 제2 도전형의 불순물이 도핑된 제2 및 제4 불순물 영역들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 불순물 영역들은 서로 전기적으로 연결될 수 있고, 상기 제3 및 제4 불순물 영역들은 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제1 방향으로 상기 제3 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제1 액티브 영역 및 상기 소자 분리막 상에 형성된 제5 게이트 구조물, 및 상기 제1 방향으로 상기 제4 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제2 액티브 영역 및 상기 소자 분리막 상에 형성된 제6 게이트 구조물을 더 포함할 수 있다. 이때, 상기 제5 및 제6 게이트 구조물들은 상기 제1 및 제2 액티브 영역들 사이의 상기 소자 분리막 부분 상에서 서로 연결되어 전체적으로 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제5 게이트 구조물 양측의 상기 제1 액티브 영역의 상부에 각각 형성되어 제1 도전형의 불순물이 도핑된 제5 및 제7 불순물 영역들, 및 상기 제6 게이트 구조물 양측의 상기 제2 액티브 영역의 상부에 각각 형성되어 제2 도전형의 불순물이 도핑된 제6 및 제8 불순물 영역들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제7 불순물 영역에는 전원 전압이 인가될 수 있고, 상기 제8 불순물 영역은 접지될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제1 방향으로 상기 제5 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제1 액티브 영역 및 상기 소자 분리막 상에 형성된 제7 게이트 구조물, 및 상기 제1 방향으로 상기 제6 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제2 액티브 영역 및 상기 소자 분리막 상에 형성된 제8 게이트 구조물을 더 포함할 수 있다. 이때, 상기 제7 및 제8 게이트 구조물들은 상기 제1 및 제2 액티브 영역들 사이의 상기 소자 분리막 부분 상에서 서로 연결되어 형성되어 전체적으로 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제1 게이트 구조물 양측의 상기 제1 액티브 영역의 상부에 각각 형성되어 제1 도전형의 불순물이 도핑된 제1 및 제3 불순물 영역들, 및 상기 제2 게이트 구조물 양측의 상기 제2 액티브 영역의 상부에 각각 형성되어 제2 도전형의 불순물이 도핑된 제2 및 제4 불순물 영역들을 더 포함할 수 있다. 이때, 상기 제7 및 제8 게이트 구조물들은 상기 제3 및 제4 불순물 영역들에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제8 게이트 구조물에 인접하는 상기 제2 액티브 영역 상부에 형성되며 상기 제2 도전형의 불순물이 도핑된 제9 불순물 영역을 더 포함할 수 있다. 이때, 상기 제9 불순물 영역은 상기 제5 및 제6 게이트 구조물들과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 게이트 구조물들에는 제1 클록 신호가 인가될 수 있고, 상기 제1 및 제4 게이트 구조물들에는 제2 클록 신호가 인가될 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 다른 실시예들에 따른 반도체 집적 회로는 제1 및 제2 액티브 영역들, 제1 내지 제8 게이트 구조물들, 및 제1 내지 제4 콘택들을 포함한다. 상기 제1 및 제2 액티브 영역들은 기판 상에 형성된 소자 분리막에 의해 정의되며, 제1 방향으로 각각 연장되고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 서로 이격되며, 서로 다른 도전형의 불순물들로 각각 도핑된다. 상기 제1 및 제3 게이트 구조물들은 상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장되며, 상기 제1 액티브 영역 및 이에 인접한 상기 소자 분리막 부분 상에 각각 형성된다. 상기 제2 및 제4 게이트 구조물들은 상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장되며, 상기 제2 액티브 영역 및 이에 인접한 상기 소자 분리막 부분 상에 각각 형성되되, 상기 제2 방향을 따라 상기 제1 및 제3 게이트 구조물들과 각각 마주보며 서로 이격된다. 상기 제5 게이트 구조물은 상기 제1 방향으로 상기 제3 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제1 액티브 영역 및 상기 소자 분리막 상에 형성된다. 상기 제6 게이트 구조물은 상기 제1 방향으로 상기 제4 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제2 액티브 영역 및 상기 소자 분리막 상에 형성된다. 상기 제7 게이트 구조물은 상기 제1 방향으로 상기 제5 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제1 액티브 영역 및 상기 소자 분리막 상에 형성된다. 상기 제8 게이트 구조물은 상기 제1 방향으로 상기 제6 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제2 액티브 영역 및 상기 소자 분리막 상에 형성된다. 상기 제1 내지 제4 콘택들은 상기 소자 분리막 상에 형성된 상기 제1 내지 제4 게이트 구조물들 부분 상에 각각 형성된다. 상기 제5 및 제6 게이트 구조물들은 상기 제1 및 제2 액티브 영역들 사이의 상기 소자 분리막 부분 상에서 서로 연결되어 전체적으로 상기 제2 방향으로 연장되고, 상기 제7 및 제8 게이트 구조물들은 상기 제1 및 제2 액티브 영역들 사이의 상기 소자 분리막 부분 상에서 서로 연결되어 전체적으로 상기 제2 방향으로 연장된다. 상기 제1 및 제4 콘택들은 서로 전기적으로 연결되고, 상기 제2 및 제3 콘택들을 서로 전기적으로 연결되며, 상기 제1 및 제3 콘택들은 상기 제1 액티브 영역의 일 경계로부터 상기 제2 방향을 따라 실질적으로 동일한 거리만큼 이격되고, 상기 제2 및 제4 콘택들은 상기 제2 액티브 영역의 일 경계로부터 상기 제2 방향을 따라 실질적으로 동일한 거리만큼 이격된다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제1 게이트 구조물 양측의 상기 제1 액티브 영역의 상부에 각각 형성되어 제1 도전형의 불순물이 도핑된 제1 및 제3 불순물 영역들, 및 상기 제2 게이트 구조물 양측의 상기 제2 액티브 영역의 상부에 각각 형성되어 제2 도전형의 불순물이 도핑된 제2 및 제4 불순물 영역들을 더 포함할 수 있다. 이때, 상기 제1 및 제2 불순물 영역들은 서로 전기적으로 연결될 수 있고, 상기 제3 및 제4 불순물 영역들은 서로 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제7 및 제8 게이트 구조물들은 상기 제3 및 제4 불순물 영역들에 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제5 게이트 구조물 양측의 상기 제1 액티브 영역의 상부에 각각 형성되어 제1 도전형의 불순물이 도핑된 제5 및 제7 불순물 영역들, 및 상기 제6 게이트 구조물 양측의 상기 제2 액티브 영역의 상부에 각각 형성되어 제2 도전형의 불순물이 도핑된 제6 및 제8 불순물 영역들을 더 포함할 수 있다. 이때, 상기 제7 불순물 영역에는 전원 전압이 인가될 수 있고, 상기 제8 불순물 영역은 접지될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는, 상기 제8 게이트 구조물에 인접하는 상기 제2 액티브 영역 상부에 형성되며 상기 제2 도전형의 불순물이 도핑된 제9 불순물 영역을 더 포함할 수 있다. 이때, 상기 제9 불순물 영역은 상기 제5 및 제6 게이트 구조물들과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 게이트 구조물들에는 제1 클록 신호가 인가될 수 있고, 상기 제1 및 제4 게이트 구조물들에는 제2 클록 신호가 인가될 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 집적 회로의 제조 방법에서, 기판 상에 소자 분리막을 형성하여, 제1 방향으로 각각 연장되고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 서로 이격되는 제1 및 제2 액티브 영역들을 정의한다. 상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장되는 제1 및 제3 게이트 구조물들을 상기 제1 액티브 영역 및 이에 인접하는 상기 소자 분리막 부분 상에 형성하고, 상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장되는 제2 및 제4 게이트 구조물들을 상기 제2 액티브 영역 및 이에 인접하는 상기 소자 분리막 부분 상에 상기 제2 방향을 따라 상기 제1 및 제3 게이트 구조물들과 각각 마주보며 서로 이격되도록 형성한다. 상기 소자 분리막 상에 형성된 상기 제1 내지 제4 게이트 구조물들 부분 상에 제1 내지 제4 콘택들을 각각 형성한다. 상기 제1 및 제4 콘택들을 서로 전기적으로 연결하고, 상기 제2 및 제3 콘택들을 서로 전기적으로 연결한다. 상기 제1 및 제3 콘택들은 상기 제1 액티브 영역과 상기 제2 방향을 따라 실질적으로 동일한 거리만큼 이격되도록 형성되고, 상기 제2 및 제4 콘택들은 상기 제2 액티브 영역과 상기 제2 방향을 따라 실질적으로 동일한 거리만큼 이격되도록 형성된다.
예시적인 실시예들에 있어서, 상기 제1 내지 제4 게이트 구조물들을 형성한 이후에, 상기 제1 및 제3 게이트 구조물들에 인접하는 상기 제1 액티브 영역 상부에 p형 불순물을 도핑하고, 상기 제2 및 제4 게이트 구조물들에 인접하는 상기 제2 액티브 영역 상부에 n형 불순물을 도핑할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제4 콘택들을 서로 전기적으로 연결할 때, 상기 제1 및 제4 콘택들 상에 제1 하부 배선을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 및 제3 콘택들을 서로 전기적으로 연결할 때, 상기 제2 및 제3 콘택들 상에 제2 및 제3 하부 배선들을 각각 형성하고, 상기 제2 및 제3 하부 배선들 상에 제1 및 제2 비아들을 각각 형성하고, 상기 제1 및 제2 비아들 상에 제1 상부 배선을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제4 게이트 구조물들을 형성한 이후에, 상기 제1 게이트 구조물 양측의 상기 제1 액티브 영역 상부에 제1 도전형의 불순물을 도핑하여 제1 및 제3 불순물 영역들을 각각 형성하고, 상기 제2 게이트 구조물 양측의 상기 제2 액티브 영역 상부에 제2 도전형의 불순물을 도핑하여 제2 및 제4 불순물 영역들을 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제4 불순물 영역들을 형성한 이후에, 상기 제1 및 제2 불순물 영역들 상에 제5 및 제6 콘택들을 각각 형성하고, 상기 제5 및 제6 콘택들 상에 제4 및 제5 하부 배선들을 각각 형성하고, 상기 제4 및 제5 하부 배선들 상에 제3 및 제4 비아들을 각각 형성하고, 상기 제3 및 제4 비아들 상에 제2 상부 배선을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제4 불순물 영역들을 형성한 이후에, 상기 제3 및 제4 불순물 영역들 상에 제7 및 제8 콘택들을 각각 형성하고, 상기 제7 및 제8 콘택들 상에 제6 및 제7 하부 배선들을 각각 형성하고, 상기 제6 및 제7 하부 배선들 상에 제5 및 제6 비아들을 각각 형성하고, 상기 제5 및 제6 비아들 상에 제3 상부 배선을 형성할 수 있다.
예시적인 실시예들에 따른 반도체 집적 회로는 콘택, 하부 배선, 비아 및/또는 상부 배선을 통해 서로 엇갈리게 연결된 피모스 게이트 및 엔모스 게이트를 포함할 수 있다. 이에 따라 면적이 증가하지 않으면서도 서로 엇갈리게 연결된 피모스 게이트 및 엔모스 게이트를 포함하는 회로, 예를 들어, 클록 래치 회로를 용이하게 구현할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 집적 회로의 등가 회로도이고, 도 2a, 2b, 2c 및 도 3은 도 1에 도시된 X 영역의 레이아웃을 설명하기 위한 예시적인 실시예들에 따른 평면도들이다.
도 4 내지 도 6은 도 1에 도시된 X 영역의 레이아웃을 설명하기 위한 다른 실시예들에 따른 평면도들이다.
도 7 내지 도 38은 예시적인 실시예들에 따른 반도체 집적 회로의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 반도체 집적 회로의 등가 회로도이고, 도 2a, 2b, 2c 및 도 3은 도 1에 도시된 X 영역의 레이아웃을 설명하기 위한 예시적인 실시예들에 따른 평면도들이다.
예시적인 실시예들에 있어서, 상기 반도체 집적 회로는 클록 래치 회로(clock latch circuit)일 수 있으며, 이에 따라 X 영역 내에 포함된 회로 2개가 서로 직렬로 연결된 형태일 수 있다. 이하에서는 설명의 편의를 위해서, X 영역 내의 회로가 구현된 구조물의 레이아웃에 대해서만 설명하지만, 당업자라면 상기 클록 래치 회로에서 설명되지 않는 부분에 대한 레이아웃도 용이하게 알 수 있을 것이다. 또한, 도 2 내지 도 6에서는 설명의 편의를 위해서, 상기 반도체 집적 회로의 일부 구성 요소들, 예를 들어, 스페이서들의 도시가 생략되어 있다.
먼저 도 1 및 도 2a를 참조하면, 상기 반도체 집적 회로는 기판(100) 상에 형성된 제1 및 제2 액티브 영역들(102, 104), 소자 분리막(110), 제1 내지 제4 게이트 구조물들(151, 152, 153, 154), 및 제1 내지 제4 콘택들(contacts)(281, 282, 283, 284)을 포함한다.
또한 상기 반도체 집적 회로는 제5 내지 제8 게이트 구조물들(155, 156, 157, 158), 제1 내지 제10 불순물 영역들(221, 222, 223, 224, 225, 226, 227, 228, 229, 230), 제5 내지 제15 콘택들(285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295), 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312), 제1 내지 제8 비아들(vias)(341, 342, 343, 344, 345, 346, 347, 348), 제1 내지 제5 상부 배선들(351, 352, 353, 354, 355)을 더 포함할 수 있다.
나아가, 상기 반도체 집적 회로는 제9 및 제10 게이트 구조물들(190, 195), 제11 내지 제14 불순물 영역들(241, 242, 245, 246), 제1 층간 절연막(250, 도 15 내지 도 17 참조), 제2 층간 절연막(320, 도 25 내지 도 28 참조), 및 제1 내지 제10 스페이서들(201, 202, 203, 204, 205, 206, 207, 208, 210, 215, 도 12 내지 도 14 참조)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100) 상에 형성된 소자 분리막(110)에 따라, 기판(100)에는 상면이 소자 분리막(110)에 의해 커버된 필드 영역 및 상면이 소자 분리막(110)에 의해 커버되지 않는 제1 및 제2 액티브 영역들(102, 104)이 정의될 수 있다. 소자 분리막(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 및 제2 액티브 영역들(102, 104)은 기판(100) 상면에 평행한 제1 방향으로 각각 연장될 수 있으며, 기판(100) 상면에 평행하면서 상기 제1 방향에 실질적으로 수직한 제2 방향으로 서로 이격될 수 있다.
이때, 각 제1 및 제2 액티브 영역들(102, 104)의 적어도 일부에는 불순물들이 도핑될 수 있으며, 제1 및 제2 액티브 영역들(102, 104)은 서로 다른 도전형의 불순물들로 각각 도핑될 수 있다. 예시적인 실시예들에 있어서, 제1 액티브 영역(102)에 형성되는 제1, 제3, 제5, 제7, 제9, 제11 및 제13 불순물 영역들(221, 223, 225, 227, 229, 241, 245)은, 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물들이 도핑되어 형성될 수 있으며, 제2 액티브 영역(104)에 형성되는 제2, 제4, 제6, 제8, 제10, 제12 및 제14 불순물 영역들(222, 224, 226, 228, 230, 242, 246)은, 예를 들어, 인, 비소 등과 같은 n형 불순물들이 도핑되어 형성될 수 있다. 이에 따라, 제1 액티브 영역(102)은 p형 트랜지스터들이 형성되는 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 영역일 수 있으며, 제2 액티브 영역(104)은 n형 트랜지스터들이 형성되는 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 영역일 수 있다.
제1 및 제3 게이트 구조물들(151, 153)은 상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장될 수 있으며, 제1 액티브 영역(102), 및 제1 및 제2 액티브 영역들(102, 104) 사이에 형성된 소자 분리막(110)의 제1 부분 상에 각각 형성될 수 있다. 다만, 각 제1 및 제3 게이트 구조물들(151, 153)은 상기 제2 방향으로 더 연장되어, 제1 액티브 영역(102)을 기준으로 상기 제2 방향을 따라 소자 분리막(110)의 상기 제1 부분의 반대편에 형성된 소자 분리막(110)의 제3 부분 상에도 형성될 수 있다.
제2 및 제4 게이트 구조물들(152, 154)은 상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장될 수 있으며, 제2 액티브 영역(104), 및 제1 및 제2 액티브 영역들(102, 104) 사이에 형성된 소자 분리막(110)의 상기 제1 부분 상에 각각 형성될 수 있다. 다만, 각 제2 및 제4 게이트 구조물들(152, 154)은 상기 제2 방향으로 더 연장되어, 제2 액티브 영역(104)을 기준으로 상기 제2 방향을 따라 소자 분리막(110)의 상기 제1 부분의 반대편에 형성된 소자 분리막(110)의 제2 부분 상에도 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제4 게이트 구조물들(152, 154)은 상기 제2 방향을 따라 제1 및 제3 게이트 구조물들(151, 153)과 각각 마주보며 서로 이격될 수 있다.
제5 게이트 구조물(155)은 상기 제1 방향으로 제3 게이트 구조물(153)과 이격되어 상기 제2 방향으로 연장될 수 있으며, 제1 액티브 영역(102) 및 소자 분리막(110)의 상기 제1 부분 상에 형성될 수 있다. 이때, 제5 게이트 구조물(155) 역시 상기 제2 방향으로 더 연장되어, 제1 액티브 영역(102)을 기준으로 상기 제2 방향을 따라 소자 분리막(110)의 상기 제1 부분의 반대편에 형성된 소자 분리막(110)의 상기 제3 부분 상에도 형성될 수 있다.
제6 게이트 구조물(156)은 상기 제1 방향으로 제4 게이트 구조물(154)과 이격되어 상기 제2 방향으로 연장될 수 있으며, 제2 액티브 영역(104) 및 소자 분리막(110)의 상기 제1 부분 상에 형성될 수 있다. 이때, 제6 게이트 구조물(156) 역시 상기 제2 방향으로 더 연장되어, 제2 액티브 영역(104)을 기준으로 상기 제2 방향을 따라 소자 분리막(110)의 상기 제1 부분의 반대편에 형성된 소자 분리막(110)의 상기 제2 부분 상에도 형성될 수 있다.
예시적인 실시예들에 있어서, 제5 및 제6 게이트 구조물들(155, 156)은 소자 분리막(110)의 상기 제1 부분 상에서 서로 연결되어 전체적으로 상기 제2 방향으로 연장될 수 있다.
제7 게이트 구조물(157)은 상기 제1 방향으로 제5 게이트 구조물(155)과 이격되어 상기 제2 방향으로 연장될 수 있으며, 제1 액티브 영역(102) 및 소자 분리막(110)의 상기 제1 부분 상에 형성될 수 있다. 이때, 제7 게이트 구조물(157) 역시 상기 제2 방향으로 더 연장되어, 제1 액티브 영역(102)을 기준으로 상기 제2 방향을 따라 소자 분리막(110)의 상기 제1 부분의 반대편에 형성된 소자 분리막(110)의 상기 제3 부분 상에도 형성될 수 있다.
제8 게이트 구조물(158)은 상기 제1 방향으로 제6 게이트 구조물(156)과 이격되어 상기 제2 방향으로 연장될 수 있으며, 제2 액티브 영역(104) 및 소자 분리막(110)의 상기 제1 부분 상에 형성될 수 있다. 이때, 제8 게이트 구조물(158) 역시 상기 제2 방향으로 더 연장되어, 제2 액티브 영역(104)을 기준으로 상기 제2 방향을 따라 소자 분리막(110)의 상기 제1 부분의 반대편에 형성된 소자 분리막(110)의 상기 제2 부분 상에도 형성될 수 있다.
예시적인 실시예들에 있어서, 제7 및 제8 게이트 구조물들(157, 158)은 소자 분리막(110)의 상기 제1 부분 상에서 서로 연결되어 전체적으로 상기 제2 방향으로 연장될 수 있다.
한편, 제9 게이트 구조물(190)은 상기 제2 방향으로 연장되어 제1 및 제2 액티브 영역들(102, 104) 및 소자 분리막(110) 상에 형성될 수 있다. 이때, 제9 게이트 구조물(190)은 제1 및 제2 게이트 구조물들(151, 152)을 기준으로 상기 제1 방향을 따라 제3 및 제4 게이트 구조물들(153, 154)의 반대편에 제1 및 제2 게이트 구조물들(151, 152)과 이격되도록 형성될 수 있다. 또한, 제10 게이트 구조물(195)은 상기 제2 방향으로 연장되어 제1 및 제2 액티브 영역들(102, 104) 및 소자 분리막(110) 상에 형성될 수 있다. 이때, 제10 게이트 구조물(195)은 제7 및 제8 게이트 구조물들(157, 158)을 기준으로 상기 제1 방향을 따라 제5 및 제6 게이트 구조물들(155, 156)의 반대편에 제7 및 제8 게이트 구조물들(157, 158)과 이격되도록 형성될 수 있다.
전술한 바와 같이, 제9, 제1, 제3, 제5, 제7 및 제10 게이트 구조물들(190, 151, 153, 155, 157, 195)은 제1 액티브 영역(102) 및 이에 인접하는 소자 분리막(110) 부분 상에 상기 제1 방향을 따라 배치될 수 있으며, 이때, 이들 사이의 간격은 일정할 수도 있고 서로 다를 수도 있다. 마찬가지로, 제9, 제2, 제4, 제6, 제8 및 제10 게이트 구조물들(190, 152, 154, 156, 158, 195)은 제2 액티브 영역(104) 및 이에 인접하는 소자 분리막(110) 부분 상에 상기 제1 방향을 따라 배치될 수 있으며, 이들 사이의 간격은 일정할 수도 있고 서로 다를 수도 있다.
제1 내지 제8 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158)은 도 1의 등가 회로도에 포함된 소자들에 직접 대응하는 것이지만, 제9 및 제10 게이트 구조물들(190, 195)은 그렇지 않을 수도 있다. 즉, 제9 및 제10 게이트 구조물들(190, 195)은 클록 래치 회로가 포함하는 각 소자들에 반드시 대응하지 않을 수도 있으며, 상기 클록 래치 회로에 연결되는 다른 회로에 포함된 소자들에 대응할 수도 있다.
한편, 각 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)은 기판(100) 및 소자 분리막(110) 상에 형성된 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함할 수 있다. 이때, 상기 게이트 절연막 패턴은 기판(100)의 액티브 영역들(102, 104) 상에만 형성될 수도 있고, 혹은 액티브 영역들(102, 104)뿐만 아니라 소자 분리막(110) 상에도 형성될 수 있다. 도면 상에서는 예시적으로, 상기 게이트 절연막 패턴이 기판(100)의 액티브 영역들(102, 104) 상에만 형성된 것이 도시되어 있다.
도 1 및 2a와 함께 도 10, 11, 13 및 도 14를 참조하면, 제1 게이트 구조물(151)은 순차적으로 적층된 제1 게이트 절연막 패턴(121), 제1 게이트 전극(131) 및 제1 게이트 마스크(141)를 포함할 수 있고, 제2 게이트 구조물(152)은 순차적으로 적층된 제2 게이트 절연막 패턴(122), 제2 게이트 전극(132) 및 제2 게이트 마스크(142)를 포함할 수 있다. 제3 게이트 구조물(153)은 순차적으로 적층된 제3 게이트 절연막 패턴(123), 제3 게이트 전극(133) 및 제3 게이트 마스크(143)를 포함할 수 있고, 제4 게이트 구조물(154)은 순차적으로 적층된 제4 게이트 절연막 패턴(124), 제4 게이트 전극(134) 및 제4 게이트 마스크(144)를 포함할 수 있다. 제5 게이트 구조물(155)은 순차적으로 적층된 제5 게이트 절연막 패턴(125), 제5 게이트 전극(135) 및 제5 게이트 마스크(145)를 포함할 수 있고, 제6 게이트 구조물(156)은 순차적으로 적층된 제6 게이트 절연막 패턴(126), 제6 게이트 전극(136) 및 제6 게이트 마스크(146)를 포함할 수 있다. 제7 게이트 구조물(157)은 순차적으로 적층된 제7 게이트 절연막 패턴(127), 제7 게이트 전극(137) 및 제7 게이트 마스크(147)를 포함할 수 있고, 제8 게이트 구조물(158)은 순차적으로 적층된 제8 게이트 절연막 패턴(128), 제8 게이트 전극(138) 및 제8 게이트 마스크(148)를 포함할 수 있다. 제9 게이트 구조물(190)은 순차적으로 적층된 제9 게이트 절연막 패턴(160), 제9 게이트 전극(170) 및 제9 게이트 마스크(180)를 포함할 수 있고, 제10 게이트 구조물(195)은 순차적으로 적층된 제10 게이트 절연막 패턴(165), 제10 게이트 전극(175) 및 제10 게이트 마스크(185)를 포함할 수 있다.
제1 내지 제10 게이트 절연막 패턴들(121, 122, 123, 124, 125, 126, 127, 128, 160, 165)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 내지 제10 게이트 전극들(131, 132, 133, 134, 135, 136, 137, 138, 170, 175)은 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물 등의 도전성 물질을 포함할 수 있으며, 제1 내지 제10 게이트 마스크들(141, 142, 143, 144, 145, 146, 147, 148, 180, 185)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
한편, 도 1 및 2a와 함께 도 12 내지 도 14를 참조하면, 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)의 양 측벽들에는 제1 내지 제10 스페이서들(201, 202, 203, 204, 205, 206, 207, 208, 210, 215)이 각각 형성될 수 있다. 제1 내지 제10 스페이서들(201, 202, 203, 204, 205, 206, 207, 208, 210, 215)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 영역(102)의 상기 제2 방향으로의 폭은 제3 게이트 구조물(153)이 형성되는 부분보다 제1 게이트 구조물(151)이 형성되는 부분이 더 클 수 있다. 이에 따라 도 2a에서는 예시적으로, 제1 액티브 영역(102)의 상기 제2 방향으로의 폭이 제3, 제5, 제7 및 제10 게이트 구조물들(153, 155, 157, 195)이 형성된 부분보다 제1 및 제9 게이트 구조물들(153, 190)이 형성된 부분이 더 큰 것이 도시되어 있다. 또한, 제2 액티브 영역(104)의 상기 제2 방향으로의 폭은 제4 게이트 구조물(154)이 형성되는 부분보다 제2 게이트 구조물(152)이 형성되는 부분이 더 클 수 있다. 이에 따라 도 2a에서는 예시적으로, 제2 액티브 영역(104)의 상기 제2 방향으로의 폭이 제4, 제6, 제8 및 제10 게이트 구조물들(154, 156, 158, 195)이 형성된 부분보다 제2 및 제9 게이트 구조물들(152, 190)이 형성된 부분이 더 큰 것이 도시되어 있다.
하지만 본 발명의 개념은 반드시 이에 한정되지는 않는다. 이에 따라 도 3을 참조하면, 각 제3 및 제4 액티브 영역들(103, 105)의 상기 제2 방향으로의 폭들이 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)과의 상대적인 위치와는 무관하게 상기 제1 방향을 따라 일정한 것이 도시되어 있으며, 이것 역시 본 발명의 개념에 포함될 수 있다. 이하에서는 설명의 편의상, 도 2a에 도시된 형상을 갖는 제1 및 제2 액티브 영역들(102, 104)에 대해서만 설명하기로 한다.
제1 액티브 영역(102)은 소자 분리막(110)의 상기 제1 부분에 인접한 제1 경계와, 상기 제2 방향을 따라 상기 제1 경계에 대향하는 제2 경계를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제1 경계는 상기 제1 방향으로 굴곡되지 않는 직선 형상을 가질 수 있다. 또한, 제2 액티브 영역(104)은 소자 분리막(110)의 상기 제1 부분에 인접한 제3 경계와, 상기 제2 방향을 따라 상기 제3 경계에 대향하는 제4 경계를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제3 경계는 상기 제1 방향으로 굴곡되지 않는 직선 형상을 가질 수 있다.
제1, 제3, 제5, 제7 및 제9 불순물 영역들(221, 223, 225, 227, 229)은 제9, 제1, 제3, 제5, 제7 및 제10 게이트 구조물들(190, 151, 153, 155, 157, 195) 사이의 제1 액티브 영역(102) 상부에 각각 형성될 수 있다. 예시적인 실시예들에 있어서, 제1, 제3, 제5, 제7 및 제9 불순물 영역들(221, 223, 225, 227, 229)에는 p형 불순물들이 도핑될 수 있다. 또한, 제2, 제4, 제6, 제8 및 제10 불순물 영역들(222, 224, 226, 228, 230)은 제9, 제2, 제4, 제6, 제8 및 제10 게이트 구조물들(190, 152, 154, 156, 158, 195) 사이의 제2 액티브 영역(104) 상부에 각각 형성될 수 있다. 예시적인 실시예들에 있어서, 제2, 제4, 제6, 제8 및 제10 불순물 영역들(222, 224, 226, 228, 230)에는 n형 불순물들이 도핑될 수 있다.
한편, 제11 및 제12 불순물 영역들(241, 242)은 제9 게이트 구조물(190)에 인접한 제1 및 제2 액티브 영역들(102, 104) 상부에 각각 형성될 수 있으며, 각각 p형 및 n형 불순물로 도핑될 수 있다. 또한, 제13 및 제14 불순물 영역들(245, 246)은 제10 게이트 구조물(195)에 인접한 제1 및 제2 액티브 영역들(102, 104) 상부에 각각 형성될 수 있으며, 각각 p형 및 n형 불순물로 도핑될 수 있다.
각 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)은 이에 인접하는 제1 내지 제14 불순물 영역들(221, 222, 223, 224, 225, 226, 227, 228, 229, 230, 241, 242, 245, 246) 중 일부와 함께 피모스 트랜지스터 혹은 엔모스 트랜지스터를 형성할 수 있으며, 이때 각 제1 내지 제14 불순물 영역들(221, 222, 223, 224, 225, 226, 227, 228, 229, 230, 241, 242, 245, 246)은 상기 각 피모스 트랜지스터 혹은 엔모스 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.
도 1 및 2a와 함께 도 18 내지 도 20을 참조하면, 제1 층간 절연막(250)은 기판(100) 및 소자 분리막(110) 상에 형성되어 상기 트랜지스터들을 커버할 수 있으며, 각 제1 내지 제15 콘택들(281, 282, 283, 284, 285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295)은 제1 층간 절연막(250)을 관통하여 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195) 혹은 불순물 영역들(221, 222, 223, 224, 225, 226, 227, 228, 229, 230, 241, 242, 245, 246) 상에 형성되어 이들에 전기적으로 연결될 수 있다. 이에 따라, 각 제1 내지 제15 콘택들(281, 282, 283, 284, 285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295)이 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195) 상에 형성될 경우에는, 구체적으로 이들은 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)의 각 게이트 전극들(131, 132, 133, 134, 135, 136, 137, 138, 170, 175) 상면에 접촉할 수 있다.
제1 층간 절연막(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 내지 제15 콘택들(281, 282, 283, 284, 285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295)은 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
제1 내지 제4 콘택들(281, 282, 283, 284)은 소자 분리막(110)의 상기 제1 부분 상에 형성된 제1 내지 제4 게이트 구조물들(151, 152, 153, 154) 부분 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제3 콘택들(281, 283)은 상기 제2 방향을 따라 제1 액티브 영역(102)의 상기 제1 경계에 각각 제1 거리(D1)만큼 이격될 수 있다. 즉, 제1 및 제3 콘택들(281, 283)은 상기 제2 방향을 따라 제1 액티브 영역(102)에 실질적으로 서로 동일한 거리만큼 이격될 수 있다. 또한, 제2 및 제4 콘택들(282, 284)은 상기 제2 방향을 따라 제2 액티브 영역(104)의 상기 제3 경계에 각각 제2 거리(D2)만큼 이격될 수 있다. 즉, 제2 및 제4 콘택들(282, 284)은 상기 제2 방향을 따라 제2 액티브 영역(104)에 실질적으로 서로 동일한 거리만큼 이격될 수 있다. 이때, 제1 및 제2 거리들(D1, D2)은 서로 동일할 수도 있고 서로 다를 수도 있다.
예시적인 실시예들에 있어서, 제1 및 제2 액티브 영역들(102, 104)의 각 상기 제1 및 제3 경계들이 상기 제1 방향으로 굴곡되지 않는 직선 형상을 가짐에 따라, 제1 및 제3 콘택들(281, 283)은 상기 제1 방향으로 서로 얼라인될 수 있으며, 제2 및 제4 콘택들(282, 284) 역시 상기 제1 방향으로 서로 얼라인될 수 있다.
제5 및 제6 콘택들(285, 286)은 제3 및 제4 불순물 영역들(223, 224) 상에 형성될 수 있고, 제7 콘택(287)은 제7 게이트 구조물(157) 혹은 제8 게이트 구조물(158) 상에 형성될 수 있으며, 제8 콘택(288)은 제5 게이트 구조물(155) 혹은 제6 게이트 구조물(156) 상에 형성될 수 있다. 제9 내지 제11 콘택들(289, 290, 291)은 각각 제10, 제7 및 제8 불순물 영역들(230, 227, 228) 상에 형성될 수 있고, 제12 및 제13 콘택들(292, 293)은 각각 제1 및 제2 불순물 영역들(221, 222) 상에 형성될 수 있다.
제14 및 제15 콘택들(294, 295)은 소자 분리막(110)의 상기 제2 및 제3 부분들 상에 각각 형성된 제2 및 제1 게이트 구조물들(152, 151) 부분 상에 각각 형성될 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제14 및 제15 콘택들(294, 295)은 각 제2 및 제1 게이트 구조물들(152, 151)의 다른 부분 상에 형성될 수도 있다.
도 1 및 도 2a와 함께 도 21 내지 도 24를 참조하면, 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)은 제1 층간 절연막(250) 상에 형성되어, 제1 내지 제15 콘택들(281, 282, 283, 284, 285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295) 중 일부의 상면과 접촉하여 이에 전기적으로 연결될 수 있다.
제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 단일 층 혹은 복수개의 층들을 포함할 수 있다. 일 실시예에 있어서, 각 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)은 금속 패턴 및 이의 저면 및 측벽을 감싸는 배리어막 패턴을 포함할 수 있다.
제1 하부 배선(301)은 제1 및 제4 콘택들(281, 284) 상면에 접촉할 수 있다. 제1 및 제4 콘택들(281, 284)은 각각 소자 분리막(110)의 상기 제1 부분 상에 형성된 제1 및 제4 게이트 구조물들(151, 154) 상에 형성되므로, 상기 제1 방향 혹은 상기 제2 방향으로 서로 대향하지 않는다. 이에 따라, 일 실시예에 있어서, 제1 하부 배선(301)은 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함할 수 있다.
제2 및 제3 하부 배선들(302, 303)은 각각 제2 및 제3 콘택들(282, 283) 상면에 접촉할 수 있다. 일 실시예에 있어서, 제2 하부 배선(302)은 상기 제1 방향으로 연장될 수 있으며, 제3 하부 배선(303)은 상기 제2 방향으로 연장될 수 있다.
제4 하부 배선(304)은 제5 및 제7 콘택들(285, 287)의 상면에 공통적으로 접촉할 수 있다. 일 실시예에 있어서, 제4 하부 배선(304)은 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함할 수 있다.
제5 하부 배선(305)은 제6 콘택들(286)의 상면에 접촉할 수 있다. 일 실시예에 있어서, 제5 하부 배선(305)은 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함할 수 있다.
제6 하부 배선(306)은 제8 및 제9 콘택들(288, 289)의 상면에 공통적으로 접촉할 수 있다. 일 실시예에 있어서, 제6 하부 배선(306)은 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함할 수 있다.
제7 및 제8 하부 배선들(307, 308)은 각각 제10 및 제11 콘택들(290, 291)의 상면에 접촉할 수 있다. 일 실시예에 있어서, 각 제7 및 제8 하부 배선들(307, 308)은 상기 제1 방향으로 길게 연장될 수 있으며, 일부가 상기 제2 방향으로 연장되어 제10 및 제11 콘택들(290, 291)의 상면에 각각 접촉할 수 있다.
제9 및 제10 하부 배선들(309, 310)은 각각 제12 및 제13 콘택들(292, 293) 상면에 접촉할 수 있다. 일 실시예에 있어서, 각 제9 및 제10 하부 배선들(309, 310)은 상기 제1 방향으로 연장될 수 있다.
제11 및 제12 하부 배선들(311, 312)은 각각 제14 및 제15 콘택들(294, 295) 상면에 접촉할 수 있다. 일 실시예에 있어서, 각 제11 및 제12 하부 배선들(311, 312)은 상기 제1 방향으로 연장될 수 있다.
도 1 및 2a와 함께 도 29 내지 도 32를 참조하면, 제2 층간 절연막(320)은 제1 층간 절연막(250) 상에 형성되어 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)을 커버할 수 있으며, 각 제1 내지 제8 비아들(341, 342, 343, 344, 345, 346, 347, 348)은 제2 층간 절연막(320)을 관통하여 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312) 중 일부 상에 형성되어 이들에 전기적으로 연결될 수 있다.
제2 층간 절연막(320)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 내지 제8 비아들(341, 342, 343, 344, 345, 346, 347, 348)은 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
제1 및 제2 비아들(341, 342)은 각각 제2 및 제3 하부 배선들(302, 303) 상면에 접촉할 수 있고, 제3 및 제4 비아들(343, 344)은 각각 제4 및 제5 하부 배선들(304, 305) 상면에 접촉할 수 있다. 제5 및 제6 비아들(345, 346)은 각각 제9 및 제10 하부 배선들(309, 310) 상면에 접촉할 수 있고, 제7 및 제8 비아들(347, 348)은 각각 제11 및 제12 하부 배선들(311, 312) 상면에 접촉할 수 있다.
도 1 및 도 2a와 함께 도 33 내지 도 38을 참조하면, 제1 내지 제5 상부 배선들(351, 352, 353, 254, 355)은 제2 층간 절연막(320) 상에 형성되어, 제1 내지 제8 비아들(341, 342, 343, 344, 345, 346, 347, 348) 중 일부의 상면과 접촉하여 이에 전기적으로 연결될 수 있다.
제1 내지 제5 상부 배선들(351, 352, 353, 254, 355)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있으며, 단일 층 혹은 복수개의 층들을 포함할 수 있다. 일 실시예에 있어서, 각 제1 내지 제5 상부 배선들(351, 352, 353, 254, 355)은 금속 패턴 및 이의 저면 및 측벽을 감싸는 배리어막 패턴을 포함할 수 있다.
제1 상부 배선(351)은 제1 및 제2 비아들(341, 342) 상면에 공통적으로 접촉할 수 있다. 일 실시예에 있어서, 제1 상부 배선(351)은 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함할 수 있다.
제2 상부 배선(352)은 제3 및 제4 비아들(343, 344) 상면에 공통적으로 접촉할 수 있다. 일 실시예에 있어서, 제2 상부 배선(352)은 상기 제2 방향으로 연장될 수 있다.
제3 상부 배선(353)은 제5 및 제6 비아들(345, 346) 상면에 공통적으로 접촉할 수 있다. 일 실시예에 있어서, 제3 상부 배선(353)은 상기 제2 방향으로 연장될 수 있다.
제4 및 제5 상부 배선들(354, 355)은 각각 제7 및 제8 비아들(347, 348) 상면에 접촉할 수 있다. 일 실시예에 있어서, 각 제4 및 제5 상부 배선들(354, 355)은 상기 제1 방향으로 연장될 수 있다.
지금까지 설명한 바와 같이, 상기 반도체 집적 회로는 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195), 불순물 영역들(221, 222, 223, 224, 225, 226, 227, 228, 229, 230, 241, 242, 245, 246), 콘택들(281, 282, 283, 284, 285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295), 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312), 비아들(341, 342, 343, 344, 345, 346, 347, 348), 및 상부 배선들(351, 352, 353, 354, 355)을 포함할 수 있으며, 이들이 부분적으로 서로 전기적으로 연결되어 도 1에 도시된 등가 회로를 구현할 수 있다.
즉, 상기 반도체 집적 회로는 콘택, 하부 배선, 비아 및/또는 상부 배선을 통해 서로 엇갈리게 연결된 피모스 게이트 및 엔모스 게이트를 포함할 수 있으며, 이에 따라 면적이 증가하지 않으면서도 서로 엇갈리게 연결된 피모스 게이트 및 엔모스 게이트를 포함하는 회로, 예를 들어, 클록 래치 회로를 용이하게 구현할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(151) 및 제1 및 제3 불순물 영역들(221, 223)은 트랜스미션 게이트(transmission gate)의 피모스 트랜지스터를 형성할 수 있으며, 제2 게이트 구조물(152) 및 제2 및 제4 불순물 영역들(222, 224)은 상기 트랜스미션 게이트의 엔모스 트랜지스터를 형성할 수 있다.
이에 따라, 상기 트랜스미션 게이트에서 하나의 소스/드레인 영역 역할을 수행하는 제1 및 제2 불순물 영역들(221, 222)은 제12 및 제13 콘택들(292, 293), 제9 및 제10 하부 배선들(309, 310), 제5 및 제6 비아들(345, 346), 및 제3 상부 배선(353)을 통해 서로 전기적으로 연결될 수 있다. 또한 상기 트랜스미션 게이트에서 나머지 하나의 소스/드레인 영역 역할을 수행하는 제3 및 제4 불순물 영역들(223, 224)은 제5 및 제6 콘택들(285, 286), 제4 및 제5 하부 배선들(304, 305), 제3 및 제4 비아들(343, 344), 및 제2 상부 배선(352)을 통해 서로 전기적으로 연결될 수 있다.
한편, 제1 신호, 즉 nclock 신호가 공통적으로 인가되는 제2 및 제3 게이트 구조물들(152, 153)은 제2 및 제3 콘택들(282, 283), 제2 및 제3 하부 배선들(302, 303), 제1 및 제2 비아들(341, 342), 및 제1 상부 배선(351)을 통해 서로 전기적으로 연결될 수 있으며, 상기 nclock 신호를 인가하는 제4 상부 배선(354)과는 제14 콘택(294), 제11 하부 배선(311) 및 제7 비아(347)를 통해 전기적으로 연결될 수 있다.
또한, 제2 신호, 즉 bclock 신호가 공통적으로 인가되는 제1 및 제4 게이트 구조물들(151, 154)은 제1 및 제4 콘택들(281, 284) 및 제1 하부 배선(301)을 통해 서로 전기적으로 연결될 수 있으며, 상기 bclock 신호를 인가하는 제5 상부 배선(355)과는 제15 콘택(295), 제12 하부 배선(312) 및 제8 비아(348)를 통해 전기적으로 연결될 수 있다.
제3 게이트 구조물(153)과 제5 불순물 영역(225)을 소스/드레인 영역을 공유하는 제5 게이트 구조물(155)을 포함하는 피모스 트랜지스터는 제7 불순물 영역(227)을 나머지 하나의 소스/드레인 영역으로 포함할 수 있으며, 드레인 전원(VDD) 전압이 이에 인가될 수 있다. 즉, 드레인 전원(VDD) 전압을 인가하는 제7 하부 배선(307)은 제10 콘택(290)을 통해 제7 불순물 영역(227)에 전기적으로 연결될 수 있다.
또한, 제4 게이트 구조물(154)과 제6 불순물 영역(226)을 소스/드레인 영역을 공유하는 제6 게이트 구조물(156)을 포함하는 엔모스 트랜지스터는 제8 불순물 영역(228)을 나머지 하나의 소스/드레인 영역으로 포함할 수 있으며, 이는 접지될 수 있다. 즉, 소스 전원(VSS) 전압을 인가하여 소자를 접지시키는 제8 하부 배선(308)은 제11 콘택(291)을 통해 제8 불순물 영역(228)에 전기적으로 연결될 수 있다.
한편, 제7 게이트 구조물(157) 및 제7 및 제9 불순물 영역들(227, 229)은 인버터(inverter) 회로의 피모스 트랜지스터를 형성할 수 있으며, 제8 게이트 구조물(158) 및 제8 및 제10 불순물 영역들(228, 230)은 상기 인버터 엔모스 트랜지스터를 형성할 수 있다. 이때, 상기 인버터 회로의 입력단은 제3 및 제4 불순물 영역들(223, 224)에 전기적으로 연결될 수 있으며, 상기 인버터 회로의 출력단은 제5 및 제6 게이트 구조물들(155, 156)에 전기적으로 연결될 수 있다.
구체적으로, 상기 인버터 회로의 입력단 즉, 제7 및 제8 게이트 구조물들(157, 158)은 제5 내지 제7 콘택들(285, 286, 287), 제4 및 제5 하부 배선들(304, 305), 및 제2 상부 배선(352)을 통해 제3 및 제4 불순물 영역들(223, 224)에 전기적으로 연결될 수 있다. 또한, 상기 인버터 회로의 출력단, 즉 제10 불순물 영역(230)은 제8 및 제9 콘택들(288, 289) 및 제6 하부 배선(306)을 통해 제5 및 제6 게이트 구조물들(155, 156)에 전기적으로 연결될 수 있다.
한편, 도 1에 도시된 등가 회로를 구현하기 위한 소자들의 레이아웃은 반드시 도 2a에 도시된 것에 한정되지는 않는다. 즉, 예를 들어, 콘택 및 하부 배선을 통해 각 소자들이 서로 전기적으로 연결된 것으로 도시되었더라도, 이에 더하여 비아 및 상부 배선을 통해 서로 전기적으로 연결될 수도 있다. 또한, 콘택, 하부 배선, 비아 및 상부 배선을 통해 서로 전기적으로 연결된 것으로 도시되었더라도, 이들 중에서 콘택 및 하부 배선만으로 서로 전기적으로 연결될 수도 있을 것이다.
이와 같은 개념하에서 예를 들어 도 2b를 참조하면, 제2 및 제3 하부 배선들(302, 303)은 각각 제2 및 제3 콘택들(282, 283) 상면에 접촉하되, 제1 및 제2 방향으로 연장되지 않을 수 있다. 즉, 제2 및 제3 하부 배선들은 각각 제2 및 제3 콘택들(282, 283)에 접촉할 수 있을 정도의 면적만 갖도록 형성될 수 있으며, 이들 상면에는 각각 제1 및 제2 비아들(341, 342)이 형성될 수 있다. 한편, 제1 상부 배선(351)은 제1 하부 배선(301)과 동일 층에 형성되지 않으므로, 도 2a에서와는 달리 상부에서 보았을 때 제1 하부 배선(301)과 오버랩되도록 형성될 수 있다. 일 실시예에 있어서, 제1 상부 배선(351)은 상기 제1 방향으로 연장되는 부분 및 상기 제2 방향으로 연장되는 부분을 포함할 수 있으며, 제1 및 제2 비아들(341, 342) 상면에 공통적으로 접촉할 수 있다.
또한 도 2c를 참조하면, 제2 하부 배선(302)이 제2 및 제3 콘택들(282, 283) 상면에 공통적으로 접촉하면서 제1 하부 배선(301)과는 접촉하지 않도록 형성될 수 있다. 즉, 도 2a에서와는 달리, 제2 및 제3 콘택들(282, 283)이 서로 전기적으로 연결되기 위해서 하부 배선, 비아 및 상부 배선이 형성되는 것이 아니라, 하부 배선만이 형성될 수 있다. 이에 따라, 일 실시예에 있어서, 제2 하부 배선(302)은 상기 제1 방향으로 연장되는 부분 및 상기 제2 방향으로 연장되는 부분을 포함할 수 있으며, 제2 및 제3 콘택들(282, 283) 상면에 공통적으로 접촉할 수 있다. 다만, 제2 하부 배선(302)만으로 제2 및 제3 콘택들(282, 283)이 서로 전기적으로 연결될 수 있으므로, 제3 하부 배선(303), 제1 및 제2 비아들(341, 342), 및 제1 상부 배선(351)은 별도로 형성되지 않을 수 있다.
지금까지 피모스 트랜지스터의 게이트 구조물과 엔모스 트랜지스터의 게이트 구조물이 서로 엇갈리게 연결되는 회로(cross-coupled circuit)로서 예시적으로 클록 래치 회로를 구현하기 위한 레이아웃을 설명하였으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 클록 래치 회로가 아니라 하더라도, 회로 구현을 위해서 피모스 트랜지스터의 게이트 구조물과 엔모스 트랜지스터의 게이트 구조물이 서로 엇갈리게 연결되는 구조(cross-coupled structure)라면, 본 발명의 개념은 적용될 수 있을 것이다.
도 4 내지 도 6은 도 1에 도시된 X 영역의 레이아웃을 설명하기 위한 다른 실시예들에 따른 평면도들이다. 도 4 내지 도 6에 도시된 반도체 집적 회로의 레이아웃들은 도 1에 도시된 등가 회로를 구현하기 위한 것으로서, 일부 콘택들의 위치, 액티브 영역들의 형상, 및 이에 따른 하부 및 상부 배선들의 형상을 제외하고는, 도 2a에 도시된 반도체 집적 회로의 레이아웃과 실질적으로 동일하거나 유사하다. 이에 따라 동일한 구성요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 4를 참조하면, 상기 반도체 집적 회로는 기판(100) 상에 형성된 제5 및 제6 액티브 영역들(106, 108), 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195), 제16 내지 제19 콘택들(401, 402, 403, 404), 제5 내지 제15 콘택들(285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295), 제13 내지 제24 하부 배선들(411, 412, 413, 414, 415, 416, 417, 418, 419, 420, 421, 422), 제9 내지 제16 비아들(431, 432, 433, 434, 435, 436, 437, 438), 및 제6 내지 제10 상부 배선들(441, 442, 443, 444, 445)을 포함할 수 있다.
제5 및 제6 액티브 영역들(106, 108)은 상기 제1 방향으로 각각 연장될 수 있으며, 상기 제2 방향으로 서로 이격될 수 있다. 각 제5 및 제6 액티브 영역들(106, 108)의 적어도 일부에는 각각 p형 및 n형 불순물들이 도핑될 수 있다.
예시적인 실시예들에 있어서, 제5 액티브 영역(106)의 상기 제2 방향으로의 폭은 제3 게이트 구조물(153)이 형성되는 부분보다 제1 게이트 구조물(151)이 형성되는 부분이 더 클 수 있다. 이에 따라 도 4에서는 예시적으로, 제5 액티브 영역(106)의 상기 제2 방향으로의 폭이 제3, 제5, 제7 및 제10 게이트 구조물들(153, 155, 157, 195)이 형성된 부분보다 제1 및 제9 게이트 구조물들(153, 190)이 형성된 부분이 더 큰 것이 도시되어 있다. 또한, 제6 액티브 영역(108)의 상기 제2 방향으로의 폭은 제4 게이트 구조물(154)이 형성되는 부분보다 제2 게이트 구조물(152)이 형성되는 부분이 더 클 수 있다. 이에 따라 도 4에서는 예시적으로, 제6 액티브 영역(108)의 상기 제2 방향으로의 폭이 제4, 제6, 제8 및 제10 게이트 구조물들(154, 156, 158, 195)이 형성된 부분보다 제2 및 제9 게이트 구조물들(152, 190)이 형성된 부분이 더 큰 것이 도시되어 있다.
제5 액티브 영역(106)은 소자 분리막(110)의 상기 제1 부분에 인접한 제1 경계와, 상기 제2 방향을 따라 상기 제1 경계에 대향하는 제2 경계를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제2 경계는 상기 제1 방향으로 굴곡되지 않는 직선 형상을 가질 수 있다. 또한, 제6 액티브 영역(108)은 소자 분리막(110)의 상기 제1 부분에 인접한 제3 경계와, 상기 제2 방향을 따라 상기 제3 경계에 대향하는 제4 경계를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제4 경계는 상기 제1 방향으로 굴곡되지 않는 직선 형상을 가질 수 있다.
제16 및 제18 콘택들(401, 403)은 소자 분리막(110)의 상기 제3 부분 상에 형성된 제1 및 제3 게이트 구조물들(151, 153) 부분 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제16 및 제18 콘택들(401, 403)은 상기 제2 방향을 따라 제5 액티브 영역(106)의 상기 제2 경계에 각각 제3 거리(D3)만큼 이격될 수 있다. 즉, 제16 및 제18 콘택들(401, 403)은 상기 제2 방향을 따라 제5 액티브 영역(106)에 실질적으로 서로 동일한 거리만큼 이격될 수 있다. 또한, 제17 및 제19 콘택들(402, 404)은 상기 제2 방향을 따라 제6 액티브 영역(108)의 상기 제4 경계에 각각 제4 거리(D4)만큼 이격될 수 있다. 즉, 제17 및 제19 콘택들(402, 404)은 상기 제2 방향을 따라 제6 액티브 영역(108)에 실질적으로 서로 동일한 거리만큼 이격될 수 있다. 이때, 제3 및 제4 거리들(D3, D4)은 서로 동일할 수도 있고 서로 다를 수도 있다.
예시적인 실시예들에 있어서, 제5 및 제6 액티브 영역들(106, 108)의 각 상기 제2 및 제4 경계들이 상기 제1 방향으로 굴곡되지 않는 직선 형상을 가짐에 따라, 제16 및 제18 콘택들(401, 403)은 상기 제1 방향으로 서로 얼라인될 수 있으며, 제17 및 제19 콘택들(402, 404) 역시 상기 제1 방향으로 서로 얼라인될 수 있다.
한편, 제13 내지 제24 하부 배선들(411, 412, 413, 414, 415, 416, 417, 418, 419, 420, 421, 422)은 각각 도 2에 도시된 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)에 대응할 수 있고, 제9 내지 제16 비아들(431, 432, 433, 434, 435, 436, 437, 438)은 도 2에 도시된 제1 내지 제8 비아들(341, 342, 343, 344, 345, 346, 347, 348)에 대응할 수 있으며, 제6 내지 제10 상부 배선들(441, 442, 443, 444, 445)은 도 2에 도시된 제1 내지 제5 상부 배선들(351, 352, 353, 354, 355)에 대응할 수 있다. 즉, 도 2의 제1 내지 제4 콘택들(281, 282, 283, 284)의 위치 변동에 따라, 이들의 상부에 형성되는 제13 내지 제24 하부 배선들(411, 412, 413, 414, 415, 416, 417, 418, 419, 420, 421, 422), 제9 내지 제16 비아들(431, 432, 433, 434, 435, 436, 437, 438), 및 제6 내지 제10 상부 배선들(441, 442, 443, 444, 445)의 형상이 부분적으로 변동할 수 있다.
도 5를 참조하면, 상기 반도체 집적 회로는 기판(100) 상에 형성된 제1 및 제6 액티브 영역들(102, 108), 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195), 제20 내지 제23 콘택들(451, 452, 453, 454), 제5 내지 제15 콘택들(285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295), 제25 내지 제36 하부 배선들(461, 462, 463, 464, 465, 466, 467, 468, 469, 470, 471, 472), 제17 내지 제24 비아들(481, 482, 483, 484, 485, 486, 487, 488), 및 제11 내지 제15 상부 배선들(491, 492, 493, 494, 495)을 포함할 수 있다.
제20 및 제22 콘택들(451, 453)은 소자 분리막(110)의 상기 제1 부분 상에 형성된 제1 및 제3 게이트 구조물들(151, 153) 부분 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제20 및 제22 콘택들(451, 453)은 상기 제2 방향을 따라 제1 액티브 영역(102)의 상기 제1 경계에 각각 제1 거리(D1)만큼 이격될 수 있다. 한편, 제21 및 제23 콘택들(452, 454)은 소자 분리막(110)의 상기 제2 부분 상에 형성된 제2 및 제4 게이트 구조물들(152, 154) 부분 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제21 및 제23 콘택들(452, 454)은 상기 제2 방향을 따라 제6 액티브 영역(108)의 상기 제4 경계에 각각 제4 거리(D4)만큼 이격될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제6 액티브 영역들(102, 108)의 각 상기 제1 및 제4 경계들이 상기 제1 방향으로 굴곡되지 않는 직선 형상을 가짐에 따라, 제20 및 제22 콘택들(451, 453)은 상기 제1 방향으로 서로 얼라인될 수 있으며, 제21 및 제23 콘택들(452, 454) 역시 상기 제1 방향으로 서로 얼라인될 수 있다.
한편, 제25 내지 제36 하부 배선들(461, 462, 463, 464, 465, 466, 467, 468, 469, 470, 471, 472)은 각각 도 2에 도시된 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)에 대응할 수 있고, 제17 내지 제24 비아들(481, 482, 483, 484, 485, 486, 487, 488)은 도 2에 도시된 제1 내지 제8 비아들(341, 342, 343, 344, 345, 346, 347, 348)에 대응할 수 있으며, 제11 내지 제15 상부 배선들(491, 492, 493, 494, 495)은 도 2에 도시된 제1 내지 제5 상부 배선들(351, 352, 353, 354, 355)에 대응할 수 있다.
도 6을 참조하면, 상기 반도체 집적 회로는 기판(100) 상에 형성된 제5 및 제2 액티브 영역들(106, 104), 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195), 제24 내지 제27 콘택들(501, 502, 503, 504), 제5 내지 제15 콘택들(285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295), 제37 내지 제48 하부 배선들(511, 512, 513, 514, 515, 516, 517, 518, 519, 520, 521, 522), 제25 내지 제32 비아들(531, 532, 533, 534, 535, 536, 537, 538), 및 제16 내지 제20 상부 배선들(541, 542, 543, 544, 545)을 포함할 수 있다.
제24 및 제26 콘택들(501, 503)은 소자 분리막(110)의 상기 제3 부분 상에 형성된 제1 및 제3 게이트 구조물들(151, 153) 부분 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제24 및 제26 콘택들(501, 503)은 상기 제2 방향을 따라 제5 액티브 영역(106)의 상기 제2 경계에 각각 제3 거리(D3)만큼 이격될 수 있다. 한편, 제25 및 제27 콘택들(502, 504)은 소자 분리막(110)의 상기 제1 부분 상에 형성된 제2 및 제4 게이트 구조물들(152, 154) 부분 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제25 및 제27 콘택들(502, 504)은 상기 제2 방향을 따라 제2 액티브 영역(104)의 상기 제3 경계에 각각 제2 거리(D2)만큼 이격될 수 있다.
예시적인 실시예들에 있어서, 제5 및 제2 액티브 영역들(106, 104)의 각 상기 제2 및 제3 경계들이 상기 제1 방향으로 굴곡되지 않는 직선 형상을 가짐에 따라, 제24 및 제26 콘택들(501, 503)은 상기 제1 방향으로 서로 얼라인될 수 있으며, 제25 및 제27 콘택들(502, 504) 역시 상기 제1 방향으로 서로 얼라인될 수 있다.
한편, 제37 내지 제48 하부 배선들(511, 512, 513, 514, 515, 516, 517, 518, 519, 520, 521, 522)은 각각 도 2에 도시된 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)에 대응할 수 있고, 제25 내지 제32 비아들(531, 532, 533, 534, 535, 536, 537, 538)은 도 2에 도시된 제1 내지 제8 비아들(341, 342, 343, 344, 345, 346, 347, 348)에 대응할 수 있으며, 제16 내지 제20 상부 배선들(541, 542, 543, 544, 545)은 도 2에 도시된 제1 내지 제5 상부 배선들(351, 352, 353, 354, 355)에 대응할 수 있다.
도 7 내지 도 38은 예시적인 실시예들에 따른 반도체 집적 회로의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 7, 9, 12, 15, 18, 21, 25, 29 및 33은 평면도들이고, 도 8, 10-11, 13-14, 16-17, 19-20, 22-24, 26-28, 30-32 및 34-38은 단면도들이다. 이때, 도 8, 10, 16, 19, 22 및 34은 대응하는 상기 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 11, 13, 17, 20, 23, 26, 30 및 35는 대응하는 상기 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 14, 27, 31 및 36은 대응하는 상기 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 24, 28, 32 및 37은 대응하는 상기 각 평면도들의 D-D'선을 따라 절단한 단면도들이며, 도 38은 대응하는 상기 평면도의 E-E'선을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 기판(100) 상부를 부분적으로 식각하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 소자 분리막(110)을 형성한다.
예시적인 실시예들에 있어서, 소자 분리막(110)은 상기 트렌치를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화함으로써 형성될 수 있다. 상기 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
소자 분리막(110)이 형성됨에 따라, 기판(100)에는 상면이 소자 분리막(110)에 의해 커버된 필드 영역 및 상면이 소자 분리막(110)에 의해 커버되지 않는 제1 및 제2 액티브 영역들(102, 104)이 정의될 수 있다.
제1 및 제2 액티브 영역들(102, 104)은 기판(100) 상면에 평행한 제1 방향으로 각각 연장될 수 있으며, 기판(100) 상면에 평행하면서 상기 제1 방향에 실질적으로 수직한 제2 방향으로 서로 이격되도록 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 액티브 영역들(102, 104)은 상기 제2 방향으로의 폭이 상기 제1 방향을 따라 서로 다르도록 형성될 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 각 제1 및 제2 액티브 영역들(102, 104)의 상기 제2 방향으로의 폭이 상기 제1 방향을 따라 일정하게 형성될 수도 있다.
소자 분리막(110)은 제1 및 제2 액티브 영역들(102, 104) 사이에 형성된 제1 부분, 제2 액티브 영역(104)을 기준으로 상기 제2 방향을 따라 소자 분리막(110)의 상기 제1 부분의 반대편에 형성된 제2 부분, 및 제1 액티브 영역(102)을 기준으로 상기 제2 방향을 따라 소자 분리막(110)의 상기 제1 부분의 반대편에 형성된 제3 부분을 포함할 수 있다.
제1 액티브 영역(102)은 소자 분리막(110)의 상기 제1 부분에 인접한 제1 경계와, 소자 분리막(110)의 상기 제3 부분에 인접한 제2 경계를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제1 경계는 상기 제1 방향으로 굴곡되지 않는 직선 형상을 가질 수 있다. 또한, 제2 액티브 영역(104)은 소자 분리막(110)의 상기 제1 부분에 인접한 제3 경계와, 소자 분리막(110)의 상기 제2 부분에 인접한 제4 경계를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제3 경계는 상기 제1 방향으로 굴곡되지 않는 직선 형상을 가질 수 있다.
도 9 내지 도 11을 참조하면, 기판(100)의 제1 및 제2 액티브 영역들(102, 104) 및 소자 분리막(110) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크 막을 순차적으로 형성한 후, 이들을 패터닝하여 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)을 형성한다.
상기 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 게이트 전극막은 예를 들어, 도핑된 폴리실리콘, 금속, 금속 질화물 등을 포함하도록 형성될 수 있으며, 상기 게이트 마스크는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
일 실시예에 있어서, 상기 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수 있으며, 이 경우에는, 제1 및 제2 액티브 영역들(102, 104) 상에만 형성될 수 있다. 이와는 달리, 상기 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에는, 제1 및 제2 액티브 영역들(102, 104)뿐만 아니라 소자 분리막(110) 상에도 형성될 수 있다.
제1, 제3, 제5 및 제7 게이트 구조물들(151, 153, 155, 157)은 제1 액티브 영역(102) 및 이에 인접하는 소자 분리막(110) 부분 상에서 각각 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 형성될 수 있다. 또한, 제2, 제4, 제6 및 제8 게이트 구조물들(152, 154, 156, 158)은 제2 액티브 영역(104) 및 이에 인접하는 소자 분리막(110) 부분 상에서 각각 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 형성될 수 있다.
이때, 제1 및 제2 게이트 구조물들(151, 152)은 상기 제2 방향으로 서로 마주 보며 이격될 수 있으며, 제3 및 제4 게이트 구조물들(153, 154) 역시 상기 제2 방향으로 서로 마주 보며 이격될 수 있다. 한편, 제5 및 제6 게이트 구조물들(155, 156)은 상기 제2 방향으로 서로 마주 보며 소자 분리막(110)의 상기 제1 부분에서 서로 접촉할 수 있으며, 제7 및 제8 게이트 구조물들(157, 158) 역시 상기 제2 방향으로 서로 마주 보며 소자 분리막(110)의 상기 제1 부분에서 서로 접촉할 수 있다.
한편, 제9 게이트 구조물(190)은 제1 및 제2 액티브 영역들(102, 104) 및 소자 분리막(110) 상에서 상기 제2 방향으로 연장될 수 있으며, 제1 및 제2 게이트 구조물들(151, 152)로부터 상기 제1 방향으로 이격될 수 있다. 또한, 제10 게이트 구조물(195)은 제1 및 제2 액티브 영역들(102, 104) 및 소자 분리막(110) 상에서 상기 제2 방향으로 연장될 수 있으며, 제7 및 제8 게이트 구조물들(157, 158)로부터 상기 제1 방향으로 이격될 수 있다.
제1 게이트 구조물(151)은 순차적으로 적층된 제1 게이트 절연막 패턴(121), 제1 게이트 전극(131) 및 제1 게이트 마스크(141)를 포함할 수 있고, 제2 게이트 구조물(152)은 순차적으로 적층된 제2 게이트 절연막 패턴(122), 제2 게이트 전극(132) 및 제2 게이트 마스크(142)를 포함할 수 있다. 제3 게이트 구조물(153)은 순차적으로 적층된 제3 게이트 절연막 패턴(123), 제3 게이트 전극(133) 및 제3 게이트 마스크(143)를 포함할 수 있고, 제4 게이트 구조물(154)은 순차적으로 적층된 제4 게이트 절연막 패턴(124), 제4 게이트 전극(134) 및 제4 게이트 마스크(144)를 포함할 수 있다. 제5 게이트 구조물(155)은 순차적으로 적층된 제5 게이트 절연막 패턴(125), 제5 게이트 전극(135) 및 제5 게이트 마스크(145)를 포함할 수 있고, 제6 게이트 구조물(156)은 순차적으로 적층된 제6 게이트 절연막 패턴(126), 제6 게이트 전극(136) 및 제6 게이트 마스크(146)를 포함할 수 있다. 제7 게이트 구조물(157)은 순차적으로 적층된 제7 게이트 절연막 패턴(127), 제7 게이트 전극(137) 및 제7 게이트 마스크(147)를 포함할 수 있고, 제8 게이트 구조물(158)은 순차적으로 적층된 제8 게이트 절연막 패턴(128), 제8 게이트 전극(138) 및 제8 게이트 마스크(148)를 포함할 수 있다. 제9 게이트 구조물(190)은 순차적으로 적층된 제9 게이트 절연막 패턴(160), 제9 게이트 전극(170) 및 제9 게이트 마스크(180)를 포함할 수 있고, 제10 게이트 구조물(195)은 순차적으로 적층된 제10 게이트 절연막 패턴(165), 제10 게이트 전극(175) 및 제10 게이트 마스크(185)를 포함할 수 있다.
도 12 내지 도 14를 참조하면, 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)을 커버하는 스페이서 막을 기판(100) 및 소자 분리막(110) 상에 형성한 후 이를 이방성 식각함으로써, 각 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)의 상기 제1 방향으로의 양 측벽들 상에 제1 내지 제10 스페이서들(201, 202, 203, 204, 205, 206, 207, 208, 210, 215)을 각각 형성할 수 있다.
상기 스페이서 막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함하도록 형성할 수 있다.
이하에서는 설명의 편의 상, 각 평면도들 상에 스페이서들(201, 202, 203, 204, 205, 206, 207, 208, 210, 215)은 도시하지 않기로 한다.
이후, 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)에 의해 커버되지 않은 제1 및 제2 액티브 영역들(102, 104) 상부에 불순물들을 주입하여 제1 내지 제14 불순물 영역들(221, 222, 223, 224, 225, 226, 227, 228, 229, 230, 241, 242, 245, 246)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 액티브 영역(104)을 커버하는 제1 마스크(도시되지 않음)를 형성한 후, 상기 제1 마스크 및 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 제9, 제1, 제3, 제5, 제7 및 제10 게이트 구조물들(190, 151, 153, 155, 157, 195) 사이의 제1 액티브 영역(102) 상부에 p형 불순물이 도핑된 제1, 제3, 제5, 제7, 제9 불순물 영역들(221, 223, 225, 227, 229)을 각각 형성하고, 각 제9 및 제10 게이트 구조물들(190, 195)의 외곽의 제1 액티브 영역(102) 상부에 p형 불순물이 도핑된 제11 및 제13 불순물 영역들(241, 245)을 각각 형성할 수 있다.
상기 제1 마스크를 제거한 후, 제1 액티브 영역(102)을 커버하는 제2 마스크(도시되지 않음)를 형성한 후, 상기 제2 마스크 및 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 제9, 제2, 제4, 제6, 제8 및 제10 게이트 구조물들(190, 152, 154, 156, 158, 195) 사이의 제2 액티브 영역(104) 상부에 n형 불순물이 도핑된 제2, 제4, 제6, 제8, 제10 불순물 영역들(222, 224, 226, 228, 230)을 각각 형성하고, 각 제9 및 제10 게이트 구조물들(190, 195)의 외곽의 제2 액티브 영역(104) 상부에 n형 불순물이 도핑된 제12 및 제14 불순물 영역들(242, 246)을 각각 형성할 수 있다.
각 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)은 제1 내지 제14 불순물 영역들(221, 222, 223, 224, 225, 226, 227, 228, 229, 230, 241, 242, 245, 246) 중에서 이에 인접하도록 형성된 일부와 함께 피모스 트랜지스터 혹은 엔모스 트랜지스터를 형성할 수 있다.
도 15 내지 도 17을 참조하면, 상기 트랜지스터들을 충분히 커버하는 제1 층간 절연막(250)을 기판(100) 및 소자 분리막(110) 상에 형성하고 이를 부분적으로 식각하여, 제1 내지 제10 게이트 구조물들(151, 152, 153, 154, 155, 156, 157, 158, 190, 195)의 각 제1 내지 제10 게이트 전극들(131, 132, 133, 134, 135, 136, 137, 138, 170, 175) 중 일부 상면, 혹은 제1 내지 제14 불순물 영역들(221, 222, 223, 224, 225, 226, 227, 228, 229, 230, 241, 242, 245, 246) 중 일부 상면을 노출시키는 제1 내지 제15 개구들(261, 262, 263, 264, 265, 266, 267, 268, 269, 270, 271, 272, 273, 274, 275)을 형성한다.
제1 층간 절연막(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
구체적으로, 제1 내지 제4 개구들(261, 262, 263, 264)은 소자 분리막(110)의 상기 제1 부분 상에 형성된 제1 내지 제4 게이트 전극들(131, 132, 133, 134)의 상면을 각각 노출시킬 수 있다. 예시적인 실시예들에 있어서, 각 제1 및 제3 개구들(261, 263)은 제1 액티브 영역(102)의 상기 제1 경계와 제1 거리(D1)만큼 이격될 수 있으며, 각 제2 및 제4 개구들(262, 264)은 제2 액티브 영역(104)의 상기 제3 경계와 제2 거리(D2)만큼 이격될 수 있다.
제5 및 제6 개구들(265, 266)은 각각 제3 및 제4 불순물 영역들(223, 224)의 상면을 노출시킬 수 있으며, 제7 개구(267)은 제7 게이트 전극(137) 또는 제8 게이트 전극(138)의 상면을 노출시킬 수 있고, 제8 개구(268)은 제5 게이트 전극(135) 또는 제6 게이트 전극(136)의 상면을 노출시킬 수 있다.
제9 내지 제13 개구들(269, 270, 271, 272, 273)은 각각 제10, 제7, 제8, 제1 및 제2 불순물 영역들(230, 227, 228, 221, 222)의 상면을 노출시킬 수 있으며, 제14 및 제15 개구들(274, 275)은 각각 제2 및 제1 게이트 전극들(132, 131)의 상면을 노출시킬 수 있다.
도 18 내지 도 20을 참조하면, 제1 층간 절연막(250) 상에 제1 내지 제15 개구들(261, 262, 263, 264, 265, 266, 267, 268, 269, 270, 271, 272, 273, 274, 275)을 채우는 제1 도전막을 형성한 후, 제1 층간 절연막(250)의 상면이 노출될 때까지 이를 평탄화함으로써, 제1 내지 제15 개구들(261, 262, 263, 264, 265, 266, 267, 268, 269, 270, 271, 272, 273, 274, 275)을 각각 채우는 제1 내지 제15 콘택들(281, 282, 283, 284, 285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295)을 형성할 수 있다.
상기 제1 도전막은, 예를 들어, 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
도 21 내지 도 24를 참조하면, 제1 층간 절연막(250) 및 제1 내지 제15 콘택들(281, 282, 283, 284, 285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295) 상에 제2 도전막을 형성하고 이를 패터닝함으로써, 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)을 형성할 수 있다. 상기 제2 도전막은, 예를 들어, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
이와는 달리, 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)은 다마신(damascene) 공정에 의해 형성될 수도 있다.
즉, 제1 층간 절연막(250) 및 제1 내지 제15 콘택들(281, 282, 283, 284, 285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295) 상에 층간 절연막(도시되지 않음)을 형성하고, 이를 부분적으로 식각하여 트렌치(도시되지 않음)를 형성한 후, 상기 트렌치를 충분히 채우는 상기 제2 도전막을 상기 층간 절연막 상에 형성하고, 상기 층간 절연막 상면이 노출될 때까지 상기 제2 도전막을 평탄화함으로써 형성할 수 있다. 이 경우에는, 상기 제2 도전막을 형성하기 이전에 배리어막을 먼저 형성하고, 상기 배리어막 상에 상기 제2 도전막을 형성할 수도 있으며, 이에 따라 순차적으로 적층된 배리어막 패턴 및 도전 패턴을 포함하는 하부 배선을 형성할 수도 있다.
이후 형성되는 상부 배선도 마찬가지로 다마신 공정으로 형성될 수 있으나, 이하에서는 설명의 편의를 위해 패터닝 공정을 통해 이들을 형성하는 방법에 대해서만 설명하기로 한다.
제1 하부 배선(301)은 제1 및 제4 콘택들(281, 284) 상면에 접촉할 수 있으며, 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함할 수 있다. 제2 및 제3 하부 배선들(302, 303)은 각각 제2 및 제3 콘택들(282, 283) 상면에 접촉할 수 있으며, 제2 하부 배선(302)은 상기 제1 방향으로 연장될 수 있고, 제3 하부 배선(303)은 상기 제2 방향으로 연장될 수 있다.
제4 하부 배선(304)은 제5 및 제7 콘택들(285, 287)의 상면에 공통적으로 접촉할 수 있으며, 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함할 수 있다. 제5 하부 배선(305)은 제6 콘택들(286)의 상면에 접촉할 수 있으며, 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함할 수 있다. 제6 하부 배선(306)은 제8 및 제9 콘택들(288, 289)의 상면에 공통적으로 접촉할 수 있으며, 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함할 수 있다.
제7 및 제8 하부 배선들(307, 308)은 각각 제10 및 제11 콘택들(290, 291)의 상면에 접촉할 수 있으며, 상기 제1 방향으로 길게 연장되는 부분 및 상기 제2 방향으로 연장되는 부분을 포함할 수 있다. 제9 및 제10 하부 배선들(309, 310)은 각각 제12 및 제13 콘택들(292, 293) 상면에 접촉할 수 있으며, 각각이 상기 제1 방향으로 연장될 수 있다. 제11 및 제12 하부 배선들(311, 312)은 각각 제14 및 제15 콘택들(294, 295) 상면에 접촉할 수 있으며, 각각이 상기 제1 방향으로 연장될 수 있다.
각 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)이 이에 대응하는 콘택들과 접촉하도록만 형성된다면, 이들의 형상은 반드시 도면에 도시된 것에 한정되지는 않으며, 다양하게 구현될 수 있다.
도 25 내지 도 28을 참조하면, 제1 층간 절연막(250) 및 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312)을 충분히 커버하는 제2 층간 절연막(320)을 형성하고 이를 부분적으로 식각하여, 제1 내지 제12 하부 배선들(301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312) 중 일부 상면을 노출시키는 제16 내지 제23 개구들(331, 332, 333, 334, 335, 336, 337, 338)을 형성한다.
제2 층간 절연막(320)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
구체적으로, 제16 및 제17 개구들(331, 332)은 각각 제2 및 제3 하부 배선들(302, 303) 상면을 노출시킬 수 있고, 제18 및 제19 개구들(333, 334)은 각각 제4 및 제5 하부 배선들(304, 305) 상면을 노출시킬 수 있다. 제20 및 제21 개구들(335, 336)은 각각 제9 및 제10 하부 배선들(309, 310) 상면을 노출시킬 수 있고, 제22 및 제23 개구들(337, 338)은 각각 제11 및 제12 하부 배선들(311, 312) 상면을 노출시킬 수 있다.
도 29 내지 도 32를 참조하면, 제2 층간 절연막(320) 상에 제16 내지 제23 개구들(331, 332, 333, 334, 335, 336, 337, 338)을 채우는 제3 도전막을 형성한 후, 제2 층간 절연막(320)의 상면이 노출될 때까지 이를 평탄화함으로써, 제16 내지 제23 개구들(331, 332, 333, 334, 335, 336, 337, 338)을 각각 채우는 제1 내지 제8 비아들(341, 342, 343, 344, 345, 346, 347, 348)을 형성할 수 있다. 상기 제3 도전막은, 예를 들어, 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
도 33 내지 도 38을 참조하면, 제2 층간 절연막(320) 및 제1 내지 제8 비아들(341, 342, 343, 344, 345, 346, 347, 348) 상에 제4 도전막을 형성하고 이를 패터닝함으로써, 제1 내지 제5 상부 배선들(351, 352, 353, 354, 355)을 형성할 수 있다. 상기 제4 도전막은, 예를 들어, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
제1 상부 배선(351)은 제1 및 제2 비아들(341, 342) 상면에 공통적으로 접촉할 수 있으며, 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함할 수 있다. 제2 상부 배선(352)은 제3 및 제4 비아들(343, 344) 상면에 공통적으로 접촉할 수 있으며, 상기 제2 방향으로 연장될 수 있다. 제3 상부 배선(353)은 제5 및 제6 비아들(345, 346) 상면에 공통적으로 접촉할 수 있으며, 상기 제2 방향으로 연장될 수 있다. 제4 및 제5 상부 배선들(354, 355)은 각각 제7 및 제8 비아들(347, 348) 상면에 접촉할 수 있으며, 각 제4 및 제5 상부 배선들(354, 355)은 상기 제1 방향으로 연장될 수 있다.
각 상부 배선들(351, 352, 353, 354, 355)이 이에 대응하는 비아들과 접촉하도록만 형성된다면, 이들의 형상은 반드시 도면에 도시된 것에 한정되지는 않으며, 다양하게 구현될 수 있다.
이후, 제2 층간 절연막(320) 상에 상부 배선들(351, 352, 353, 354, 355)을 커버하여 보호하는 보호막을 형성하여 상기 반도체 집적 회로를 완성할 수 있다. 이와는 달리, 상부 배선들(351, 352, 353, 354, 355)과 전기적으로 연결되는 다른 비아들 및 상부 배선들을 더 형성할 수도 있다.
전술한 반도체 집적 회로 및 그 제조 방법은 피모스 게이트 및 엔모스 게이트가 서로 엇갈리게 연결되는 구조(cross-coupled structure), 예를 들어, 클록 래치 회로에 적용될 수 있다. 이에 따라, 본 발명은 상기 클록 래치 회로를 포함하거나, 혹은 다른 회로라도 크로스 커플 구조를 포함하는 각종 장치에 적용될 수 있다. 예를 들어, 상기 반도체 집적 회로 및 그 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치 및 그 제조 방법에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
102, 104, 103, 105, 106, 108: 제1 내지 제6 액티브 영역
110: 소자 분리막
121, 122, 123, 124, 125, 126, 127, 128, 160, 165: 제1 내지 제10 게이트 절연막 패턴
131, 132, 133, 134, 135, 136, 137, 138, 170, 175: 제1 내지 제10 게이트 전극
141, 142, 143, 144, 145, 146, 147, 148, 180, 185: 제1 내지 제10 게이트 마스크
151, 152, 153, 154, 155, 156, 157, 158, 190, 195: 제1 내지 제10 게이트 구조물
201, 202, 203, 204, 205, 206, 207, 208, 210, 215: 제1 내지 제10 스페이서
221, 222, 223, 224, 225, 226, 227, 228, 229, 230, 241, 242, 245, 246: 제1 내지 제14 불순물 영역
250, 320: 제1, 제2 층간 절연막
281, 282, 283, 284, 285, 286, 287, 288, 289, 290, 291, 292, 293, 294, 295: 제1 내지 제15 콘택들
301, 302, 303, 304, 305, 306, 307, 308, 309, 310, 311, 312: 제1 내지 제12 하부 배선
341, 342, 343, 344, 345, 346, 347, 348: 제1 내지 제8 비아
351, 352, 353, 354, 355: 제1 내지 제5 상부 배선
401, 402, 403, 404: 제16 내지 제19 콘택들
411, 412, 413, 414, 415, 416, 417, 418, 419, 420, 421, 422: 제13 내지 제24 하부 배선
431, 432, 433, 434, 435, 436, 437, 438: 제9 내지 제16 비아
441, 442, 443, 444, 445: 제6 내지 제10 상부 배선
451, 452, 453, 454: 제20 내지 제23 콘택들
461, 462, 463, 464, 465, 466, 467, 468, 469, 470, 471, 472: 제25 내지 제36 하부 배선
481, 482, 483, 484, 485, 486, 487, 488: 제17 내지 제24 비아
491, 492, 493, 494, 495: 제11 내지 제15 상부 배선
501, 502, 503, 504: 제24 내지 제27 콘택들
511, 512, 513, 514, 515, 516, 517, 518, 519, 520, 521, 522: 제37 내지 제48 하부 배선
531, 532, 533, 534, 535, 536, 537, 538: 제25 내지 제32 비아
541, 542, 543, 544, 545: 제16 내지 제20 상부 배선

Claims (10)

  1. 기판 상에 형성된 소자 분리막에 의해 정의되며, 제1 방향으로 각각 연장되고 상기 제1 방향에 실질적으로 수직한 제2 방향으로 서로 이격되며, 서로 다른 도전형의 불순물들로 각각 도핑된 제1 및 제2 액티브 영역들;
    상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장되며, 상기 제1 액티브 영역을 지나는 제1 및 제3 게이트 구조물들;
    상기 제1 방향으로 서로 이격되어 상기 제2 방향으로 각각 연장되며, 상기 제2 액티브 영역을 지나는 제2 및 제4 게이트 구조물들; 및
    상기 제1 내지 제4 게이트 구조물들 부분 상에 각각 형성된 제1 내지 제4 콘택들을 포함하며,
    상기 제1 및 제4 콘택들은 서로 전기적으로 연결되고, 상기 제2 및 제3 콘택들을 서로 전기적으로 연결되며,
    상기 제1 및 제3 콘택들은 상기 제1 액티브 영역과 상기 제2 방향을 따라 실질적으로 동일한 거리만큼 이격되고, 상기 제2 및 제4 콘택들은 상기 제2 액티브 영역과 상기 제2 방향을 따라 실질적으로 동일한 거리만큼 이격된 반도체 집적 회로.
  2. 제 1 항에 있어서, 상기 제1 액티브 영역은 p형 불순물로 도핑되고 상기 제2 액티브 영역은 n형 불순물로 도핑된 반도체 집적 회로.
  3. 제 1 항에 있어서, 상기 제1 및 제4 콘택들은 이들 상에 공통적으로 형성된 제1 하부 배선에 의해 서로 전기적으로 연결된 반도체 집적 회로.
  4. 제 1 항에 있어서,
    상기 제2 콘택 상에 형성된 제2 하부 배선;
    상기 제3 콘택 상에 형성된 제3 하부 배선;
    상기 제2 하부 배선 상에 형성된 제1 비아(via);
    상기 제3 하부 배선 상에 형성된 제2 비아; 및
    상기 제1 및 제2 비아들 상에 공통적으로 연결된 제1 상부 배선을 더 포함하며,
    상기 제2 및 제3 콘택들은 상기 제2 및 제3 하부 배선들, 상기 제1 및 제2 비아들, 및 상기 제1 상부 배선에 의해 서로 전기적으로 연결된 반도체 집적 회로.
  5. 제 1 항에 있어서,
    상기 제1 게이트 구조물 양측의 상기 제1 액티브 영역 상부에 각각 형성되어 제1 도전형의 불순물이 도핑된 제1 및 제3 불순물 영역들; 및
    상기 제2 게이트 구조물 양측의 상기 제2 액티브 영역 상부에 각각 형성되어 제2 도전형의 불순물이 도핑된 제2 및 제4 불순물 영역들을 더 포함하는 반도체 집적 회로.
  6. 제 5 항에 있어서, 상기 제1 및 제2 불순물 영역들 상에 각각 형성되어 서로 전기적으로 연결된 제5 및 제6 콘택들을 더 포함하는 반도체 집적 회로.
  7. 제 6 항에 있어서,
    상기 제5 콘택 상에 형성된 제4 하부 배선;
    상기 제6 콘택 상에 형성된 제5 하부 배선;
    상기 제4 하부 배선 상에 형성된 제3 비아;
    상기 제5 하부 배선 상에 형성된 제4 비아; 및
    상기 제3 및 제4 비아들 상에 공통적으로 연결된 제2 상부 배선을 더 포함하며,
    상기 제5 및 제6 콘택들은 상기 제4 및 제5 하부 배선들, 상기 제3 및 제4 비아들, 및 상기 제2 상부 배선에 의해 서로 전기적으로 연결된 반도체 집적 회로.
  8. 제 5 항에 있어서, 상기 제3 및 제4 불순물 영역들 상에 각각 형성되어 서로 전기적으로 연결된 제7 및 제8 콘택들을 더 포함하는 반도체 집적 회로.
  9. 제 8 항에 있어서,
    상기 제7 콘택 상에 형성된 제6 하부 배선;
    상기 제8 콘택 상에 형성된 제7 하부 배선;
    상기 제6 하부 배선 상에 형성된 제5 비아;
    상기 제7 하부 배선 상에 형성된 제6 비아; 및
    상기 제5 및 제6 비아들 상에 공통적으로 연결된 제3 상부 배선을 더 포함하며,
    상기 제7 및 제8 콘택들은 상기 제6 및 제7 하부 배선들, 상기 제5 및 제6 비아들, 및 상기 제3 상부 배선에 의해 서로 전기적으로 연결된 반도체 집적 회로.
  10. 제 1 항에 있어서,
    상기 제1 방향으로 상기 제3 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제1 액티브 영역, 및 상기 제1 및 제2 액티브 영역들 사이의 상기 소자 분리막 부분 상에 형성된 제5 게이트 구조물; 및
    상기 제1 방향으로 상기 제4 게이트 구조물과 이격되어 상기 제2 방향으로 연장되며, 상기 제2 액티브 영역, 및 상기 제1 및 제2 액티브 영역들 사이의 상기 소자 분리막 부분 상에 형성된 제6 게이트 구조물을 더 포함하며,
    상기 제5 및 제6 게이트 구조물들은 상기 제1 및 제2 액티브 영역들 사이의 상기 소자 분리막 부분 상에서 서로 연결되어 전체적으로 상기 제2 방향으로 연장되는 반도체 집적 회로.
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