CN105609543A - 用于高度缩放的晶体管的接触件 - Google Patents

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Abstract

公开了一种半导体器件及其形成方法。半导体器件包括：衬底，第一和第二源极/漏极(S/D)区，第一和第二S/D区之间的沟道，接合沟道的栅极，和连接到第一S/D区的接触部件。接触部件包括第一和第二接触层。第一接触层具有共形截面轮廓并在其至少两个侧面上与第一S/D区接触。在实施例中，第一接触层与第一S/D区的三个或四个侧面直接接触，以增大接触面积。第一接触层包括半导体-金属合金、III-V族半导体和锗中的一种。本发明实施例涉及用于高度缩放的晶体管的接触件。

Description

用于高度缩放的晶体管的接触件
相关申请的交叉引用
本申请要求于2014年11月18日提交的标题为“ContactsforHighlyScaledTransistors”的美国临时申请第62/081,348号的权益，其全文通过引用并入本文。
技术领域
本发明实施例涉及用于高度缩放的晶体管的接触件。
背景技术
半导体集成电路(IC)产业已经历了指数式发展。IC材料和设计中的技术进步已经产生了数代IC，其中每一代IC比上一代IC都具有更小更复杂的电路。在IC演进的过程中，功能密度(即，每一芯片面积上互连器件的数量)已普遍增加，而几何尺寸(即，使用制造工艺可产生的最小组件(或线))有所降低。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小也增加了加工和制造IC的复杂性。
例如，已经开发了多栅极场效应晶体管(FET)，为了它们的高驱动电流、较小的覆盖区以及对短沟道效应的良好控制。多栅极FET的实例包括双栅极FET、三栅极FET、欧米茄-栅极FET，以及全环栅(或环绕栅极)FET，全环栅FET包括在水平全环栅(HGAA)FET和垂直全环栅(VGAA)FET。期望多栅极FET将半导体工艺技术缩放为超出传统块状金属氧化物半导体FET(MOSFET)技术的限制。然而，由于晶体管器件结构按比例缩小并成为三维，晶体管接触电阻表现出对器件性能增加的影响。传统的接触件形成方案中，高度缩放的多栅极FET中的晶体管接触电阻会限制远超过50％的器件固有性能。
发明内容
根据本发明的一些实施例，提供了一种半导体器件，包括：衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；沟道，位于所述第一S/D区和所述第二S/D区之间；栅极，与所述沟道接合；以及接触部件，连接至所述第一S/D区，其中：所述接触部件包括：第一接触层和位于所述第一接触层上方的第二接触层；所述第一接触层具有共形的截面轮廓；并且所述第一接触层在所述第一S/D区的至少两个侧面上与所述第一S/D区接触或者包裹环绕所述第一S/D区。
根据本发明的另一些实施例，提供了一种在垂直全环栅(VGAA)器件中形成接触件的方法，包括：接收VGAA器件，所述VGAA器件具有衬底；第一源极/漏极(S/D)区，位于所述衬底上方；隔离结构，位于所述衬底上方并且环绕所述第一S/D区；沟道，位于所述第一S/D区上方；第二S/D区，位于所述沟道上方；栅极，包裹环绕所述沟道；和介电层，位于所述隔离结构和所述第一S/D区上方；蚀刻所述介电层和所述隔离结构以形成开口，其中，所述开口暴露所述第一S/D区的至少两个侧面；在所述开口中形成第一接触层，其中，所述第一接触层具有共形的截面轮廓，并且与所述第一S/D区接触；以及在位于所述第一接触层上方的开口中形成第二接触层。
根据本发明的又一些实施例，还提供了一种在多栅极半导体器件中形成接触件的方法，包括：接收多栅极半导体器件，所述多栅极半导体器件具有：衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；沟道，位于所述第一S/D区和所述第二S/D区之间；栅极，接合所述沟道；和介电层，位于所述第一S/D区上方；蚀刻所述介电层以形成开口，其中，所述开口暴露所述第一S/D区的至少两个侧面或者包裹环绕所述第一S/D区；在所述开口中形成第一接触层，其中，所述第一接触层具有共形的截面轮廓，并且与所述第一S/D区接触；以及在位于所述第一接触层上方的开口中形成第二接触层。
附图说明
结合附图阅读下面的详细描述可以最好地理解本发明。需要强调的是，根据行业的标准实践，各个部件未按比例绘制，并且仅用于说明目的。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1示出根据本发明的各个方面的制造半导体器件的方法的流程图。
图2A、图2B、图2C、图3A、图3B、图4A、图4B、图5A和图5B是根据一些实施例的根据图1的方法形成半导体器件的透视图和截面图。
图6A、图6B、图7A、图7B、图8A、图8B、图9A和图9B是根据一些实施例的根据图1的方法形成半导体器件的透视图和截面图。
图10A和10B是根据图1的方法的一些实施例构造的半导体器件的截面图。
图10C、图10D、图10E、图10F、图10G、图10H、图10I、图10J、图10K、图10L、图10M、图10N、图10O和图10P是根据图1的方法的一些实施例构造的半导体器件的截面图。
图11A和图11B是根据图1的方法的一些实施例构造的另一半导体器件的截面图。
图12示出根据本发明的各个方面的制造半导体器件的方法的流程图。
图13A、图13B、图14A、图14B、图15、图16、图17、图18和图19是根据一些实施例的根据图2的方法形成的半导体器件的透视图和截面图。
图20是根据图2的方法的实施例形成的另一半导体器件的截面图。
图21、图22、图23、图24和图25是根据一些实施例的形成图20的半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并且不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述多个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
本发明通常涉及半导体器件，并且更具体地涉及具有诸如水平多栅极晶体管和垂直多栅极晶体管的多栅极晶体管的半导体器件。水平多栅极晶体管的实例包括双栅极FET、三栅极FET、欧米茄-栅极FET和水平全环栅(HGAA)FET。垂直多栅极晶体管的实例包括垂直全环栅(VGAA)FET和隧道FET(TFET)。此外，HGAAFET和VGAAFET可以包括一个或多个纳米线沟道、条形沟道或其他适当的沟道结构。本发明的一个目的是提供用于多栅极晶体管的新型源极/漏极(S/D)接触件，其中新型S/D接触件比传统的S/D接触件具有降低的接触电阻。
在下面的讨论中，本发明的各个实施例描述于制造器件100、200、300、400、500、600和700的上下文中。这些器件是可以用本发明的一些实施例制造的非限制性实例。而且，器件100、200、300、400、500、600和700的每个可以是集成电路(IC)加工过程中制造的中间器件或其部分，其可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路，无源组件，诸如电阻器、电容器和电感器，以及有源组件，诸如p型FET、n型FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元以及它们的组合。
第一个实施例
现参考制造器件100中的图1至图5B来描述本发明的第一实施例。图1示出根据本发明的各个方面形成半导体器件(诸如具有多栅极结构的半导体器件)的方法10的流程图。方法10仅是示例，并不旨在限制超出权利要求明确叙述的本发明的内容。方法10之前、期间和之后可以提供额外的操作，且所描述的一些操作可以被更换、排除或移动用于该方法的其他实施例。
在操作12中，方法10(图1)接收如图2A、图2B和图2C所示的器件100，其中图2A是器件100的透视示意图，图2B是器件100沿图2A的“A-A”线的截面图，和图2C是器件100沿图2A的“B-B”线的截面图。共同参考图2A、2B和2C，器件100包括衬底102、鳍104、隔离结构106、栅极108和介电层110。鳍104从衬底102向上突出(沿“z”方向)。隔离结构106设置在衬底上方并与鳍104的底部相邻。它将鳍104与器件100的其他有源区(未示出)隔离开。栅极108形成在隔离结构106上方并在鳍104的三侧上与鳍接合。因此，所示的器件100是三栅极器件。其他类型的栅极结构，诸如双栅极(例如，栅极108接合鳍104的两个侧面)、欧米茄-栅极(例如，栅极108完全接合鳍104的顶面和两个侧面并且部分接合鳍104的底面)上和全环栅(例如，栅极108完全接合鳍104的顶面、底面和两个侧面)，都在本发明的范围之内。介电层110设置在鳍104、隔离结构106和栅极108的上方。器件100的各个元件将在下面的部分中进一步描述。
衬底102是在本实施例中的硅衬底。可选地，衬底102可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
鳍104适于形成n型FET或p型FET。鳍104可以使用包括光刻和蚀刻工艺的合适的工艺来制造。光刻工艺可以包括：形成位于衬底102上面的光刻胶层(抗蚀剂)，将光刻胶曝光至图案，执行曝光后烘烤工艺，以及显影该光刻胶以形成包括光刻胶的掩蔽元件。然后使用该掩蔽元件以在衬底102内蚀刻凹槽，从而在衬底102上留下鳍104。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他适合的工艺。可选地，可以使用芯轴-间隔件双重图案化光刻形成鳍104。用于形成鳍104的方法的许多其他实施例可能是合适的。
隔离结构106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构106可以是浅沟槽隔离(STI)部件。在实施例中，隔离结构106通过在衬底102中蚀刻沟槽来形成，例如，作为鳍104形成工艺的一部分形成。随后可以用隔离材料填充沟槽，接着是化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构是可能的。隔离结构106可包括多层结构，例如，具有一个或多个热氧化物衬垫层。
参考图2B进一步阐述鳍104和栅极108。参考图2B，鳍104包括两个源极/漏极(S/D)区(或部件)104a和位于两个S/D区104a之间的沟道区104b。在S/D区104a和沟道区104b以水平方式(沿“y”方向)布置在隔离结构106上方。因此，该器件100是水平多栅极器件。栅极108包括栅极堆叠件108a和位于栅极堆叠件108a的侧壁上的栅极间隔件108b。栅极堆叠件108a在沟道区104b中接合鳍104。在各个不同的实施例中，栅极堆叠件108a包括多层结构。在一个实例中，栅极堆叠件包括界面层和多晶硅层。在另一实例中，栅极堆叠件108a包括界面层、高k介电层、阻挡层、功函金属层和金属填充层。栅极堆叠件108a的各个其他实施例是可能的。可以使用“先栅极”或“后栅极”方法形成栅极堆叠件108a。在实施例中，栅极间隔件108b包括介电材料，诸如氮化硅或氮氧化硅，并通过一个或多个沉积和蚀刻工艺形成。
介电层110也被称为层间介电(ILD)层，其设置在上述讨论的各个结构的上方。在实施例中，器件100还包括在ILD层110下面的接触蚀刻停止(CES)层。ILD层110可以包括诸如原硅酸四乙酯(TEOS)氧化物，未掺杂的硅酸盐玻璃，或掺杂的氧化硅(诸如硼磷硅硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))，和/或其他合适的介电材料的材料。ILD层110可以通过等离子体增强化学汽相沉积(PECVD)工艺或其他合适的沉积技术来沉积。在一个实施例中，ILD层110由可流动CVD(FCVD)工艺形成。FCVD工艺包括在衬底102上沉积可流动的材料(例如，液体化合物)以填充沟槽并通过合适的技术将可流动材料转化成固体材料，诸如在一个实例中的退火。各种沉积工艺后，执行化学机械平坦化(CMP)工艺以平坦化ILD层110的顶面。
在操作14中，方法10(图1)蚀刻ILD层110以形成开口(或接触孔)112。参考图3A和3B，图3A是操作14后沿图2A的“A-A”线截取的器件100的截面图，图3B是操作14后沿图2A的“B-B”线截取的器件100的截面图。开口112具有位于鳍104a的顶面104a'下方的底面112'。鳍104的暴露于开口112中的部分具有高度“R”，其也是沿z方向的底面112'和顶面104a'之间的垂直距离。鳍104的位于隔离结构106之上的部分具有高度“F”。在实施例中，R大于F的一半。在一些实施例中，R为约5纳米(nm)至约60nm的范围。在实例中，开口112可以被蚀刻到隔离结构106内。开口112比通常停止在顶面104a'的传统接触孔更深。具有深开口112的一个益处是，在其中形成的S/D接触件将具有与S/D区104a更大的接触区域。
在各个实施例中，开口112具有沿x方向的顶部宽度T与底部宽度B和沿z方向的高度H。底部宽度B大于鳍104a的沿x方向的宽度Wf。顶部宽度T大于底部宽度B。因此，开口112的侧壁是倾斜的。尺寸T、B和H应设计为使得当将导电材料沉积到开口112中以形成接触件时开口112的所有表面容易接触，如后面所示的。出于同样的考虑，从开口112的侧壁到鳍104a的侧壁的距离b1和b2设计成使得在导电材料的沉积过程中开口112的底部和侧壁以及鳍104a的侧壁都容易接触。在各个实施例中，T在约12nm至约40nm的范围内，B在约8nm至约30nm的范围内，H在约50nm至约150nm的范围内。在各个不同的实施例中，b1和b2每个的范围为约Wf的一半(1//2)至约Wf的1.5倍(11/2)。另外，虽然图3B示出开口112在z-x平面关于鳍104a对称，这是在本质上仅是示例性的，并不限制本发明。例如，在实施例中，b1和b2可以不同。
蚀刻工艺可包括适合的湿蚀刻、干(等离子体)蚀刻和/或其他工艺。例如，干蚀刻工艺可以使用含氯气体、含氟气体、其他蚀刻气体或它们的组合。湿蚀刻溶液可以包括NH4OH、HF(氢氟酸)或稀释的HF、去离子水、TMAH(氢氧化四甲铵)、其他合适的湿蚀刻溶液或其组合。
在一个实施例中，器件100包括接触蚀刻停止(CES)层，其位于ILD层110的下面但是位于S/D区104和栅极108的上方。例如，CES层可以由类似于用于隔离结构106的材料制成，例如氧化硅或氮化硅。在操作14期间，CES层防止鳍104过蚀刻。如果同时蚀刻与栅极108接触的接触孔，则CES层还防止栅极108过蚀刻。进一步的实施例中，操作14还包括调整以去除开口112内的CES层，从而暴露用于接触件形成的S/D区104a的蚀刻工艺。
在又一实施例中，器件100包括位于S/D区104上方和位于栅极108上方的接触蚀刻停止(CES)层。形成ILD层110之前，该方法10部分地除去CES层，使得该S/D区104a暴露以提供用于后续S/D接触件形成的顶面和侧壁表面。进一步的实施例中，一旦操作14除去ILD层110以形成开口112，则用于S/D接触件形成的鳍表面暴露。
在操作16中，方法10(图1)在开口112中形成第一接触层114。参考图4A和4B，图4A是操作16后沿图2A的“A-A”线截取的器件100的截面图，图4B是操作16后沿图2A的“B-B”线截取的器件100的截面图。第一接触层114形成在开口112的表面上方。具体地，它形成在S/D区104a的顶面和侧壁上方。第一接触层114具有共形轮廓，即，它在开口112的表面上方具有接近均匀的厚度。在一个实施例中，第一接触层114的厚度范围为约2nm至约10nm。在一个实施例中，第一接触层114包括半导体-金属合金。例如，半导体-金属合金可以包括金属材料，例如钛、钴、镍、镍钴、其他金属或者它们的组合。进一步的实施例中，使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的沉积技术来沉积金属材料。然后，执行退火工艺，从而在S/D区104a的表面上方形成半导体-金属合金。在另一个实施例中，第一接触层114包括一种或多种III-V族半导体，其提供用于调节能量势垒的高载流子迁移率和/或适合的能带结构。例如，第一接触层114可以包括InAs、InGaAs、InP或其他适合的III-V族半导体。在另一个实施例中，第一接触层114包括锗(Ge)。在各个实施例中，第一接触层114可以使用CVD、PVD、ALD或其他适合的方法进行沉积。在各个实施例中，第一接触层114的材料可为流入和流出晶体管沟道的电荷载流子提供低或可忽略的能量势垒。与增加的接触区域结合的第一接触材料会降低与S/D区104a的接触电阻。
在操作18中，方法10(图1)在开口112中形成位于第一接触层114上方的第二接触层116。参考图5A和5B，图5A是操作18后沿图2A的“A-A”线截取的器件100的截面图，图5B是操作18后沿图2A的“B-B”线截取的器件100的截面图。第二接触层116填充开口112的剩余空间。第二接触层116可以包括一层或多层金属材料，诸如金属氮化物、金属或导电氧化物、元素金属或它们的组合。例如，第二接触层116可以使用钨(W)、铜(Cu)、钴(Co)和/或其他适合的材料。在各个实施例中，第二接触层116可以通过CVD、PVD、电镀和/或其他适合的工艺形成。如图5A和5B所示，S/D接触件118形成在每个开口112中，其导电连接至相应的S/D区104a。S/D接触件118包括第一接触层114和第二接触层116。S/D接触118的各个尺寸标记在图5B中，包括顶部宽度“T”、底部宽度“B”和高度“H”。已经参考图3B讨论了T、B、H和鳍104a的宽度wf的关系。在各个实施例中，T在约12nm至约40nm的范围，B在约8nm至约30nm的范围内，H在约50nm至约150nm的范围内。
在操作20中，方法10(图1)执行进一步的步骤以完成器件100的制造。例如，操作20可以形成电连接栅极堆叠件108a的栅极接触件，并且可以形成将多栅极FET连接至器件100的其他部分以形成完整的IC的金属互连件。
第二个实施例
现参考图1和图6A至图9B描述本发明的第二个实施例，其中根据方法10的一些实施例制造器件200。图6A至图9B示出了制造过程中器件200的截面图。为简单起见，以下缩略或省略适用于两个器件100和200的讨论。
在操作12中，方法10(图1)接收器件200，其在许多方面类似于器件100(图2A至图2C)。为简单起见，相同的参考标记用于标记两个器件的类似元件。例如，如图6A和图6B所示，器件200也包括衬底102、鳍104、隔离结构106、栅极108和ILD层110。栅极108也包括栅极堆叠件108a和栅极间隔件108b。栅极堆叠件108a接合鳍104的沟道区104b。器件100和200之间的一个区别在于两个器件的S/D区的结构。如图6B所示，器件200具有菱形的S/D区204a。在一个实施例中，S/D区204a是通过蚀刻器件200的鳍104的一部分以在其中形成凹槽并且从凹槽外延生长一个或多个半导体部件而形成。例如，该蚀刻工艺可以使用干蚀刻、湿蚀刻或其他适合的蚀刻方法。可以执行清洁工艺以用氢氟酸(HF)溶液或其他合适的溶液清洁凹槽。随后，执行一种或多种外延生长工艺以在凹槽中生长半导体(例如，硅)部件。外延生长工艺可以用p型掺杂剂在原位掺杂生长的半导体以形成p型FET或用n型掺杂剂在原位掺杂生长的半导体以形成n型FET。如在图6B进一步所示，S/D区204a的每个具有两个面朝上的表面(或面)204a'和两个面朝下的表面(或面204a”)。
在操作14中，方法10(图1)蚀刻器件200的ILD层110以在其中形成开口112。参考图7A和7B，开口112具有位于表面204a'下方的底面112'。鳍104/204a暴露在开口112中的部分具有高度“R”。鳍104/204a位于隔离结构之上的部分106具有高度“F”。在实施例中，R大于F的一半。在实施例中，开口112完全暴露表面204a'，并且可以部分或完全暴露表面204a”。在一些实施例中，R在约5纳米(nm)至约60nm的范围内。开口112比通常停止在表面204a'的传统的接触孔更深。具有更深的开口112的一个益处是，其中形成的S/D接触件将与S/D区204a具有更大的接触面积。这种操作的其他方面类似于参考图3A和3B所讨论的那些。
在操作16中，方法10(图1)在开口112中形成第一接触层114。参考图8A和8B，第一接触层114形成在开口112的表面上方。具体地，它形成在S/D区204a的表面204a'和204a”上方。第一接触层114具有共形轮廓。在一个实施例中，第一接触层114的厚度范围为约2nm至约10nm。第一接触层114的材料和形成类似于参考图4A和图4B所讨论的那些。在各个实施例中，第一接触层114的材料可为流入和流出晶体管沟道的电荷载流子提供低或可忽略的能量势垒。外加有与S/D区204a的增大的接触面积的第一接触材料降低了其接触电阻。
在操作18中，方法10(图1)在开口112中形成位于第一接触层114上方的第二接触层116。参考图9A和9B，S/D接触件118形成在每个开口112中，其导电连接至相应的S/D区204a。S/D接触件118包括第一接触层114和第二接触层116。接触件118的其他方面，诸如尺寸，类似于参考图5A和5B所讨论的那些。
第三个实施例
现参考图10A和10B描述本发明的第三个实施例，其中根据方法10的一些实施例制造器件300。为简单起见，以下缩略或省略适用于两个器件100和300的讨论。
参考图10A和10B，器件300包括两个水平(在“x-y”平面中)杆状沟道304b。在实施例中，器件300中沟道的数目和沟道的形状可以变化。例如，沟道304b可以是条状或具有其他合适的形状，并且可以有一个或多个沟道。器件300包括包裹环绕沟道304b的栅极108。因此，器件300是水平全环栅(HGAA)器件。器件300的其他方面与器件200的那些相同或相似。例如，器件300也包括形成在衬底102和鳍104上方的菱形S/D区304a。形成用于器件300的S/D接触件的工艺与就器件100和200所讨论的相同。S/D接触件形成之前形成器件300的示例性工艺可见于美国专利8815691，标题为“MethodofFabricatingaGateAllAroundDevice”，其内容通过引用整体并入本文。
第一、第二和第三个实施例的实例
图10C-10P示出根据本发明的方面构造的各种器件(分别为器件320、322、324、326、328、330、332、334、336、338、340、342、344和346)的S/D区。器件320-346的每个可以具有类似于器件100、200和300构造的沟道区和栅极堆叠件。例如，器件320-346的每个可以具有通过位于沟道的三个侧面上的栅极堆叠件接合的鳍状沟道，如图9A所示；或它们每个可具有由栅极堆叠件包裹环绕的水平沟道，如图10A所示。可选地，器件320-346的每个可以具有与器件100、200和300的那些不同地构造的沟道区和栅极堆叠件。器件100、200、300和320-346是非限制性实例。另外的实例可以通过组合、替换和/或重新配置这些器件的各个特征来构建。出于简化的目的，仅器件320-346的S/D区示于各图，其描述如下。
参考图10C，器件320包括衬底102、两个鳍104、形成在两个鳍104上方的两个S/D区314a、隔离结构106、ILD层110、第一接触层114和第二接触层116。鳍104延伸至隔离结构106的顶面上方。S/D区314a各自都具有菱形形状，并且设置在鳍104的顶面上方。第一接触层114包裹环绕S/D区314a的所有表面(或侧面)。在S/D区314a之间的间隙具有大于第一接触层114的厚度的两倍的尺寸(沿“y”方向)。此外，S/D区314和ILD层110之间的另一间隙具有大于第一接触层114的厚度的两倍的尺寸(沿“y”方向)。器件320可通过方法10(图1)的一个实施例来形成。例如，在操作12中接收器件前体320，其包括衬底102、隔离结构106、鳍104、S/D区314a和ILD层110。S/D区314a埋设在ILD层110中。随后，在操作14中蚀刻ILD层110以暴露S/D区314a的所有表面。接着，在操作16中形成第一接触层114。第一接触层114包裹环绕S/D区134的所有表面。之后，在第一接触层114上方形成第二接触层116。虽然图10C示出具有两个鳍104的器件320，但在各个实施例中，器件320可以包括任何数量的鳍104，诸如一个鳍、二个鳍、三个鳍等。在一个实例中，器件320可以包括一百个鳍104。
参考图10D，器件322包括衬底102、两个鳍104、形成在两个鳍104上方的两个S/D区314a、隔离结构106、ILD层110、第一接触层114和第二接触层116。鳍104的顶面和隔离结构106的顶面基本上共面。在S/D区314a各具有菱形形状并且设置在鳍104的顶面上方。第一接触层114完全覆盖S/D区314a的两个面朝上的表面，但仅部分地覆盖S/D区314a的两个面朝下的表面。在S/D区314a之间的间隙具有比第一接触层114的厚度的两倍更小的尺寸(沿“y”方向)。结果是，第一接触层114(位于两个S/D区314a的表面上)的各部分在间隙中合并。另外，S/D区314和ILD层110之间的另一间隙具有比第一接触层114的厚度的两倍更小的尺寸(沿“y”方向)。结果是，第一接触层114(位于ILD层110的侧壁上和位于S/D区314a的表面上)的相应部分在间隙中合并。器件322可通过方法10(图1)的一个实施例来形成，如以上所讨论。此外，在各个实施例中，器件322可包括任何数量的鳍104，例如一个鳍、二个鳍、三个鳍等。在一个实例中，器件322可以包括一百个鳍104。
参考图10E，器件324包括衬底102、两个鳍104、形成在两个鳍104上方的两个S/D区314a、隔离结构106、ILD层110、第一接触层114和第二接触层116。鳍104的顶面和隔离结构106的顶面基本上共面。S/D区314a各自具有菱形形状并且设置在鳍104的顶面上方。S/D区314a的部分合并。空间(或间隙)316形成在合并部分下方，并由S/D区314a的两个面朝下的表面314a'和隔离结构106的顶面环绕。第一接触层114完全覆盖S/D区314a的面朝上的表面，但仅部分覆盖每个S/D区314a的面朝下的表面314a”。此外，S/D区314a和ILD层110之间的间隙具有比第一接触层114的厚度的两倍更小的尺寸(沿“y”方向)。结果是，第一接触层114(位于ILD层110的侧壁上和位于S/D区314a的表面上)的相应部分在间隙中合并。器件324可通过方法10(图1)的实施例来形成，如以上所讨论。此外，在各个实施例中，器件324可包括任何数量的鳍104，例如一个鳍、二个鳍、三个鳍等。在一个实例中，器件324可以包括一百个鳍104。
参考图10F，器件326包括衬底102、两个鳍104、形成在两个鳍104上方的两个S/D区314a、隔离结构106、ILD层110、第一接触层114和第二接触层116。鳍104的顶面和隔离结构106的顶面基本上共面。在S/D区314a在“z-y”平面内具有六边形形状并且具有顶面、底面、两个面朝上的表面以及两个面朝下的表面。S/D区314a的顶面和底面基本平行于“x-y”平面(参见图2A)。S/D区314a的底面设置在鳍104的顶面上方。第一接触层114完全覆盖S/D区314a的顶面和两个面朝上的表面，但仅部分覆盖S/D区314a的两个面朝下的表面。另外，S/D区314a和ILD层110之间的间隙具有比第一接触层114的厚度的两倍更小的尺寸(沿“y”方向)。结果是，第一接触层114(位于ILD层110的侧壁上和位于S/D区314a的表面上)的相应部分在间隙中合并。器件326可通过方法10(图1)的实施例来形成，如以上所讨论。此外，在各个实施例中，器件326可包括任何数量的鳍104，诸如一个鳍、二个鳍、三个鳍等。在一个实例中，器件326可以包括一百个鳍104。
参考图10G，器件328包括衬底102、鳍104、形成在鳍104上方的S/D区314a、隔离结构106、ILD层110、第一接触层114和第二接触层116。鳍104的顶面和隔离结构106的顶面基本上共面。在S/D区314a在“z-y”平面内具有六边形形状并且具有顶面、底面、两个面朝上的表面以及两个面朝下的表面。S/D区314a的顶面和底面基本平行于“x-y”平面(参见图2A)。S/D区314a的底面设置在鳍104的顶面上方。第一接触层114完全覆盖S/D区314a的顶面和两个面朝上的表面，但仅部分覆盖S/D区314a的两个面朝下的表面。另外，S/D区314a和ILD层110之间的间隙具有比第一接触层114的厚度的两倍更小的尺寸(沿“y”方向)。结果是，第一接触层114(位于ILD层110的侧壁上和位于S/D区314a的表面上)的相应部分在间隙中合并。器件328可通过方法10(图1)的实施例来形成，如以上所讨论。此外，在各个实施例中，器件328可包括任何数量的鳍104，诸如一个鳍、二个鳍、三个鳍等。在一个实例中，器件328可以包括一百个鳍104。
参考图10H，器件330包括衬底102、两个鳍104、形成在相应的鳍104上方的两个S/D区314a、隔离结构106、ILD层110、第一接触层114和第二接触层116。鳍104的顶面和隔离结构106的顶面基本上共面。S/D区314a在“z-y”平面内各自具有六边形形状并且具有两个面朝上的表面、两个侧面以及两个面朝下的表面。两个面朝上的表面从“x-y”平面倾斜(参考图2A)，并相交以形成脊。两个侧面基本上平行于“x-z”平面(参考图2A)。两个面朝下的表面也从“x-y”平面倾斜。第一接触层114完全覆盖各个S/D区314a的两个面朝上的表面，但仅部分地覆盖各个S/D区314a的两个侧面。器件330可以通过方法10(图1)的一个实施例来形成，如以上所讨论。此外，在各个实施例中，器件330可以包括任何数量的鳍104，诸如一个鳍、二个鳍、三个鳍等。在一个实例中，器件330可以包括一百个鳍104。
参考图10I，器件332在许多方面类似于器件330。一些区别如下所述。在器件332中，第一接触层114未覆盖S/D区314a的两个外侧面314a'。第一接触层114完全覆盖两个面朝上的内表面314a”'，但全部或部分覆盖两个内侧面314a”和两个面朝上的外表面314a””。器件332可以通过方法10(图1)的实施例来形成，如以上所讨论。例如，当在操作14中蚀刻ILD层110时，蚀刻尺寸被控制为使得表面314a'不通过蚀刻工艺而被暴露。
参考图10J，器件334在许多方面类似于器件332。一些区别如下所述。在器件334中，鳍104延伸至隔离结构106的顶面之上，并且S/D区314a各自设置(例如，通过外延生长工艺)在相应的鳍104的上方而不使鳍104凹进。结果，各个S/D区314a包裹环绕相应的鳍104。器件334可通过方法10(图1)的实施例来形成，如以上所讨论。
参考图10K，器件336在许多方面类似于器件320(图10C)。一些区别如下所述。在器件336中，第一接触层114不覆盖S/D区314a的两个面朝下的外表面314a'。第一接触层114完全覆盖两个面朝上的内表面314a”和两个面朝下的内表面314a”'，且部分或全部覆盖两个面朝上的外表面314a””。器件336可以通过方法10(图1)的实施例来形成，如以上所讨论。例如，在操作14中蚀刻ILD层110时，蚀刻尺寸被控制为使得表面314a'不通过蚀刻工艺而被暴露。
参考图10L，器件338在许多方面类似于器件322(图10D)。一些区别如下所述。在器件338中，第一接触层114不覆盖S/D区314a的两个面朝下的外表面314a'。第一接触层114完全覆盖两个面朝上的内表面314a”且部分或全部覆盖两个面朝下的内表面314a”'和两个面朝上的外表面314a””。
参考图10M，器件340在许多方面类似于器件324(图10E)。一些区别如下所述。在器件340中，第一接触层114完全覆盖S/D区314a的两个面朝上的内表面，并完全或部分覆盖S/D区314a的两个面朝上的外表面。此外，它不覆盖面朝下的表面314a'和314a”。
参考图10N，器件342在许多方面类似于器件326(图10F)。一些区别如下所述。在器件342中，第一接触层完全覆盖S/D区314a的顶面，并且完全或部分覆盖S/D区314a的两个面朝上的表面。第一接触层不覆盖S/D区314a的两个面朝下的表面。
参考图10O，器件344在许多方面类似于器件328(图10G)。一些区别如下所述。在器件344中，第一接触层完全覆盖了S/D区314a的顶面，并且完全或部分覆盖S/D区314a的两个面朝上的表面。第一接触层不覆盖S/D区314a的两个面朝下的表面。
参考图10P，器件346在许多方面类似于器件336(图10K)。一些区别如下所述。在器件346中，第一接触层114完全覆盖S/D区314a的所有表面。另外，器件346任选地包括位于第二接触层116和ILD层110之间且位于第二接触层116和第一接触层114之间的阻挡金属层116a。在一个实施例中，阻挡金属层116a包括金属氮化物(例如，TaN)，用于防止第二接触层116的金属元素迁移至相邻部件。阻挡金属层116a是导电的并具有共形轮廓，类似于图10K的第一接触层114。器件346可通过方法10(图1)的实施例来形成，如以上所讨论。例如，在操作12接收器件前体346(图1)，其包括衬底102、鳍104和隔离结构106。鳍104延伸至隔离结构106的顶面之上。器件346还包括设置在相应的鳍104上方的S/D区314a。接着，形成第一接触层114(操作16)以完全覆盖S/D区314a的表面。接着，ILD层110沉积在器件346上方并覆盖第一接触层114、S/D区314a和鳍104。接着，蚀刻ILD层110(操作14)以形成开口，该开口暴露出第一接触层114的除了位于S/D区314a的两个面朝下的外表面314a'上的部分之外的部分。接着，在开口中形成第二接触层116(操作18)。在本实施例中，操作18包括在形成第二接触层116之前形成阻挡金属层116a(例如，使用CVD或PVD技术)。
在各个实施例中，在形成相应的ILD层110之前，器件322、324、326、328、330、332、334、336、338、340、342和344的每个可以被形成为具有完全包裹环绕S/D区314a的第一接触层114，如参考图10P所讨论的。
第四个实施例
现参考图11A和11B描述本发明的第四个实施例，其中根据方法10的一些实施例制造器件400。为简单起见，以下缩略或省略适用于两个器件100和400的讨论。
参考图11A和11B，器件400包括两个水平(在“x-y”的平面中)杆状沟道404。源极区和漏极区404a和沟道404b形成在有源区404中并具有相同的杆状。在实施例中，有源区404的数量和形状可以变化。例如，有源区404可具有条形或其他适合的形状，并且器件400中可以有一个或多个这样的有源区。类似于器件300，当栅极108包围沟道404b时，器件400也是HGAA器件。器件300和400的一个区别还在于它们的S/D区的配置。S/D区404a与衬底102和鳍104在至少接触孔内隔离。因此，第一接触层114包裹环绕每个S/D区404a，以提供最大的接触面积。如图11A和11B所示，在第一接触层114已形成在S/D区404a周围之后，第二接触层116的一部分116A填充S/D区404a之间的空间。在另一个实施例中，其中沿z方向上两个S/D区404a之间的垂直距离不大于第一接触层114的厚度的两倍，围绕每个S/D区404a的第一接触层114彼此物理接触。形成用于器件400的S/D接触件的工艺与就器件100已经讨论的那些相同。在S/D接触件形成之前形成器件400的示例性工艺可见于美国专利8,815,691，标题为“MethodofFabricatingaGateAllAroundDevice(制造全环栅器件的方法)”，其内容通过引用整体并入本文。
第五个实施例
现参考图12-18描述本发明的第五个实施例。图12示出根据本发明的各个方面的形成半导体器件，特别是具有垂直多栅极结构的半导体器件，的方法50的流程图。方法50仅是示例，并不旨在限制超出权利要求明确叙述的本发明的内容。在方法50之前、期间和之后提供额外的操作，并且所描述的一些操作可以更换、排除或移动用于该方法的其他实施例。
在操作52中，S/D接触件形成前，方法50(图12)接收垂直多栅极器件。示例性垂直多栅极器件即器件500示于图13A和13B。图13A是器件500的透视示意图，图13B是器件500(ILD层110被除去)的顶视图。器件500包括衬底102、位于衬底102上的作为台面的第一S/D区(或部件)104a和位于衬底102上方并包裹环绕第一S/D区104a的隔离结构106。器件500还包括两个杆形台面，其位于第一S/D区104a上方并沿“z”方向向上延伸。两个杆形台面的中间部分提供两个晶体管沟道104b。两个杆形台面的顶部提供两个S/D区104c。第一S/D区104a、沟道104b和第二S/D区104c在衬底上方垂直布置。栅极108包裹环绕晶体管沟道104b。因此，器件500是垂直全环栅(VGAA)器件。器件500还包括位于衬底102和隔离结构106上方的ILD层110，ILD层110填充在各结构之间的空间中。在实施例中，ILD层110可以包括一个或多个介电层。各个元件102、104a-c、106、108和110的材料和组成类似于器件100的那些。在S/D接触件形成之前形成器件500的示例性方法可见于标题为“DevicewithaVerticalGateStructure”的美国专利8,742,492，和标题为“VerticalTunnelingField-EffectTransistorCellandFabricatingtheSame”美国专利8,754,470，其内容在此通过引用整体并入本文。
另一示例性垂直多栅极器件即器件600示于图14A和14B。图14A是器件600的透视示意图，图14B是器件600(ILD层110被去除)的顶视图。器件600的许多方面都类似于器件500的那些。两个器件之间的一个区别在于位于第一S/D区104a上方的台面的形状。器件600具有条形垂直台面，其中沟道104b和第二S/D区104c包括或形成在其中。器件600也是VGAA器件。器件500和600可以被认为是相同的常见类型的器件的两个变体，并且将在下面共同讨论。特别是，图15-18示出器件500/600的截面图，沿图13A的“C-C”线截取以用于器件500且沿图14A的线“D-D”线截取以用于器件600。图15示出了S/D接触件形成之前的器件500/600。
在操作54中，方法50(图12)蚀刻ILD层110和隔离结构106以形成开口112。参考图16，开口112暴露第一S/D区104a的顶面104a'的一部分和侧壁104a”的一部分。由于隔离结构106起初环绕第一S/D区104a，它在蚀刻工艺中被部分地去除以暴露表面104a”。开口112比通常停止在顶面104a'的传统S/D接触孔更深。因此，开口112比传统的S/D接触孔提供了至第一S/D区104a更多的接触面积。在一些实施例中，开口112可以暴露第一S/D区104的两个以上的表面，例如顶面和两个侧壁表面，以进一步增大接触面积。蚀刻工艺可以包括适合的湿蚀刻、干(等离子体)蚀刻和/或其他工艺。在实施例中，器件500/600包括位于第一S/D区104a上方且位于ILD层110下面的接触蚀刻停止(CES)层。进一步的实施例中，可以以类似于参考图3B的方法10的方式执行CES层的部分除去。
在操作56中，方法50(图12)在开口112中形成第一接触层114。参考图17，第一接触层114形成在开口112的表面上方。特别是，它形成在第一S/D区104a的两个表面104a'和104a”上方(图16)。第一接触层114具有共形轮廓。在实施例中，第一接触层114的厚度在从约2nm至约10nm的范围内。第一接触层114的材料和形成类似于参考图4A和4B所讨论的。在各个实施例中，第一接触层114的材料为流入和流出晶体管沟道的电荷载流子提供了低或可忽略的能量势垒。外加有至第一S/D区104a的增大的接触面积的第一接触材料降低其S/D的接触电阻。
在操作58，方法50(图12)在开口112中在第一接触层114上方形成第二接触层116。参考图18，S/D接触件118s形成在开口112中，其导电地连接至第一S/D区104a。S/D接触件118s包括第一接触层114和第二接触层116。接触件118s的其他方面类似于参考图5A和5B所讨论的。在本实施例中，S/D区104a是器件500/600的源极区，且S/D接触件118s是源极接触件。
在操作60，方法50(图12)执行进一步的步骤以完成器件500/600的制造。例如，如图19所示，操作50可以形成电连接第二S/D区104c的另一个S/D接触件118d。参考图19，S/D接触件118d还包括第一接触层114和第二接触层116，其中第一接触层114包裹环绕S/D区104c的三个侧面。在实施例中，S/D接触件118d通过以下形成，即通过蚀刻ILD层110以形成暴露S/D区104c的三个侧面的开口(类似于操作54)，在开口中形成第一接触层114(操作56)，以及在第一接触层114上方形成第二接触层116(操作58)。在实施例中，通过相同的工艺形成S/D接触件118s和118d，该相同的工艺包括蚀刻ILD层110(操作56)，形成第一接触层114(操作56)，和形成第二接触层116(操作58)。在本实施例中，S/D区104c是器件500/600的漏极区，且S/D接触118d是漏极接触件。
方法50(图12)可以执行进一步的步骤以完成器件500/600的制造。例如，它可以形成电连接栅极108的栅极接触件，并形成将多栅极FET连接至器件100的其他部分以形成完整的IC的金属互连件。
图20示出根据本发明的各个方面构造的器件700的一个实施例。标记了器件700和器件500/600(图18)之间的一些区别。一个区别是，在不被垂直台面覆盖的源极区104a的整个顶面上方形成第一接触层114。另一个区别在于，器件700中的源极接触件118s任选地包括位于第二接触层116和环绕第二接触层116的层之间的阻挡金属层116a。值得注意的是，源极接触件118s接触源极区104a的顶面的至少一部分和侧壁表面的一部分，从而降低了源极接触电阻。阻挡金属层116a是导电的并具有共形轮廓，类似于图18的第一接触层114。在实施例中，阻挡金属层116a包括金属氮化物(例如，TaN)。
器件700的接触层116a和116可通过方法50的实施例(图12)来形成，如上所讨论，其中阻挡金属层116a沉积(例如，通过CVD或PVD工艺)在开口112(图16)中，随后沉积第二接触层116(图18)。以下简要地讨论第一接触层114的形成。在一个实施例中，首先，使用各种沉积和蚀刻工艺在源极区104a上方形成硬掩模120和垂直台面(104b-c)(图21)。接着，在垂直台面周围形成间隔部件122(图22)。在一个实例中，间隔部件122可以通过氮化硅的CVD以及随后的反应离子蚀刻来形成。接着，采用上面所讨论的技术之一在源极区104a上方形成第一接触层114(图23)。接着，除去间隔部件122(图24)，并形成ILD层110和栅极108(图25)。随后，方法50(图12)的实施例用于形成阻挡金属层116a和第二接触层116，如图20所示，并且还可以形成漏极接触件118d，如图19所示。
尽管不意图限制，本发明的一个或多个实施例提供了半导体器件及其形成的许多益处。例如，根据本发明的实施例蚀刻的源极/漏极(S/D)接触孔比传统的S/D接触孔提供了与晶体管的S/D区的更大的接触面积。本发明的接触孔暴露S/D区的多个表面，诸如顶面、一个或多个侧壁表面和/或围绕的所有表面。较大的接触面积有助于降低S/D接触电阻。此外，根据本发明的实施例形成的S/D接触件包括两层接触材料。具体而言，第一接触层是共形的，并且与相应的S/D区的半导体材料直接接触。第一接触层的材料为流入或流出晶体管沟道的电荷载流子提供了低或可忽略的能量势垒。外加有较大接触面积的接触材料提供了超低的接触电阻率。在实验中，已经实现了在1×e-10至1×e-8欧姆·厘米2的范围内的接触电阻率。
在一个示例性方面，本发明涉及一种半导体器件。该半导体器件包括衬底、第一和第二源极/漏极(S/D)区、位于第一和第二S/D区之间的沟道、接合沟道的栅极，以及连接至第一S/D区的接触部件。接触部件包括：第一接触层和位于第一接触层上方的第二接触层。第一接触层具有共形截面轮廓，和要么在第一S/D区的至少两个侧面上与第一S/D区接触，要么包裹环绕第一S/D区。
在另一个示例性方面，本发明涉及在垂直全环栅(VGAA)器件中形成接触件的方法。该方法包括接收VGAA器件，VGAA器件具有衬底、位于衬底上方的第一源极/漏极(S/D)区、位于衬底上方并包围第一S/D区的隔离结构、位于第一S/D区上方的沟道、位于沟道上方的第二S/D区、包裹环绕沟道的栅极和位于隔离结构和第一S/D区上方的介电层。该方法进一步包括蚀刻介电层和隔离结构以形成开口，其中该开口暴露第一S/D区的至少两个侧面。该方法还包括在开口中形成第一接触层，其中第一接触层具有共形的截面轮廓，并且与第一S/D区接触。该方法还包括在位于第一接触层上方的开口中形成第二接触层。
在另一个示例性方面，本发明涉及一种在多栅极半导体器件中形成接触件的方法。该方法包括接收多栅极半导体器件，多栅极半导体器件具有衬底、第一和第二源极/漏极(S/D)区、位于第一和第二S/D区之间的沟道、接合沟道的栅极和位于第一S/D区上方的介电层。该方法进一步包括蚀刻介电层以形成开口，其中该开口暴露第一S/D区的至少两个侧面或者包裹环绕第一S/D区。该方法还包括在开口中形成第一接触层，其中该第一接触层具有共形的截面轮廓，并且与第一S/D区接触。该方法还包括在位于第一接触层上方的开口中形成第二接触层。
根据本发明的一些实施例，提供了一种半导体器件，包括：衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；沟道，位于所述第一S/D区和所述第二S/D区之间；栅极，与所述沟道接合；以及接触部件，连接至所述第一S/D区，其中：所述接触部件包括：第一接触层和位于所述第一接触层上方的第二接触层；所述第一接触层具有共形的截面轮廓；并且所述第一接触层在所述第一S/D区的至少两个侧面上与所述第一S/D区接触或者包裹环绕所述第一S/D区。
在上述半导体器件中，所述第一接触层包括III-V族半导体的一种。
在上述半导体器件中，所述第一接触层包括InAs、InGaAs、InP和Ge中的一种。
在上述半导体器件中，所述第一接触层包括半导体-金属合金。
在上述半导体器件中，所述第一S/D区包括具有四个侧面的外延部件；并且所述第一接触层与所述外延部件的四个侧面直接接触。
在上述半导体器件中，所述第一接触层的底面位于所述第一S/D区的顶面下方约5纳米至约60纳米(nm)范围的深度。
在上述半导体器件中，所述栅极包围所述沟道。
在上述半导体器件中，所述第一S/D区、所述沟道和所述第二S/D区在所述衬底上方水平地布置。
在上述半导体器件中，所述第一S/D区、所述沟道和所述第二S/D区在所述衬底上方垂直布置并且所述第二S/D区位于所述第一S/D区上方。
在上述半导体器件中，所述栅极在所述栅极三个侧面上接合所述沟道区。
在上述半导体器件中，所述第一接触层包裹环绕所述第一S/D区。
在上述半导体器件中，所述第一接触层与所述第一S/D区的三个侧面直接接触。
根据本发明的另一些实施例，提供了一种在垂直全环栅(VGAA)器件中形成接触件的方法，包括：接收VGAA器件，所述VGAA器件具有衬底；第一源极/漏极(S/D)区，位于所述衬底上方；隔离结构，位于所述衬底上方并且环绕所述第一S/D区；沟道，位于所述第一S/D区上方；第二S/D区，位于所述沟道上方；栅极，包裹环绕所述沟道；和介电层，位于所述隔离结构和所述第一S/D区上方；蚀刻所述介电层和所述隔离结构以形成开口，其中，所述开口暴露所述第一S/D区的至少两个侧面；在所述开口中形成第一接触层，其中，所述第一接触层具有共形的截面轮廓，并且与所述第一S/D区接触；以及在位于所述第一接触层上方的开口中形成第二接触层。
在上述方法中，所述第一接触层包括InAs、InGaAs、InP和Ge中的一种。
在上述方法中，所述第一接触层包括半导体-金属合金。
在上述方法中，所述开口暴露所述第一S/D区的顶面和两个侧壁表面。
根据本发明的又一些实施例，还提供了一种在多栅极半导体器件中形成接触件的方法，包括：接收多栅极半导体器件，所述多栅极半导体器件具有：衬底；第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；沟道，位于所述第一S/D区和所述第二S/D区之间；栅极，接合所述沟道；和介电层，位于所述第一S/D区上方；蚀刻所述介电层以形成开口，其中，所述开口暴露所述第一S/D区的至少两个侧面或者包裹环绕所述第一S/D区；在所述开口中形成第一接触层，其中，所述第一接触层具有共形的截面轮廓，并且与所述第一S/D区接触；以及在位于所述第一接触层上方的开口中形成第二接触层。
在上述方法中，所述第一接触层包括III-V族半导体中的一种。
在上述方法中，所述第一接触层包括选自由钛、钴、镍、镍钴和锗的组中的材料。
在上述方法中，所述多栅极半导体器件还包括位于所述介电层和所述第一S/D部件之间的接触蚀刻停止(CES)层，其中，所述介电层的蚀刻包括：蚀刻所述开口内的CES层以暴露所述第一S/D部件的至少两个侧面。
前述概述了数个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域的那些普通技术人员应当理解，他们可以容易地使用本发明作为设计或修改其他方法和结构的基础，以执行相同的目的和/或实现本文所引入的实施例的相同优点。本领域的那些普通技术人员也应该认识到，这样的等效构造不背离本发明的精神和范围，并且他们可以在不背离本发明的精神和范围的前提下进行各种改变、替换和变更。

Claims (10)

1.一种半导体器件，包括：
衬底；
第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；
沟道，位于所述第一S/D区和所述第二S/D区之间；
栅极，与所述沟道接合；以及
接触部件，连接至所述第一S/D区，其中：
所述接触部件包括：第一接触层和位于所述第一接触层上方的第二接触层；
所述第一接触层具有共形的截面轮廓；并且
所述第一接触层在所述第一S/D区的至少两个侧面上与所述第一S/D区接触或者包裹环绕所述第一S/D区。
2.根据权利要求1所述的半导体器件，其中，所述第一接触层包括III-V族半导体的一种。
3.根据权利要求1所述的半导体器件，其中，所述第一接触层包括InAs、InGaAs、InP和Ge中的一种。
4.根据权利要求1所述的半导体器件，其中，所述第一接触层包括半导体-金属合金。
5.根据权利要求1所述的半导体器件，其中：
所述第一S/D区包括具有四个侧面的外延部件；并且
所述第一接触层与所述外延部件的四个侧面直接接触。
6.根据权利要求1所述的半导体器件，其中：
所述第一接触层的底面位于所述第一S/D区的顶面下方约5纳米至约60纳米(nm)范围的深度。
7.根据权利要求1所述的半导体器件，其中，所述栅极包围所述沟道。
8.根据权利要求7所述的半导体器件，其中，所述第一S/D区、所述沟道和所述第二S/D区在所述衬底上方水平地布置。
9.一种在垂直全环栅(VGAA)器件中形成接触件的方法，包括：
接收VGAA器件，所述VGAA器件具有
衬底；
第一源极/漏极(S/D)区，位于所述衬底上方；
隔离结构，位于所述衬底上方并且环绕所述第一S/D区；
沟道，位于所述第一S/D区上方；
第二S/D区，位于所述沟道上方；
栅极，包裹环绕所述沟道；和
介电层，位于所述隔离结构和所述第一S/D区上方；
蚀刻所述介电层和所述隔离结构以形成开口，其中，所述开口暴露所述第一S/D区的至少两个侧面；
在所述开口中形成第一接触层，其中，所述第一接触层具有共形的截面轮廓，并且与所述第一S/D区接触；以及
在位于所述第一接触层上方的开口中形成第二接触层。
10.一种在多栅极半导体器件中形成接触件的方法，包括：
接收多栅极半导体器件，所述多栅极半导体器件具有：
衬底；
第一源极/漏极(S/D)区和第二源极/漏极(S/D)区；
沟道，位于所述第一S/D区和所述第二S/D区之间；
栅极，接合所述沟道；和
介电层，位于所述第一S/D区上方；
蚀刻所述介电层以形成开口，其中，所述开口暴露所述第一S/D区的至少两个侧面或者包裹环绕所述第一S/D区；
在所述开口中形成第一接触层，其中，所述第一接触层具有共形的截面轮廓，并且与所述第一S/D区接触；以及
在位于所述第一接触层上方的开口中形成第二接触层。
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