CN112086512A - 功率半导体器件和方法 - Google Patents

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S.勒施
M.普罗布斯特
T.里希特
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Abstract

功率半导体器件包括用于控制负载电流的控制单元，控制单元在一侧上电连接到功率半导体器件的第一负载端子结构并在另一侧上电连接到功率半导体器件的漂移区，漂移区包括第一导电类型的掺杂剂。控制单元包括：‑台面，其沿着竖直方向延伸并且包括：接触区，其具有第一导电类型的掺杂剂或与第一导电类型互补的第二导电类型的掺杂剂，并且电连接到第一负载端子结构；以及沟道区，其耦合到漂移区；‑控制电极，其被配置用于在沟道区中引起传导沟道；以及‑接触插塞，其包括掺杂半导体材料，接触插塞被布置成与接触区接触，其中，通过接触插塞建立接触区与第一负载端子结构之间的电连接，并且其中接触插塞的一部分突出超过台面的横向边界。

Description

功率半导体器件和方法
技术领域
本说明书涉及功率半导体器件的实施例和处理功率半导体器件的方法的实施例。具体讲，本说明书涉及包括控制单元（control cell）的功率半导体器件的方面，该控制单元被配置为在半导体台面中引起（induce）传导沟道（conduction channel）。
背景技术
现代设备在汽车、消费者和工业应用中的许多功能（例如转换电能和驱动电动机或电机）依赖于功率半导体器件。例如，仅举几个例子，绝缘栅双极晶体管（IGBT）、金属氧化物半导体场效应晶体管（MOSFET）和二极管已经用于各种应用，包括但不限于功率转换器和电源中的开关。
功率半导体器件通常包括半导体本体，该半导体本体被配置为沿着器件的两个负载端子之间的负载电流路径传导负载电流。
此外，在诸如晶体管的可控功率半导体器件的情况下，负载电流路径可以通过通常被称为栅电极的绝缘控制电极来进行控制。
例如，在从例如驱动器单元接收到对应的控制信号时，控制电极可以通过在半导体台面的沟道区中引起或切断传导沟道来将功率半导体器件设置在正向导通状态和正向阻断状态中的一个。台面可以例如通过台面的掺杂接触区与功率半导体器件的金属负载端子结构电连接。
通常希望提供一种具有低功率损耗的可靠器件。为此，可能期望在负载端子结构与器件的半导体台面之间提供可靠且低电阻的电接触。
此外，可能期望提供一种用于这种功率半导体器件的可靠且成本高效的处理方法。
发明内容
本文描述的方面涉及至少部分地布置在负载端子结构与半导体台面之间的半导体接触插塞（plug）。可以通过自对准工艺来实现创建这种接触插塞。
根据一个实施例，功率半导体器件包括用于控制负载电流的控制单元，该控制单元在一侧上电连接到功率半导体器件的第一负载端子结构，并且在另一侧上电连接到功率半导体器件的漂移区，该漂移区包括第一导电类型的掺杂剂。该控制单元包括：
-台面，其沿着竖直方向延伸并且包括：接触区，其具有第一导电类型的掺杂剂或与第一导电类型互补的第二导电类型的掺杂剂，并且电连接到第一负载端子结构；以及沟道区，其耦合到漂移区；
-控制电极，其被配置用于在所述沟道区中引起传导沟道；以及
-接触插塞，其包括掺杂的半导体材料，所述接触插塞被布置为与所述接触区接触，
其中，通过接触插塞而建立接触区和第一负载端子结构之间的电连接。例如，接触插塞的一部分可以突出超过台面的横向边界。接触插塞可以至少部分地布置在接触区和第一负载端子结构之间。此外，例如，当在竖直截面中观察时，接触插塞可以在不止一个表面上接触台面，诸如例如在台面的顶部上和在台面的两个侧壁（的上部）上。
根据另一实施例，一种处理功率半导体器件的方法包括：
-提供半导体本体；
-使半导体本体的部分凹进，以便创建从半导体本体的剩余主体部分突出的多个台面；
-在所述台面之间的主体部分上形成第一绝缘层；
-在台面上形成栅极氧化物层；
-在所述第一绝缘层和所述栅极氧化物层上沉积栅电极层；
-形成填充相邻台面之间的空间的第二绝缘层，其中所述第二绝缘层以在所述台面上方的水平面（level）处暴露所述栅电极层的部分的方式形成；以及
-使所述栅电极层的暴露部分凹进向下至限定的凹进深度，以便创建与所述台面的相应上部邻近的凹进。
本领域技术人员在阅读以下详细描述并查看附图后将认识到附加特征和优点。
附图说明
附图中的部件不一定是按比例的，相反重点在于说明本发明的原理。此外，在附图中，相同的附图标记表示对应的部件。在附图中：
图1A-C中的每个示意性和示例性地示出根据一个或多个实施例的功率半导体器件的竖直截面的部分；
图2A-B中的每个示意性和示例性地示出根据一个或多个实施例的功率半导体器件的竖直截面的部分；
图3A-H示意地和示例性地示出根据一个或多个实施例的方法的一系列处理步骤；
图4A-C示意性和示例性地示出根据一个或多个实施例的方法的另外的处理步骤；
图5A-B中的每个示意性和示例性地示出根据一个或多个实施例的功率半导体器件的水平截面的部分；以及
图6A-D中的每个示意性和示例性地示出根据一个或多个实施例的台面和一个或多个接触插塞的相对布置的顶视图。
具体实施方式
在以下详细描述中，参照了附图，所述附图形成了详细描述的一部分，并且在所述附图中通过图示的方式示出了可以实施本发明的具体实施例。
在这方面，诸如"顶部"、"底部"、"下方"、"前方"、"后方"、"前"、"后"、"上方"等的方向术语可以参考所描述的附图的取向来使用。由于实施例的部分可以以许多不同的取向来定位，所以方向术语用于说明的目的而不是限制。应该理解，在不脱离本发明的范围的情况下，也可以利用其他实施例，并且可以进行结构或逻辑上的改变。因此，以下详细描述不应被理解为限制性的，并且本发明的范围由所附权利要求来限定。
现在将详细参考各种实施例，在附图中示出了实施例的一个或多个示例。每个示例都是作为解释来提供的，并不意味是对本发明的限制。例如，作为一个实施例的一部分而示出或描述的特征可用于其他实施例或与其他实施例结合使用，以产生又一实施例。本发明旨在包括这样的修改和变化。示例使用特定语言来描述，所述语言不应被解释为对所附权利要求范围进行限制。附图没有按比例绘制，并且仅用于说明的目的。为了清楚起见，如果没有另外说明，则在不同的附图中相同的元件或制造步骤由相同的附图标记表示。
本说明书中使用的术语"水平"旨在描述基本上平行于半导体衬底或半导体结构的水平表面的取向。这可以是例如半导体晶片或管芯或芯片的表面。例如，下面提到的第一横向方向X和第二横向方向Y都可以是水平方向，其中第一横向方向X和第二横向方向Y可以彼此垂直。此外，下面提到的径向R可以是横向即水平方向，其例如由第一横向方向X和第二横向方向Y的任意例如线性组合来形成。
如本说明书中所使用的术语"竖直"旨在描述基本上垂直于水平表面即平行于半导体晶片/芯片/管芯的表面的法线方向布置的取向。例如，下面提到的延伸方向Z可以是与第一横向方向X和第二横向方向Y都垂直的延伸方向。延伸方向Z在这里也被称为"竖直方向Z"。
在本说明书中，n掺杂被称为"第一导电类型"，而p掺杂被称为"第二导电类型"。或者，可以采用相反的掺杂关系，使得第一导电类型可以是p掺杂的，而第二导电类型可以是n掺杂的。
在本说明书的上下文中，术语"欧姆接触"、"电接触"、"欧姆连接"和"电连接"旨在描述在半导体器件的两个区、部、区带、部分或部件之间或在一个或多个器件的不同端子之间或在端子或金属化或电极与半导体器件的部分或部件之间存在低欧姆电连接或低欧姆电流路径。此外，在本说明书的上下文中，术语"接触"旨在描述在相应半导体器件的两个元件之间存在直接物理连接；例如，彼此接触的两个元件之间的过渡可以不包括另外的中间元件等。
此外，在本说明书的上下文中，如果没有另外说明，术语"电绝缘"在其一般有效理解的语境下使用，并且因此旨在描述两个或更多个组件彼此分开定位并且不存在连接这些组件的欧姆连接。然而，彼此电绝缘的组件仍然可以彼此耦合，例如机械耦合和/或电容耦合和/或电感耦合。为了给出一个示例，电容器的两个电极可以彼此电绝缘，并且同时例如通过绝缘体（例如电介质）彼此机械和电容耦合。
本说明书中描述的具体实施例涉及但不限于呈现单个单元、条带单元、蜂窝（也称为"针状"或"柱状"）单元或另一单元配置的功率半导体器件，例如可以在功率转换器或电源内使用的功率半导体器件。因此，在一个实施例中，本文描述的功率半导体器件可以被配置为承载要被馈送到负载和/或由功率源提供的负载电流。
例如，功率半导体器件可以包括一个或多个有源功率半导体单元，诸如单片集成二极管单元、单片集成二极管单元的衍生物（例如，两个反向串联连接的二极管的单片集成单元）、单片集成晶体管单元（例如，单片集成IGBT单元）、单片集成RC IGBT单元、单片集成MOSFET单元、单片集成晶闸管单元、单片集成栅极可关断晶闸管（GTO）单元和/或其衍生物。这样的二极管/晶体管单元可以集成在功率半导体模块中。多个这样同样配置的单元可以构成布置有功率半导体器件的有源区的单元场。
本说明书中使用的术语"功率半导体器件"旨在描述具有高电压阻断和/或高电流承载能力的单个芯片上的半导体器件。换句话说，这里描述的功率半导体器件可以是单芯片功率半导体器件，并且可以旨在用于高电流（典型地在例如高达几十或几百安培的安培范围内）和/或高电压（典型地高于15V，更典型地100V和以上，例如高达至少400V或甚至更高，例如高达至少3 kV，或者甚至高达10 kV或更高）。
例如，本文描述的功率半导体器件可以是呈现单个单元配置、条带单元配置或蜂窝单元配置的单个半导体芯片，并且可以被配置为在低电压、中电压和/或高电压应用中被用作功率组件。
例如，本说明书中使用的术语"功率半导体器件"不是指用于例如存储数据、计算数据和/或其他类型的基于半导体的数据处理的逻辑半导体器件。
图1A示意性和示例性地图示了根据一个或多个实施例的功率半导体器件1的竖直截面的部分。例如，功率半导体器件1可以具有竖直配置，并且可以被配置用于在布置在前侧（图1A中所示的上部）处的第一负载端子结构11与布置在后侧处的第二负载端子结构（未示出）之间传导负载电流。例如，后侧及第二负载端子结构可位于图1A中所描绘的部分的下方。因此，功率半导体器件1可以被配置成使得（在功率半导体器件1的导通状态下）负载电流主要沿着竖直方向Z流动。
在此上下文中应当注意，图1A中所示的功率半导体器件1的部分仅包括第一负载端子结构11的小部分，即，布置在接触孔CH内部的部分。例如，接触孔CH可以填充有形成第一负载端子结构11的一部分的金属。例如，第一负载端子结构11还可以包括前侧金属化层。这种前侧金属化层可以继而与功率半导体器件1的第一外部负载端子（诸如发射极端子或源极端子）（未示出）电连接。
类似地，可以布置在后侧处的第二负载端子结构可以包括例如后侧金属化，其与功率半导体器件1的第二外部负载端子（诸如集电极端子或漏极端子）（未示出）电连接。
图1A中描述的功率半导体器件1的竖直截面的部分包括控制单元141，其被配置用于控制负载电流15。例如，多个这样的控制单元141可以被设置在功率半导体器件1的有源区中。
控制单元141在一侧（即，上侧）上电连接到第一负载端子结构11。此外，控制单元141在另一（下）侧上电连接到功率半导体器件1的半导体漂移区100。漂移区100形成半导体本体10的一部分，并且包括第一导电类型（例如n型）的掺杂剂。
控制单元141包括形成半导体本体10的一部分的半导体台面101。台面101从半导体本体10的主体（其包括漂移区100）平行于竖直方向Z延伸。换句话说，在沿竖直方向Z的竖直截面中，如图1A所示，台面101的主延伸方向可以平行于竖直方向Z。
在图1A中，截面沿着竖直方向Z和第一横向方向X中的每一个。关于相对于第二横向方向Y（即，垂直于截面）的台面的形成，应当注意，台面101可以例如具有鳍状物形状，其基本上沿着方向Y延伸。例如，台面101可沿第二横向方向Y延伸贯穿功率半导体器件1的整个有源区（或通过有源区的大部分）。
替选地，如图1A所示，台面101沿第二横向方向Y的横向延伸可以例如等于或类似于台面101沿第一横向方向X的横向延伸W1（也称为水平台面宽度W1）。在后一种情况下，台面101实际上可具有柱状形式，其在沿第一和第二横向方向X、Y的横向截面中呈现例如正方形或圆形形状。这将在下面参考图5B加以阐述。
在一个实施例中，水平台面宽度W1可以小于100 nm，例如在20 nm至60 nm的范围内。例如，如图1A中示意性示出的，台面101可在空间上由包括例如一种或多种氧化物的绝缘结构1331、1332、1334限制在第一横向方向X（即，垂直于台面101中的负载电流的电流流动方向Z）。台面101可在所述方向X上呈现小于100 nm的总延伸W1，例如在20 nm到60 nm的范围内。
关于竖直尺寸，例如，台面101可具有至少50 nm的总台面高度H，例如在50 nm到600 nm的范围内。
台面101在上端处包括接触区1011，其具有第一导电类型（例如，n型）或与第一导电类型互补的第二导电类型（例如，p型）的掺杂剂。此外，台面101具有沟道区1012，其从接触区1011竖直延伸到台面101的下端，并且在台面101的下端处耦合到漂移区100。例如，上面和下面提到的水平台面宽度W1可以是沟道区1011的最小水平延伸。
控制电极131设置在沟道区1012的附近。控制电极131（也可以称为栅电极）被配置用于例如根据经由其电连接到的（未示出）外部控制端子（或栅极端子）而提供的控制信号在沟道区1012中引起传导沟道。
控制电极131由导电层形成，该导电层可以例如包括多晶硅或金属（或由其构成）。导电层131可以通过共形沉积步骤形成。例如，导电层131可以是主要沿着第一和第二水平方向X、Y延伸的平坦层。换句话说，导电层131在水平方向X、Y上的延伸可以大于在竖直方向Z上的延伸。如图1A所示，导电层131具有竖直层厚度T1。例如，所述竖直层厚度T1可以是最小竖直层厚度T1。例如，竖直层厚度T1可以是在两个相邻台面之间的中间测量的导电层131的层厚度。
在一个实施例中，竖直层厚度T1等于或小于台面高度H的一半，例如等于或小于台面高度H的三分之一。例如，在台面高度在50 nm到600 nm范围内的情况下，竖直层厚度T1可以在例如15 nm到300 nm范围内。
此外或作为替选，竖直层厚度T1可以等于或大于水平台面宽度W1，诸如大于水平台面宽度W1的两倍或甚至三倍。
根据图1A的实施例，导电层131的竖直侧壁可通过栅极绝缘结构（例如栅极氧化物1334）与台面101的沟道区1012分开。有时，这种布置被称为"侧壁栅极"配置。
例如，导电层131与沟道区1012之间的栅极氧化物1334的栅极氧化物层厚度T3可在从5 nm到50 nm的范围内，例如在从5 nm到20 nm的范围内。
沟道区1012中的传导沟道的竖直延伸主要由将导电层131与台面101分开的栅极氧化物1334的部分的竖直延伸H2限定。例如，将导电层131与台面101分开的栅极氧化物1334的部分的竖直延伸H2等于或小于台面高度H的一半，例如等于或小于台面高度H的三分之一。在本示例性实施例中，所述竖直延伸H2可等于最小竖直层厚度T1。然而，在其他实施例中，情况不必如此，即，通常可能的是，将导电层131与台面101分开的栅极氧化物1334的部分的竖直延伸H2可大于或小于最小竖直层厚度T1。这将在下面例如参照图3E（a）和3E（b）进一步解释。
此外，根据图1A中说明的实施例，将导电层131与台面101、102分开的栅极氧化物1334的所述部分等于或大于台面101、102的水平宽度W1的两倍，例如等于或大于台面101、102的水平宽度W1的三倍。
此外，如图所示，底部氧化物1331可以布置在导电层131下方，即，在导电层131和半导体本体10的主体之间。例如，底部氧化物1331可以具有等于或小于台面高度H的三分之一的竖直延伸H1。此外或作为替选，底部氧化物1331的竖直延伸H1可以等于或大于台面101的水平宽度W1。
根据图1A的实施例的功率半导体器件1还包括顶部绝缘结构1332。顶部绝缘结构1332布置在导电层131上方，即，比导电层131更远离半导体本体10的主体。
顶部绝缘结构1332、栅极氧化物1334及底部1331可一起形成上文所提及的绝缘结构1331、1332、1334。
接触区1001通过接触插塞107电连接到第一负载端子结构11。接触插塞107布置成与接触区1011接触，并且至少部分地在台面101的接触区1011和第一负载端子结构11之间，使得它将接触区1011与第一负载端子结构11分开。因此通过接触插塞107建立接触区1011和第一负载端子结构11之间的电连接。
例如，接触插塞107包括掺杂的半导体材料或由其构成，诸如以下材料中的至少一种：多晶硅、单晶或非晶硅、外延生长的硅、碳化硅或硅锗。在另一实施例中，接触插塞107也可以包括金属（或由金属构成）。
在根据图1A的一个实施例中，接触插塞107的一部分水平地突出超过台面101的横向边界101-1。也就是说，在类似于图1A所示的截面图中，接触插塞107的一部分（在每侧上）比台面101更远（即例如比台面101的相应竖直侧壁更远）地水平突出。在其他实施例中，情况可能不一定是这样（参见图6D和下面的对应描述）。
进一步根据图1A，（例如，台面101的上端的水平面处的）接触插塞107的水平宽度W2至少相当于水平台面宽度W1与形成控制电极131的导电层的竖直层厚度T1的两倍之和。例如，在如图1A所示的竖直截面中和在台面101的上端的水平面处，接触插塞107可在每侧上突出超过台面101的相应横向边界101-1距离W3，该距离等于或大于导电层131的竖直厚度T1。在一个实施例中，接触插塞107的底部在每侧上突出超过台面101的相应横向边界101-1一定距离，该距离对应于导电层131的竖直厚度T1和栅极氧化物层厚度T3之和。
在根据图1A的一个实施例中，顶部绝缘结构1332具有在接触插塞107和控制电极131的上端之间的竖直延伸H3，其中所述竖直延伸H3等于或小于台面高度H的三分之一。此外或作为替选，所述竖直延伸H3可以等于或大于台面101的水平宽度W1，例如等于或大于水平台面宽度W1的两倍。例如，所述竖直延伸H3可在接触插塞107的底部和控制电极131的上端之间测量，如图1A中示意性地示出。
例如，如图1A所示，接触插塞107的一部分可邻近台面101横向延伸，以在接触插塞107和台面101的侧壁之间形成横向接触C。对应地，台面101的接触区1011可呈现与接触插塞107的竖直重叠H4（限定所述横向接触C的竖直延伸）。例如，在一个实施例中，竖直重叠H4可至少相当于水平台面宽度W1。
在图1A所示的示例性实施例中，这种横向接触C形成在台面101的每侧上，使得接触插塞107以可被称为"鞍状配置"的方式布置在台面101上（并且在台面101上居中）。然而，应当注意，在其他实施例中，接触插塞107不必形成与台面101的侧壁的这种横向接触C。换句话说，在这些其他实施例中，上面提到的竖直重叠H4可为零。这将在下面参考图1C进一步解释。
图1B示出了功率半导体器件1的另一示例性实施例，其与图1A的功率半导体器件1的不同之处在于，接触插塞107包括被布置为与第一负载端子结构11接触的硅化接触部分1071。例如，第一负载端子结构11和接触插塞107之间的电接触可以因此被改善。如图1B所示，可以将台面101的接触区1011布置为与硅化接触部分接触。然而，在其他实施例中不必是这种情况。
图1C示出了功率半导体器件1的又一变型实施例，其与图1A的功率半导体器件1的不同之处在于，接触插塞107不形成与台面101的侧壁的横向接触C。作为代替，接触插塞107仅布置在台面101的顶部上。换句话说，在根据图1C的变型中，接触插塞107不具有上面结合图1A所提到的"鞍状配置"。
在根据图2A的一个实施例中，功率半导体器件1包括两个或更多个控制单元141、142，其在每种情况下如上参考图1A-C所述那样配置。例如，可以设置多个这样的控制单元141、142，其每个电连接到公共（即，相同）第一负载端子结构11（未示出）。
此外，在一个实施例中，可以设置（公共）控制端子，其可以与多个控制单元141、142的控制电极131中的每一个电连接（未示出）。也就是说，可以向每个控制电极131提供由公共控制端子接收的相同的外部控制信号。
在一个实施例中，可以设置第一控制单元141和第二控制单元142，其中以上对图1A-B的功率半导体器件1的第一控制单元141的描述通常也可以应用于图2A中所示的实施例的第一控制单元141和第二控制单元142中的每一个。继而，下面将参考图2A-B描述的内容可以类似地应用于图1A-C的实施例。
因此，图2A所示的功率半导体器件1的第一控制单元141包括第一台面101，其包括第一接触区1011和第一沟道区1012。第二控制单元142包括第二台面102，其包括第二接触区1021和第二沟道区1022。
关于尺寸，上面参照图1A-B所述的内容也可应用于图2A的实施例。因此，例如，第一和第二台面101、102的相应水平台面宽度W1可小于100 nm，例如在20 nm至60 nm的范围内。例如，台面101、102可在空间上由包括一种或多种氧化物的绝缘结构1331、1332、1334限制在方向X（即，垂直于台面101、102中的负载电流的电流流动方向Z）。台面101、102可在所述方向X上呈现小于100 nm的总延伸，例如在20 nm到60 nm的范围内。
在根据图2A的一个实施例中，第一台面101的第一接触区1011可具有第一导电类型（例如，n型）的掺杂剂，而第二台面102的第二接触区1021可具有与第一导电类型互补的第二导电类型（例如，p型）的掺杂剂。
此外，在功率半导体器件1的后侧处，半导体本体10可以包括后侧发射极区103，其可以具有与漂移区100相比更高掺杂剂浓度的掺杂剂。例如，后侧发射极区103可以具有第二导电类型（例如，p型）的掺杂剂。在这种情况下，功率半导体器件1可以具有IGBT配置。
后侧发射极区103可以被布置成与第二负载端子结构12接触，例如，以布置在功率半导体本体10的后侧上的后侧金属化的形式。
此外，漂移区100可以包括第一导电类型的掺杂剂的缓冲区（也称为场截止区，未示出），其中缓冲区包括与漂移区100的其余部分相比更高掺杂剂浓度的第一导电类型的掺杂剂。这种缓冲区的实现模式对于本领域技术人员来说是公知的，因此在此不作详细解释。
根据一个或多个实施例，功率半导体器件1可以被配置为具有完全可耗尽沟道区1012、1022的功率半导体器件1（诸如IGBT）。因此，第一沟道区1012和第二沟道区1022中的每一个可以根据提供给（一个或多个）控制电极131的控制信号（即，栅极电压）而完全可耗尽至少一种电荷载流子类型的电荷载流子。
例如，"完全可耗尽"应当理解为沟道区1012、1022的尺寸和掺杂（以及栅极氧化物层1334的尺寸）使得根据施加到（一个或多个）控制电极131的栅极电压，可以从每侧在相应的沟道区1012、1022中引起空间电荷区，其延伸得比台面宽度W1的一半更远。因此，在（一个或多个）控制电极131附近延伸的沟道区1012、1022的至少一部分可以耗尽在其整个水平延伸W1上的电荷载流子。
例如，沟道区1012、1022可以掺杂有第二导电类型（例如，p掺杂）的掺杂剂。在另一实施例中，沟道区1012、1022可以具有第一导电类型（例如，n型）的掺杂剂。在另一实施例中，第二沟道区1022可以包括与第一沟道区1012不同的导电类型的掺杂剂。
例如，沟道区1012、1022中的每一个的至少中心部分（相对于竖直延伸）可以具有与漂移区100基本上相同的第一导电类型的掺杂剂浓度，例如，半导体衬底的基本掺杂。在所述中心部分的外部，掺杂可以与漂移区100中的一个不同，例如，由于掺杂剂从布置在沟道区1012、1022之上和之下的半导体区的扩散所导致的。例如，在该实施例中，控制电极131可以包括具有第二导电类型（例如，p型）的掺杂剂的半导体材料（例如，多晶硅）。
在一个实施例中，（一个或多个）第一接触区1011可以具有第一导电类型的掺杂剂，而（一个或多个）第二接触区1012可以具有第二导电类型的掺杂剂。
（一个或多个）第一控制单元141可因此被配置用于控制第一导电类型的电荷载流子的电流（例如，电子电流）。（一个或多个）第一控制单元141可以被配置用于在功率半导体器件的导通状态下几乎完全抑制第二导电类型的电荷载流子（例如，空穴电流）流过完全耗尽的第一沟道区1012。（一个或多个）第一控制单元141可以被配置为使得在功率半导体器件1的导通状态（或正向导通状态）下由第一导电类型的电荷载流子引起的通过（一个或多个）第一台面101的电流是由第二导电类型的电荷载流子引起的通过（一个或多个）第一台面101的电流的至少10倍大。（一个或多个）第二控制单元142可以被配置为在功率半导体器件的导通状态（或正向导通状态）下抑制第一和第二导电类型的电荷载流子（例如，空穴电流）流过完全耗尽的第二沟道区1022，但是使得第二导电类型的电荷载流子能够流出——并且因此支持从漂移区100快速去除电子-空穴等离子体——在器件1的关断期间或者正向阻断状态下。为此，第一控制单元141和第二控制单元142可以具有用于第一和第二沟道区1012、1022中的电子/空穴的沟道形成的开始的不同阈值电压（例如，栅极-发射极阈值电压）。
如图2A中示意性示出的，半导体本体10还可包括第一平坦区1013和第二平坦区1023。第一平坦区1013可以与第一沟道区1012接触，并且可以呈现第一导电类型的掺杂剂。第二平坦区1023可以呈现第二导电类型的掺杂剂，并且可以耦合到第二沟道区1022，使得在第二沟道区1022对于第二导电类型的载流子处于传导模式的情况下，第二平坦区1023电耦合到第二接触区1021。在一个实施例中，第二平坦区1023可与第二沟道区1022接触。
为了进一步说明具有完全可耗尽沟道区的功率半导体器件的功能和结构特征，参考例如公开德国专利申请DE 10 2014 108 913 A1、DE 10 2016 112 017 A1和DE 10 2016112 016 A1。本发明的功率半导体器件1通常可以如其中所述那样配置，其中可以另外提供如本说明书中所述的一个或多个接触插塞107。此外，可以使用根据本说明书的一个或多个工艺步骤来生产如上述专利申请中描述的功率半导体器件。
图2B示出了功率半导体器件1的另一示例性实施例，其与图2A的功率半导体器件1的不同之处在于，在本示例中由多晶硅层形成的控制电极131包括硅化控制电极部分1311。硅化控制电极部分1311被布置成与顶部绝缘结构1332接触。例如，功率半导体器件1的栅极电阻可以由于硅化控制电极部分1311而减小。
下面将参考图3A-H说明处理功率半导体器件1的方法的处理步骤。例如，在各种实施例中如上参考图1A-2B所述的功率半导体器件1可以通过这样的处理步骤来生产。因此，上面关于本发明的功率半导体器件1的特征所解释的内容可以类似地应用于下面将呈现的处理方法，反之亦然。
从图3A开始，在第一步骤中，可以提供功率半导体本体10。例如，功率半导体本体10可以以例如硅或碳化硅的晶片的形式来提供。
进一步参考图3A，半导体本体10的部分可以凹进以便创建从半导体本体10的剩余主体部分10-3突出的多个台面101、102。例如，这可以通过光刻/蚀刻序列或通过所谓的双图案化工艺来实现，如在本领域中原则上公知的。此外，可以包括用于在初始台面形成之后进一步减薄台面101、102的各向同性蚀刻步骤。通常，应当注意，台面101、102的水平台面宽度W1可在台面101、102的初始形成之后通过一个或多个可选工艺步骤进一步减小。下面提到的示例性尺寸和尺寸关系可应用于台面101、102的初始形成之后（在凹进步骤中）的台面宽度W1和/或更小的台面宽度W1，其可由这种进一步的台面减薄步骤中的一个或多个产生。
关于尺寸，可以假设台面101、102呈现水平台面宽度W1，其例如可以在20 nm到100nm的范围内。例如，台面高度H（在台面101、102的上端和半导体本体10的凹进主体部分10-3的上表面之间测量）可以在50 nm到600 nm的范围内。此外，相邻台面101、102之间的间距P可以在例如50 nm至10μm的范围内。
半导体本体10的所述主体部分10-3的部分可以形成上面提到的功率半导体器件1的漂移区100。
现在转到图3B，在进一步的步骤中，可以在台面101、102之间的主体部分10-3上形成第一绝缘层1331。第一绝缘层1331可以形成上面提到的功率半导体器件1的底部氧化物1331。因此，在一个实施例中，第一绝缘层1331可具有等于或小于台面高度H的三分之一的竖直延伸H1。另外或替代地，底部氧化物1331的竖直延伸H1可等于或大于水平台面宽度W1。
例如，第一绝缘层1331的形成可以包括氧化物沉积，其可选地与回蚀刻工艺组合，并且进一步可选地与CMP平坦化步骤组合。例如，所得氧化物厚度H1可在10 nm至150 nm的范围内。
如图3B中进一步所示，栅极氧化物层1334可以形成在台面101、102上。例如，栅极氧化物层1334的厚度可以在从5 nm到50 nm的范围内。
根据图3C，处理方法还可以包括在第一绝缘层1331和栅极氧化物层1334上沉积栅电极层131的步骤。例如，栅电极层131的至少一部分可以形成上述的功率半导体器件1的（一个或多个）控制电极131的至少一部分。例如，栅电极层131可以包括掺杂的多晶硅或非晶硅，或者由掺杂的多晶硅或非晶硅构成。在一个替选实施例中，栅电极层131可以是金属层。
例如，沉积的栅电极层131的层厚度T1可以在50 nm到500 nm的范围内。在一个实施例中，沉积的栅电极层131的层厚度T1等于或小于台面高度H的三分之一。在一个实施例中，沉积的栅电极层131的层厚度T1等于或小于两个台面之间的距离的三分之一，以便不完全填充空间。例如，层厚度T1可以是在两个相邻台面101、102之间的中间测量的栅电极层131的竖直层厚度。
接着，请参照图3D，该方法可包括形成第二绝缘层1332-1的步骤，其填充相邻台面101、102之间的空间。如图3D所示，第二绝缘层1332-1可以以在台面101、102上方的水平面处暴露栅电极层131的部分的方式形成。这可以例如通过氧化物沉积来实现，其可以与用于平坦化的CMP步骤和/或回蚀刻工艺组合以暴露栅电极层131的所述部分。例如，第二绝缘层1332-1的至少一部分可以形成上述的功率半导体器件1的顶部绝缘结构1332的至少一部分。
如图3E、3E（a）和3E（b）中示意性说明的，然后可使栅电极层131的暴露部分凹进向下到限定的凹进深度D1，以便创建邻近于台面101、102的相应上部（且关于相应台面101、102居中）的凹进R1、R2。该凹进步骤可以通过蚀刻工艺来执行。
例如，这样的蚀刻工艺可以被配置用于蚀刻硅（在多晶硅栅电极层131的情况下），同时对第二绝缘层1332-1和栅极氧化物层1334的绝缘材料具有选择性，使得这些层1332-1、1334可以不受凹进步骤的影响。
应当注意，凹进R1、R2因此相对于台面101、102以自对准的方式形成，例如，以台面101、102的每侧上的侧沟槽R1、R2的形式。
凹进深度D1限定了要生产的功率半导体器件1的栅电极131的竖直栅极长度。例如，根据需要，可以将竖直栅极长度调整为不同于栅电极层厚度T1。
在根据图3E的一个变型实施例中，凹进深度D1在栅极氧化物层1334的厚度T1的至多10%的变化内与栅电极层131的顶部边缘处于相同水平面。
在图3E（a）中示意性示出的另一变型实施例中，凹进深度D1位于比两个相邻台面101、102之间的中间的栅电极层131的顶部边缘更高的水平面处。因此，在该变型中，竖直栅极长度可以超过栅电极层厚度T1。
在图3E（b）中示意性示出的又一变型中，凹进深度D1位于比两个相邻台面101、102之间的中间的栅电极层131的顶部边缘更深。因此，在该变型中，竖直栅极长度可以小于栅电极层厚度T1。换句话说，在这种情况下，凹进R1、R2可限定栅电极层131的最小竖直延伸。
图3F示意性地示出了进一步的处理步骤，其包括在凹进R1、R2内部的栅电极层131的顶部上形成第三绝缘层1333。第三绝缘层1333也可被称为中间氧化物。
根据一个实施例，第三绝缘层1333可以通过具有溅射和沉积成分两者的氧化物沉积来形成，例如通过所谓的高密度等离子体沉积（HDP）工艺。氧化物沉积之后可以是限定的回蚀刻工艺。例如，结果，如图3F所示，可以形成凹进R1、R2的倾斜侧壁S。
或者，可首先用氧化物或另一绝缘层完全填充凹进R1、R2，随后进行CMP平坦化并施加光刻掩模。然后，可以执行例如以反应离子蚀刻（RIE）工艺的形式的接触蚀刻工艺，以限定接触孔和第三绝缘层1333。
例如，栅极氧化物层1334也可在如前述段落所述的蚀刻工艺期间或通过另外（单独）的蚀刻工艺（参见图3G）从台面101、102之一的上端去除。
如图3G进一步所示的，然后可以用半导体材料填充凹进R1、R2，以便形成接触插塞107。例如，该步骤可以包括多晶硅的沉积，可选地随后是CMP平坦化步骤。或者，例如，可以执行硅的选择性外延，其之后可以是回蚀刻工艺。
在填充步骤之后，可以根据需要例如通过注入第一导电类型或第二导电类型的掺杂剂来掺杂半导体材料。
在另一实施例中，凹进R1、R2可以用金属而不是半导体材料进行填充。
此外，方法可以包括使每个接触插塞107的表面部分硅化，以便形成硅化接触部分1071（参见图3H）。例如，硅化接触部分1071可以包括二硅化钛（TiSi2）、二硅化钴（CoSi2）和二硅化镍（NiSi2）中的至少一种。硅化物形成例如可以包括工艺序列，该工艺序列包括合适金属的沉积、快速热退火（RTA）、湿法蚀刻和另一RTA。
为了完成功率半导体器件1的处理，可以执行另外的步骤，诸如另一氧化物沉积、接触形成、前侧金属化的结构化、聚酰亚胺的沉积等。这样的步骤在本领域中是公知的，因此在此不作详细说明或解释。
台面101、102的掺杂接触区1011、1021（参见图1A-2B）的形成也没有在图3A-H中明确示出。接触区1011、1021可以通过公知的方法形成，例如通过离子注入、等离子体掺杂或使用光刻掩模的固相外扩散。
图4A-C示意性地示出了允许创建上面已经参考图2B描述的那种硅化控制电极部分1311的工艺变型的步骤。在这种情况下，栅电极层131是多晶硅层。
例如，在已经在上面参考图3G解释的形成接触插塞107的工艺步骤之后，可以去除第二绝缘层1332-1的部分以便暴露多晶硅层131的部分（参见图4A）。该步骤可以包括蚀刻工艺，其中接触插塞107（其可以由例如多晶硅构成）用作硬掩模。例如，作为蚀刻工艺的结果，第二绝缘层1332-1的剩余部分可以在接触插塞107的每侧上形成氧化物间隔物，因此，其也可以被称为"间隔物蚀刻"工艺。
然后，多晶硅层131的暴露部分可以被硅化。这可以以与以上结合图3H和多晶硅接触插塞107所述的类似方式来实现。因此，硅化物形成可以例如包括工艺序列，该工艺序列包括合适金属4的沉积（参见图4B）、快速热退火（RTA）、湿法蚀刻和另一RTA。
如图4B-C示意性地示出的，因此可以在一个或多个共享的处理步骤（例如金属层4的沉积）中执行接触插塞107的表面部分和多晶硅层131的暴露部分的硅化。应当注意，硅化物可形成于暴露的多晶硅表面上，但不形成于例如氧化物间隔物1332的氧化物上。
例如，如已经结合图3H所述，接触插塞107的所得硅化物部分1071和硅化控制电极部分1311可以包括二硅化钛（TiSi2）、二硅化钴（CoSi2）和二硅化镍（NiSi2）中的至少一种。
图5A-B每个示意性和示例性地示出了根据一个或多个实施例（例如上面参考图1A-2B描述的实施例）的功率半导体器件1的水平截面的部分。例如，图5A-B可以示出通过根据图2A-B的功率半导体器件1的两个不同变型实施例的水平截面，其中截面在每种情况下处于控制电极131的（竖直）水平面。
在图5A所示的变型实施例中，台面101、102被形成为细长的鳍状物，其主要水平延伸在第二横向方向Y上。例如，台面在所述方向上可具有长度L，其中长度L可在例如1μm至100μm的范围内。如前所述，台面宽度W1可以小得多，例如在20 nm至60 nm的范围内。
与之相比，在图5B所示的变型实施例中，台面101、102被形成为具有方形截面的柱。在未示出的其他实施例中，这种柱可以替代地具有圆截面，例如圆形截面。
在根据图5A和5B的两个变型实施例中，台面101、102从每侧被栅极氧化物层1334和栅电极131横向围绕。换句话说，台面101、102嵌入在相应的栅电极131中，同时通过栅极氧化物层1334与栅电极131分开。
关于第一台面101和第二台面102的空间布置，应当注意，图5A-B仅是示例。第一台面101和第二台面102的不同相对布置是可能的。
图6A-D每个示意性和示例性示出了根据一个或多个实施例的示例性台面101和接触插塞107的相对布置的顶视图。在每种情况下，台面101具有细长的鳍状物配置，并且（一个或多个）接触插塞107通过一个或多个虚线矩形来指示。
例如，根据图6A，接触插塞107可以在所有四个侧上与台面101重叠（参见图1A和例如涉及横向接触C和竖直重叠H4的对应描述）。这里，一个大的接触插塞107与台面101形成单个大的接触。例如，利用这种布局，可以实现相对小的接触电阻。
例如，接触插塞107可以相对于第一水平方向X精确地在台面101上居中。该居中布置可以例如由如上参考图3A-4C所述的自对准处理方法自动产生。
图6B示出了一种变型，其中，再次，一个大的接触插塞107与台面101形成单个大接触。然而，与图6A相比，接触插塞107仅在两侧上与台面101重叠。
在图6C所示的变型实施例中，提供了多个较小的接触插塞107，其中每个接触插塞107在两侧上与台面101重叠。
最后，在图6D所示的示例性实施例中，根本不存在接触插塞107和台面101的竖直重叠。
以上，说明了与功率半导体器件和对应的处理方法有关的实施例。
例如，这些半导体器件基于硅（Si）。因此，单晶半导体区或层（例如半导体本体10及其区/区带，例如区等）可以是单晶Si区或Si层。在其他实施例中，也可以采用多晶硅或非晶硅。
然而，应当理解，半导体本体10及其区/区带可以由适合于制造半导体器件的任何半导体材料制成。这种材料的示例包括但不限于基本半导体材料（诸如硅（Si）或锗（Ge））IV族化合物半导体材料（诸如碳化硅（SiC）或硅锗（SiGe））、二元、三元或四元III-V半导体材料（诸如氮化镓（GaN）、砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化铟镓（InGaPa）、氮化铝镓（AlGaN）、氮化铝铟（AlInN）、氮化铟镓（InGaN）、氮化铝镓铟（AlGaInN）或磷化铟镓砷（InGaAsP））、以及二元或三元II-VI半导体材料（诸如碲化镉（CdTe）和碲镉汞（HgCdTe）），仅举几例。上述半导体材料也称为"同质结半导体材料"。当组合两种不同的半导体材料时，形成了异质结半导体材料。异质结半导体材料的示例包括但不限于氮化铝镓（AlGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化铝镓铟（AlGaInN）、氮化铟镓（InGaN）-氮化镓（GaN）、氮化铝镓（AlGaN）-氮化镓（GaN）、氮化铟镓（InGaN）-氮化铝镓（AlGaN）、硅-碳化硅（SixC1-x）和硅-SiGe异质结半导体材料。对于功率半导体开关应用，目前主要使用Si、SiC、GaAs和GaN材料。
为了便于描述，使用诸如"之下"、"下方"、"下部"、"上方"、"上部"等空间相对术语来说明一个元件相对于第二元件的定位。这些术语旨在涵盖与图中所描绘的那些不同的取向之外的相应器件的不同取向。此外，诸如"第一"、"第二"等术语也用于描述各种元件、区、部分等，并且也不旨在是限制性的。在整个说明书中，相同的术语指代相同的元件。
如本文所用，术语"具有"、"含有"、"包括"、"包含"、"呈现"等是开放式术语，其表明存在所述元件或特征，但不排除附加的元件或特征。
考虑到上述范围的变型和应用，应当理解，本发明不受前面描述限制，也不受附图限制。作为代替，本发明仅由所附权利要求及其合法等效物限制。

Claims (30)

1.一种功率半导体器件（1），包括用于控制负载电流的控制单元（141、142），所述控制单元（141、142）在一侧上电连接到所述功率半导体器件（1）的第一负载端子结构（11）并且在另一侧上电连接到所述功率半导体器件（1）的漂移区（100），所述漂移区（100）包括第一导电类型的掺杂剂，其中所述控制单元（141、142）包括：
-台面（101、102），其沿着竖直方向（Z）延伸并且包括：接触区（1011、1021），其具有第一导电类型的掺杂剂或与第一导电类型互补的第二导电类型的掺杂剂，并且电连接到所述第一负载端子结构（11）；以及沟道区（1012、1022），其耦合到所述漂移区（100）；
-控制电极（131），其被配置用于在所述沟道区（1012、1022）中引起传导沟道；以及
-接触插塞（107），其包括掺杂的半导体材料，所述接触插塞（107）被布置成与所述接触区（1011、1021）接触，
其中，通过所述接触插塞（107）建立所述接触区（1011、1021）与所述第一负载端子结构（11）之间的电连接，并且其中，所述接触插塞（107）的一部分突出超过所述台面（101、102）的横向边界（101-1、102-1）。
2.根据权利要求1所述的功率半导体器件（1），其中，所述控制电极（131）由具有竖直层厚度（T1）的导电层形成。
3.根据权利要求2所述的功率半导体器件（1），其中，所述接触插塞（107）的水平宽度（W2）至少相当于所述台面（101、102）的水平宽度（W1）与所述竖直层厚度（T1）的两倍之和。
4.根据权利要求2或3所述的功率半导体器件（1），其中，所述竖直层厚度（T1）等于或小于所述台面（101、102）的台面高度（H）的三分之一，和/或其中所述竖直层厚度（T1）等于或大于所述台面（101、102）的水平宽度（W1）。
5.根据权利要求2至4中任一项所述的功率半导体器件（1），其中，所述导电层（131）的竖直侧壁通过栅极氧化物（1334）与所述台面（101、102）分开。
6.根据权利要求5所述的功率半导体器件（1），其中，将所述导电层（131）与所述台面（101、102）分开的所述栅极氧化物（1334）的部分的竖直延伸（H2）等于或小于所述台面（101、102）的台面高度（H）的一半，和/或其中将所述导电层（131）与所述台面（101、102）分开的所述栅极氧化物（1334）的所述部分的竖直延伸（H2）等于或大于所述台面（101、102）的水平宽度（W1）的两倍。
7.根据权利要求2至6中任一项所述的功率半导体器件（1），包括布置在所述导电层（131）下方的底部氧化物（1331），其中，所述底部氧化物（1331）具有竖直延伸（H1），所述竖直延伸（H1）等于或小于所述台面（101、102）的台面高度（H）的三分之一和/或等于或大于所述台面（101、102）的水平宽度（W1）。
8.根据权利要求2至7中任一项所述的功率半导体器件（1），包括布置在所述导电层（131）上方的顶部绝缘结构（1332），其中，在所述接触插塞（107）与所述控制电极（131）的上端之间，所述顶部绝缘结构（1332）具有竖直延伸（H3），所述竖直延伸（H3）等于或小于所述台面（101、102）的台面高度（H）的三分之一和/或等于或大于所述台面（101、102）的水平宽度（W1）。
9.根据前述权利要求中任一项所述的功率半导体器件（1），其中，所述接触插塞（107）包括被布置成与所述第一负载端子结构（11）接触的硅化接触部分（1071）。
10.根据前述权利要求中任一项所述的功率半导体器件（1），其中，所述接触插塞（107）的一部分邻近所述台面（101、102）横向延伸，以便在所述接触插塞与所述台面（101、102）之间形成横向接触（C）。
11.根据前述权利要求中任一项所述的功率半导体器件（1），其中，所述控制电极（131）包括多晶硅，并且其中，所述控制电极（131）包括硅化控制电极部分（1311）。
12.根据前述权利要求中任一项所述的功率半导体器件（1），其中，所述台面（101、102）由绝缘结构（1331、1332、1334）空间地限制在与所述台面（101、102）中的负载电流的电流流动方向（Z）垂直的方向（X）上，并且在所述方向（X）上呈现小于100 nm的总延伸（DX13；DX23）。
13.根据前述权利要求中任一项所述的功率半导体器件（1），包括至少两个此类控制单元（141、142）即第一控制单元（141）及第二控制单元（142），其中，所述第一控制单元（141）包括第一台面（101），所述第一台面包括具有第一导电类型的掺杂剂的第一接触区（1011），并且其中所述第二控制单元（142）包括第二台面（102），所述第二台面包括具有第二导电类型的掺杂剂的第二接触区（1021）。
14.根据前述权利要求中任一项所述的功率半导体器件（1），包括多个此类控制单元（141、142）以及与多个控制单元（141、142）的控制电极（131）中的每一个电连接的控制端子。
15.根据前述权利要求中任一项所述的功率半导体器件（1），包括多个此类控制单元（141、142），所述控制单元中的每一个电连接到公共第一负载端子结构（11）。
16.一种处理功率半导体器件（1）的方法，包括：
-提供半导体本体（10）；
-使半导体本体（10）的部分凹进，以便创建从半导体本体（10）的剩余主体部分（10-3）突出的多个台面（101、102）；
-在所述台面（101、102）之间的所述主体部分（10-3）上形成第一绝缘层（1331）；
-在所述台面（101、102）上形成栅极氧化物层（1334）；
-在所述第一绝缘层（1331）和所述栅极氧化物层（1334）上沉积栅电极层（131）；
-形成填充相邻台面（101、102）之间的空间的第二绝缘层（1332），其中所述第二绝缘层（1332）以在所述台面（101、102）上方的水平面处暴露所述栅电极层（131）的部分的方式形成；
-使所述栅电极层（131）的暴露部分凹进向下至限定的凹进深度（D1），以便创建与所述台面（101、102）的相应上部邻近的凹进（R1、R2）。
17.根据权利要求16所述的方法，其中，所述凹进深度（D1）位于比所述栅电极层（131）的顶部边缘更深。
18.根据权利要求16所述的方法，其中，所述凹进深度（D1）在所述栅极氧化物层（1334）的厚度（T1）的至多10%的变化内位于与所述栅电极层（131）的顶部边缘相同的水平面。
19.根据权利要求16所述的方法，其中，所述凹进深度（D1）位于比两个相邻台面（101、102）之间的中间的所述栅电极层（131）的顶部边缘更高的水平面。
20.根据权利要求16至19中任一项所述的方法，其中，所沉积的栅电极层（131）的层厚度（T1）等于或小于所述台面（101、102）的台面高度（H）的三分之一。
21.根据权利要求16至20中任一项所述的方法，还包括：
-在所述凹进（R1、R2）内的所述栅电极层（131）的顶部上形成第三绝缘层（1333）。
22.根据权利要求21所述的方法，其中，所述第三绝缘层（1333）通过具有溅射和沉积成分的氧化物沉积而形成。
23.根据权利要求22所述的方法，其中，所述凹进（R1、R2）的倾斜侧壁（S）由所述氧化物沉积而形成。
24.根据权利要求16至23中任一项所述的方法，还包括：
-通过蚀刻工艺从所述台面（101、102）中的一个的上端去除所述栅极氧化物层（1334）。
25.根据权利要求12至16中任一项所述的方法，还包括用金属填充所述凹进（R1、R2）。
26.根据权利要求12至16中任一项所述的方法，还包括：
-用半导体材料填充所述凹进（R1、R2）以便形成接触插塞（107）。
27.根据权利要求26所述的方法，还包括：
-使每个接触插塞（107）的表面部分硅化，以便形成硅化接触部分（1071）。
28.根据权利要求26或27所述的方法，其中，所述栅电极层（131）是多晶硅层，并且其中，所述方法还包括：
-去除所述第二绝缘层（1332）的一部分，以便暴露所述多晶硅层（131）的部分；以及
-使所述多晶硅层（131）的暴露部分硅化。
29.根据权利要求28所述的方法，其中，去除所述第二绝缘层（1332）的一部分的步骤包括蚀刻工艺，其中，所述接触插塞（107）被用作硬掩模。
30.根据权利要求28或29所述的方法，其中，在一个或多个共享的处理步骤中执行所述接触插塞（107）的表面部分和所述多晶硅层（131）的暴露部分的硅化。
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