TWI570786B - 半導體裝置與其形成方法 - Google Patents

半導體裝置與其形成方法 Download PDF

Info

Publication number
TWI570786B
TWI570786B TW104137675A TW104137675A TWI570786B TW I570786 B TWI570786 B TW I570786B TW 104137675 A TW104137675 A TW 104137675A TW 104137675 A TW104137675 A TW 104137675A TW I570786 B TWI570786 B TW I570786B
Authority
TW
Taiwan
Prior art keywords
contact layer
region
source
drain region
contact
Prior art date
Application number
TW104137675A
Other languages
English (en)
Other versions
TW201620023A (zh
Inventor
卡羅斯Ｈ 戴爾茲
吳忠政
張家豪
王志豪
尙 皮耶 柯林基
林群雄
連萬益
英強 梁
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201620023A publication Critical patent/TW201620023A/zh
Application granted granted Critical
Publication of TWI570786B publication Critical patent/TWI570786B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Description

半導體裝置與其形成方法
本揭露關於半導體裝置，更特別關於具有多閘極電晶體之半導體裝置其源極/汲極接點。
半導體積體電路(IC)產業快速成長。IC材料與設計的技術進步，使新一代的IC比前一代的IC更小且電路更複雜。新一代的IC具有較大的功能密度(比如固定晶片面積中的內連線元件數目)，與較小的尺寸(比如製程形成的最小構件或連線)。製程尺寸縮小往往有利於增加製程效率並降低相關成本，但亦增加製程複雜度。
舉例來說，多閘極場效電晶體(FET)具有高驅動電流與小引腳，且對短通道效應具有良好控制。多閘極FET包含雙閘極FET、三閘極FET、Ω閘極FET、與全環繞閘極FET如水平全環繞閘極HGAA FET與垂直全環繞閘極(VGAA)FET。一般預期多閘極FET可超出習知基體金氧半FET(MOSFET)之限制，以進一步縮小半導體製程。然而當電晶體裝置縮小且轉變為三維結構時，將增加電晶體之接點電阻並影響裝置效能。在習知的接點形成方法中，多閘極FET之接點電阻將大幅增加，這可能限制超過50%的裝置本質效能。
本揭露一實施例提供之半導體裝置，包括：基板；第一源極/汲極區與第二源極/汲極區；通道區，位於第一源極/汲極區與第二源極/汲極區之間；閘極，緊鄰通道區；以及接點結構，連接至第一源極/汲極區，其中：接點結構包括第一接點層與第一接點層上的第二接點層；第一接點層具有順應性的剖面形狀；以及第一接點層接觸第一源極/汲極區之至少兩側或包覆圍繞第一源極/汲極區。
本揭露一實施例提供之半導體裝置的形成方法，包括：接收垂直全環繞閘極裝置，且垂直全環繞閘極裝置包括：基板；第一源極/汲極區，位於基板上；隔離結構，位於基板上並圍繞第一源極/汲極區；通道區，位於第一源極/汲極區上；第二源極/汲極區，位於通道區上；閘極，包覆圍繞通道區；以及介電層，位於隔離結構與第一源極/汲極區上；蝕刻介電層與隔離結構以形成開口，其中開口露出第一源極/汲極區的至少兩側；形成第一接點層於開口中，其中第一接點層具有順應性的剖面形狀並接觸第一源極/汲極區；以及形成第二接點層於開口中及第一接點層上。
本揭露一實施例提供之半導體裝置的形成方法，包括：接收多閘極半導體裝置，且多閘極半導體裝置具有：基板；第一源極/汲極區與第二源極/汲極區；通道區，位於第一源極/汲極區與第二源極/汲極區之間；閘極，緊鄰通道區；以及介電層，位於第一源極/汲極區上；蝕刻介電層以形成開口，其中開口露出第一源極/汲極區至少兩側或包覆圍繞第一源極/汲極區；形成第一接點層於開口中，其中第一接點層具有順應 性的剖面形狀並接觸第一源極/汲極區；以及形成第二接點層於開口中與第一接點層上。
A-A、B-B、C-C、D-D‧‧‧剖線
B‧‧‧底部寬度
b1、b2‧‧‧距離
F、H、R‧‧‧高度
T‧‧‧頂部寬度
wf‧‧‧寬度
10、50‧‧‧方法
12、14、16、18、20、52、54、56、58、60‧‧‧步驟
100、200、300、320、322、324、326、328、330、332、334、336、338、340、342、344、346、400、500、600、700‧‧‧裝置
102‧‧‧基板
104‧‧‧鰭狀物
104a、104c、204a、304a、314a、404a‧‧‧S/D區
104a'‧‧‧上表面
104a"‧‧‧側壁表面
104b、304b、404b‧‧‧通道區
106‧‧‧隔離結構
108‧‧‧閘極
108a‧‧‧閘極堆疊
108b‧‧‧閘極間隔物
110‧‧‧ILD層
112‧‧‧開口
112'‧‧‧下表面
114‧‧‧第一接點層
116‧‧‧第二接點層
116a‧‧‧阻障金屬層
116A‧‧‧部份
118、118s、118d‧‧‧S/D接點
122‧‧‧間隔物結構
204a'、204a"、314a'、314a"、314a"'、314a""‧‧‧表面
316‧‧‧空間
404‧‧‧主動區
第1圖係本揭露多種實施例中，半導體裝置的製作方法之流程圖。
第2A、2B、2C、3A、3B、4A、4B、5A、與5B圖係某些實施例中，依據第1圖之方法形成半導體裝置的透視圖與剖視圖。
第6A、6B、7A、7B、8A、8B、9A、與9B圖係某些實施例中，依據第1圖之方法形成半導體裝置的剖視圖。
第10A與10B圖係某些實施例中，依據第1圖之方法形成半導體裝置的剖視圖。
第10C、10D、10E、10F、10G、10H、10I、10J、10K、10L、10M、10N、10O、與10P圖係某些實施例中，依據第1圖之方法形成半導體裝置的剖視圖。
第11A與11B圖係某些實施例中，依據第1圖之方法形成半導體裝置的剖視圖。
第12圖係本揭露多種實施例中，半導體裝置的製作方法之流程圖。
第13A、13B、14A、14B、15、16、17、18、與19圖係某些實施例中，依據第12圖之方法形成半導體裝置的透視圖與剖視圖。
第20圖係一實施例中，依據第12圖之方法形成另一半導體 裝置的剖視圖。
第21、22、23、24、與25圖係某些實施例中，形成第20圖之半導體裝置的剖視圖。
下述內容提供的不同實施例可實施本揭露的不同結構。特定構件與排列的實施例係用以簡化本揭露而非侷限本揭露。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
本揭露關於半導體裝置，更特別關於具有多閘極電晶體之半導體裝置如水平多閘極電晶體或垂直多閘極電晶體。水平多閘極電晶體包含雙閘極FET、三閘極FET、Ω閘極FET、水平全環繞閘極(HGAA)FET、或穿隧式FET(TFET)。此外，HGAA FET與VGAA FET可包含一或多個奈米線通道、條狀通道、或其他合適的通道結構。本揭露之目的之一為提供用於多閘極電晶體之新穎的源極/汲極(S/D)接點，其中新穎的S/D 接點比習知S/D接點具有更低的接點電阻。
在下述內容中，本揭露之多種實施例製作裝置100、200、300、400、500、600、與700。這些裝置為非限制性的例子，且本揭露某些實施例可形成這些裝置。此外，每一裝置100、200、300、400、500、600、與700可為積體電路(IC)或其部份於製程中的中間裝置，其可包含動態隨機存取記憶體(SRAM)及/或其他邏輯電路；被動構件如電阻、電容、或電感；或主動構件如p型FET、n型FET、金氧半場效電晶體(MOSFET)、互補式金氧半(CMOS)電晶體、雙極電晶體、高電壓電晶體、高頻電晶體、其他記憶單元、或上述之組合。
第一實施例
本揭露之第一實施例將依據第1至5B圖製作裝置100。第1圖係本揭露多種實施例中，形成半導體裝置如具有多閘極結構之半導體裝置的方法10其流程圖。方法10僅用以舉例而非額外侷限本發明至申請專利範圍未限制處。在方法10之前、之中、或之後可進行額外步驟，且可省略某些步驟、置換某些步驟、或變更某些步驟的順序以用於其他實施例。
在第1圖之方法10的步驟12中，接收第2A、2B、與2C圖所示之裝置100。第2A圖係裝置100的透視圖，第2B圖係第2A圖中裝置100沿著剖線A-A的剖視圖，且第2C圖係第2A圖中裝置100沿著剖線B-B的剖視圖。如第2A、2B、與2C圖所示，裝置100包含基板102、鰭狀物104、隔離結構106、閘極108、與ILD(層間介電層)層110。鰭狀物104自基板102沿著z方向向上延伸。隔離結構106位於基板上，並與鰭狀物104的底部相 鄰，以隔離鰭丈物140與裝置100的其他主動區(未圖示)。閘極108形成於隔離區108上，並緊鄰鰭狀物104的三個側邊。如此一來，裝置100為三閘極裝置。其他種類的閘極結構如雙閘極(比如閘極108緊鄰鰭狀物104的兩側表面)、Ω閘極(比如閘極108完全緊鄰鰭狀物104的上表面與兩側表面，並部份緊鄰鰭狀物104的下表面)、或全環繞閘極(閘極完全緊鄰鰭狀物104之上表面、下表面、與兩側表面)亦屬本揭露範疇。ILD層110位於鰭狀物104、隔離結構106、與閘極108上。裝置100的多種單元將進一步描述於下。
在此實施例中，基板102為矽基板。在其他實施例中，基板102可包含其他半導體元素如鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；半導體合金如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或上述之組合。
鰭狀物104適用於形成n型FET或p型FET。鰭狀物104之製作方法可採用合適製程如光微影與蝕刻製程。光微影製程可包含形成光阻層於基板102上、依一圖案曝光光阻、進行曝光後烘烤製程、與顯影光阻以形成含光阻的遮罩單元。接著搭配遮罩單元進行蝕刻使基板102凹陷，並形成鰭狀物104於基板102上。蝕刻製程可為乾蝕刻、濕蝕刻、反應性離子蝕刻(RIE)、及/或其他合適製程。在其他實施例中，鰭狀物104之形成方法可採用心軸-間隔物雙重圖案化微影。多種其他方法亦適用於形成鰭狀物104。
隔離結構106可為氧化矽、氮化矽、氮氧化矽、掺 雜氟之矽酸鹽玻璃(FSG)、低介電常數介電材料、及/或其他合適絕緣材料。隔離結構106可為淺溝槽隔離(STI)結構。在一實施例中，隔離結構106之形成方法為蝕刻基板102以形成溝槽於其中，比如部份鰭狀物104的形成製程。接著將隔離材料填入溝槽，再進行化學機械拋光(CMP)製程。隔離結構亦可為場氧化物、局部氧化矽(LOCOS)、及/或其他合適結構。舉例來說，隔離結構106可包含多層結構，其具有一或多個熱氧化物襯墊層。
第2B圖亦圖示鰭狀物104與閘極108。如第2B圖所示，鰭狀物104包含兩個S/D(源極/汲極)區104a，與夾設於兩個S/D區104a之間的通道區104b。S/D區104a與通道區104b依水平方向(沿著y方向)排列於隔離結構106上。如此一來，裝置100為水平多閘極裝置。閘極108包含閘極堆疊108a，與閘極堆疊108a之側壁上的閘極間隔物108b。閘極堆疊108a緊鄰鰭狀物104的通道區104b。在多種實施例中，閘極堆疊108a包含多層結構。在一例中，閘極堆疊108a包含界面層與多晶矽層。在另一例中，閘極堆疊108a包含界面層、高介電常數介電層、阻障層、功函數金屬層、與金屬填充層。閘極堆疊108a可能具有多種其他結構。閘極堆疊108a之形成方法可為「閘極優先」或「閘極後製」。在實施例中，閘極間隔物108b包含介電材料如氮化矽或氮氧化矽，且其形成方法可為一或多道沉積與蝕刻製程。
ILD層110位於前述之多種結構上。在實施例中，裝置100更包含接點蝕刻停止層(CESL)於ILD層110下。ILD層110可包含四乙氧基矽烷(TEOS)氧化物、未掺雜之矽酸鹽玻 璃、或掺雜之氧化矽如硼磷矽酸鹽玻璃(BPSG)、熔融氧化矽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、掺雜硼之矽玻璃(BSG)、及/或其他合適介電材料。ILD層110之沉積方法可為電漿增強化學氣相沉積(PECVD)製程或其他合適沉積技術。在一實施例中，ILD層110之形成方法為可流動CVD(FDVD)製程。在一例中，FCVD製程包含沉積可流動材料如液態化合物於基板102上以填入溝槽，再以合適技術如回火將可流動材料轉換成固態材料。在多種沉積製程後，可進行化學機械拋光(CMP)製程以平坦化ILD層110的上表面。
在第1圖之方法10的步驟14中，蝕刻ILD層110以形成開口(或接點孔)112。第3A圖係步驟14後第2A圖中裝置100沿著剖線A-A的剖視圖，且第3B圖係步驟14後第2A圖中裝置100沿著剖線B-B的剖視圖。開口112之下表面112'低於S/D區104a的上表面104a'。開口112中露出的部份鰭狀物104具有高度R，即下表面112'與上表面104a'之間的垂直距離(沿著z方向)。隔離結構106上的部份鰭狀物104具有高度F。在實施例中，高度R大於一半的高度F。在某些實施例中，高度R介於約5nm至約60nm之間。在一例中，可蝕刻開口112至隔離結構106中。習知的接點孔通常停止於上表面104a'，而開口112比習知的接點孔深。較深的開口112之好處之一，係形成其中的S/D接點與S/D區104a之間具有較大的接觸面積。
在多種實施例中，開口112具有頂部寬度T與底部寬度B(沿著x方向)，且具有高度H(沿著z方向)。底部寬度B大於S/D區104a的寬度wf(沿著x方向)。頂部寬度T大於底部寬度 B。綜上所述，開口112具有傾斜的側壁。頂部寬度T、底部寬度B、與高度H，需設計以讓開口112的所有表面易於沉積導電材料於開口112中以形成接點，見下述內容。為了同樣考量，開口112與S/D區104a的側壁之間的距離b1與b2，需設計以讓開口112之底部與側壁及S/D區104a之側壁易於沉積導電材料。在多種實施例中，頂部寬度T介於約12nm至約40nm之間，底部寬度B介於約8nm至約30nm之間，且高度介於約50nm至約150nm之間。在多種實施例中，距離b1與b2各自介於0.5倍的寬度wf至1.5倍的寬度wf之間。此外，雖然第3B圖中的開口112在z-x平面中對S/D區104a大致對稱，但此僅用以說明而非侷限本揭露。舉例來說，實施例中的距離b1與b2可不同。
蝕刻製程可包含合適的濕蝕刻、乾(電漿)蝕刻、及/或其他製程。舉例來說，乾蝕刻製程可採用含氯氣體、含氟氣體、其他蝕刻氣體、或上述之組合。濕蝕刻溶液可包含NH4OH、HF(氫氟酸)或稀HF、去離子水、TMAH(氫氧化四甲基銨)、其他合適濕蝕刻溶液、或上述之組合。
在一實施例中，裝置100包含CESL於ILD層110下但位於鰭狀物104與閘極108上。舉例來說，CESL之材料可與隔離結構106相同，比如氧化矽或氮化矽。在步驟14中，CESL保護鰭狀物104免於過蝕刻。若同時蝕刻閘極108之接點孔，則CESL亦保護閘極108免於過蝕刻。在此實施例中，步驟14亦包含蝕刻製程移除開口112中的CESL，可露出S/D區104a以形成接點。
在其他實施例中，裝置包含CESL於鰭狀物104與閘 極108上。在形成ILD層110前，方法10先移除部份CESL以露出S/D區104a，可提供後續形成S/D接點之上表面與側壁表面。在此實施例中，當步驟移除ILD層以形成開口112時，即露出用於形成S/D接點之鰭狀物表面。
在第1圖之方法10之步驟16中，形成第一接點層114於開口112中。第4A圖係步驟16後第2A圖中裝置100沿著剖線A-A的剖視圖，且第4B圖係步驟16後第2A圖中裝置100沿著剖線B-B的剖視圖。第一接點層114形成於開口112的表面上。特別的是，第一接點層114形成於S/D區104a之上表面與側壁上。第一接點層114具有順應性的形狀，比如在開口112之表面上具有幾乎一致的厚度。在一實施例中，第一接點層114之厚度介於約2nm至約10nm之間。在一實施例中，第一接點層114包含半導體-金屬合金。舉例來說，半導體-金屬合金可包含金屬材料如鈦、鈷、鎳、鎳鈷、其他金屬、或上述之組合。在此實施例中，金屬材料的沉積方法可為化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或其他合適沉積技術。接著可進行回火形成半導體-金屬合金於S/D區104a的表面上。在另一實施例中，第一接點層114包含一或多個III-V族半導體以提供高載子移動率及/或合適的能帶結構以調整能障。舉例來說，第一接點層114可包含InAs、InGaAs、InP、或其他合適的III-V族半導體。在又一實施例中，第一接點層114包含鍺。在多種實施例中，第一接點層114之沉積方法可為CVD、PVD、ALD、或其他合適方法。在多種實施例中，第一接點層114的材料具有低能障或可忽略的能障，使電荷載子流進與流 出電晶體通道。第一接點層114耦接至S/D區104a的接觸面積增加，可降低兩者之間的接點電阻。
在第1圖的方法10之步驟18中，形成第二接點層116於第一開口112中及第一接點層114上。第5A圖係步驟18後第2A圖中裝置100沿著剖線A-A的剖視圖，且第5B圖係步驟18後第2A圖中裝置100沿著剖線B-B的剖視圖。第二接點層116填入開口112的剩餘空間。第二接點層116可包含一或多層的金屬材料如金屬氮化物、金屬或導電氧化物、金屬元素、或上述之組合。舉例來說，第二接點層116可為鎢(W)、銅(Cu)、鈷(Co)、及/或其他合適材料。在多種實施例中，第二接點層116之形成方法可為CVD、PVD、電鍍、及/或其他合適製程。如第5A與5B圖所示，S/D接點118各自形成於開口112中，以電性連接至個別的S/D區104a。S/D接點118包含第一接點層114與第二接點層116。S/D接點118之多種實施例標示於第5B圖中，其包含頂部寬度T、底部寬度B、與高度H。頂部寬度T、底部寬度B、高度H、與S/D區104a之寬度wf之相對關係，如第3B圖所述。在多種實施例中，頂部寬度T介於約12nm至約40nm之間，底部寬度B介於約8nm至約30nm之間，且高度H介於約50nm至約150nm之間。
在第1圖之方法10之步驟20中，進行額外步驟以完成製作裝置100。舉例來說，步驟20可形成閘極接點以電性連接至閘極堆疊108a，且可形成金屬內連線使多閘極FET連接至裝置100的其他部份以形成完整IC。
第二實施例
本揭露之第二實施例將依據第1與6A-9B圖說明，其中裝置200的製作方法依據方法10之某些實施例。第6A-9B圖係裝置200於製程中的剖視圖。後續說明將省略裝置100與200重複的部份，以簡化說明。
在第1圖之方法10的步驟12中接收裝置，其與裝置100(見第2A-2C圖)在許多方面類似。為簡化說明，兩個裝置中類似的單元將以相同標號標示。舉例來說，第6A與6B圖中的裝置200亦包含基板、鰭狀物104、隔離結構106、閘極108、與ILD層110。閘極108亦包含閘極堆疊108a與閘極間隔物108b。閘極堆疊108a緊鄰鰭狀物104的通道區104b。裝置100與200的差異之一為S/D區的結構。如第6B圖所示，裝置200具有鑽石形的S/D區204a。在一實施例中，S/D區204a之形成方法為蝕刻裝置200的部份鰭狀物104以形成凹陷於其中，並自凹陷磊晶成長一或多個半導體結構。舉例來說，蝕刻製程可採用乾蝕刻、濕蝕刻、或其他合適的蝕刻方法。接著可採用清潔製程清潔凹陷，其可採用HF溶液或其他合適溶液。之後可進行一或多道磊晶成長製程以成長半導體(如矽)結構於凹陷中。磊晶成長製程可將用於形成p型FET之p型掺質臨場掺雜至成長的半導體，或將用於形成n型FET之n型掺質臨場掺雜至成長的半導體。第6B圖亦顯示S/D區204a各自具有兩個向上面對的表面(或側邊)204a'與兩個向下面對的表面(或側邊)204a"。
在第1圖之方法10的步驟14中，蝕刻裝置200的ILD層110以形成開口112於其中。如第7A與7B圖所示，開口112之下表面112'低於表面204a'。開口112中露出的部份鰭狀物104與 S/D區204a具有高度R。位於隔離結構106上之部份鰭狀物104與S/D區204a具有高度F。在實施例中，高度R大於一半的高度F。在實施例中，開口112完全露出表面204a'，且可部份或完全露出表面204a"。在某些實施例中，高度R介於約5nm至約60nm之間。習知開口通常停止於表面204a'，而開口112比習知接點開口深。較深的開口112之優點之一為形成其中的S/D接點與S/D區204a之間具有較大的接觸面積。此步驟的其他方面與前述第3A與3B圖類似。
在第1圖之方法10的步驟16中，形成第一接點層114於開口112中。如第8A與8B圖所示，第一接點層114形成於開口112之表面上。特別的是，第一接點層114形成於S/D區204a之表面204a'與204a"上(見第7B圖)。第一接點層114具有順應性的形狀。在一實施例中，第一接點層114之厚度介於約2nm至約10nm之間。第一接點層114之材料與形成方法與第4A及4B圖所述者類似。在多種實施例中，第一接點層114的材料具有低能障或可忽略的能障，使電荷載子流進與流出電晶體通道。第一接點層114耦接至S/D區204a的接觸面積增加，可降低兩者之間的接點電阻。
在第1圖之方法10的步驟18中，形成第二接點層116於開口112中與第一接點層114上。如第9A與9B圖所示，形成S/D接點118於每一開口112中，以電性連接至個別的S/D區204a。S/D接點118包含第一接點層114與第二接點層116。S/D接點118的其他方面如尺寸，則與第5A與5B圖所述者類似。
第三實施例
本揭露之第三實施例將搭配第10A與10B圖說明，其中裝置300之製作方法依據方法10之某些實施例。後續說明將省略裝置100與300重複的部份，以簡化說明。
如第10A與10B圖所示，裝置300包含兩個水平(在x-y平面中)的桿狀通道區304b。在實施例中，裝置300中通道的數目與形狀可有多種變化。舉例來說，通道區304b可為桿狀或具有其他合適形狀，且其數目可為一個或更多。裝置300包含閘極108包覆圍繞通道區304b。如此一來，裝置300為水平全環繞閘極(HGAA)裝置。裝置300的其他方面與裝置200類似或相同。舉例來說，裝置300亦包含鑽石形的S/D區304a形成於基板102與鰭狀物104上。裝置300之S/D接點的形成製程與裝置100與200所述者相同。在形成S/D接點之前形成裝置300的製程，可參考美國專利US 8,815,691(發明名稱為全環繞閘極裝置的製作方法)。
第一、第二、與第三實施例的例子
第10C-10P圖係依據本揭露實施例形成之多種裝置320、322、324、326、328、330、332、334、336、338、340、342、344、與346的S/D區。上述裝置320-346之通道區與閘極堆疊可與裝置100、200、與300類似。舉例來說，每一裝置320-346可具有鰭狀通道，其三側緊鄰閘極堆疊如第9A圖所示；或者可具有水平通道，且閘極堆疊包覆圍繞水平通道如第10A圖所示。在其他實施例中，每一裝置320-346之通道區與閘極堆疊可與裝置100、200、與300不同。裝置100、200、300、與320-346為非限制性的例子。其他實施例可結合、取代、及/ 或重設這些裝置的多種結構。為簡化說明，個別圖式只顯示裝置320-346之S/D區並說明如下。
如第10C圖所示，裝置320包含基板102、兩個鰭狀物104、兩個S/D區314a形成於兩個鰭狀物104上、隔離結構106、ILD層110、第一接點層114、與第二接點層116。鰭狀物104延伸至隔離結構106的上表面上。S/D區314a各自具有鑽石形狀，且各自位於鰭狀物104的上表面上。第一接點層114包覆圍繞S/D區314a的所有表面(或側邊)。S/D區314a之間的間隙(沿著y方向)，大於兩倍的第一接點層114之厚度。此外，S/D區314a與ILD層110之間的另一間隙(沿著y方向)，大於兩倍的第一接點層114之厚度。裝置320之形成方法可依據第1圖中方法10的一實施例。舉例來說，步驟12接收裝置320的前驅物，其包含基板102、隔離結構106、鰭狀物104、S/D區314a、與ILD層110。S/D區314a埋置於ILD層110中。接著進行步驟14蝕刻ILD層110以露出S/D區314a的所有表面。接著進行步驟16形成第一接點層114。第一接點層包覆圍繞S/D區314a的所有表面。接著形成第二接點層116於第一接點層114上。雖然第10C圖中的裝置320具有兩個鰭狀物104，但多種實施例中的裝置320可具有任何數目的鰭狀物104，比如一個、兩個、三個、或其他數目的鰭狀物104。在一例中，裝置320可具有一百個鰭狀物104。
如第10D圖所示，裝置322包含基板102、兩個鰭狀物104、兩個S/D區314a形成於兩個鰭狀物104上、隔離結構106、ILD層110、第一接點層114、與第二接點層116。鰭狀物104之上表面與隔離結構106之上表面實質上共平面。S/D區 314a各自具有鑽石形狀，且位於鰭狀物104的上表面上。第一接點層114完全覆蓋S/D區314a的兩個向上面對的表面，但僅部份覆蓋S/D區314a的兩個向下面對的表面。S/D區314a之間的間隙(沿著y方向)，小於兩倍的第一接點層114之厚度。如此一來，第一接點層114的個別部份(兩個S/D區314a之表面上)將合併於上述間隙中。此外，S/D區314a與ILD層110之間的另一間隙(沿著y方向)，小於兩倍的第一接點層114之厚度。如此一來，第一接點層114的個別部份(S/D區314a之表面上與ILD層110之側壁上)將合併於上述間隙中。裝置322之形成方法可依據第1圖中方法10的一實施例，如前所述。此外，多種實施例中的裝置322可包含任何數目的鰭狀物104，比如一個、兩個、三個、或其他數目的鰭狀物104。在一例中，裝置322可包含一百個鰭狀物104。
如第10E圖所示，裝置324包含基板102、兩個鰭狀物104、兩個S/D區314a形成於兩個鰭狀物104上、隔離結構106、ILD層110、第一接點層114、與第二接點層116。鰭狀物104之上表面與隔離結構106之上表面實質上共平面。S/D區314a各自具有鑽石形狀，且位於鰭狀物104的上表面上。部份的S/D區314a合併。空間316形成於合併部份下，且S/D區314a其兩個向下面對的表面314a'與隔離結構106之上表面圍繞空間316。第一接點層114完全覆蓋S/D區314a其向上面對的表面，但僅部份覆蓋S/D區314a其向下面對的表面314a"。此外，S/D區314a與ILD層110之間的間隙(沿著y方向)，小於兩倍的第一接點層114之厚度。如此一來，第一接點層114之個別部份(位 於ILD層110之側壁上與位於S/D區314a之表面上)合併於間隙中。裝置324之形成方法可依據第1圖中方法10的一實施例，如前所述。此外，多種實施例中的裝置324可包含任何數目的鰭狀物104，比如一個、兩個、三個、或其他數目的鰭狀物104。在一例中，裝置324可包含一百個鰭狀物104。
如第10F圖所示，裝置326包含基板102、兩個鰭狀物104、兩個S/D區314a形成於兩個鰭狀物104上、隔離結構106、ILD層110、第一接點層114、與第二接點層116。鰭狀物140與隔離結構106之上表面實質上共平面。S/D區314a在z-y平面為六角形，其包含上表面、下表面、兩個向上面對的表面、與兩個向下面對的表面。S/D區314a的上表面與下表面實質上平行於x-y平面(見第2A圖)。S/D區314a的下表面位於鰭狀物104的上表面上。第一接點層114完全覆蓋S/D區314a的上表面與兩個向上面對的表面，但僅部份覆蓋S/D區314a的兩個向下面對的表面。此外，S/D區314a與ILD層110之間的間隙(沿著y方向)，小於兩倍的第一接點層114之厚度。如此一來，第一接點層114的個別部份(位於ILD層110之側壁上與位於S/D區314a的表面上)合併於間隙中。裝置326之形成方法可依據第1圖中方法10的一實施例，如前所述。此外，多種實施例中的裝置326可包含任何數目的鰭狀物104，比如一個、兩個、三個、或其他數目的鰭狀物104。在一例中，裝置326可包含一百個鰭狀物104。
如第10G圖所示，裝置328包含基板102、鰭狀物104、S/D區314a形成於鰭狀物104上、隔離結構106、ILD層110、 第一接點層114、與第二接點層116。鰭狀物104之上表面與隔離結構106之上表面實質上共平面。S/D區314a在z-y平面為六角形，其包含上表面、下表面、兩個向上面對的表面、與兩個向下面對的表面。S/D區314a的上表面與下表面實質上平行於x-y平面(見第2A圖)。S/D區314a的下表面位於鰭狀物104的上表面上。第一接點層114完全覆蓋S/D區314a的上表面與兩個向上面對的表面，但僅部份覆蓋S/D區314a的兩個向下面對的表面。此外，S/D區314a與ILD層110之間的間隙(沿著y方向)，小於兩倍的第一接點層114之厚度。如此一來，第一接點層114的個別部份(位於ILD層110之側壁上與位於S/D區314a的表面上)合併於間隙中。裝置328之形成方法可依據第1圖中方法10的一實施例，如前所述。此外，多種實施例中的裝置328可包含任何數目的鰭狀物104，比如一個、兩個、三個、或其他數目的鰭狀物104。在一例中，裝置328可包含一百個鰭狀物104。
如第10H圖所示，裝置330包含基板102、兩個鰭狀物104、兩個S/D區314a分別形成於兩個鰭狀物104上、隔離結構106、ILD層110、第一接點層114、與第二接點層116。鰭狀物104之上表面與隔離結構106之上表面實質上共平面。S/D區314a在z-y平面為實質上六角形，其包含兩個向上面對的表面、兩個側表面、與兩個向下面對的表面。兩個向上面對的表面自x-y平面(見第2A圖)斜向延伸並交會成脊。兩個側表面實質上平行於x-z平面(見第2A圖)。兩個向下面對的表面亦自x-y平面斜向延伸。第一接點層114完全覆蓋每一S/D區314a的兩個向上面對的表面，但僅覆蓋每一S/D區314a的兩個側表面。裝 置330之形成方法可依據第1圖中方法10的一實施例，如前所述。此外，多種實施例中的裝置330可包含任何數目的鰭狀物104，比如一個、兩個、三個、或其他數目的鰭狀物104。在一例中，裝置330可包含一百個鰭狀物104。
如第10I圖所示，裝置332與裝置330有許多類似方面，而兩者的某些差異如下述。在裝置332中，第一接點層114未覆蓋S/D區314a的兩個外側表面314a'。第一接點層114完全覆蓋兩個內側的向上面對的表面314a"'，但完全或部份覆蓋兩個內側表面314a"'與兩個外側之向上面對的表面314a""。裝置332之形成方法可依據第1圖中方法10的一實施例，如前所述。舉例來說，當步驟14濕蝕刻ILD層110時，可控制蝕刻尺寸使蝕刻製程不露出表面314a'。
如第10J圖所示，裝置334與裝置332有許多類似方面，而兩者的某些差異如下述。在裝置334中，鰭狀物104延伸至隔離結構106之上表面上，且磊晶成長的S/D區314a各自位於鰭狀物104上而不需先使鰭狀物104凹陷。如此一來，S/D區314a各自包覆圍繞個別的鰭狀物104。裝置334之形成方法可依據第1圖中方法10的一實施例，如前所述。
如第10K圖所示，裝置336與裝置320(見第10C圖)有許多類似方面，而兩者的某些差異如下述。在裝置336中，第一接點層114未覆蓋S/D區314a其兩個外側之向下面對的表面314a'。第一接點層114完全覆蓋兩個內側之向上面對的表面314a"與兩個內側之向下面對的表面314a"'，且完全或部份覆蓋兩個外側之向上面對的表面314a""。裝置336之形成方法可依 據第1圖中方法10的一實施例，如前所述。舉例來說，當步驟14濕蝕刻ILD層110時，可控制蝕刻尺寸使蝕刻製程不露出表面314a'。
如第10L圖所示，裝置338與裝置322(見第10D圖)有許多類似方面，而兩者的某些差異如下述。在裝置338中，第一接點層114未覆蓋S/D區314a其兩個外側之向下面對的表面314a'。第一接點層114完全覆蓋兩個內側之向上面對的表面314a"，且完全或部份父蓋兩個內側之向下面對的表面314a"'與兩個外側之向下面對的表面314a""。
如第10M圖所示，裝置340與裝置324(見第10E圖)有許多類似方面，而兩者的某些差異如下述。在裝置340中，第一接點層114完全覆蓋S/D區314a其兩個內側之向上面對的表面，且完全或部份的覆蓋S/D區314a其兩個外側之向上面對的表面。此外，第一接點層未覆蓋兩個向下面對的表面314a'與314a"。
如第10N圖所示，裝置342與裝置326(見第10F圖)有許多類似方面，而兩者的某些差異如下述。在裝置342中，第一接點層114完全覆蓋S/D區314a的上表面，且完全或部份覆蓋S/D區314a其兩個向上面對的表面。第一接點層114未覆蓋S/D區314a其兩個向下面對的表面。
如第10O圖所示，裝置344與裝置328(見第10G圖)有許多類似方面，而兩者的某些差異如下述。在裝置344中，第一接點層114完全覆蓋S/D區314a的上表面，且完全或部份覆蓋S/D區314a其兩個向上面對的表面。第一接點層114未覆蓋 S/D區314a其兩個向下面對的表面。
如第10P圖所示，裝置346與裝置336(見第10K圖)有許多類似方面，而兩者的某些差異如下述。在裝置346中，第一接點層114完全覆蓋S/D區314a的所有表面。此外，裝置346可視情況(非必要)包含阻障金屬層116a於第二接點層116與ILD層110之間，以及第二接點層116與第一接點層114之間。在一實施例中，阻障金屬層116a包含金屬氮化物如TaN以避免第二接點層116之金屬元素遷移至相鄰的結構。阻障金屬層116a為具有順應性形狀的導電材料，與第10K圖之第一接點層114類似。裝置346之形成方法可依據第1圖中方法10的一實施例，如前所述。舉例來說，第1圖之步驟12接收裝置346的前驅物，其包含基板102、鰭狀物104、與隔離結構106。鰭狀物104延伸至隔離結構106的上表面上。裝置346亦包含S/D區314a位於個別的鰭狀物104上。接著進行步驟16形成第一接點層114完全覆蓋S/D區314a的表面。接著沉積ILD層110於裝置346上以覆蓋第一接點層114、S/D區314a、與鰭狀物104。接著進行步驟14蝕刻ILD層110，以形成開口露出部份的第一接點層114(除了S/D區314a其兩個外側之向下面對的表面314a')。接著進行步驟18形成第二接點層116於開口中。在此實施例中，步驟18包含在形成第二接點層116之前先形成阻障金屬層116a，且阻障金屬層116a之形成方法可為CVD或PVD。
在多種實施例中，每一裝置322、324、326、328、330、332、334、336、338、340、342、與344之形成方法可在形成個別的ILD層110前，先讓第一接點層114完全包覆S/D區 314a，如搭配第10P圖所述之內容。
第四實施例
本揭露之第四實施例將搭配第11A與11B圖說明，其中裝置400之製作方法依據方法10之某些實施例。後續說明將省略裝置100與400重複的部份，以簡化說明。
如第11A與11B圖所示，裝置400包含兩個水平(在x-y平面中)的桿狀主動區404。形成於主動區404中的S/D區404a與通道區404b具有相同桿狀。在實施例中，主動區404的數目與形狀可有多種變化。舉例來說，主動區404可為條狀或具有其他合適形狀，且其數目可為一個或更多。與裝置300類似，裝置400為HGAA裝置，其閘極108包覆圍繞通道區404b。裝置300與400之差異在於S/D區的設置。S/D區404a至少在接點孔中，與基板102及鰭狀物104隔離。如此一來，第一接點層114包覆圍繞每一S/D區404a，以提供最大的接觸面積。如第11A與11B圖所示，在形成第一接點層114後，將第二接點層116之部份116a填入S/D區404a之間的空間。在另一實施例中，沿著z軸排列的兩個S/D區404a之間的垂直距離，小於或等於兩倍的第一接點層114之厚度。圍繞每一S/D區404a之第一接點層114彼此物理接觸。用於裝置400之S/D接點之形成製程，與裝置100所述者相同。在形成S/D接點之前形成裝置400的製程，可參考美國專利US 8,815,691(發明名稱為全環繞閘極裝置的製作方法)。
第五實施例
本揭露之第五實施例將搭配第12至18圖說明。第 12圖係本揭露多種實施例中，形成半導體裝置(特別是具有垂直多閘極結構之半導體裝置)的方法50其流程圖。方法50僅用以舉例而非額外侷限本發明至申請專利範圍未限制處。在方法50之前、之中、或之後可進行額外步驟，且可省略某些步驟、置換某些步驟、或變更某些步驟的順序以用於其他實施例。
在第12圖之方法50的步驟52中，在形成S/D接點前接收垂直多閘極裝置。第13A與13B圖顯示垂直多閘極裝置如裝置500。第13A圖係裝置500的透視圖，而第13B圖係裝置500的上視圖(省略ILD層110)。裝置500包含基板102、S/D區104a(如平頂台地)位於基板102上、隔離結構106位於基板102上並圍繞S/D區104a。裝置500更包含兩個桿狀的平頂台地位於S/D區104a上，且朝z方向向上延伸。兩個桿狀的平頂台地之中間部份可作為電晶體的通道區104b。兩個桿狀平頂台地的頂部可作為兩個S/D區104c。S/D區104a、通道區104b、與S/D區104c垂直排列於基板上。閘極108包覆圍繞電晶體的通道區104b。如此一來，裝置500為垂直全環繞閘極(VGAA)裝置。裝置500亦包含ILD層110於基板102及隔離結構106上，且ILD層110填入多種結構之間的空間。在實施例中，ILD層110可包含一或多個介電層。多種單元如基板102、S/D區104a、通道區104b、S/D區104c、隔離結構106、閘極108、以及ILD層110之材料與組成，與裝置100之對應單元類似。在形成S/D接點之前形成裝置500的製程，可參考美國專利US 8,742,492(發明名稱為具有垂直閘極結構的裝置)與美國專利8,754,470(發明名稱為垂直穿隧場效電晶體單元與其製作方法)。
第14A與14B圖顯示另一垂直多閘極裝置如裝置600。第14A圖係裝置600的透視圖，而第14B圖係裝置600的上視圖(省略ILD層110)。裝置600與500有許多類似方面，兩者之差異之一為S/D區104a上的平頂台地形狀。裝置600具有條狀的垂直平頂台地，且通道區104b與S/D區104c形成其中。裝置600亦為VGAA裝置。裝置500與600可視作大致相同的裝置之兩種變化，且一併討論如下。特別的是，第15-18圖係第13A圖中裝置500沿著剖線C-C的剖視圖，以及第14A圖中裝置600沿著剖線D-D的剖視圖。第15圖顯示在形成S/D接點前的裝置500/600。
第12圖之方法50的步驟54蝕刻ILD層110與隔離結構106以形成開口112。如第16圖所示，開口112露出S/D區104a之部份上表面104a'與部份側壁表面104a"。由於隔離結構106一開始圍繞S/D區104a，蝕刻製程將部份移除隔離結構106以露出側壁表面104a"。習知的S/D接點孔通常停止於上表面104a'，因此開口112比習知的S/D接點孔深。如此一來，開口112比習知的S/D接點孔提供更多的接觸面積至S/D區104a。在某些實施例中，開口112可露出超過兩個鰭狀物104的表面(比如上表面與兩個側壁表面)，以進一步增加接觸面積。蝕刻製程可包含合適的濕蝕刻、乾(電漿)蝕刻、及/或其他製程。在實施例中，裝置500/600包含CESL於S/D區104a上與ILD層110下。在此實施例中，可移除部份CESL如第3B圖之方法10所述者。
在第12圖之方法50的步驟56中，形成第一接點層114於開口112中。如第17圖所示，第一接點層114形成於開口112之表面上。特別的是，第一接點層114形成於S/D區104a之 兩個表面104a'與104a"上(見第16圖)。第一接點層114具有順應性的形狀。在一實施例中，第一接點層114之厚度介於約2nm至約10nm之間。第一接點層114之材料與形成方法與第4A與4B圖所述者類似。在多種實施例中，第一接點層114的材料具有低能障或可忽略的能障，使電荷載子流進與流出電晶體通道。第一接點層114耦接至S/D區104a的接觸面積增加，可降低兩者之間的接點電阻。
在第12圖之方法50之步驟58中，形成第二接點層116於開口112中與第一接點層114上。如第18圖所示，S/D接點118s形成於開口112中，以電性連接至S/D區104a。S/D接點118s包含第一接點層114與第二接點層116。接點118s的其他方面如第5A與5B圖所述者類似。在此實施例中，S/D區104a為裝置500/600之源極，且S/D接點118s為源極接點。
在第12圖之方法50之步驟60中，進行額外步驟以完成製作裝置500/600。舉例來說，步驟60可形成另一S/D接點118d以電性連接至S/D區104c，如第19圖所示。在第19圖中，S/D接點118d亦包含第一接點層114與第二接點層116，其中第一接點層114包覆圍繞S/D區104c的三側。在一實施例中，S/D接點118d之形成方法為蝕刻ILD層110形成開口以露出S/D區104c的三側(與步驟54類似)、形成第一接點層114於開口中(見步驟56)、以及形成第二接點層116於第一接點層114上(見步驟58)。在一實施例中，S/D接點118s與118d係由相同製程形成，其包含蝕刻ILD層110(見步驟56)、形成第一接點層114(見步驟56)、與形成第二接點層116(見步驟58)。在此實施例中，S/D 區104c為裝置500/600之汲極區，且S/D接點118d為汲極接點。
第12圖之方法50可進行額外步驟以完成製作裝置500/600。舉例來說，可形成閘極接點以電性連接至閘極108，並形成金屬內連線使多閘極FET連接至裝置500/600的其他部份以形成完整IC。
第20圖係一實施例之裝置700，其形成方法依據本揭露的多種實施例。裝置700與裝置500/600(見第18圖)之某些差異如下述。差異之一為在垂直的平頂台地未覆蓋之S/D區104a的所有上表面上，形成第一接點層114。另一差異為裝置700中的S/D接點118s可視情況(非必要)包含阻障金屬層116a，其位於第二接點層116與圍繞第二接點層116之其他層狀物之間。值得注意的是，S/D接點118s接觸S/D區104a其至少部份上表面與至少部份側壁表面，以降低源極接點電阻。阻障金屬層116a為具有順應性形狀的導電材料，其與第18圖之第一接點層114類似。在一實施例中，阻障金屬層116a包含金屬氮化物如TaN。
裝置700之阻障金屬層116a與第二接點層116之形成方法可為前述第12圖之方法50的一實施例，其中阻障金屬層116a先沉積於開口112中(比如CVD或PVD製程，見第16圖)，接著沉積第二接點層116(見第18圖)。第一接點層114之形成方法將簡述於下。在一實施例中，先形成硬遮罩120與垂直的平頂台地(如通道區104b與S/D區104c)於S/D區104a上，其形成方法為多種沉積與蝕刻製程(見第21圖)。接著形成間隔物結構122圍繞垂直的平頂台地(見第22圖)。在一例中，間隔物結構122 之形成方法可為先以CVD形成氮化矽，接著進行反應性離子蝕刻。接著形成第一接點層114於S/D區104a上(見第23圖)，其形成技術如前述。接著移除間隔物結構122(見第24圖)，並形成ILD層110與閘極108(見第25圖)。接著以第12圖之方法50的一實施例形成阻障金屬層116a與第二接點層116，如第20圖所示，並可進一步形成S/D接點118d如第19圖所示。
本揭露一或多個實施例可提供多種優點至半導體裝置與其形成方法，不過這些優點並非用以侷限本揭露。舉例來說，依據本揭露實施例蝕刻之S/D接點孔，比習知S/D接點孔接觸電晶體之S/D區的接觸面積大。本揭露的接點孔露出S/D區的多個表面如上表面、一或多個側壁表面、及/或接點孔環繞的S/D區表面。接觸便積越大，則S/D接點電阻越低。此外，依據本揭露實施例形成之S/D接點包含兩層的接點材料。特別的是，第一接點層順應性地直接接觸個別S/D區的半導體材料。第一接點層之材料具有低能障或可忽略的能障，使電荷載子流進與流出電晶體通道。接點材料耦接至S/D區的接觸面積增加，可達極低的接點電阻。在實驗中，接點電阻可介於1×10-10歐姆．cm-2至1×10-8歐姆．cm-2之間。
本揭露一實施例關於半導體裝置。半導體裝置包括基板；第一源極/汲極區與第二源極/汲極區；通道區，位於第一源極/汲極區與第二源極/汲極區之間；閘極，緊鄰通道區；以及接點結構，連接至第一源極/汲極區。接點結構包括第一接點層與第一接點層上的第二接點層。第一接點層具有順應性的剖面形狀，且第一接點層接觸第一源極/汲極區之至少兩側 或包覆圍繞第一源極/汲極區。
本揭露另一實施例提供之方法，形成接點於垂直全環繞閘極(VGAA)裝置中。此方法包括接收VGAA裝置，且VGAA裝置具有基板；第一源極/汲極(S/D)區，位於基板上；隔離結構，位於基板上並圍繞第一S/D區；通道區，位於第一S/D區上；第二S/D區，位於通道區上；閘極，包覆圍繞通道區；以及介電層，位於隔離結構與第一S/D區上。此方法亦包含蝕刻介電層與隔離結構以形成開口，其中開口露出第一S/D區的至少兩側。此方法亦包含形成第一接點層於開口中，其中第一接點層具有順應性的剖面形狀並接觸第一S/D區。此方法亦包含形成第二接點層於開口中及第一接點層上。
本揭露另一實施例提供之方法，形成接點於多閘極裝置中。此方法包括接收多閘極半導體裝置，且多閘極半導體裝置具有基板；第一源極/汲極(S/D)區與第二S/D區；通道區，位於第一S/D區與第二S/D區之間；閘極，緊鄰通道區；以及介電層，位於第一S/D區上。此方法亦包括蝕刻介電層以形成開口，其中開口露出第一S/D區至少兩側或包覆圍繞第一S/D區。此方法亦包括形成第一接點層於開口中，其中第一接點層具有順應性的剖面形狀並接觸第一S/D區。此方法亦包括形成第二接點層於開口中與第一接點層上。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者 亦應理解，這些等效置換並未脫離本揭露精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
102‧‧‧基板
104‧‧‧鰭狀物
106‧‧‧隔離結構
110‧‧‧ILD層
114‧‧‧第一接點層
116‧‧‧第二接點層
118‧‧‧S/D接點
200‧‧‧裝置
204a‧‧‧S/D區

Claims (10)

  1. 一種半導體裝置，包括：一基板；一第一源極/汲極區與一第二源極/汲極區；一通道區，位於該第一源極/汲極區與該第二源極/汲極區之間；一閘極，緊鄰該通道區；以及一接點結構，連接至該第一源極/汲極區，其中：該接點結構包括一第一接點層與該第一接點層上的一第二接點層；該第一接點層具有順應性的剖面形狀；以及該第一接點層接觸該第一源極/汲極區之至少兩側或包覆圍繞該第一源極/汲極區。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一接點層包括III-V族半導體之一者。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一接點層包括InAs、InGaAs、InP、或Ge。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第一接點層包括半導體-金屬合金。
  5. 如申請專利範圍第1項所述之半導體裝置，其中：該第一源極/汲極區包括具有四側的一磊晶結構；以及該第一接點層直接接觸該磊晶結構的四側。
  6. 如申請專利範圍第1項所述之半導體裝置，其中：該第一接點層之下表面低於該第一源極/汲極區之上表面， 且上述兩者之間的深度差距介於約5nm至約60nm之間。
  7. 如申請專利範圍第1項所述之半導體裝置，其中該閘極包覆圍繞該通道。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該第一源極/汲極區、該通道區、與該第二源極/汲極區水平地或垂直地排列於該基板上。
  9. 一種半導體裝置的形成方法，包括：接收一垂直全環繞閘極裝置，且該垂直全環繞閘極裝置包括：一基板；一第一源極/汲極區，位於該基板上；一隔離結構，位於該基板上並圍繞該第一源極/汲極區；一通道區，位於該第一源極/汲極區上；一第二源極/汲極區，位於該通道區上；一閘極，包覆圍繞該通道區；一介電層，位於該隔離結構與該第一源極/汲極區上；蝕刻該介電層與該隔離結構以形成一開口，其中該開口露出該第一源極/汲極區的至少兩側；形成一第一接點層於該開口中，其中該第一接點層具有順應性的剖面形狀並接觸該第一源極/汲極區；以及形成一第二接點層於該開口中及該第一接點層上。
  10. 一種半導體裝置的形成方法，包括：接收一多閘極半導體裝置，且該多閘極半導體裝置具有：一基板； 一第一源極/汲極區與一第二源極/汲極區；一通道區，位於該第一源極/汲極區與該第二源極/汲極區之間；一閘極，緊鄰該通道區；一介電層，位於該第一源極/汲極區上；蝕刻該介電層以形成一開口，其中該開口露出該第一源極/汲極區至少兩側或包覆圍繞該第一源極/汲極區；形成一第一接點層於該開口中，其中該第一接點層具有順應性的剖面形狀並接觸該第一源極/汲極區；以及形成一第二接點層於該開口中與該第一接點層上。
TW104137675A 2014-11-18 2015-11-16 半導體裝置與其形成方法 TWI570786B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201462081348P 2014-11-18 2014-11-18
US14/872,673 US9508858B2 (en) 2014-11-18 2015-10-01 Contacts for highly scaled transistors

Publications (2)

Publication Number Publication Date
TW201620023A TW201620023A (zh) 2016-06-01
TWI570786B true TWI570786B (zh) 2017-02-11

Family

ID=55855559

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104137675A TWI570786B (zh) 2014-11-18 2015-11-16 半導體裝置與其形成方法

Country Status (5)

Country Link
US (8) US9508858B2 (zh)
KR (1) KR101809326B1 (zh)
CN (1) CN105609543B (zh)
DE (1) DE102015117142B4 (zh)
TW (1) TWI570786B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508858B2 (en) 2014-11-18 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Contacts for highly scaled transistors
KR102310076B1 (ko) * 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
KR102432280B1 (ko) * 2015-07-31 2022-08-12 삼성전자주식회사 반도체 소자
US20170092753A1 (en) * 2015-09-29 2017-03-30 Infineon Technologies Austria Ag Water and Ion Barrier for III-V Semiconductor Devices
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US10062630B2 (en) 2015-12-31 2018-08-28 Infineon Technologies Austria Ag Water and ion barrier for the periphery of III-V semiconductor dies
US9761726B1 (en) * 2016-04-27 2017-09-12 International Business Machines Corporation Vertical field effect transistor with undercut buried insulating layer to improve contact resistance
US10381448B2 (en) * 2016-05-26 2019-08-13 Tokyo Electron Limited Wrap-around contact integration scheme
US10431582B2 (en) 2016-05-31 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. High speed semiconductor device
US10128187B2 (en) * 2016-07-11 2018-11-13 Globalfoundries Inc. Integrated circuit structure having gate contact and method of forming same
US9818876B1 (en) * 2016-11-11 2017-11-14 Globalfoundries Inc. Method for fabricating a finFET metallization architecture using a self-aligned contact etch
US11437516B2 (en) * 2016-11-28 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for growing epitaxy structure of finFET device
US10037912B2 (en) 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10304945B2 (en) * 2017-03-24 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. High-speed semiconductor device and method for forming the same
EP3404703A1 (en) 2017-05-15 2018-11-21 IMEC vzw A method for forming vertical channel devices
US10276528B2 (en) * 2017-07-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor device and manufacturing method thereof
FR3069952B1 (fr) 2017-08-07 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'un transistor a structure de canal et regions de source et de drain en semi-metal
US10141231B1 (en) 2017-08-28 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with wrapped-around epitaxial structure and manufacturing method thereof
KR102283024B1 (ko) 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102337408B1 (ko) 2017-09-13 2021-12-10 삼성전자주식회사 수직 채널을 가지는 반도체 소자 및 그 제조 방법
US11444173B2 (en) * 2017-10-30 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with salicide layer and method for forming the same
US10332803B1 (en) 2018-05-08 2019-06-25 Globalfoundaries Inc. Hybrid gate-all-around (GAA) field effect transistor (FET) structure and method of forming
US11114566B2 (en) * 2018-07-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11621354B2 (en) * 2018-09-05 2023-04-04 Intel Corporation Integrated circuit structures having partitioned source or drain contact structures
US10916638B2 (en) * 2018-09-18 2021-02-09 International Business Machines Corporation Vertical fin field effect transistor devices with reduced top source/drain variability and lower resistance
US11923290B2 (en) * 2020-06-26 2024-03-05 Intel Corporation Halogen treatment for NMOS contact resistance improvement
US11424367B2 (en) 2020-12-16 2022-08-23 International Business Machines Corporation Wrap-around contacts including localized metal silicide

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200536122A (en) * 2004-04-30 2005-11-01 Taiwan Semiconductor Mfg Finfet transistor device on soi and method of fabrication
US20080296632A1 (en) * 2007-05-30 2008-12-04 Synopsys, Inc. Stress-Enhanced Performance Of A FinFet Using Surface/Channel Orientations And Strained Capping Layers
TWI326470B (en) * 2003-12-11 2010-06-21 Ibm Wrap-around gate field effect transistor
TW201125105A (en) * 2010-01-08 2011-07-16 Univ Nat United Three-dimensional (3D) multiple-gate complementary metal-oxide semiconductor (CMOS) and its manufacturing method thereof.
TW201312660A (zh) * 2011-09-15 2013-03-16 Taiwan Semiconductor Mfg 積體電路與其形成方法
TW201330251A (zh) * 2011-12-21 2013-07-16 Intel Corp 具有經調變高度的三維本體之半導體裝置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7105894B2 (en) 2003-02-27 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts to semiconductor fin devices
US7425491B2 (en) * 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US20080242395A1 (en) 2007-03-27 2008-10-02 Aruze Gaming America, Inc. Gaming machine capable of performing mini game
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
KR100896631B1 (ko) * 2007-08-13 2009-05-08 성균관대학교산학협력단 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된수직 실린더형 트랜지스터
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
CN102376682B (zh) * 2010-08-18 2014-09-24 中国科学院微电子研究所 一种半导体器件及其形成方法
US8415751B2 (en) 2010-12-30 2013-04-09 Intel Corporation Method to reduce contact resistance of N-channel transistors by using a III-V semiconductor interlayer in source and drain
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8871584B2 (en) 2011-07-27 2014-10-28 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
CN102376684B (zh) 2011-11-25 2016-04-06 上海集成电路研发中心有限公司 铜互连结构及其制作方法
US9245989B2 (en) 2011-12-19 2016-01-26 Intel Corporation High voltage field effect transistors
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8742492B2 (en) 2012-08-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a vertical gate structure
US9947773B2 (en) * 2012-08-24 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement with substrate isolation
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9142633B2 (en) * 2012-12-13 2015-09-22 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with silicide contacts on non-planar structures
US8815691B2 (en) 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
US8754470B1 (en) 2013-01-18 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
KR102049774B1 (ko) 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9153694B2 (en) * 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9312387B2 (en) * 2013-11-01 2016-04-12 Globalfoundries Inc. Methods of forming FinFET devices with alternative channel materials
US9508858B2 (en) 2014-11-18 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Contacts for highly scaled transistors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI326470B (en) * 2003-12-11 2010-06-21 Ibm Wrap-around gate field effect transistor
TW200536122A (en) * 2004-04-30 2005-11-01 Taiwan Semiconductor Mfg Finfet transistor device on soi and method of fabrication
US20080296632A1 (en) * 2007-05-30 2008-12-04 Synopsys, Inc. Stress-Enhanced Performance Of A FinFet Using Surface/Channel Orientations And Strained Capping Layers
TW201125105A (en) * 2010-01-08 2011-07-16 Univ Nat United Three-dimensional (3D) multiple-gate complementary metal-oxide semiconductor (CMOS) and its manufacturing method thereof.
TW201312660A (zh) * 2011-09-15 2013-03-16 Taiwan Semiconductor Mfg 積體電路與其形成方法
TW201330251A (zh) * 2011-12-21 2013-07-16 Intel Corp 具有經調變高度的三維本體之半導體裝置

Also Published As

Publication number Publication date
US20170077253A1 (en) 2017-03-16
US11777009B2 (en) 2023-10-03
US10497792B2 (en) 2019-12-03
CN105609543B (zh) 2019-09-13
TW201620023A (zh) 2016-06-01
US20220302277A1 (en) 2022-09-22
US9941374B2 (en) 2018-04-10
DE102015117142A1 (de) 2016-05-19
US11929417B2 (en) 2024-03-12
US20180219078A1 (en) 2018-08-02
US11961892B2 (en) 2024-04-16
US20220328644A1 (en) 2022-10-13
KR101809326B1 (ko) 2017-12-14
US11276763B2 (en) 2022-03-15
US20230395687A1 (en) 2023-12-07
KR20160059448A (ko) 2016-05-26
US9508858B2 (en) 2016-11-29
US20200083341A1 (en) 2020-03-12
US20220208983A1 (en) 2022-06-30
CN105609543A (zh) 2016-05-25
US20160141423A1 (en) 2016-05-19
DE102015117142B4 (de) 2022-03-17

Similar Documents

Publication Publication Date Title
TWI570786B (zh) 半導體裝置與其形成方法
KR101735209B1 (ko) 핀형 전계효과 트랜지스터 소자 및 그 형성 방법
TWI749275B (zh) 半導體裝置及其製造方法
KR102058219B1 (ko) FinFET 구조체 및 이를 형성하는 방법
KR101791752B1 (ko) 적층 디바이스 및 연관된 레이아웃 구조물
TW201725630A (zh) 半導體裝置的形成方法
US20230215868A1 (en) Semiconductor device and method of manufacturing the same
US9859276B2 (en) FinFET semiconductor device having fins with stronger structural strength
CN107039524B (zh) 鳍式场效应晶体管(finfet)器件结构及其形成方法
TWI697985B (zh) 半導體裝置及其製造方法
TWI777359B (zh) 半導體元件與其製造方法
CN109427894B (zh) 鳍式场效晶体管装置结构及其形成方法
TWI787787B (zh) 半導體電晶體裝置及形成半導體電晶體裝置的方法
TW201913748A (zh) 半導體裝置的形成方法
TWI767342B (zh) 積體電路裝置及其形成方法
TW201926479A (zh) 半導體裝置的製造方法
KR20210148793A (ko) 반도체 소자 및 그 형성 방법
US20230361199A1 (en) Replacement sidewall spacers
TWI762249B (zh) 半導體結構及其製造方法
US20230411391A1 (en) Stacked device structures and methods for forming the same
US20230411291A1 (en) Integrated circuit device and method for fabricating the same
CN117393565A (zh) 半导体器件及其形成方法