KR101791752B1 - 적층 디바이스 및 연관된 레이아웃 구조물 - Google Patents
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
- H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
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Abstract
적층 디바이스들에 의해 형성되는 적층 디바이스들 및 회로들이 설명된다. 일부 실시형태들에 따르면, 반도체 포스트는 기판으로부터 수직방향으로 연장된다. 제 1 소스/드레인 영역은 반도체 포스트에 있다. 제 1 게이트 전극층은 반도체 포스트를 측방향으로 둘러싸고 상기 제 1 소스/드레인 영역 위 수직방향에 있다. 제 1 게이트 유전체층이 제 1 게이트 전극층과 반도체 포스트 사이에 개재된다. 제 2 소스/드레인 영역은 반도체 포스트에 있고 제 1 게이트 전극층 위 수직방향에 있다. 제 2 소스/드레인 영역은 전력 공급 노드에 접속된다. 제 2 게이트 전극층은 반도체 포스트를 측방향으로 둘러싸고 상기 제 2 소스/드레인 영역 위 수직방향에 있다. 제 2 게이트 유전체층이 제 2 게이트 전극층과 반도체 포스트 사이에 개재된다. 제 3 소스/드레인 영역은 반도체 포스트에 있고 제 2 게이트 전극층 위 수직방향에 있다.
Description
<우선권 주장 및 상호 참조>
본원은 2015년 1월 16일자로 출원되고 발명의 명칭이 "Stacked Device and Associated Layout Structure"인 미국 가출원 번호 제62/104,373호에 대한 우선권 및 혜택을 주장하고, 이 출원은 이로써 참조에 의해 본원에 전부 원용된다.
<발명의 배경>
집적 회로에 점점 더 많은 디바이스들을 넣는 목적은 집적 회로를 발명했을 때부터 반도체 제조에 있어서 중요했다. 더 높은 밀도의 전통적인 회로들은 트랜지스터당 기준 비용을 크게 감소시키면서 훨씬 더 강력한 디바이스의 제조를 허락한다. 전통적인 회로 엘리먼트들의 구성은 그것들을 반도체 기판의 표면에 측방향으로 형성하는 것이다. 이것은 제조의 용이성을 제공하고 복잡성을 감소시킨다. 하지만, 현재, 반도체 설계 기술자들은 측방향 디바이스들의 많은 한계들로 고심하고 있다.
하나의 큰 난관은 리소그래피의 한계이다. 집적 회로들의 층들은 통상적으로, 포토리소그래피를 이용하여 다양한 컴포넌트들을 패턴화함으로써 제조된다. 포토리소그래피에서, 포토레지스트로 불리는 감광성 재료의 층이 디바이스 상에 코팅된다. 다음으로, 포토레지스트는 특정 층에서 원하는 패턴들에 대응하는 광 패턴에 노광된다. 하지만, 집적 회로들에서의 컴포넌트들은, 그들의 크기가 대략 포토레지스트를 노광하는데 사용되는 광의 파장 정도로 너무 작아졌다. 이 제한을 모든 합리적 기대 이상으로 넘어서기 위해 다양한 기법들이 채용되어 왔지만, 어느 시점에서는, 이 물리적 제한은 극복 불가능하게 될 것이다. 기술자들은 이 물리적 제한들과 다른 물리적 제한들을 극복하기 위한 구조물들을 계속 고안하고 있다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라, 다양한 특징부(feature)들은 축척대로 그려지지 않는다는 것에 유의한다. 사실, 다양한 특징부들의 치수들은 논의의 명료성을 위해 임의로 확대되거나 또는 축소될 수도 있다.
도 1 내지 도 10은 일부 실시형태들에 따른 적층 수직 게이트 올 어라운드(vertical gate-all-around; VGAA) 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 11a 내지 도 11e는 일부 실시형태들에 따른 도 10에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃(overlaid layout)들이다.
도 12는 일부 실시형태들에 따른 도 10의 구조물에 의해 형성된 회로의 회로도이다.
도 13 내지 도 27은 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 28a 내지 도 28e는 일부 실시형태들에 따른 도 27에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이다.
도 29는 일부 실시형태들에 따른 도 27의 구조물에 의해 형성된 회로의 회로도이다.
도 30 내지 도 33은 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 34a 내지 도 34e는 일부 실시형태들에 따른 도 33에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이다.
도 35는 일부 실시형태들에 따른 도 33의 구조물에 의해 형성된 회로의 회로도이다.
도 36, 도 37, 도 38a, 및 도 38b는 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 39a 내지 도 39e는 일부 실시형태들에 따른 도 38a 및 도 38b에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이다.
도 40은 일부 실시형태들에 따른 도 38a 및 도 38b의 구조물에 의해 형성된 회로의 회로도이다.
도 41, 도 42, 도 43a, 및 도 43b는 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다.
도 44a 내지 도 44e는 일부 실시형태들에 따른 도 43a 및 도 43b에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이다.
도 45는 일부 실시형태들에 따른 도 43a 및 도 43b의 구조물에 의해 형성된 회로의 회로도이다.
도 46은 일부 실시형태들에 따라 하나 이상의 반도체 포스트(post)가 가질 수도 있는 예시적인 구성들의 사시도이다.
도 1 내지 도 10은 일부 실시형태들에 따른 적층 수직 게이트 올 어라운드(vertical gate-all-around; VGAA) 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 11a 내지 도 11e는 일부 실시형태들에 따른 도 10에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃(overlaid layout)들이다.
도 12는 일부 실시형태들에 따른 도 10의 구조물에 의해 형성된 회로의 회로도이다.
도 13 내지 도 27은 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 28a 내지 도 28e는 일부 실시형태들에 따른 도 27에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이다.
도 29는 일부 실시형태들에 따른 도 27의 구조물에 의해 형성된 회로의 회로도이다.
도 30 내지 도 33은 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 34a 내지 도 34e는 일부 실시형태들에 따른 도 33에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이다.
도 35는 일부 실시형태들에 따른 도 33의 구조물에 의해 형성된 회로의 회로도이다.
도 36, 도 37, 도 38a, 및 도 38b는 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들이다.
도 39a 내지 도 39e는 일부 실시형태들에 따른 도 38a 및 도 38b에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이다.
도 40은 일부 실시형태들에 따른 도 38a 및 도 38b의 구조물에 의해 형성된 회로의 회로도이다.
도 41, 도 42, 도 43a, 및 도 43b는 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다.
도 44a 내지 도 44e는 일부 실시형태들에 따른 도 43a 및 도 43b에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이다.
도 45는 일부 실시형태들에 따른 도 43a 및 도 43b의 구조물에 의해 형성된 회로의 회로도이다.
도 46은 일부 실시형태들에 따라 하나 이상의 반도체 포스트(post)가 가질 수도 있는 예시적인 구성들의 사시도이다.
이하의 개시는 본 발명의 상이한 특징들을 구현하기 위한, 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간결화하기 위하여 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이것들은 예들일 뿐이고 제한적인 것으로 의도되지는 않는다. 예를 들어, 이하의 설명에서 제 1 특징부를 제 2 특징부 위에 또는 상에 형성하는 것은, 제 1 및 제 2 특징부들이 직접 접촉하게 형성되는 실시형태들을 포함할 수도 있고, 또한, 제 1 및 제 2 특징부들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 특징부 사이에 추가 특징부들이 형성될 수도 있는 실시형태들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이 반복은 간결성 및 명료성을 위한 것이고 그 자체는 논의된 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지 않는다. 같은 참조 부호는 같은 엘리먼트들을 표기하는데 사용된다.
또한, 공간적으로 상대적인 용어, 이를테면 "밑에", "아래", "하부", "위에", "상부" 그리고 그밖에 유사한 것은 도면에 예시된 또 다른 엘리먼트(들) 또는 특징부(들)에 대한 하나의 엘리먼트 또는 특징부의 관계를 설명하기 위하여 설명의 용이성을 위해 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가하여 사용 또는 동작시 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 그와 달리(90도 회전 또는 다른 배향들에서) 배향될 수도 있고 본원에 사용된 공간적으로 상대적인 기술자들은 마찬가지로 이에 따라 해석될 수도 있다.
본 개시는, 특정 맥락에서의 실시형태들, 즉, 예를 들어, 적층 수직 게이트 올 어라운드(VGAA) 트랜지스터들을 이용하는 구조물들에 대하여 설명될 것이다. 실시형태들의 일부 변형들이 논의된다. 본원에 개시된 개념들은 특정 구조물들의 형성에 한정되지 않는다. 사실상, 다른 구조물들이 또한, 본원에 개시된 개념들을 이용하여 형성될 수도 있다. 또한, 본원에 개시된 방법 실시형태들은 특정 순서로 수행되는 것으로서 논의될 수도 있지만, 다른 방법 실시형태들은 임의의 논리적 순서로 수행될 수도 있다.
도 1 내지 도 10은 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다. 도 11a 내지 도 11e는 도 10에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이고, 도 12는 도 10의 구조물에 의해 형성된 회로의 회로도이다. 이들 도면들의 논의는 적층 디바이스 구조물 및 이에 의해 형성된 회로를 형성하기 위한 일반적인 개념들을 약술한다.
도 1은 상부에 마스크 캡(62)을 갖는 기판(60)을 예시한다. 기판(60)은, 벌크 반도체 기판, 절연 기판 상의 반도체(SOI) 기판, 다층형 또는 경사형(gradient) 기판, 또는 그밖에 유사한 것일 수 있다. 기판(60)의 반도체는 임의의 반도체 재료, 이를테면 실리콘, 게르마늄, 또는 그밖에 유사한 것과 같은 원소 반도체; SiC, SiP, SiPC, GaAs, GaP, InP, InAs, 안티몬화 인듐, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 화합물 또는 합금 반도체; 그밖에 유사한 것; 또는 이들의 조합을 포함할 수도 있다. 예를 들어, 기판(60)은 또한 웨이퍼일 수도 있고, 웨이퍼는 또한 벌크 실리콘 웨이퍼일 수도 있다.
구체적으로 예시되지는 않았지만, 기판(60)은, 도 2에 있는 반도체 포스트들(64)이 형성될 도핑된 웰(doped well)을 포함할 수 있고, 이에 대해서는 이후에 논의될 것이다. p-타입 웰은 n-타입 디바이스, 이를테면 n-타입 VGAA 전계 효과 트랜지스터(FET)를 위해 형성될 수 있다. n-타입 웰은 p-타입 디바이스, 이를테면 p-타입 VGAA FET를 위해 형성될 수 있다. 도핑된 웰들은 주입 프로세스(implantation process)에 의해 형성될 수도 있다. 예시적인 p-타입 도펀트들은 붕소(B), BF2, 그밖에 유사한 것, 또는 이들의 조합을 포함한다. 예시적인 n-타입 도펀트들은 비소(As), 인(P), 그밖에 유사한 것, 또는 이들의 조합을 포함한다. p 또는 n 도핑된 웰에서 도펀트의 농도는 약 1 × 1014 cm-3 내지 약 5 × 1018 cm-3 범위일 수 있다.
마스크 층, 이를테면 하드마스크는 기판(60) 상에 적층된다. 마스크 층은, 예를 들어, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 그밖에 유사한 것으로 형성될 수도 있고, 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자 층 증착(ALD), 또는 그 밖에 유사한 것을 이용하여 형성될 수도 있다. 마스크 층은 형성될 반도체 포스트들에 대응하는 개구들로 패턴화되고, 마스크 층에 있는 각각의 개구에 마스크 캡(62)이 형성된다. 마스크 층은, 허용가능한 포토리스그래피 및 식각 프로세스, 이를테면 반응성 이온 식각(RIE) 또는 그밖에 유사한 것을 이용하여 패턴화될 수도 있다. 마스크 캡들(62)은, 마스크 층 상에 그리고 개구들에 있는 마스크 층과는 상이한 식각 선택비(etch selectivity)를 갖는 재료를 적층함으로써 형성될 수 있다. 마스크 캡들(62)의 재료들은, 예를 들어, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 그밖에 유사한 것일 수도 있고, CVD, PECVD, ALD, 또는 그밖에 유사한 것을 이용하여 형성될 수도 있다. 다음으로 마스크 캡들(62)의 재료는, 화학 기계 연마(CMP) 등에 의해 평탄화되어, 마스크 층의 상면과 동일 평면인 상면들을 갖는 마스크 캡들(62)을 형성할 수도 있다. 다음으로, 마스크 층이, 이를테면 마스크 층에 선택적인 적절한 식각에 의해, 제거된다.
도 2에서, 반도체 포스트들(64)은 기판(60)으로부터 형성된다. 마스크로서 마스크 캡들(62)을 이용하여, 기판(60)은, 이를테면 RIE 또는 그밖에 유사한 것과 같은 적절한 이방성 식각을 이용하여, 리세스(recess)되어, 반도체 포스트(64)를 형성한다. 반도체 포스트들(64)은 나노튜브, 나노와이어 또는 임의의 유사한 구조물일 수 있고, 도 46을 참조하여 아래에서 논의되는 것과 같은 원형, 정사각형, 직사각형, 난형(oval), 타원형, 또는 그밖에 유사한 것인, 기판(60)의 상면에 평행한 평면의 단면을 가질 수 있다. 예시된 실시형태에서, 3개 반도체 포스트들(64)이 여기에서 논의된 프로세스에서 형성되는 각각의 디바이스에 대해 도시되고, 다른 실시형태들에서, 각각의 트랜지스터 또는 디바이스는 더 많거나 또는 더 적은 수의 반도체 포스트들을 포함할 수 있으며, 반도체 포스트들은 임의의 적절한 형상 또는 형상들의 조합을 가질 수 있다. 다른 실시형태들에서, 반도체 포스트들(64)은 반도체 포스트들(64)을 에피택셜로 성장시키는 것을 포함할 수 있다. 에피택셜 성장(epitaxial growth)은, Si, Ge, SiGe, SiC, SiP, SiPC, III-V 재료, 그밖에 유사한 것, 또는 이들의 조합을 사용할 수 있다. 예시적인 III-V 재료들은 InP, InAs, GaAs, AlInAs, InGaP, InGaAs, GaAsSb, GaPN, 및 AlPN을 포함한다.
도 3에서, 제 1 레벨 패드 반도체 재료(66)가 기판(60) 상에서 에피택셜로 성장한다. 제 1 레벨 패드 반도체 재료(66)는, 에피택셜 성장한 결정질 재료일 수 있다. 제 1 레벨 패드 반도체 재료(66)는, 실리콘, 게르마늄, 또는 그밖에 유사한 것과 같은 원소 반도체; SiC, SiP, SiPC, GaAs, GaP, InP, InAs, InSb, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 화합물 또는 합금 반도체; 그밖에 유사한 것; 또는 이들의 조합일 수 있다. 에피택셜 성장은 금속 유기 화학 기상 증착(MOCVD), 분자 빔 에피텍시(MBE), 액상 에피텍시(LPE), 기상 에피텍시(VPE), 초고진공 화학 기상 증착(UHVCVD), 그밖에 유사한 것, 또는 이들의 조합에 의해 이루어질 수 있다. 에피택셜 성장은, 성장이 실질적으로 수직 방향에서만 있고 반도체 포스트들(64)의 측벽들과 같은 결정질 측벽들 상에 실질적으로 핵생성(nucleate)되지 않도록 이방성일 수 있다. 다른 실시형태들에서, 제 1 레벨 패드 반도체 재료(66)는 비정질 또는 다결정질 재료로서, 이를테면 CVD, 저압 CVD(LPCVD), MOCVD, ALD, 증발, 또는 그밖에 유사한 것에 의해 적층되고, 이를테면 RIE 또는 그밖에 유사한 것에 의해 에치백(etch back)된다.
일부 실시형태들에서, 제 1 레벨 패드 반도체 재료(66)는 제 1 레벨 패드 반도체 재료(66)의 성장 및/또는 적층 동안 인시츄(in situ) 도핑된다. 다른 실시형태들에서, 제 1 레벨 패드 반도체 재료(66)는 성장 및/또는 적층 후에 주입 프로세스에 의해 도핑될 수 있다. 제 1 레벨 패드 반도체 재료(66)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다. 도펀트는 p-타입 FET와 같은 p-타입 디바이스에 대해, 붕소(B), BF2 또는 그밖에 유사한 것과 같은 p-타입 도펀트일 수 있다. 도펀트는 n-타입 FET와 같은 n-타입 디바이스를 위한, 비소(As), 인(P), 또는 그밖에 유사한 것과 같은 n-타입 도펀트일 수 있다.
다음으로 그 구조물은 제 1 레벨 패드 반도체 재료(66)로부터 반도체 포스트들(64)의 제 1 레벨 소스/드레인 영역들(68) 속으로 도펀트들을 확산시키기 위하여 어닐될 수 있다. 어닐(anneal)은 약 800 ℃ 내지 약 1100 ℃ 범위의 온도에서 그리고 약 3600 초 내지 약 1 밀리초 범위의 지속시간 동안 각각 행해질 수 있다. 어닐 후에 제 1 레벨 소스/드레인 영역들(68)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 5 × 1020 cm-3 범위일 수 있다. 또한, 제 1 레벨 패드 반도체 재료(66)가 비정질 재료로서 적층되면, 어닐은 결정질 배향을 위한 템플레이트로서 기판(60)을 사용하여 제 1 레벨 패드 반도체 재료(66)를 결정화할 수 있다.
도 3에서, 스페이서(70)가 반도체 포스트들(64)의 측벽들 주위에 그리고 제 1 레벨 패드 반도체 재료(66) 위에 형성된다. 일부 실시형태들에서, 스페이서 층은 기판(60) 위에 그리고 반도체 포스트들(64)의 측벽들을 따라 등각 적층(conformally deposit)되어, 스페이서 층의 두께는 실질적으로 층 전체에 걸쳐 동일한 두께가 된다. 일부 실시형태들에서, 스페이서 층은 SiN, SiON, SiC, SiCN, SiOCN, 그밖에 유사한 것, 또는 이들의 조합이다. 스페이서 층은, 적절한 적층 프로세스, 이를테면 ALD, CVD, 물리 기상 증착(PVD), 그밖에 유사한 것, 또는 이들의 조합을 이용하여 적층될 수도 있다. 다음으로, 스페이서 층이, 이를테면 RIE 또는 그밖에 유사한 것과 같은 플라즈마 식각을 이용하여 이방성으로 식각되어, 등각 스페이서 층의 실질적으로 수평 부분들을 제거한다. 등각 스페이서 층의 남아있는 수직 부분들은 반도체 포스트들(64)의 측벽들 주위에 그리고 이 측벽들을 따라서 스페이서들(70)을 형성한다.
도 4에서, 제 1 레벨 금속 반도체 화합물 영역(72)이 제 1 레벨 패드 반도체 재료(66) 내에 및/또는 상에 형성된다. 제 1 레벨 금속 반도체 화합물 영역(72)은, 제 1 레벨 패드 반도체 재료(66) 및/또는 기판(60) 상에 금속을 적층하고 금속과 제 1 레벨 패드 반도체 재료(66) 및/또는 기판(60)을 반응시키는 것에 의해 형성될 수 있다. 일부 실시형태들에서, 금속은 코발트, 티타늄, 니켈, 텅스텐, 그밖에 유사한 것, 또는 이들의 조합을 포함할 수 있고, PVD, ALD, CVD, 그밖에 유사한 것, 또는 이들의 조합에 의해 적층될 수 있다. 금속은 어닐을 이용하여 반도체와 반응하게 될 수 있다. 어닐 후에 남는 임의의 미반응 금속은 미반응 금속에 선택적인 식각을 이용하여 제거될 수 있다. 제 1 레벨 금속-반도체 화합물 영역(72)은 실리사이드(silicide), 이를테면 CoSi, TiSi, NiSi, WSi, 또는 그밖에 유사한 것; 게르마니사이드(germanicide); 그밖에 유사한 것; 또는 이들의 조합을 포함할 수 있다. 스페이서들(70) 및 마스크 캡들(62)은 금속이 어닐 동안 반도체 포스트들(64)과 반응하지 못하게 한다. 제 1 레벨 금속 반도체 화합물 영역(72)이 제 1 레벨 패드 반도체 재료(66)의 노광된 부분들 내에 및/또는 상에 형성된다. 예시된 바처럼, 제 1 레벨 금속 반도체 화합물 영역(72)은, 스페이서들(70)에 의해 보호되지 않거나 그 아래에 있지 않은 제 1 레벨 패드 반도체 재료(66)의 노광된 부분들 전체보다 적게 형성되고 소비된다. 다른 실시형태들에서, 제 1 레벨 금속 반도체 화합물 영역(72)은 제 1 레벨 패드 반도체 재료(66) 및/또는 기판(60) 내에 더 많거나 더 적은 정도로 형성될 수 있다. 다음으로 스페이스들(70)이, 이를테면 스페이서들(70)의 재료에 선택적인 식각에 의해, 제거된다.
도 5에서, 제 1 유전체층(74)이 제 1 레벨 금속-반도체 화합물 영역(72) 위에 그리고 반도체 포스트(64) 주변에 형성된다. 제 1 유전체층(74)은 CVD, PECVD, ALD, 또는 그밖에 유사한 것에 의해 적층된 실리콘 질화물, SiCN, 또는 그밖에 유사한 것을 포함할 수 있다. 일부 실시형태들에서, 제 1 유전체층(74)은 마스크 캡들(62)의 상면 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 제 1 유전체층(74)의 상면과 동일 평면을 이루도록 마스크 캡들(62)의 상면을 형성하기 위하여 수행된다. 후속하여, 이방성 식각과 같은 제어된 에치백이 제 1 유전체층(74)을 적절한 두께로 식각한다. 제 1 유전체층(74)은, 게이트 스페이서로서 및/또는 제 1 레벨 금속-반도체 화합물 영역(72)으로의 콘택트들을 형성하기 위한 식각 정지 층과 같은 다양한 목적에 적합할 수도 있다.
제 1 레벨 게이트 유전체층(76) 및 제 1 레벨 게이트 전극층(78)은 제 1 유전체층(74) 위에 그리고 반도체 포스트들(64) 주변에 형성된다. 제 1 레벨 게이트 유전체층(76)은, 반도체 포스트들(64) 상에, 이를테면, 마스크 캡들(62)의 상면 위 그리고 반도체 포스트들(64)의 측벽들을 따라, 그리고 제 1 유전체층(74) 위에, 등각 적층된다. 일부 실시형태들에 따르면, 제 1 레벨 게이트 유전체층(76)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시형태들에서, 제 1 레벨 게이트 유전체층(76)은 고-k 유전 재료를 포함하고, 이들 실시형태들에서, 제 1 레벨 게이트 유전체층(76)은 k 값이 약 7.0보다 더 클 수도 있거나, 또는 더 나아가, 약 10.0보다 더 클 수도 있다. 고-k 유전(high-k dielectric) 재료는 SiON, Si3N4, Ta2O5, Al2O3, Hf 산화물, Ta 산화물, Al 산화물, 그밖에 유사한 것, 및 이들의 조합을 포함할 수도 있다. 제 1 레벨 게이트 유전체층(76)의 형성 방법들은 분자 빔 증착(MBD), ALD, CVD, 그밖에 유사한 것, 또는 이들의 조합을 포함할 수도 있다. 다음으로, 제 1 레벨 게이트 전극층(78)이 제 1 레벨 게이트 유전체층(76) 위에 적층된다. 제 1 레벨 게이트 전극층(78)은 금속 함유 재료 이를테면 TiN, TaN, TiAl, TaAl, Ti-함유 재료, Ta-함유 재료, Al-함유 재료, W-함유 재료, TiSi, NiSi, PtSi, 폴리실리콘과 실리사이드, Cu-함유 재료, 내화 재료, 그밖에 유사한 것, 이들의 조합, 또는 이들의 다층을 포함할 수도 있다. 일부 실시형태들에서, 제 1 레벨 게이트 전극층(78)은 마스크 캡들(62)의 상면들 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 마스크 캡들(62)의 상면들과 동일 평면을 이루도록 제 1 레벨 게이트 전극층(78)의 상면들을 형성하기 위하여 수행된다. 후속하여, 이방성 식각과 같은 제어된 에치백이 제 1 레벨 게이트 전극층(78)을 적절한 두께로 식각한다. 다음으로, 제 1 레벨 게이트 전극층(78) 및 제 1 레벨 게이트 유전체층(76)이, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스, 이를테면 RIE 또는 그밖에 유사한 것을 이용하여, 패턴화된다. 결과적인 제 1 레벨 게이트 전극층(78) 및 제 1 레벨 게이트 유전체층(76)은 반도체 포스트(64)에서 제 1 레벨 채널 영역들(80)을 규정한다.
도 6에서, 제 2 유전체층(82)이 제 1 유전체층(74) 및 제 1 레벨 게이트 전극층(78) 위에 그리고 반도체 포스트들(64) 주변에 형성된다. 제 2 유전체층(82)은, 예를 들어, 제 1 서브 층(sub-layer) 및 제 1 서브 층 위의 제 2 서브 층을 포함할 수 있다. 제 2 유전체층(82)의 제 1 서브 층은, 임의의 적합한 방법, 이를테면 CVD, PECVD, 스피닝, 그밖에 유사한 것, 또는 이들의 조합에 의해 형성되는, 실리콘 산화물, 테트라에틸 오르토실리케이트(TEOS), 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 플루오린화 실리케이트 유리(FSG), SiOxCy, 스핀 온 글래스(Spin-On-Glass), 스핀 온 폴리머(Spin-On-Polymer), 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합, 또는 그밖에 유사한 것을 포함할 수도 있다. 일부 실시형태들에서, 제 2 유전체층(82)의 제 1 서브 층은 마스크 캡들(62)의 상면들 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 마스크 캡들(62)의 상면들과 동일 평면을 이루도록 제 2 유전체층(82)의 제 1 서브 층의 상면을 형성하기 위하여 수행된다. 후속하여, 이방성 식각과 같은 제어된 에치 백이 제 2 유전체층(82)의 제 1 서브 층을 적절한 두께로, 이를테면 제 2 유전체층(82)의 제 1 서브 층으로 하여금 제 1 레벨 게이트 전극층(78) 위에 있게 할 수 있는 두께, 또는 제 1 레벨 게이트 유전체층(76) 및 제 1 레벨 게이트 전극층(78)의 적층의 두께에 실질적으로 동일한 두께로 식각한다. 제 2 유전체층(82)의 제 1 서브 층은 층간 유전체(Inter-Layer Dielectric; ILD)와 같은 다양한 목적에 적합할 수도 있다.
다음으로, 제 2 유전체층(82)의 제 2 서브 층이 제 2 유전체층(82)의 제 1 서브 층 및 제 1 레벨 게이트 전극층(78) 위에 형성된다. 제 2 유전체층(82)의 제 2 서브 층은 CVD, PECVD, ALD, 또는 그밖에 유사한 것에 의해 적층된 실리콘 질화물, SiCN, 또는 그밖에 유사한 것을 포함할 수 있다. 일부 실시형태들에서, 제 2 유전체층(82)의 제 2 서브 층은 마스크 캡들(62)의 상면들 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 제 2 유전체층(82)의 제 2 서브 층의 상면과 동일 평면을 이루도록 마스크 캡들(62)의 상면들을 형성하기 위하여 수행된다. 후속하여, 이방성 식각과 같은 제어된 에치백이 제 2 유전체층(82)의 제 2 서브 층을 적절한 두께로 식각한다. 제 2 유전체층(82)의 제 2 서브 층은, 게이트 스페이서로서 및/또는 제 1 레벨 게이트 전극층(78)으로의 콘택트들을 형성하기 위한 식각 정지 층과 같은 다양한 목적에 적합할 수도 있다.
제 2 레벨 패드 반도체 재료(84)가 제 2 유전체층(82) 위에 그리고 반도체 포스트들(64) 주변에 적층되고 패턴화된다. 제 2 레벨 패드 반도체 재료(84)는 비정질 또는 다결정질 재료일 수 있다. 제 2 레벨 패드 반도체 재료(84)는, 실리콘, 게르마늄, 또는 그밖에 유사한 것과 같은 원소 반도체; SiC, SiP, SiPC, GaAs, GaP, InP, InAs, InSb, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 화합물 또는 합금 반도체; 그밖에 유사한 것; 또는 이들의 조합일 수 있다. 제 2 레벨 패드 반도체 재료(84)는 CVD, 도핑된 비정질 반도체의 적층 다음 고상 에피택셜 재성장(SPER), 에피택셜 측방 과성장(ELO), 에피텍시, 또는 그밖에 유사한 것에 의해 적층될 수 있다. 일부 실시형태들에서, 제 2 레벨 패드 반도체 재료(84)는 마스크 캡들(62)의 상면들 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 마스크 캡들(62)의 상면들과 동일 평면을 이루도록 제 2 레벨 패드 반도체 재료(84)의 상면을 형성하기 위하여 수행된다. 후속하여, 이방성 식각과 같은 제어된 에치백이 제 2 레벨 패드 반도체 재료(84)를 적절한 두께로 식각한다. 다음으로, 제 2 레벨 패드 반도체 재료(84)가, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스, 이를테면 RIE 또는 그밖에 유사한 것을 이용하여, 패턴화된다.
일부 실시형태들에서, 제 2 레벨 패드 반도체 재료(84)는 제 2 레벨 패드 반도체 재료(84)의 적층 동안 인시츄 도핑된다. 다른 실시형태들에서, 제 2 레벨 패드 반도체 재료(84)는 적층 후에 주입 프로세스에 의해 도핑될 수 있다. 제 2 레벨 패드 반도체 재료(84)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 도펀트는 p-타입 FET와 같은 p-타입 디바이스를 위한, 붕소(B), BF2 또는 그밖에 유사한 것과 같은 p-타입 도펀트일 수 있다. 도펀트는 n-타입 FET와 같은 n-타입 디바이스를 위한, 비소(As), 인(P), 또는 그밖에 유사한 것과 같은 n-타입 도펀트일 수 있다.
다음으로 그 구조물은 제 2 레벨 패드 반도체 재료(84)로부터 반도체 포스트들(64)의 제 2 레벨 소스/드레인 영역들(86) 속으로 도펀트들을 확산시키기 위하여 어닐될 수 있다. 어닐(anneal)은 약 800 ℃ 내지 약 1100 ℃ 범위의 온도에서 그리고 약 3600 초 내지 약 1 밀리초 범위의 지속시간 동안 각각 행해질 수 있다. 어닐 후에 제 2 레벨 소스/드레인 영역들(86)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 스페이서들(87)이 반도체 포스트들(64)의 측벽들 주위에 그리고 제 2 레벨 패드 반도체 재료(84) 위에 형성된다. 일부 실시형태들에서, 스페이서 층은 기판(60) 위에 그리고 반도체 포스트들(64)의 측벽들을 따라 등각 적층되어, 스페이서 층의 두께는 실질적으로 층 전체에 걸쳐 동일한 두께가 된다. 일부 실시형태들에서, 스페이서 층은 SiN, SiON, SiC, SiCN, SiOCN, 그밖에 유사한 것, 또는 이들의 조합이다. 스페이서 층은, 적절한 적층 프로세스, 이를테면 ALD, CVD, PVD, 그밖에 유사한 것, 또는 이들의 조합을 이용하여 적층될 수도 있다. 다음으로, 스페이서 층이, 이를테면 RIE 또는 그밖에 유사한 것과 같은 플라즈마 식각을 이용하여 이방성으로 식각되어, 등각 스페이서 층의 실질적으로 수평 부분들을 제거한다. 등각 스페이서 층의 남아있는 수직 부분들은 반도체 포스트들(64)의 측벽들 주위에 그리고 이 측벽들을 따라서 스페이서들(87)을 형성한다.
도 7에서, 제 2 레벨 금속 반도체 화합물 영역(88)이 제 2 레벨 패드 반도체 재료(84) 내에 및/또는 상에 형성된다. 제 2 레벨 금속 반도체 화합물 영역(88)은, 제 2 레벨 패드 반도체 재료(84) 상에 금속을 적층하고 금속과 제 2 레벨 패드 반도체 재료(84)를 반응시키는 것에 의해 형성될 수 있다. 일부 실시형태들에서, 금속은 코발트, 티타늄, 니켈, 텅스텐, 그밖에 유사한 것, 또는 이들의 조합을 포함할 수 있고, PVD, ALD, CVD, 그밖에 유사한 것, 또는 이들의 조합에 의해 적층될 수 있다. 금속은 어닐을 이용하여 반도체와 반응하게 될 수 있다. 어닐 후에 남는 임의의 미반응 금속은 미반응 금속에 선택적인 식각을 이용하여 제거될 수 있다. 제 2 레벨 금속-반도체 화합물 영역(88)은 실리사이드, 이를테면 CoSi, TiSi, NiSi, WSi, 또는 그밖에 유사한 것; 게르마니사이드; 그밖에 유사한 것; 또는 이들의 조합을 포함할 수 있다. 스페이서(87) 및 마스크 캡(62)은 금속이 어닐 동안 반도체 포스트들(64)의 반도체 재료와 반응하지 못하게 한다. 제 2 레벨 금속 반도체 화합물 영역(88)이 제 2 레벨 패드 반도체 재료(84)의 노광된 부분들 내에 및/또는 상에 형성된다. 예시된 바처럼, 제 2 레벨 금속 반도체 화합물 영역(88)은, 스페이서들(87)에 의해 보호되지 않거나 그 아래에 있지 않은 제 2 레벨 패드 반도체 반도체 재료(84)의 노광된 부분들 전체보다 적게 형성되고 소비된다. 다른 실시형태들에서, 제 2 레벨 금속 반도체 화합물 영역(88)은 제 2 레벨 패드 반도체 재료(84) 내에 더 많거나 더 적은 정도로 형성될 수 있다. 다음으로 스페이스들(87)이, 이를테면 스페이서들(87)의 재료에 선택적인 식각에 의해, 제거된다.
도 8에서, 제 3 유전체층(90)이 제 2 유전체층(82) 및 제 2 레벨 금속-반도체 화합물 영역(88) 위에 그리고 반도체 포스트들(64) 주변에 형성된다. 제 3 유전체층(90)은, 예를 들어, 제 1 서브 층 및 제 1 서브 층 위의 제 2 서브 층을 포함할 수 있다. 제 3 유전체층(90)의 제 1 서브 층은, 임의의 적합한 방법, 이를테면 CVD, PECVD, 스피닝, 그밖에 유사한 것, 또는 이들의 조합에 의해 형성되는, 실리콘 산화물, TEOS, PSG, BSG, FSG, SiOxCy, 스핀 온 글래스(Spin-On-Glass), 스핀 온 폴리머(Spin-On-Polymer), 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합, 또는 그밖에 유사한 것을 포함할 수도 있다. 일부 실시형태들에서, 제 3 유전체층(90)의 제 1 서브 층이 마스크 캡들(62)의 상면들 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 마스크 캡들(62)의 상면들과 동일 평면을 이루도록 제 3 유전체층(90)의 제 1 서브 층의 상면을 형성하기 위하여 수행된다. 후속하여, 이방성 식각과 같은 제어된 에치 백이 제 3 유전체층(90)의 제 1 서브 층을 적절한 두께로, 이를테면 제 3 유전체층(90)의 제 2 서브 층으로 하여금 제 2 레벨 금속-반도체 화합물 영역(88) 위에 있게 할 수 있는 두께, 또는 제 2 레벨 금속-반도체 화합물 영역(88)의 두께에 실질적으로 동일한 두께로 식각한다. 제 3 유전체층(90)의 제 1 서브 층은 ILD와 같은 다양한 목적에 적합할 수도 있다.
다음으로, 제 3 유전체층(90)의 제 2 서브 층은 제 3 유전체층(90)의 제 1 서브 층 및 제 2 레벨 금속-반도체 화합물 영역(88) 위에 형성된다. 제 3 유전체층(90)의 제 2 서브 층은 CVD, PECVD, ALD, 또는 그밖에 유사한 것에 의해 적층된 실리콘 질화물, SiCN, 또는 그밖에 유사한 것을 포함할 수 있다. 일부 실시형태들에서, 제 3 유전체층(90)의 제 2 서브 층은 마스크 캡들(62)의 상면들 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 제 3 유전체층(90)의 제 2 서브 층의 상면과 동일 평면을 이루도록 마스크 캡들(62)의 상면들을 형성하기 위하여 수행된다. 후속하여, 이방성 식각과 같은 제어된 에치백이 제 3 유전체층(90)의 제 2 서브 층을 적절한 두께로 식각한다. 제 3 유전체층(90)의 제 2 서브 층은, 게이트 스페이서로서 및/또는 제 2 레벨 금속-반도체 화합물 영역(88)으로의 콘택트들을 형성하기 위한 식각 정지 층과 같은 다양한 목적에 적합할 수도 있다.
제 2 레벨 게이트 유전체층(92) 및 제 2 레벨 게이트 전극층(94)은 제 3 유전체층(90) 위에 그리고 반도체 포스트들(64) 주변에 형성된다. 제 2 레벨 게이트 유전체층(92)은, 반도체 포스트들(64) 상에, 이를테면, 마스크 캡들(62)의 상면들 위에 그리고 반도체 포스트들(64)의 측벽들을 따라, 그리고 제 3 유전체층(90) 위에, 등각 적층된다. 일부 실시형태들에 따르면, 제 2 레벨 게이트 유전체층(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시형태들에서, 제 2 레벨 게이트 유전체층(92)은 고-k 유전 재료를 포함하고, 이들 실시형태들에서, 제 2 레벨 게이트 유전체층(92)은 k 값이 약 7.0보다 더 클 수도 있거나, 또는 더 나아가, 약 10.0보다 더 클 수도 있다. 고-k 유전 재료는 SiON, Si3N4, Ta2O5, Al2O3, Hf 산화물, Ta 산화물, Al 산화물, 그밖에 유사한 것, 및 이들의 조합을 포함할 수도 있다. 제 2 레벨 게이트 유전체층(92)의 형성 방법들은 MBD, ALD, PECVD, 그밖에 유사한 것, 또는 이들의 조합을 포함할 수도 있다. 다음으로, 제 2 레벨 게이트 전극층(94)이 제 2 레벨 게이트 유전체층(92) 위에 적층된다. 제 2 레벨 게이트 전극층(94)은 금속 함유 재료 이를테면 TiN, TaN, TiAl, TaAl, Ti-함유 재료, Ta-함유 재료, Al-함유 재료, W-함유 재료, TiSi, NiSi, PtSi, 폴리실리콘과 실리사이드, Cu-함유 재료, 내화 재료, 그밖에 유사한 것, 이들의 조합, 또는 이들의 다층을 포함할 수도 있다. 일부 실시형태들에서, 제 2 레벨 게이트 전극층(94)은 마스크 캡들(62)의 상면들 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 마스크 캡들(62)의 상면과 동일 평면을 이루도록 제 2 레벨 게이트 전극층(94)의 상면들을 형성하기 위하여 수행된다. 후속하여, 이방성 식각과 같은 제어된 에치백이 제 2 레벨 게이트 전극층(94)을 적절한 두께로 식각한다. 다음으로, 제 2 레벨 게이트 전극층(94) 및 제 2 레벨 게이트 유전체층(92)이, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스, 이를테면 RIE 또는 그밖에 유사한 것을 이용하여, 패턴화된다. 결과적인 제 2 레벨 게이트 전극층(94) 및 제 2 레벨 게이트 유전체층(92)은 반도체 포스트들(64)에서 제 2 레벨 채널 영역들(96)을 규정한다.
제 4 유전체층(98)이 제 3 유전체층(90) 및 제 2 레벨 게이트 전극층(94) 위에 그리고 반도체 포스트들(64) 주변에 형성된다. 제 4 유전체층(98)은, 예를 들어, 제 1 서브 층 및 제 1 서브 층 위의 제 2 서브 층을 포함할 수 있다. 제 4 유전체층(98)의 제 1 서브 층은, 임의의 적합한 방법, 이를테면 CVD, PECVD, 스피닝, 그밖에 유사한 것, 또는 이들의 조합에 의해 형성되는, 실리콘 산화물, TEOS, PSG, BSG, FSG, SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합, 또는 그밖에 유사한 것을 포함할 수도 있다. 일부 실시형태들에서, 제 4 유전체층(98)의 제 1 서브 층은 마스크 캡들(62)의 상면들 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 마스크 캡들(62)의 상면들과 동일 평면을 이루도록 제 4 유전체층(98)의 제 1 서브 층의 상면을 형성하기 위하여 수행된다. 후속하여, 이방성 식각과 같은 제어된 에치 백이 제 4 유전체층(98)의 제 1 서브 층을 적절한 두께로, 이를테면 제 4 유전체층(98)의 제 1 서브 층으로 하여금 제 2 레벨 게이트 전극층(94) 위에 있게 할 수 있는 두께, 또는 제 2 레벨 게이트 유전체층(92) 및 제 2 레벨 게이트 전극층(94)의 적층의 두께에 실질적으로 동일한 두께로 식각한다. 제 4 유전체층(98)의 제 1 서브 층은 ILD와 같은 다양한 목적에 적합할 수도 있다.
다음으로, 제 4 유전체층(98)의 제 2 서브 층은 제 4 유전체층(98)의 제 1 서브 층 및 제 2 레벨 게이트 전극층(94) 위에 형성된다. 제 4 유전체층(98)의 제 2 서브 층은 CVD, PECVD, ALD, 또는 그밖에 유사한 것에 의해 적층된 실리콘 질화물, SiCN, 또는 그밖에 유사한 것을 포함할 수 있다. 일부 실시형태들에서, 제 4 유전체층(98)의 제 2 서브 층은 마스크 캡들(62)의 상면들 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 제 4 유전체층(98)의 제 2 서브 층의 상면과 동일 평면을 이루도록 마스크 캡들(62)의 상면들을 형성하기 위하여 수행된다.
다음으로, 콘택트(100)의 개구가 제 4 유전체층(98), 제 3 유전체층(90), 제 2 유전체층(82) 및 제 1 유전체층(74)을 통해 제 1 레벨 금속-반도체 화합물 영역(72)에 하나 이상의 식각 단계들을 이용하여 형성된다. 개구는 허용가능한 포토리소그래피 및 식각 기법들을 이용하여 형성될 수도 있다. 라이너(liner), 이를테면 확산 배리어 층, 접착 층, 또는 그밖에 유사한 것, 및 전도성 재료가 개구에 형성된다. 라이너는 ALD, CVD, 또는 그밖에 유사한 것에 의해 형성되는, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 그밖에 유사한 것을 포함할 수도 있다. 전도성 재료는 ALD, CVD, PVD, 또는 그밖에 유사한 것에 의해 형성되는, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 또는 그밖에 유사한 것일 수도 있다. CMP와 같은 평탄화 프로세스가 수행되어 제 4 유전체층(98)의 표면으로부터 과잉 재료를 제거하고 동일 평면을 이루도록 제 4 유전체층(98), 전도성 재료 및 라이너, 그리고 마스크 캡들(62)의 상면들을 형성할 수도 있다. 후속하여, 이방성 식각과 같은 제어된 에치백이 제 4 유전체층(98)의 제 2 서브 층 및 전도성 재료 그리고 라이너를 적절한 두께로 식각한다. 제 4 유전체층(98)의 제 2 서브 층은, 게이트 스페이서로서 및/또는 제 2 레벨 게이트 전극층(94)으로의 콘택트들을 형성하기 위한 식각 정지 층과 같은 다양한 목적에 적합할 수도 있다. 남아 있는 라이너 및 전도성 재료는 개구에서 콘택트(100)를 형성한다. 콘택트(100)는 제 1 레벨 금속 반도체 화합물 영역(72)에 물리적으로 그리고 전기적으로 연결된다. 다음으로 마스크 캡들(62)이, 이를테면 마스크 캡들(62)의 재료에 선택적인 식각을 이용하여, 제거될 수 있다.
제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)가 제 4 유전체층(98) 상에 적층되고 패턴화된다. 제 3 레벨 제 1 패드 반도체 재료(102)는 제 4 유전체층(98)으로부터 돌출하는 반도체 포스트(64) 상에 그리고 주변에 적층된다. 제 3 레벨 제 2 패드 반도체 재료(104)가 콘택트(100) 상에 적층된다. 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)는 비정질 또는 다결정질 재료일 수 있다. 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)는, 실리콘, 게르마늄, 또는 그밖에 유사한 것과 같은 원소 반도체; SiC, SiP, SiPC, GaAs, GaP, InP, InAs, InSb, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 화합물 또는 합금 반도체; 그밖에 유사한 것; 또는 이들의 조합일 수 있다. 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)는 CVD, 도핑된 비정질 반도체의 적층 다음 SPER, ELO, 에피텍시, 또는 그밖에 유사한 것에 의해 적층될 수 있다. 일부 실시형태들에서, 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)가 반도체 포스트들(64)의 상면들 위로 연장되는 두께로 적층된다. 다음으로, CMP와 같은 평탄화 프로세스가 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)의 평면형 상면을 형성하기 위하여 수행된다. 다음으로, 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)가, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스, 이를테면 RIE 또는 그밖에 유사한 것을 이용하여, 패턴화된다.
일부 실시형태들에서, 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)가 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)의 적층 동안 인 시츄 도핑된다. 다른 실시형태들에서, 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)는 적층 후에 주입 프로세스에 의해 도핑될 수 있다. 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다. 도펀트는 p-타입 FET와 같은 p-타입 디바이스를 위한, 붕소(B), BF2 또는 그밖에 유사한 것과 같은 p-타입 도펀트일 수 있다. 도펀트는 n-타입 FET와 같은 n-타입 디바이스를 위한, 비소(As), 인(P), 또는 그밖에 유사한 것과 같은 n-타입 도펀트일 수 있다.
다음으로 그 구조물은 제 3 레벨 제 1 패드 반도체 재료(102)로부터 반도체 포스트들(64)의 제 3 레벨 소스/드레인 영역들(106) 속으로 도펀트들을 확산시키기 위하여 어닐될 수 있다. 어닐은 약 800 ℃ 내지 약 1100 ℃ 범위의 온도에서 그리고 약 3600 초 내지 약 1 밀리초 범위의 지속시간 동안 각각 행해질 수 있다. 어닐 후에 제 3 레벨 소스/드레인 영역들(106)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 제 3 레벨 제 1 금속-반도체 화합물 영역(108)이 제 3 레벨 제 1 패드 반도체 재료(102) 내에 및/또는 상에 형성되고, 제 3 레벨 제 2 금속-반도체 화합물 영역(110)이 제 3 레벨 제 2 패드 반도체 재료(104) 내에 및/또는 상에 형성된다. 제 3 레벨 제 1 금속 반도체 화합물 영역(108) 및 제 3 레벨 제 2 금속 반도체 화합물 영역(110)은, 금속을 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104) 상에 적층하고 그 금속을 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)와 반응시킴으로써 형성될 수 있다. 일부 실시형태들에서, 금속은 코발트, 티타늄, 니켈, 텅스텐, 그밖에 유사한 것, 또는 이들의 조합을 포함할 수 있고, PVD, ALD, CVD, 그밖에 유사한 것, 또는 이들의 조합에 의해 적층될 수 있다. 금속은 어닐을 이용하여 반도체와 반응하게 될 수 있다. 어닐 후에 남는 임의의 미반응 금속은 미반응 금속에 선택적인 식각을 이용하여 제거될 수 있다. 제 3 레벨 제 1 금속-반도체 화합물 영역(108) 및 제 3 레벨 제 2 금속-반도체 화합물 영역(110)은 실리사이드, 이를테면 CoSi, TiSi, NiSi, WSi, 또는 그밖에 유사한 것; 게르마니사이드; 그밖에 유사한 것; 또는 이들의 조합을 포함할 수 있다. 예시된 바처럼, 제 3 레벨 제 1 금속-반도체 화합물 영역(108) 및 제 3 레벨 제 2 금속-반도체 화합물 영역(110)은 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104)의 각각의 전체보다 적게 형성되고 소비된다. 다른 실시형태들에서, 제 3 레벨 제 1 금속-반도체 화합물 영역(108) 및 제 3 레벨 제 2 금속-반도체 화합물 영역(110)은 제 3 레벨 제 1 패드 반도체 재료(102) 및 제 3 레벨 제 2 패드 반도체 재료(104) 내에 더 많거나 또는 더 적은 정도로 형성될 수 있다.
도 9에서, ILD와 같은 제 5 유전체층(112)이 제 4 유전체층(98), 제 3 레벨 제 1 금속-반도체 화합물 영역(108), 및 제 3 레벨 제 2 금속-반도체 화합물 영역(110) 위에 형성되고, 콘택트들(114, 116, 118, 120, 및 122)이 다양한 유전체층들을 통해 다양한 컴포넌트들에 형성된다. 제 5 유전체층(112)은, 임의의 적합한 방법, 이를테면 CVD, PECVD, 스피닝, 그밖에 유사한 것, 또는 이들의 조합에 의해 형성되는, 실리콘 산화물, TEOS, PSG, 보로포스포실리케이트 유리(BPSG), FSG, SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합, 또는 그밖에 유사한 것을 포함할 수도 있다. CMP와 같은 평탄화 프로세스가 제 5 유전체층(112)을 평탄화하기 위하여 수행될 수 있다.
콘택트들(114, 116, 118, 120, 및 122)의 개구들은 하나 이상의 식각 단계들을 이용하여 형성될 수 있다. 콘택트(114)를 위한 개구는 제 5 유전체층(112), 제 4 유전체층(98), 및 제 3 유전체층(90)을 통해 제 2 레벨 금속-반도체 화합물 영역(88)까지 식각된다. 콘택트(116)를 위한 개구는 제 5 유전체층(112)을 통하여 제 3 레벨 제 1 금속-반도체 화합물 영역(108)까지 식각된다. 콘택트(118)를 위한 개구는 제 5 유전체층(112) 및 제 4 유전체층(98)을 통해 제 2 레벨 게이트 전극층(94)까지 식각된다. 콘택트(120)를 위한 개구는 제 5 유전체층(112), 제 4 유전체층(98), 제 3 유전체층(90), 및 제 2 유전체층(82)을 통해 제 1 레벨 게이트 전극층(78)까지 식각된다. 콘택트(122)를 위한 개구는 제 5 유전체층(112)을 통하여 제 3 레벨 제 2 금속-반도체 화합물 영역(110)까지 식각된다. 개구들은 허용가능한 포토리소그래피 및 식각 기법들을 이용하여 형성될 수도 있다.
라이너, 이를테면 확산 배리어 층, 접착 층, 또는 그밖에 유사한 것, 및 전도성 재료가 개구들에 형성된다. 라이너는 ALD, CVD, 또는 그밖에 유사한 것에 의해 형성되는, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 그밖에 유사한 것을 포함할 수도 있다. 전도성 재료는 ALD, CVD, PVD, 또는 그밖에 유사한 것에 의해 형성되는, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 또는 그밖에 유사한 것일 수도 있다. CMP와 같은 평탄화 프로세스는 제 5 유전체층(112)의 표면으로부터 과잉 재료들을 제거하기 위하여 수행될 수도 있다. 남아있는 라이너 및 전도성 재료는 개구들에서 콘택트들(114, 116, 118, 120, 및 122)을 형성한다. 콘택트(114)는 제 2 레벨 금속-반도체 화합물 영역(88)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(116)는 제 3 레벨 제 1 금속-반도체 화합물 영역(108)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(118)는 제 2 레벨 게이트 전극층(94)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(120)는 제 1 레벨 게이트 전극층(78)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(122)는 제 3 레벨 제 2 금속-반도체 화합물 영역(110)에 물리적으로 그리고 전기적으로 연결된다.
도 10에서, 제 6 유전체층(124)이 제 5 유전체층(112) 위에 그리고 금속배선(metallization)(128, 132, 136, 140, 및 144)과 함께 비아들(126, 130, 134, 138 및 142)을 각각 갖게 형성된다. 금속배선간 유전체(IMD)와 같은 제 6 유전체층(124)이 제 5 유전체층(112) 위에 형성된다. 제 6 유전체층(124)은, 임의의 적합한 방법, 이를테면 CVD, PECVD, 스피닝, 그밖에 유사한 것, 또는 이들의 조합에 의해 형성되는, 실리콘 산화물, TEOS, PSG, BPSG, FSG, SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 복합물, 이들의 조합, 또는 그밖에 유사한 것을 포함할 수도 있다. CMP와 같은 평탄화 프로세스는 제 6 유전체층(124)을 평탄화하기 위하여 수행될 수 있다.
다음으로, 금속배선(128, 132, 136, 140, 및 144) 및 비아들(126, 130, 134, 138 및 142)에 대응하는 리세스(recess)들 및 개구들이 제 6 유전체층(124)에 형성된다. 개구들 및 리세스들은 허용가능한 포토리소그래피 및 식각 기법들을 이용하여 형성될 수도 있다. 라이너, 이를테면 확산 배리어 층, 접착 층, 또는 그밖에 유사한 것, 및 전도성 재료가 개구들 및 리세스들에 형성된다. 라이너는 ALD, CVD, 또는 그밖에 유사한 것에 의해 형성되는, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 그밖에 유사한 것을 포함할 수도 있다. 전도성 재료는 ALD, CVD, PVD, 도금, 또는 그밖에 유사한 것에 의해 형성되는, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 또는 그밖에 유사한 것일 수 있다. CMP와 같은 평탄화 프로세스는 제 6 유전체층(124)의 상면으로부터 임의의 과잉 재료들을 제거하기 위하여 수행될 수도 있다. 라이너 및 전도성 재료의 남아있는 부분들은 금속배선들(128, 132, 136, 140, 및 144)과 비아들(126, 130, 134, 138 및 142)을 형성한다. 비아(126)는 콘택트(114)와 금속배선(128) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(130)는 콘택트(116)와 금속배선(132) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(134)는 콘택트(118)와 금속배선(136) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(138)는 콘택트(120)와 금속배선(140) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(142)는 콘택트(122)와 금속배선(144) 사이에 물리적으로 그리고 전기적으로 연결된다.
도 10은 제 1 디바이스(M1) 및 제 2 디바이스(M2)를 포함하는 적층 디바이스를 예시한다. 제 1 디바이스(M1)는, 이 예에서, 제 1 레벨 소스/드레인 영역들(68), 제 1 레벨 채널 영역들(80), 제 2 레벨 소스/드레인 영역들(86), 제 1 레벨 게이트 유전체층(76), 및 제 1 레벨 게이트 전극층(78)을 포함하는, VGAA FET이다. 제 2 디바이스(M2)는, 이 예에서, 제 1 디바이스(M1) 위에 있고 제 2 레벨 소스/드레인 영역들(86), 제 2 레벨 채널 영역들(96), 제 3 레벨 소스/드레인 영역들(106), 제 2 레벨 게이트 유전체층(92), 및 제 2 레벨 게이트 전극층(94)을 포함하는, VGAA FET이다. 디바이스들(M1 및 M2)은 도 10에 예시된 것보다 더 많거나 또는 더 적은 수의 반도체 포스트들(64)을 가질 수 있다. 예를 들어, 디바이스들(M1 및 M2)은 1개의 반도체 포스트(64), 2개의 반도체 포스트들(64), 4개의 반도체 포스트들(64) 등을 가질 수 있다. 또한, 그리고 나중에 예시되는 바처럼, 제 1 디바이스(M1)는 제 2 디바이스(M2)와는 상이한 수의 반도체 포스트들(64)을 가질 수 있다. 예를 들어, 제 1 디바이스(M1)는 디바이스들의 적절한 기능을 위해 디바이스들(M1 및 M2) 간의 비대칭성을 제공하기 위하여 제 2 디바이스(M2)보다 하나 이상의 추가 반도체 포스트들(64)을 가질 수 있다.
도 10은 또한, 제 1 레벨 소스/드레인(SD1), 제 1 레벨 게이트(G1), 제 2 레벨 소스/드레인(SD2), 제 2 레벨 게이트(G2), 및 제 3 레벨 소스/드레인(SD3)을 예시한다. 제 1 레벨 소스/드레인(SD1)은 도 11a의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 1 레벨 게이트(G1)는 도 11b의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 2 레벨 소스/드레인(SD2)은 도 11c의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 2 레벨 게이트(G2)는 도 11d의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 3 레벨 소스/드레인(SD3)은 도 11e의 오버레이드 레이아웃 뷰에 도시되어 있다.
도 12는 도 10에 도시된 구조물의 회로도를 예시한다. 도 12의 회로도에 있는 컴포넌트들은 도 10에 있는 구조물에 대응하는 참조 부호가 붙여진다. 도시된 바처럼, 제 1 및 제 2 디바이스들(M1 및 M2)은, VDD 노드 또는 VSS 노드와 같은 전력 공급 노드일 수 있는 노드(88/84)에 연결되는 소스/드레인 영역(86)을 공유한다.
도 13 내지 도 27은 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다. 도 28a 내지 도 28e는 도 27에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이고, 도 29는 도 27의 구조물에 의해 형성된 회로의 회로도이다. 도 27에 있는 구조물에 의해 형성된 회로는, 아래에서 더 자세히 논의되는 바처럼, NAND 게이트이다. 도 13 내지 도 27에서의 프로세싱의 대부분은 도 1 내지 도 10에서 설명한 프로세싱과 동일 또는 유사하므로 그 설명의 대부분은 간결성을 위해 생략될 것이다.
도 13에서, 반도체 포스트들(208 및 201)이 마스크로서 마스크 캡들(206)을 이용하여 기판(200) 상에 형성된다. 기판(200)은 p-타입 디바이스 영역과 같은 제 1 영역(202) 및 n-타입 디바이스 영역과 같은 제 2 영역(204)을 갖는다. 비록 예시되지는 않았지만, 기판(200)은 제 1 영역(202)에서 n 도핑된 웰 및 제 2 영역(204)에서 p 도핑된 웰을 포함할 수 있다. 각각의 도핑된 웰들의 도펀트들은 앞서 논의된 도펀트들일 수 있고, 각각의 도핑된 웰들에서 도펀트의 농도는 약 1 × 1012 cm-3 내지 약 5 × 1013 cm-3 범위에 있을 수 있다. 제 1 영역(202)은 기판(200)에서 n 도핑된 웰에 형성된 반도체 포스트들(208)을 포함하고, 제 2 영역(204)은 기판(200)에서 p 도핑된 웰에 형성된 반도체 포스트들(210)을 포함한다.
도 14에서, 제 1 레벨 제 1 패드 반도체 재료(214)는 제 1 영역(202)에서 기판(200) 상에 에피택셜로 성장한다. 성장 전에, 하드마스크와 같은 마스크(212)가 제 2 영역(204) 상에 형성된다. 예를 들어, 마스크(212)는 CVD, PECVD, 또는 그밖에 유사한 것에 의해 적층된, SiN, SiCN, SiON, 또는 그밖에 유사한 것일 수 있다. 마스크(212)는, 허용가능한 포토리소그래피 및 식각 기법들을 이용하여 제 1 영역(202)을 노광시키는 동안 제 2 영역(204)을 마스킹하는 상태로 남아 있도록 패턴화될 수 있다. 제 2 영역(204)이 마스크(212)에 의해 마스킹되는 동안, 제 1 레벨 제 1 패드 반도체 재료(214)가, 이를 테면 도 3을 참조하여 논의된 프로세스들 중 임의의 것에 의해 성장하고 재료들 중에 임의의 것으로, 제 1 영역(202)에서 성장한다. 에피택셜 성장은, 성장이 실질적으로 제 1 영역(202)에서 수직 방향에서만 있고, 반도체 포스트들(208)의 측벽들과 같은 결정질 측벽들 상에 실질적으로 핵생성되지 않도록 이방성일 수 있다. 에피택셜 성장은 또한, 마스크(212)와 같은 비결정질 재료 상에 실질적으로 핵생성하지 않을 수도 있다. 제 1 레벨 제 1 패드 반도체 재료(214)의 에피택셜 성장 후에, 마스크(212)는, 이를테면 마스크(212)의 재료에 선택적인 식각을 사용하는 것에 의해서, 제거될 수 있다.
도 15에서, 제 1 레벨 제 2 패드 반도체 재료(218)는 제 2 영역(204)에서 기판(200) 상에 에피택셜로 성장한다. 성장 전에, 하드마스크와 같은 마스크(216)가 제 1 영역(202) 위에 형성된다. 예를 들어, 마스크(216)는 CVD, PECV, 또는 그밖에 유사한 것에 의해 적층된, SiN, SiCN, SiON, 또는 그밖에 유사한 것일 수 있다. 마스크(216)는, 허용가능한 포토리소그래피 및 식각 기법들을 이용하여 제 2 영역(204)을 노광시키는 동안 제 1 영역(202)을 마스킹하는 상태로 남아 있도록 패턴화될 수 있다. 제 1 영역(202)이 마스크(216)에 의해 마스킹되는 동안, 제 1 레벨 제 2 패드 반도체 재료(218)가, 이를테면 도 3을 참조하여 논의된 프로세스들 중 임의의 것에 의해 성장하고 재료들 중에 임의의 것으로, 제 2 영역(204)에서 성장한다. 에피택셜 성장은, 성장이 실질적으로 제 2 영역(204)에서 수직 방향에서만 있고 반도체 포스트들(210)의 측벽들과 같은 결정질 측벽들 상에 실질적으로 핵생성되지 않도록 이방성일 수 있다. 에피택셜 성장은 또한, 마스크(216)와 같은 비결정질 재료 상에 실질적으로 핵생성하지 않을 수도 있다. 제 1 레벨 제 2 패드 반도체 재료(218)는 제 1 레벨 제 1 패드 반도체 재료(214)에 물리적으로 접촉한다. 제 1 레벨 제 2 패드 반도체 재료(218)의 에피택셜 성장 후에, 마스크(216)는, 이를테면 마스크(216)의 재료에 선택적인 식각을 사용하는 것에 의해서, 제거될 수 있다.
다른 실시형태들에서, 제 1 레벨 제 1 패드 반도체 재료(214)는 제 1 영역(202) 및 제 2 영역(204)에 비정질 또는 다결정질 재료로서 적층될 수 있다. 제 1 레벨 제 1 패드 반도체 재료(214)는 마스크 캡들(206)의 상면들 위로 연장되는 두께로 적층될 수 있다. 다음으로, 제 1 레벨 제 1 패드 반도체 재료(214)가, 이를테면 CMP에 의해서, 평탄화될 수도 있다. 다음으로, 제 1 레벨 제 1 패드 반도체 재료(214)는, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스를 이용하는 것에 의해서, 제 2 영역(204)으로부터 제거된다. 다음으로, 제 1 레벨 제 2 패드 반도체 재료(218)는, 마스크 캡들(206)의 상면들 위로, 그리고 가능하게는 제 1 영역(202)에서 제 1 레벨 제 1 패드 반도체 재료(214) 위로 연장되는 두께로, 제 2 영역(204)에 비정질 또는 다결정질 재료로서 적층될 수 있다. 다음으로, CMP와 같은 평탄화 프로세스가 수행되어 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)의 상면들을 동일 평면이 되게 형성하는데, 이는 제 1 영역(202)으로부터 제 1 레벨 제 2 패드 반도체 재료(218)를 어느 정도 제거할 수도 있다. 후속하여, 이방성 식각과 같은 제어된 에치백이 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)를 적절한 두께로 식각한다. 다음으로, 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)가, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스, 이를테면 RIE 또는 그밖에 유사한 것을 이용하여, 패턴화된다. 제 1 레벨 제 2 패드 반도체 재료(218)는 제 1 레벨 제 1 패드 반도체 재료(214)에 물리적으로 접촉한다.
일부 실시형태들에서, 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)는 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)의 성장 및/또는 적층 동안 각각 인 시츄 도핑된다. 다른 실시형태들에서, 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)는 성장 및/또는 적층 후에 주입 프로세스에 의해 도핑될 수 있다. 또 다른 실시형태들에서, 단일 성장 및/또는 적층 프로세스가 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)를 제 1 영역(202) 및 제 2 영역(204)에 걸쳐 형성하는데 사용된 다음에 도펀트 주입 프로세스가 뒤따를 수도 있다.
제 1 영역(202)에서 제 1 레벨 제 1 패드 반도체 재료(214)는 p-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 1 패드 반도체 재료(214)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(204)에서 제 1 레벨 제 2 패드 반도체 재료(218)는 n-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 2 패드 반도체 재료(218)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 그 구조물은, 제 1 영역(202)에서 반도체 포스트들(208)의 제 1 레벨 제 1 소스/드레인 영역들(220) 속으로 도펀트들을 확산시키고 제 2 영역(204)에서 반도체 포스트들(210)의 제 1 레벨 제 2 소스/드레인 영역들(222) 속으로 도펀트들을 확산시키기 위하여, 어닐될 수 있다. 제 1 레벨 제 1 소스/드레인 영역들(220)은 제 1 레벨 제 1 패드 반도체 재료(214)로부터 확산된 p-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 2 소스/드레인 영역들(222)은 제 1 레벨 제 2 패드 반도체 재료(218)로부터 확산된 n-타입 도펀트로 도핑될 수 있다. 어닐은 약 800 ℃ 내지 약 1100 ℃ 범위의 온도에서 그리고 약 3600 초 내지 약 1 밀리초 범위의 지속시간 동안 각각 행해질 수 있다. 어닐 후에 제 1 레벨 제 1 소스/드레인 영역들(220) 및 제 1 레벨 제 2 소스/드레인 영역들(222)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다. 또한, 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)가 비정질 재료로서 적층되면, 어닐은 결정질 배향을 위한 템플레이트로서 기판(200)을 사용하여 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)를 결정화할 수 있다.
다음으로, 스페이서들(224)이 반도체 포스트들(208 및 210)의 측벽들 주변에 그리고 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218) 위에 형성된다. 다음으로, 제 1 레벨 금속-반도체 화합물 영역(226)이 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218) 내에 및/또는 상에 형성된다. 제 1 레벨 금속-반도체 화합물 영역(226)은 제 1 레벨 제 1 소스/드레인 영역들(220)을 제 1 레벨 제 2 소스/드레인 영역들(222)에, 그들 사이에 전류가 흐를 때에 p-n 접합이 형성됨이 없게, 전기적으로 연결시킨다. 제 1 레벨 금속-반도체 화합물 영역(226)이 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)의 노광된 부분들 내에 및/또는 상에 형성된다. 예시된 바처럼, 제 1 레벨 금속 반도체 화합물 영역(226)은, 스페이서들(224)에 의해 보호되지 않거나 그 아래에 있지 않은 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218)의 노광된 부분들 전체보다 적게 형성되고 소비된다. 다른 실시형태들에서, 제 1 레벨 금속-반도체 화합물 영역(226)은 제 1 레벨 제 1 패드 반도체 재료(214) 및 제 1 레벨 제 2 패드 반도체 재료(218) 및/또는 기판(200) 내에 더 많거나 더 적은 정도로 형성될 수 있다. 다음으로 스페이스들(224)이, 이를테면 스페이서들(224)의 재료에 선택적인 식각에 의해, 제거된다.
도 17에서, 제 1 유전체층(228)이 제 1 레벨 금속-반도체 화합물 영역(226) 위에 그리고 반도체 포스트들(208 및 210) 주변에 형성된다. 제 1 레벨 게이트 유전체층(230) 및 제 1 레벨 게이트 전극층(232)이 제 1 유전체층(228) 위에 그리고 반도체 포스트(208 및 210) 주변에 형성된다. 제 1 레벨 게이트 전극층(232) 및 제 1 레벨 게이트 유전체층(230)은 반도체 포스트들(208)에서 제 1 레벨 제 1 채널 영역들(234)을 규정하고 반도체 포스트들(210)에서 제 1 레벨 제 2 채널 영역들(236)을 규정한다. 제 2 유전체층(238)이 제 1 유전체층(228) 및 제 1 레벨 게이트 전극층(232) 위에 그리고 반도체 포스트들(208 및 210) 주변에 형성된다.
도 18에서, 제 2 레벨 제 1 패드 반도체 재료(240)가 제 2 유전체층(238) 위에 그리고 제 1 영역(202)에서 반도체 포스트들(208) 주변에 형성된다. 제 2 레벨 제 1 패드 반도체 재료(240)는, 마스크 캡들(206)의 상면들 위로 연장되는 두께로 제 1 영역(202) 및 제 2 영역(204)에서 비정질 또는 다결정질 재료로서 적층될 수 있다. 제 2 레벨 제 1 패드 반도체 재료(240)는 도 6을 참조하여 논의된 프로세스들 중의 어느 것에 의해서 적층될 수 있고 그 재료 중 어느 것일 수 있다. 다음으로, 제 2 레벨 제 1 패드 반도체 재료(240)가, 이를테면 CMP에 의해서, 평탄화될 수도 있다. 다음으로, 제 2 레벨 제 1 패드 반도체 재료(240)는, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스를 이용하는 것에 의해서, 제 2 영역(204)으로부터 제거된다.
도 19에서, 제 2 레벨 제 2 패드 반도체 재료(242)는 제 2 유전체층(238) 위에 그리고 제 2 영역(204)에서 반도체 포스트들(210) 주변에, 그리고 가능하게는 제 1 영역(202)에서 제 2 레벨 제 1 패드 반도체 재료(240) 상에 적층된다. 제 2 레벨 제 2 패드 반도체 재료(242)는, 마스크 캡들(206)의 상면들 위로, 그리고 가능하게는 제 1 영역(202)에서 제 2 레벨 제 1 패드 반도체 재료(240) 위로 연장되는 두께로, 제 2 영역(204)에 비정질 또는 다결정질 재료로서 적층될 수 있다. 제 2 레벨 제 2 패드 반도체 재료(242)는 도 6을 참조하여 논의된 프로세스들 중의 어느 것에 의해서 적층될 수 있고 그 재료 중 어느 것일 수 있다. 다음으로, CMP와 같은 평탄화 프로세스가 수행되어 제 2 레벨 제 1 패드 반도체 재료(240) 및 제 2 레벨 제 2 패드 반도체 재료(242)의 상면들을 동일 평면이 되게 형성하는데, 이는 제 1 영역(202)으로부터 제 2 레벨 제 2 패드 반도체 재료(242)를 어느 정도 제거할 수도 있다.
도 20에서, 이방성 식각과 같은 제어된 에치백이 제 2 레벨 제 1 패드 반도체 재료(240) 및 제 2 레벨 제 2 패드 반도체 재료(242)를 적절한 두께로 식각한다. 다음으로, 제 2 레벨 제 1 패드 반도체 재료(240) 및 제 2 레벨 제 2 패드 반도체 재료(242)가, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스, 이를테면 RIE 또는 그밖에 유사한 것을 이용하여, 패턴화된다. 제 2 레벨 제 2 패드 반도체 재료(242)는 제 2 레벨 제 1 패드 반도체 재료(240)로부터 물리적으로 분리된다.
일부 실시형태들에서, 제 2 레벨 제 1 패드 반도체 재료(240) 및 제 2 레벨 제 2 패드 반도체 재료(242)는 제 2 레벨 제 1 패드 반도체 재료(240) 및 제 2 레벨 제 2 패드 반도체 재료(242)의 적층 동안 각각 인시츄 도핑된다. 다른 실시형태들에서, 제 2 레벨 제 1 패드 반도체 재료(240) 및 제 2 레벨 제 2 패드 반도체 재료(242)는 적층 후에 주입 프로세스에 의해 도핑될 수 있다. 제 1 영역(202)에서 제 2 레벨 제 1 패드 반도체 재료(240)는 p-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 1 패드 반도체 재료(240)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(204)에서 제 2 레벨 제 2 패드 반도체 재료(242)는 n-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 2 패드 반도체 재료(242)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다.
다음으로, 그 구조물은, 제 1 영역(202)에서 반도체 포스트들(208)의 제 2 레벨 제 1 소스/드레인 영역들(244) 속으로 도펀트들을 확산시키고 제 2 영역(204)에서 반도체 포스트들(210)의 제 2 레벨 제 2 소스/드레인 영역들(246) 속으로 도펀트들을 확산시키기 위하여, 어닐될 수 있다. 제 2 레벨 제 1 소스/드레인 영역들(244)은 제 2 레벨 제 1 패드 반도체 재료(240)로부터 확산된 p-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 2 소스/드레인 영역들(246)은 제 2 레벨 제 2 패드 반도체 재료(242)로부터 확산된 n-타입 도펀트로 도핑될 수 있다. 어닐은 약 800 ℃ 내지 약 1100 ℃ 범위의 온도에서 그리고 약 3600 초 내지 약 1 밀리초 범위의 지속시간 동안 각각 행해질 수 있다. 어닐 후에 제 2 레벨 제 1 소스/드레인 영역들(244) 및 제 2 레벨 제 2 소스/드레인 영역들(246)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 스페이서들(248)이 반도체 포스트들(208 및 210)의 측벽들 주변에 그리고 제 2 레벨 제 1 패드 반도체 재료(240) 및 제 2 레벨 제 2 패드 반도체 재료(242) 위에 형성된다. 다음으로, 제 2 레벨 제 1 금속-반도체 화합물 영역(252)이 제 2 레벨 제 1 패드 반도체 재료(240) 상에 및/또는 내에 형성되고, 제 2 레벨 제 2 금속-반도체 화합물 영역(254)이 제 2 레벨 제 2 패드 반도체 재료(242) 상에 및/또는 내에 형성된다. 제 2 레벨 제 1 패드 반도체 재료(240) 및 제 2 레벨 제 2 패드 반도체 재료(242)는 물리적으로 분리되므로, 제 2 레벨 제 1 금속-반도체 화합물 영역(252) 및 제 2 레벨 제 2 금속 반도체 화합물 영역(254)은 물리적으로 분리된다. 예시된 바처럼,제 2 레벨 제 1 금속-반도체 화합물 영역(252) 및 제 2 레벨 제 2 금속 반도체 화합물 영역(254)은, 스페이서들(248)에 의해 보호되지 않거나 그 아래에 있지 않은 제 2 레벨 제 1 패드 반도체 재료(240) 및 제 2 레벨 제 2 패드 반도체 재료(242)의 노광된 부분들 각각의 전체보다 적게 형성되고 소비된다. 다른 실시형태들에서, 제 2 레벨 제 1 금속-반도체 화합물 영역(252) 및 제 2 레벨 제 2 금속-반도체 화합물 영역(254)은 제 2 레벨 제 1 패드 반도체 재료(240) 및 제 2 레벨 제 2 패드 반도체 재료(242) 내에 더 많거나 또는 더 적은 정도로 형성될 수 있다. 다음으로 스페이스들(248)이, 이를테면 스페이서들(248)의 재료에 선택적인 식각에 의해, 제거된다.
도 22에서, 제 3 유전체층(256)은 제 2 레벨 제 1 금속-반도체 화합물 영역(252), 제 2 레벨 제 2 금속-반도체 화합물 영역(254), 및 제 2 유전체층(238) 위에 그리고 반도체 포스트들(208 및 210) 주변에 형성된다. 제 2 레벨 게이트 유전체층(258) 및 제 2 레벨 게이트 전극층(260)은 제 3 유전체층(256) 위에 그리고 반도체 포스트(208 및 210) 주변에 형성된다. 제 2 레벨 게이트 전극층(260) 및 제 2 레벨 게이트 유전체층(258)은 반도체 포스트들(208)에서 제 2 레벨 제 1 채널 영역들(262)을 규정하고 반도체 포스트들(210)에서 제 2 레벨 제 2 채널 영역들(264)을 규정한다. 제 4 유전체층(268)이 제 3 유전체층(256) 및 제 2 레벨 게이트 전극층(260) 위에 그리고 반도체 포스트들(208 및 210) 주변에 형성된다. 콘택트(270)는 제 4 유전체층(268), 제 3 유전체층(256), 제 2 유전체층(238), 및 제 1 유전체층(228)을 통해 제 1 레벨 금속-반도체 화합물 영역(226)에 형성된다. 콘택트(270)는 제 1 레벨 금속 반도체 화합물 영역(226)에 물리적으로 그리고 전기적으로 연결된다.
도 23에서, 제 3 레벨 제 1 패드 반도체 재료(272)가 제 4 유전체층(268) 위에 그리고 제 1 영역(202)에서 반도체 포스트들(208) 주변에 형성된다. 제 3 레벨 제 1 패드 반도체 재료(272)는, 반도체 포스트들(208 및 210)의 상면들 위로 연장되는 두께로 제 1 영역(202) 및 제 2 영역(204)에서 비정질 또는 다결정질 재료로서 적층될 수 있다. 제 3 레벨 제 1 패드 반도체 재료(272)는 도 8을 참조하여 논의된 프로세스들 중의 어느 것에 의해서 적층될 수 있고 그 재료 중 어느 것일 수 있다. 다음으로, 제 3 레벨 제 1 패드 반도체 재료(272)가, 이를테면 CMP에 의해서, 평탄화될 수도 있다. 다음으로, 제 3 레벨 제 1 패드 반도체 재료(272)는, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스를 이용하는 것에 의해서, 제 2 영역(204)으로부터 제거된다.
도 24에서, 제 3 레벨 제 2 패드 반도체 재료(274)는 제 4 유전체층(268) 위에 그리고 제 2 영역(204)에서 반도체 포스트들(210) 주변에, 그리고 가능하게는 제 1 영역(202)에서 제 3 레벨 제 1 패드 반도체 재료(272) 상에 적층된다. 제 3 레벨 제 2 패드 반도체 재료(274)는, 반도체 포스트들(210)의 상면들 위로, 그리고 가능하게는 제 1 영역(202)에서 제 3 레벨 제 1 패드 반도체 재료(272) 위로 연장되는 두께로, 제 2 영역(204)에 비정질 또는 다결정질 재료로서 적층될 수 있다. 제 3 레벨 제 2 패드 반도체 재료(274)는 도 8을 참조하여 논의된 프로세스들 중의 어느 것에 의해서 적층될 수 있고 그 재료 중 어느 것일 수 있다. 다음으로, CMP와 같은 평탄화 프로세스가 수행되어 제 3 레벨 제 1 패드 반도체 재료(272) 및 제 3 레벨 제 2 패드 반도체 재료(274)의 상면들을 동일 평면이 되게 형성하는데, 이는 제 1 영역(202)으로부터 제 3 레벨 제 2 패드 반도체 재료(274)를 어느 정도 제거할 수도 있다.
도 25에서, 제 3 레벨 제 1 패드 반도체 재료(272) 및 제 3 레벨 제 2 패드 반도체 재료(274)가, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스, 이를테면 RIE 또는 그밖에 유사한 것을 이용하여, 패턴화된다. 제 3 레벨 제 2 패드 반도체 재료(274)는 제 3 레벨 제 1 패드 반도체 재료(272)로부터 물리적으로 분리된다. 제 3 레벨 제 1 패드 반도체 재료(272)는 콘택트(270) 상에 있고 콘택트(270)에 물리적으로 그리고 전기적으로 연결된다.
일부 실시형태들에서, 제 3 레벨 제 1 패드 반도체 재료(272) 및 제 3 레벨 제 2 패드 반도체 재료(274)는 제 3 레벨 제 1 패드 반도체 재료(272) 및 제 3 레벨 제 2 패드 반도체 재료(274)의 적층 동안 각각 인 시츄 도핑된다. 다른 실시형태들에서, 제 3 레벨 제 1 패드 반도체 재료(272) 및 제 3 레벨 제 2 패드 반도체 재료(274)는 적층 후에 주입 프로세스에 의해 도핑될 수 있다. 제 1 영역(202)에서 제 3 레벨 제 1 패드 반도체 재료(272)는 p-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 1 패드 반도체 재료(272)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(204)에서 제 3 레벨 제 2 패드 반도체 재료(274)는 n-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 2 패드 반도체 재료(274)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다.
다음으로, 그 구조물은, 제 1 영역(202)에서 반도체 포스트들(208)의 제 3 레벨 제 1 소스/드레인 영역들(276) 속으로 도펀트들을 확산시키고 제 2 영역(204)에서 반도체 포스트들(210)의 제 3 레벨 제 2 소스/드레인 영역들(278) 속으로 도펀트들을 확산시키기 위하여, 어닐될 수 있다. 제 3 레벨 제 1 소스/드레인 영역들(276)은 제 3 레벨 제 1 패드 반도체 재료(272)로부터 확산된 p-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 2 소스/드레인 영역들(278)은 제 3 레벨 제 2 패드 반도체 재료(274)로부터 확산된 n-타입 도펀트로 도핑될 수 있다. 어닐은 약 800 ℃ 내지 약 1100 ℃ 범위의 온도에서 그리고 약 3600 초 내지 약 1 밀리초 범위의 지속시간 동안 각각 행해질 수 있다. 어닐 후에 제 3 레벨 제 1 소스/드레인 영역들(276) 및 제 3 레벨 제 2 소스/드레인 영역들(278)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
도 26에서, 제 3 레벨 제 1 금속-반도체 화합물 영역(280)이 제 3 레벨 제 1 패드 반도체 재료(272) 상에 및/또는 내에 형성되고, 제 3 레벨 제 2 금속-반도체 화합물 영역(282)이 제 3 레벨 제 2 패드 반도체 재료(274) 상에 및/또는 내에 형성된다. 예시된 바처럼, 제 3 레벨 제 1 금속-반도체 화합물 영역(280) 및 제 3 레벨 제 2 금속-반도체 화합물 영역(282)은 제 3 레벨 제 1 패드 반도체 재료(272) 및 제 3 레벨 제 2 패드 반도체 재료(274)의 각각의 전체보다 적게 형성되고 소비된다. 다른 실시형태들에서, 제 3 레벨 제 1 금속-반도체 화합물 영역(280) 및 제 3 레벨 제 2 금속-반도체 화합물 영역(282)은 제 3 레벨 제 1 패드 반도체 재료(272) 및 제 3 레벨 제 2 패드 반도체 재료(274) 내에 더 많거나 또는 더 적은 정도로 형성될 수 있다.
다음으로, 제 5 유전체층(284)이 제 4 유전체층(268) 및 제 3 레벨 제 1 금속-반도체 화합물 영역(280) 및 제 3 레벨 제 2 금속-반도체 화합물 영역(282) 위에 형성되고, 콘택트들(286, 288, 290, 292, 294, 및 296)이 다양한 유전체층들을 통해 다양한 컴포넌트들에 형성된다. 콘택트(286)는 제 5 유전체층(284)을 통해 연장되고 제 3 레벨 제 1 금속-반도체 화합물 영역(280)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(288)는 제 5 유전체층(284), 제 4 유전체층(268), 및 제 3 유전체층(256)을 통해 연장되고 제 2 레벨 제 1 금속-반도체 화합물 영역(252)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(292)는 제 5 유전체층(284) 및 제 4 유전체층(268)을 통해 연장되고 제 2 레벨 게이트 전극층(260)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(294)는 제 5 유전체층(284), 제 4 유전체층(268), 제 3 유전체층(256), 및 제 2 유전층(238)을 통해 연장되고 제 1 레벨 게이트 전극층(232)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(296)는 제 5 유전체층(284)을 통해 연장되고 제 3 레벨 제 2 금속-반도체 화합물 영역(282)에 물리적으로 그리고 전기적으로 연결된다.
비록 콘택트(288)가 제 3 레벨 제 1 금속-반도체 화합물 영역(280) 및 제 3 레벨 제 1 패드 반도체 재료(272) 통해 연장되는 것으로 보이지만, 콘택트(288)는 제 3 레벨 제 1 금속-반도체 화합물 영역(280) 및 제 3 레벨 제 1 패드 반도체 재료(272)에 전기적으로 연결되는 것이 아니라; 오히려 콘택트(288)는 다른 양태들을 도시하기 위하여 도 26의 뷰에서 오버레이되어 있다. 유사하게, 비록 콘택트(294)가 제 2 레벨 게이트 유전체층(258) 및 제 2 레벨 게이트 전극층(260) 통해 연장되는 것으로 보이지만, 콘택트(294)는 제 2 레벨 게이트 유전체층(258) 및 제 2 레벨 게이트 전극층(260)에 전기적으로 연결되는 것이 아니라; 오히려 콘택트(294)는 다른 양태들을 도시하기 위하여 도 26의 뷰에서 오버레이되어 있다. 콘택트들(288 및 294)의 위치는 도 28a 내지 28e에서 보다 분명해질 것이다.
도 27에서, 제 6 유전체층(298)이 제 5 유전체층(284) 위에 그리고 금속배선들(302, 306, 310, 314, 318, 및 322)과 함께 비아들(300, 304, 308, 312, 316 및 320)을 각각 갖게 형성된다. 비아(300)는 콘택트(286)와 금속배선(302) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(304)는 콘택트(288)와 금속배선(306) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(308)는 콘택트(292)와 금속배선(310) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(312)는 콘택트(294)와 금속배선(314) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(316)는 콘택트(296)와 금속배선(318) 사이에 물리적으로 그리고 전기적으로 연결된다
도 27은, 제 1 영역(202)에서 제 1 p-타입 디바이스(P1) 및 제 2 p-타입 디바이스(P2), 그리고 제 2 영역(204)에서 제 1 n-타입 디바이스(N1) 및 제 2 n-타입 디바이스(N2)를 포함하는 적층 디바이스를 예시한다. 제 1 p-타입 디바이스(P1)는, 이 예에서, 제 1 레벨 제 1 소스/드레인 영역들(220), 제 1 레벨 제 1 채널 영역들(234), 제 2 레벨 제 1 소스/드레인 영역들(244), 제 1 레벨 게이트 유전체층(230), 및 제 1 레벨 게이트 전극층(232)을 포함하는, VGAA PFET이다. 제 2 p-타입 디바이스(P2)는, 이 예에서, 제 1 p-타입 디바이스(P1) 위에 있고 제 2 레벨 제 1 소스/드레인 영역들(244), 제 2 레벨 제 1 채널 영역들(262), 제 3 레벨 제 1 소스/드레인 영역들(276), 제 2 레벨 게이트 유전체층(258), 및 제 2 레벨 게이트 전극층(260)을 포함하는, VGAA PFET이다. 제 1 n-타입 디바이스(N1)는, 이 예에서, 제 1 레벨 제 2 소스/드레인 영역들(222), 제 1 레벨 제 2 채널 영역들(236), 제 2 레벨 제 2 소스/드레인 영역들(246), 제 1 레벨 게이트 유전체층(230), 및 제 1 레벨 게이트 전극층(232)을 포함하는, VGAA NFET이다. 제 2 n-타입 디바이스(N2)는, 이 예에서, 제 1 n-타입 디바이스(N1) 위에 있고 제 2 레벨 제 2 소스/드레인 영역들(246), 제 2 레벨 제 2 채널 영역들(264), 제 3 레벨 제 2 소스/드레인 영역들(278), 제 2 레벨 게이트 유전체층(258), 및 제 2 레벨 게이트 전극층(260)을 포함하는, VGAA NFET이다.
디바이스들(P1, P2, N1, 및 N2)은 도 27에 예시된 것보다 더 많거나 또는 더 적은 수의 반도체 포스트들(208 및 210)을 가질 수 있다. 예를 들어, 디바이스들(P1, P2, N1, 및 N2)은 1개의 반도체 포스트(208 및 210), 2개의 반도체 포스트들(208 및 210), 4개의 반도체 포스트들(208 및 210) 등을 가질 수 있다. 또한, 그리고 나중에 예시되는 바처럼, 제 1 디바이스(P1 및/또는 N1)는 각각의 제 2 디바이스들(P2 및/또는 N2)과는 상이한 수의 반도체 포스트들(208 및/또는 210)을 가질 수 있다.
도 27은 또한, 제 1 레벨 소스/드레인(SD1), 제 1 레벨 게이트(G1), 제 2 레벨 소스/드레인(SD2), 제 2 레벨 게이트(G2), 및 제 3 레벨 소스/드레인(SD3)을 예시한다. 제 1 레벨 소스/드레인(SD1)은 도 28a의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 1 레벨 게이트(G1)는 도 28b의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 2 레벨 소스/드레인(SD2)은 도 28c의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 2 레벨 게이트(G2)는 도 28d의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 3 레벨 소스/드레인(SD3)은 도 28e의 오버레이드 레이아웃 뷰에 도시되어 있다.
도 29는, 2 입력 NAND 게이트일 수도 있는 도 27에 도시된 구조물의 회로도를 예시한다. 도 29의 회로도에 있는 컴포넌트들은 도 27에 있는 구조물에 대응하는 참조 부호가 붙여진다. 노드 252/240는 VDD 노드와 같은 제 1 전력 공급 노드일 수 있고, 노드 282/274는 VSS 노드와 같은 제 2 전력 공급 노드일 수 있다. 노드 280/272/270/226/214/218는 NAND 게이트 회로의 출력 노드이다. 노드 260는 제 1 입력이고, 노드 232는 제 2 입력이다. 도시된 바처럼, 제 1 및 제 2 p-타입 디바이스들(P1 및 P2)은 병렬이고, 제 1 및 제 2 n-타입 디바이스들(N1 및 N2)은 직렬이다. 병렬 연결된 p-타입 디바이스들(P1 및 P2)은 출력 노드에서 직렬 접속된 n-타입 디바이스들(N1 및 N2)에 접속된다.
도 30 내지 도 33은 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다. 도 34a 내지 도 34e는 도 33에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이고, 도 35는 도 33의 구조물에 의해 형성된 회로의 회로도이다. 도 33에 있는 구조물에 의해 형성된 회로는, 아래에서 더 자세히 논의되는 바처럼, 버퍼 회로이다. 도 30 내지 도 33에서의 프로세싱의 대부분은 도 1 내지 도 10 및/또는 도 13 내지 도 27에서 설명한 프로세싱과 동일 또는 유사하므로 그 설명의 대부분은 간결성을 위해 생략될 것이다.
도 30을 참조하면, 반도체 포스트들(408 및 410)이 마스크로서 마스크 캡들(406)을 이용하여 기판(400) 상에 형성된다. 기판(400)은 p-타입 디바이스 영역과 같은 제 1 영역(402) 및 n-타입 디바이스 영역과 같은 제 2 영역(404)을 갖는다. 비록 예시되지는 않았지만, 기판(400)은 제 1 영역(402)에서 n 도핑된 웰 및 제 2 영역(404)에서 p 도핑된 웰을 포함할 수 있다. 각각의 도핑된 웰들의 도펀트들은 앞서 논의된 도펀트들일 수 있고, 각각의 도핑된 웰들에서 도펀트의 농도는 약 1 × 1012 cm-3 내지 약 5 × 1013 cm-3 범위에 있을 수 있다. 제 1 영역(402)은 기판(400)에서 n 도핑된 웰에 형성된 반도체 포스트들(408)을 포함하고, 제 2 영역(404)은 기판(400)에서 p 도핑된 웰에 형성된 반도체 포스트들(410)을 포함한다.
제 1 레벨 제 1 패드 반도체 재료(414)가 제 1 영역(402)에서 기판(400) 상에 형성되고, 제 1 레벨 제 2 패드 반도체 재료(416)가 제 2 영역(404)에서 기판(400) 상에 형성된다. 제 1 영역(402)에서 제 1 레벨 제 1 패드 반도체 재료(414)는 p-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 1 패드 반도체 재료(414)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(404)에서 제 1 레벨 제 2 패드 반도체 재료(416)는 n-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 2 패드 반도체 재료(416)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 1 레벨 제 1 소스/드레인 영역들(418)이 반도체 포스트들(408)에 형성되고, 제 1 레벨 제 2 소스/드레인 영역들(420)이 반도체 포스트들(410)에 형성된다. 제 1 레벨 제 1 소스/드레인 영역들(418)은 p-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 2 소스/드레인 영역들(420)은 n-타입 도펀트로 도핑될 수 있다. 제 1 레벨 제 1 소스/드레인 영역들(418) 및 제 1 레벨 제 2 소스/드레인 영역들(420)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 제 1 레벨 금속-반도체 화합물 영역(422)이 제 1 레벨 제 1 패드 반도체 재료(414) 및 제 1 레벨 제 2 패드 반도체 재료(416) 내에 및/또는 상에 형성된다. 제 1 레벨 금속-반도체 화합물 영역(422)은 제 1 레벨 제 1 소스/드레인 영역들(418)을 제 1 레벨 제 2 소스/드레인 영역들(420)에, 그들 사이에 전류가 흐를 때에 p-n 접합이 형성됨이 없게, 전기적으로 연결시킨다. 제 1 레벨 금속-반도체 화합물 영역(422)은 제 1 레벨 제 1 패드 반도체 재료(414) 및 제 1 레벨 제 2 패드 반도체 재료(416) 및/또는 기판(400) 내에 더 많거나 더 적은 정도로 형성될 수 있다.
다음으로, 제 1 유전체층(424)이 제 1 레벨 금속-반도체 화합물 영역(422) 위에 그리고 반도체 포스트들(408 및 410) 주변에 형성된다. 제 1 레벨 게이트 유전체층(426) 및 제 1 레벨 게이트 전극층(428)이 제 1 유전체층(424) 위에 그리고 반도체 포스트(408 및 410) 주변에 형성된다. 제 1 레벨 게이트 전극층(428) 및 제 1 레벨 게이트 유전체층(426)은 반도체 포스트들(408)에서 제 1 레벨 제 1 채널 영역들(430)을 규정하고 반도체 포스트들(410)에서 제 1 레벨 제 2 채널 영역들(432)을 규정한다. 제 2 유전체층(434)이 제 1 유전체층(424) 및 제 1 레벨 게이트 전극층(428) 위에 그리고 반도체 포스트들(408 및 410) 주변에 형성된다.
제 2 레벨 제 1 패드 반도체 재료(436)는 제 2 유전체층(434) 위에 그리고 제 1 영역(402)에서 반도체 포스트들(408) 주변에 형성되고, 제 2 레벨 제 2 패드 반도체 재료(438)는 제 2 유전체층(434) 위에 그리고 제 2 영역(404)에서 반도체 포스트들(410) 주변에 형성된다. 제 2 레벨 제 1 패드 반도체 재료(436)는 제 2 레벨 제 2 패드 반도체 재료(438)로부터 물리적으로 분리된다. 제 1 영역(402)에서 제 2 레벨 제 1 패드 반도체 재료(436)는 p-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 1 패드 반도체 재료(436)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(404)에서 제 2 레벨 제 2 패드 반도체 재료(438)는 n-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 2 패드 반도체 재료(438)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 레벨 제 1 소스/드레인 영역들(440)이 반도체 포스트들(408)에 형성되고, 제 2 레벨 제 2 소스/드레인 영역들(442)이 반도체 포스트들(410)에 형성된다. 제 2 레벨 제 1 소스/드레인 영역들(440)은 p-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 2 소스/드레인 영역들(442)은 n-타입 도펀트로 도핑될 수 있다. 제 2 레벨 제 1 소스/드레인 영역들(440) 및 제 2 레벨 제 2 소스/드레인 영역들(442)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 제 2 레벨 제 1 금속-반도체 화합물 영역(444)이 제 2 레벨 제 1 패드 반도체 재료(436) 상에 및/또는 내에 형성되고, 제 2 레벨 제 2 금속-반도체 화합물 영역(446)이 제 2 레벨 제 2 패드 반도체 재료(438) 상에 및/또는 내에 형성된다. 제 2 레벨 제 1 패드 반도체 재료(436) 및 제 2 레벨 제 2 패드 반도체 재료(438)는 물리적으로 분리되므로, 제 2 레벨 제 1 금속-반도체 화합물 영역(444) 및 제 2 레벨 제 2 금속 반도체 화합물 영역(446)은 물리적으로 분리된다. 제 2 레벨 제 1 금속-반도체 화합물 영역(444) 및 제 2 레벨 제 2 금속-반도체 화합물 영역(446)은 제 2 레벨 제 1 패드 반도체 재료(436) 및 제 2 레벨 제 2 패드 반도체 재료(438) 내에 더 많거나 또는 더 적은 정도로 각각 형성될 수 있다. 다음으로, 제 3 유전체층(448)은 제 2 레벨 제 1 금속-반도체 화합물 영역(444), 제 2 레벨 제 2 금속-반도체 화합물 영역(446), 및 제 2 유전체층(434) 위에 그리고 반도체 포스트들(408 및 410) 주변에 형성된다.
제 2 레벨 게이트 유전체층(450) 및 제 2 레벨 게이트 전극층(452)은 제 3 유전체층(448) 위에 그리고 반도체 포스트(408 및 410) 주변에 형성된다. 제 2 레벨 게이트 유전체층(450)은, 반도체 포스트(408 및 410) 상에, 이를테면, 마스크 캡들(406)의 상면들 위에 그리고 반도체 포스트들(408 및 410)의 측벽들을 따라, 그리고 제 3 유전체층(448) 위에, 등각 적층된다. 다음으로, 제 2 레벨 게이트 전극층(452)이 제 2 레벨 게이트 유전체층(450) 위에 적층된다. 일부 실시형태들에서, 제 2 레벨 게이트 전극층(452)은 마스크 캡들(406)의 상면들 위로 연장되는 두께로 적층된다. 제 2 레벨 게이트 유전체층(450) 및 제 2 레벨 게이트 전극층(452)의 적층 프로세스 및 재료들은 도 8을 참조하여 논의된 바와 같을 수도 있다. 다음으로, CMP와 같은 평탄화 프로세스가 마스크 캡들(406)의 상면들과 동일 평면을 이루도록 제 2 레벨 게이트 전극층(452) 및 제 2 레벨 게이트 유전층(450)의 상면들을 형성하기 위하여 수행된다.
도 31에서, 콘택트(454)는, 제 2 레벨 게이트 전극층(452), 제 3 유전체층(448), 제 2 유전체층(434), 및 제 1 유전체층(424)을 통해 제 1 레벨 금속-반도체 화합물 영역(422)에 형성된다. 콘택트(454)를 위한 개구는 하나 이상의 식각 단계들을 이용하여 형성된다. 개구는 제 2 레벨 게이트 전극층(452), 제 2 레벨 게이트 유전체층(450), 제 3 유전체층(448), 제 2 유전체층(434) 및 제 1 유전체층(424)을 통해 제 1 레벨 금속-반도체 화합물 영역(422)에 형성된다. 개구는 허용가능한 포토리소그래피 및 식각 기법들을 이용하여 형성될 수도 있다. 라이너(liner), 이를테면 확산 배리어 층, 접착 층, 또는 그밖에 유사한 것, 및 전도성 재료가 개구에 형성된다. 라이너는 ALD, CVD, 또는 그밖에 유사한 것에 의해 형성되는, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 그밖에 유사한 것을 포함할 수도 있다. 전도성 재료는 ALD, CVD, PVD, 또는 그밖에 유사한 것에 의해 형성되는, 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 또는 그밖에 유사한 것일 수도 있다. CMP와 같은 평탄화 프로세스가 제 2 레벨 게이트 전극층(452) 및 마스크 캡들(406)의 상면들로부터 과잉 재료를 제거하기 위하여 수행될 수도 있다. 남아 있는 라이너 및 전도성 재료는 개구에서 콘택트(454)를 형성한다. 콘택트(454)는 제 2 레벨 게이트 전극층(452) 및 제 1 레벨 금속-반도체 화합물 영역(422)에 물리적으로 그리고 전기적으로 연결된다. 비록 콘택트(454)가 제 1 레벨 게이트 전극층(428)을 통해 연장되는 것으로 보이지만, 콘택트(454)는 제 1 레벨 게이트 전극층(428)에 전기적으로 연결되는 것이 아니라; 오히려 콘택트(454)는 다른 양태들을 도시하기 위하여 도 31의 뷰에서 오버레이되어 있다.
도 32에서, 이방성 식각과 같은 제어된 에치백이 제 2 레벨 게이트 전극층(452) 및 콘택트(454)를 적절한 두께로 식각한다. 다음으로, 제 2 레벨 게이트 전극층(452) 및 제 2 레벨 게이트 유전체층(450)이, 이를테면 허용가능한 포토리소그래피 및 식각 프로세스, 이를테면 RIE 또는 그밖에 유사한 것을 이용하여, 패턴화된다. 결과적인 제 2 레벨 게이트 전극층(452) 및 제 2 레벨 게이트 유전체층(450)은 반도체 포스트들(408)에서 제 2 레벨 제 1 채널 영역들(456)을 규정하고 반도체 포스트들(410)에서 제 2 레벨 제 2 채널 영역들(458)을 규정한다.
도 33에서, 제 4 유전체층(460)이 제 3 유전체층(448) 및 제 2 레벨 게이트 전극층(452) 위에 그리고 반도체 포스트들(408 및 410) 주변에 형성된다. 제 3 레벨 제 1 패드 반도체 재료(462)는 제 4 유전체층(460) 위에 그리고 제 1 영역(402)에서 반도체 포스트들(408) 주변에 형성되고, 제 3 레벨 제 2 패드 반도체 재료(464)는 제 4 유전체층(460) 위에 그리고 제 2 영역(404)에서 반도체 포스트들(410) 주변에 형성된다. 제 3 레벨 제 2 패드 반도체 재료(464)는 제 3 레벨 제 1 패드 반도체 재료(462)에 물리적으로 접촉한다. 제 1 영역(402)에서 제 3 레벨 제 1 패드 반도체 재료(462)는 p-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 1 패드 반도체 재료(462)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(404)에서 제 3 레벨 제 2 패드 반도체 재료(464)는 n-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 2 패드 반도체 재료(464)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 3 레벨 제 1 소스/드레인 영역들(466)이 반도체 포스트들(408)에 형성되고, 제 3 레벨 제 2 소스/드레인 영역들(468)이 반도체 포스트들(410)에 형성된다. 제 3 레벨 제 1 소스/드레인 영역들(466)은 p-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 2 소스/드레인 영역들(468)은 n-타입 도펀트로 도핑될 수 있다. 제 3 레벨 제 1 소스/드레인 영역들(466) 및 제 3 레벨 제 2 소스/드레인 영역들(468)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 제 3 레벨 금속 반도체 화합물 영역(470)이 제 3 레벨 제 1 패드 반도체 재료(462) 및 제 3 레벨 제 2 패드 반도체 재료(464) 내에 및/또는 상에 형성된다. 제 3 레벨 금속 반도체 화합물 영역(470)은 제 3 레벨 제 1 소스/드레인 영역들(466)을 제 3 레벨 제 2 소스/드레인 영역들(468)에, 그들 사이에 전류가 흐를 때에 p-n 접합이 형성됨이 없게, 전기적으로 연결시킨다. 제 3 레벨 금속-반도체 화합물 영역(470)은 제 3 레벨 제 1 패드 반도체 재료(462) 및 제 3 레벨 제 2 패드 반도체 재료(464) 내에 더 많거나 더 적은 정도로 형성될 수 있다.
다음으로, 제 5 유전체층(472)이 제 3 레벨 금속-반도체 화합물 영역(470) 위에 그리고 제 4 유전체층(460) 주변에 형성된다. 다음으로, 콘택트들(474, 476, 478, 및 480)이 다양한 유전체층들을 통해 다양한 컴포넌트들에 형성된다. 콘택트(474)는 제 5 유전체층(472), 제 4 유전체층(460), 및 제 3 유전체층(448)을 통해 연장되고 제 2 레벨 제 1 금속-반도체 화합물 영역(444)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(476)는 제 5 유전체층(472)을 통해 연장되고 제 3 레벨 금속-반도체 화합물 영역(470)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(478)는 제 5 유전체층(472), 제 4 유전체층(460), 제 3 유전체층(448), 및 제 2 유전층(434)을 통해 연장되고 제 1 레벨 게이트 전극층(428)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(480)는 제 5 유전체층(472), 제 4 유전체층(460), 및 제 3 유전체층(448)을 통해 연장되고 제 2 레벨 제 2 금속-반도체 화합물 영역(446)에 물리적으로 그리고 전기적으로 연결된다.
비록 콘택트(478)가 제 3 레벨 금속-반도체 화합물 영역(470), 제 3 레벨 제 1 패드 반도체 재료(462), 및 제 2 레벨 게이트 전극층(452)을 통해 연장되는 것으로 보이지만, 콘택트(478)는 제 3 레벨 금속-반도체 화합물 영역(470), 제 3 레벨 제 1 패드 반도체 재료(462), 및 제 2 레벨 게이트 전극층(452)에 전기적으로 연결되는 것이 아니라; 오히려 콘택트(478)는 다른 양태들을 도시하기 위하여 도 33의 뷰에서 오버레이되어 있다. 콘택트(478)의 위치는 도 34a 내지 34e에서 보다 분명해질 것이다.
또한, 제 6 유전체층(482)이 금속배선들(486, 490, 494, 및 498)과 함께 비아들(484, 488, 492, 및 496)을 각각 갖게 형성된다. 비아(484)는 콘택트(474)와 금속배선(486) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(488)는 콘택트(476)와 금속배선(490) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(492)는 콘택트(478)와 금속배선(494) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(496)는 콘택트(480)와 금속배선(498) 사이에 물리적으로 그리고 전기적으로 연결된다.
도 33은, 제 1 영역(402)에서 제 1 p-타입 디바이스(P1) 및 제 2 p-타입 디바이스(P2), 그리고 제 2 영역(404)에서 제 1 n-타입 디바이스(N1) 및 제 2 n-타입 디바이스(N2)를 포함하는 적층 디바이스를 예시한다. 제 1 p-타입 디바이스(P1)는, 이 예에서, 제 1 레벨 제 1 소스/드레인 영역들(418), 제 1 레벨 제 1 채널 영역들(430), 제 2 레벨 제 1 소스/드레인 영역들(440), 제 1 레벨 게이트 유전체층(426), 및 제 1 레벨 게이트 전극층(428)을 포함하는, VGAA PFET이다. 제 2 p-타입 디바이스(P2)는, 이 예에서, 제 1 p-타입 디바이스(P1) 위에 있고 제 2 레벨 제 1 소스/드레인 영역들(440), 제 2 레벨 제 1 채널 영역들(456), 제 3 레벨 제 1 소스/드레인 영역들(466), 제 2 레벨 게이트 유전체층(450), 및 제 2 레벨 게이트 전극층(452)을 포함하는, VGAA PFET이다. 제 1 n-타입 디바이스(N1)는, 이 예에서, 제 1 레벨 제 2 소스/드레인 영역들(420), 제 1 레벨 제 2 채널 영역들(432), 제 2 레벨 제 2 소스/드레인 영역들(442), 제 1 레벨 게이트 유전체층(426), 및 제 1 레벨 게이트 전극층(428)을 포함하는, VGAA NFET이다. 제 2 n-타입 디바이스(N2)는, 이 예에서, 제 1 n-타입 디바이스(N1) 위에 있고 제 2 레벨 제 2 소스/드레인 영역들(442), 제 2 레벨 제 2 채널 영역들(458), 제 3 레벨 제 2 소스/드레인 영역들(468), 제 2 레벨 게이트 유전체층(450), 및 제 2 레벨 게이트 전극층(452)을 포함하는, VGAA NFET이다.
디바이스들(P1, P2, N1, 및 N2)은 도 33에 예시된 것보다 더 많거나 또는 더 적은 수의 반도체 포스트들(408 및 410)을 가질 수 있다. 예를 들어, 디바이스들(P1, P2, N1, 및 N2)은 1개의 반도체 포스트(408 및 410), 2개의 반도체 포스트들(408 및 410), 4개의 반도체 포스트들(408 및 410) 등을 가질 수 있다. 또한, 그리고 나중에 예시되는 바처럼, 제 1 디바이스(P1 및/또는 N1)는 각각의 제 2 디바이스들(P2 및/또는 N2)과는 상이한 수의 반도체 포스트들(408 및/또는 410)을 가질 수 있다.
도 33은 또한, 제 1 레벨 소스/드레인(SD1), 제 1 레벨 게이트(G1), 제 2 레벨 소스/드레인(SD2), 제 2 레벨 게이트(G2), 및 제 3 레벨 소스/드레인(SD3)을 예시한다. 제 1 레벨 소스/드레인(SD1)은 도 34a의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 1 레벨 게이트(G1)는 도 34b의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 2 레벨 소스/드레인(SD2)은 도 34c의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 2 레벨 게이트(G2)는 도 34d의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 3 레벨 소스/드레인(SD3)은 도 34e의 오버레이드 레이아웃 뷰에 도시되어 있다.
도 35는, 버퍼 회로일 수도 있는 도 33에 도시된 구조물의 회로도를 예시한다. 도 35의 회로도에 있는 컴포넌트들은 도 33에 있는 구조물에 대응하는 참조 부호가 붙여진다. 제 1 및 제 2 p-타입 디바이스들(P1 및 P2)의 각각의 제 1 소스/드레인들(노드 440)은, VDD 노드와 같은 제 1 전력 공급 노드일 수도 있는 노드 444/436에 전기적으로 연결된다. 제 1 p-타입 디바이스(P1)의 제 2 소스/드레인(노드 418)이 제 1 n-타입 디바이스(P1)의 제 1 소스/드레인(노드 420)에 전기적으로 연결된다. 제 1 p-타입 디바이스(P1) 및 제 1 n-타입 디바이스(N1)의 게이트들은, 입력 노드인 노드 428에서 함께 연결된다. 제 2 p-타입 디바이스(P2)의 제 2 소스/드레인(노드 466)은, 출력 노드인 노드 470에서, 제 2 n-타입 디바이스(N2)의 제 1 소스/드레인(노드 468)에 전기적으로 연결된다. 제 2 p-타입 디바이스(P2) 및 제 2 n-타입 디바이스(N2)의 게이트들은 함께(노드 452) 그리고 제 1 n-타입 디바이스(N1)의 제 2 소스/드레인(노드 420)에 그리고 제 1 p-타입 디바이스(P1)의 제 1 소스/드레인(노드 418)에 노드 422/454에 의해 연결된다. 제 1 및 제 2 n-타입 디바이스들(N1 및 N2)의 각각의 제 1 소스/드레인들(노드 442)은, VSS 노드와 같은 제 2 전력 공급 노드일 수도 있는 노드(446/438)에 전기적으로 연결된다.
도 36, 도 37, 도 38a, 및 도 38b는 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다. 도 39a 내지 도 39e는 도 38a 및 도 38b에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이고, 도 40는 도 38a 및 도 38b의 구조물에 의해 형성된 회로의 회로도이다. 도 38a 및 도 38b에 있는 구조물에 의해 형성된 회로는, 아래에서 더 자세히 논의되는 바처럼, NAND 게이트이다. 도 36, 도 37, 도 38a, 및 도 38b에서의 프로세싱의 대부분은 도 1 내지 도 10, 도 13 내지 도 27 및/또는 도 30 내지 도 33에서 설명한 프로세싱과 동일 또는 유사하므로 그 설명의 대부분은 간결성을 위해 생략될 것이다. 도 36, 도 37 및 도 38a는 프로세싱 동안의 제 1 단면 뷰 A-A를 예시하고, 도 38b는 형성된 구조물에서 제 2 단면 뷰 B-B를 예시한다. 단면 뷰들 A-A 및 B-B는 도 39a 내지 도 39e에서 식별된다.
도 36에서, 격리 영역(502)이 기판(500)에 형성된다. 격리 영역(502)은 기판(500)의 제 1 영역(504)의 적어도 일부를 기판(500)의 제 2 영역(506)으로부터 분리시킨다. 비록 예시되지는 않았지만, 기판(500)은 제 1 영역(504)에서 n 도핑된 웰 및 제 2 영역(506)에서 p 도핑된 웰을 포함할 수 있다. 각각의 도핑된 웰들의 도펀트는 앞서 논의된 도펀트들일 수 있고, 각각의 도핑된 웰들에서 도펀트의 농도는 약 1 × 1012 cm-3 내지 약 5 × 1013 cm-3 범위에 있을 수 있다.
마스크 층(508), 이를테면 하드마스크가 기판(500) 상에 적층된다. 마스크 층(508)은, 예를 들어, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 그밖에 유사한 것으로 형성될 수도 있고, CVD, PECVD, ALD, 또는 그밖에 유사한 것을 이용하여 형성될 수도 있다. 다음으로, 마스크 층(508)은 기판(500)을 노광시키기 위하여 패턴화되고, 리세스 또는 트렌치가 기판(500)에서 식각된다. 패턴화 및 식각은, 허용가능한 포토리소그래피 및 식각 프로세스, 이를테면 RIE 또는 그밖에 유사한 것을 이용할 수도 있다.
다음으로, 기판(500)에서 리세스는 격리 영역(502)을 형성하기 위하여 유전 재료로 충전된다. 격리 영역(502)은 트렌치 격리 영역으로 지칭될 수도 있다. 예를 들어, 격리 영역(502)은, 고밀도 플라즈마에 의해 적층되는 실리콘 산화물로 형성될 수도 있지만, 다양한 기법들에 따라 형성되는 다른 유전 재료들이 또한 사용될 수도 있다. CMP와 같은 평탄화 프로세스가, 과잉 유전 재료를 제거하고 격리 영역(502)의 상면을 마스크 층(508)의 상면과 동일 평면이 되게 형성하기 위하여 수행된다. 다른 실시형태들에서, 격리 영역들은, 실리콘 산화물과 같은 유전 재료를 성장시키기 위하여 열 산화(thermal oxidation)에 의해 형성될 수 있다.
다음으로, 마스크 층(508)은 형성될 채널 구조물들에 대응하는 개구들로 패턴화되고, 마스크 캡(510)이 마스크 층(508)에 있는 각각의 개구에 형성된다. 마스크 층(508)은, 허용가능한 포토리스그래피 및 식각 프로세스, 이를테면 RIE 또는 그밖에 유사한 것을 이용하여 패턴화될 수도 있다. 마스크 캡들(510)은, 마스크 층(508) 상에 그리고 개구들에 있는 마스크 층(508)과는 상이한 식각 선택비를 갖는 재료를 적층함으로써 형성될 수 있다. 마스크 캡(510)의 재료는, 예를 들어, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 그밖에 유사한 것일 수도 있고, CVD, PECVD, ALD, 또는 그밖에 유사한 것을 이용하여 형성될 수도 있다. 다음으로 마스크 캡(510)의 재료는, 이를테면 CMP에 의해서, 평탄화되어, 마스크 층(508)의 상면과 동일 평면을 이루게 마스크 캡들(510)의 상면들을 형성할 수도 있다.
다음으로, 마스크 층(508)이, 이를테면 마스크 층(508)에 선택적인 적절한 식각에 의해, 제거된다. 도 37에 도시된 바처럼, 반도체 포스트들(512 및 514)(도 38b 참조)가 제 1 영역(504)에서 기판(500)에 있는 n 도핑 웰에 형성되고, 반도체 포스트들(516 및 518)(도 38b 참조)가 제 2 영역(506)에서 기판(500)에 있는 p 도핑 웰에 형성된다. 마스크로서 마스크 캡들(510)을 이용하여, 기판(500)은, 이를테면 RIE 또는 그밖에 유사한 것과 같은 적절한 이방성 식각을 이용하여, 리세스되어, 반도체 포스트들(512, 514, 516, 및 518)을 형성한다.
필러 유전체층(미도시)이 기판(500) 상에 그리고 반도체 포스트들(512, 514, 516, 및 518) 주변에 형성된다. 일부 실시형태들에서, 필러 유전체층은 유동성 CVD(flowable CVD; FCVD)(예를 들어, 원격 플라즈마 시스템에서 CVD 기반 재료 증착) 및 포스트 경화(post curing), 이를테면 어닐에 의해 형성된 산화물이다. 다른 실시형태들에서, 필러 유전체층은 CVD, PECVD, 그밖에 유사한 것, 또는 이들의 조합과 같은 또 다른 적층 기법에 의해 형성될 수 있고, 실리콘 산화물, PSG, BSG, BPSG, 미도핑된 실리케이트 유리(USG), 질화물, 산질화물, 또는 그밖에 유사한 것과 같은 유전 재료일 수 있다. 필러 유전체층의 적층 후에, 마스크 캡들(510) 및 격리 영역(502)의 상면과 동일 평면인 상면을 갖도록 필러 유전체층을 평탄화하기 위하여 CMP가 수행될 수도 있다. 다음으로, 필러 유전체층 및 격리 영역(502)이, 이를테면, RIE 또는 그밖에 유사한 것과 같은 적절한 식각을 이용하는 것에 의해 에치백되어, 필러 유전체층을 제거하는 한편, 도 37에 예시된 바처럼, 격리 영역(502)이 남는다.
제 1 레벨 제 1 패드 반도체 재료(520)가 제 1 영역(504)에서 기판(500) 상에 그리고 반도체 포스트들(512 및 514) 주변에 형성되고; 제 1 레벨 제 2 패드 반도체 재료(522)가 제 2 영역(506)에서 기판(500) 상에 그리고 반도체 포스트들(516) 주변에 형성되고; 제 1 레벨 제 3 패드 반도체 재료(524)가 제 2 영역(506)에서 기판(500) 상에 그리고 반도체 포스트들(518) 주변에 형성된다. 제 1 레벨 제 1 패드 반도체 재료(520) 및 제 1 레벨 제 3 패드 반도체 재료(524)는 물리적으로 접속된다. 제 1 레벨 제 2 패드 반도체 재료(522)가 제 1 레벨 제 1 패드 반도체 재료(520) 및 제 1 레벨 제 3 패드 반도체 재료(524)로부터 물리적으로 분리된다. 예를 들어, 에피택셜 성장이 사용될 때, 패드 반도체 재료는, 제 1 레벨 제 2 패드 반도체 재료(522)가 제 1 레벨 제 1 패드 반도체 재료(520) 및 제 1 레벨 제 3 패드 반도체 재료(524)로부터 물리적으로 분리되도록 격리 영역(502) 상에 실질적으로 핵생성되지 않을 수도 있다. 다른 실시형태들에서, 제 1 레벨 제 2 패드 반도체 재료(522)는 제 1 레벨 제 1 패드 반도체 재료(520) 및 제 1 레벨 제 3 패드 반도체 재료(524)로부터 물리적으로 분리되도록 패턴화될 수도 있다.
제 1 영역(504)에서 제 1 레벨 제 1 패드 반도체 재료(520)는 p-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 1 패드 반도체 재료(520)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(506)에서 제 1 레벨 제 2 패드 반도체 재료(522) 및 제 1 레벨 제 3 패드 반도체 재료(524)는 n-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 2 패드 반도체 재료(522) 및 제 1 레벨 제 3 패드 반도체 재료(524)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 1 레벨 제 1 소스/드레인 영역들(526)이 반도체 포스트들(512)에 형성되고; 제 1 레벨 제 2 소스/드레인 영역들(528)이 반도체 포스트들(514)에 형성되고; 제 1 레벨 제 3 소스/드레인 영역들(530)이 반도체 포스트들(516)에 형성되고; 제 1 레벨 제 4 소스/드레인 영역들(532)이 반도체 포스트들(518)에 형성된다. 제 1 레벨 제 1 소스/드레인 영역들(526) 및 제 1 레벨 제 2 소스/드레인 영역들(528)이 p-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 3 소스/드레인 영역들(530) 및 제 1 레벨 제 4 소스/드레인 영역들(532)은 n-타입 도펀트로 도핑될 수 있다. 제 1 레벨 제 1, 제 2, 제 3, 및 제 4 소스/드레인 영역들(526, 528, 530, 및 532)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 제 1 레벨 제 1 금속-반도체 화합물 영역(534)이 제 1 레벨 제 1 패드 반도체 재료(520) 및 제 1 레벨 제 3 패드 반도체 재료(524) 상에 및/또는 내에 형성되고, 제 1 레벨 제 2 금속-반도체 화합물 영역(536)이 제 1 레벨 제 2 패드 반도체 재료(522) 상에 및/또는 내에 형성된다. 제 1 레벨 제 1 금속-반도체 화합물 영역(534)은 제 1 레벨 제 1 소스/드레인 영역들(526), 제 1 레벨 제 2 소스/드레인 영역들(528), 및 제 1 레벨 제 4 소스/드레인 영역들(532)을, 그들 사이에 전류가 흐를 때에 p-n 접합이 형성됨이 없게, 전기적으로 연결시킨다. 제 1 레벨 제 1 패드 반도체 재료(520) 및 제 1 레벨 제 3 패드 반도체 재료(524)는 제 1 레벨 제 2 패드 반도체 재료(522)로부터 물리적으로 분리되므로, 제 1 레벨 제 1 금속-반도체 화합물 영역(534)은 제 1 레벨 제 2 금속-반도체 화합물 영역(536)으로부터 물리적으로 분리된다. 제 1 레벨 제 1 금속-반도체 화합물 영역(534) 및 제 1 레벨 제 2 금속-반도체 화합물 영역(536)은, 각각의 제 1 레벨 제 1 패드 반도체 재료(520), 제 1 레벨 제 2 패드 반도체 재료(522), 및 제 1 레벨 제 3 패드 반도체 재료(524) 및/또는 기판(500) 내에 더 많거나 또는 더 적은 정도로 형성될 수 있다.
다음으로, 제 1 유전체층(538)은 제 1 레벨 제 1 금속-반도체 화합물 영역(534) 및 제 1 레벨 제 2 금속-반도체 화합물 영역(536) 위에 그리고 반도체 포스트들(512, 514, 516, 및 518) 주변에 형성된다. 제 1 레벨 제 1 게이트 유전체층(540) 및 제 1 레벨 제 1 게이트 전극층(544)이 제 1 유전체층(538) 위에 그리고 반도체 포스트들(512 및 516) 주변에 형성되고, 제 1 레벨 제 2 게이트 유전체층(542) 및 제 1 레벨 제 2 게이트 전극층(546)이 제 1 유전체층(538) 위에 그리고 반도체 포스트들(514 및 518) 주변에 형성된다. 제 1 레벨 제 1 게이트 유전체층(540) 및 제 1 레벨 제 2 게이트 유전체층(542)이 동일한 프로세싱 단계들에서 형성될 수 있고, 제 1 레벨 제 1 게이트 전극층(544) 및 제 1 레벨 제 2 게이트 전극층(546)이 동일한 프로세싱 단계들에서 형성될 수 있다. 제 1 레벨 제 1 게이트 전극층(544) 및 제 1 레벨 제 1 게이트 유전체층(540)은 반도체 포스트들(512)에서 제 1 레벨 제 1 채널 영역들(548)을 규정하고 반도체 포스트들(516)에서 제 1 레벨 제 3 채널 영역들(552)을 규정한다. 제 1 레벨 제 2 게이트 전극층(546) 및 제 1 레벨 제 2 게이트 유전체층(542)은 반도체 포스트들(514)에서 제 1 레벨 제 2 채널 영역들(550)을 규정하고 반도체 포스트들(518)에서 제 1 레벨 제 4 채널 영역들(554)을 규정한다. 제 2 유전체층(556)이 제 1 유전체층(538), 제 1 레벨 제 1 게이트 전극층(544), 및 제 1 레벨 제 2 게이트 전극층(546) 위에 그리고 반도체 포스트들(512, 514, 516, 및 518) 주변에 형성된다. 콘택트(558)는 제 2 유전체층(556) 및 제 1 유전체층(538)을 통해 제 1 레벨 제 2 금속-반도체 화합물 영역(536)에 형성된다. 콘택트(558)는 제 1 레벨 제 2 금속-반도체 화합물 영역(536)에 물리적으로 그리고 전기적으로 연결된다.
제 2 레벨 제 1 패드 반도체 재료(560)가 제 1 영역(504)에서 제 2 유전체층(556) 위에 그리고 반도체 포스트들(512 및 514) 주변에 형성된다. 제 2 레벨 제 2 패드 반도체 재료(562)는 제 2 영역(506)에서 제 2 유전체층(556) 위에 그리고 반도체 포스트들(516) 주변에 형성되고, 제 2 레벨 제 3 패드 반도체 재료(564)는 제 2 영역(506)에서 제 2 유전체층(556) 위에, 반도체 포스트들(518) 주변에, 그리고 콘택트(558) 상에 형성된다. 제 1 영역(504)에서 제 2 레벨 제 1 패드 반도체 재료(560)는 p-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 1 패드 반도체 재료(560)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(506)에서 제 2 레벨 제 2 패드 반도체 재료(562) 및 제 2 레벨 제 3 패드 반도체 재료(564)는 n-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 2 패드 반도체 재료(562) 및 제 2 레벨 제 3 패드 반도체 재료(564)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 레벨 제 1 패드 반도체 재료(560), 제 2 레벨 제 2 패드 반도체 재료(562), 및 제 2 레벨 제 3 패드 반도체 재료(564)는 서로 물리적으로 분리된다. 제 2 레벨 제 1 소스/드레인 영역들(566)은 반도체 포스트들(512)에 형성되고; 제 2 레벨 제 2 소스/드레인 영역들(568)은 반도체 포스트들(514)에 형성되고; 제 2 레벨 제 3 소스/드레인 영역들(570)이 반도체 포스트들(516)에 형성되고; 제 2 레벨 제 4 소스/드레인 영역들(572)이 반도체 포스트들(518)에 형성된다. 제 2 레벨 제 1 소스/드레인 영역들(566) 및 제 2 레벨 제 2 소스/드레인 영역들(568)은 p-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 3 소스/드레인 영역들(570) 및 제 2 레벨 제 4 소스/드레인 영역들(572)은 n-타입 도펀트로 도핑될 수 있다. 제 2 레벨 제 1, 제 2, 제 3, 및 제 4 소스/드레인 영역들(566, 568, 570, 및 572)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 제 2 레벨 제 1 금속-반도체 화합물 영역(574)이 제 2 레벨 제 1 패드 반도체 재료(560) 내에 및/또는 상에 형성되고; 제 2 레벨 제 2 금속-반도체 화합물 영역(578)이 제 2 레벨 제 2 패드 반도체 재료(562) 상에 및/또는 내에 형성되고, 제 2 레벨 제 3 금속-반도체 화합물 영역(580)이 제 2 레벨 제 3 패드 반도체 재료(564) 상에 및/또는 내에 형성된다. 제 2 레벨 제 1 패드 반도체 재료(560), 제 2 레벨 제 2 패드 반도체 재료(562), 및 제 2 레벨 제 3 패드 반도체 재료(564)가 서로 물리적으로 분리되므로, 제 2 레벨 제 1 금속-반도체 화합물 영역(574), 제 2 레벨 제 2 금속-반도체 화합물 영역(578), 및 제 2 레벨 제 3 금속-반도체 화합물 영역(580)은 서로 물리적으로 분리된다. 제 2 레벨 제 1 금속-반도체 화합물 영역(574), 제 2 레벨 제 2 금속-반도체 화합물 영역(578), 및 제 2 레벨 제 3 금속-반도체 화합물 영역(580)은, 각각의 제 2 레벨 제 1 패드 반도체 재료(560), 제 2 레벨 제 2 패드 반도체 재료(562), 및 제 2 레벨 제 3 패드 반도체 재료(564) 내에 더 많거나 또는 더 적은 정도로 형성될 수 있다.
다음으로, 제 3 유전체층(582)은 제 2 유전체층(556), 제 2 레벨 제 1 금속-반도체 화합물 영역(574), 제 2 레벨 제 2 금속-반도체 화합물 영역(578), 및 제 2 레벨 제 3 금속-반도체 화합물 영역(580) 위에, 그리고 반도체 포스트들(512, 514, 516, 및 518) 주변에 형성된다. 제 2 레벨 제 1 게이트 유전체층(584) 및 제 2 레벨 제 1 게이트 전극층(588)이 제 3 유전체층(582) 위에 그리고 반도체 포스트들(512 및 516) 주변에 형성되고, 제 2 레벨 제 2 게이트 유전체층(586) 및 제 2 레벨 제 2 게이트 전극층(590)이 제 3 유전체층(582) 위에 그리고 반도체 포스트들(514 및 518) 주변에 형성된다. 제 2 레벨 제 1 게이트 유전체층(584) 및 제 2 레벨 제 2 게이트 유전체층(586)이 동일한 프로세싱 단계들에서 형성될 수 있고, 제 2 레벨 제 1 게이트 전극층(588) 및 제 2 레벨 제 2 게이트 전극층(590)이 동일한 프로세싱 단계들에서 형성될 수 있다. 제 2 레벨 제 1 게이트 전극층(588) 및 제 2 레벨 제 1 게이트 유전체층(584)은 반도체 포스트들(512)에서 제 2 레벨 제 1 채널 영역들(594)을 규정하고 반도체 포스트들(516)에서 제 2 레벨 제 3 채널 영역들(598)을 규정한다. 제 2 레벨 제 2 게이트 전극층(590) 및 제 2 레벨 제 2 게이트 유전체층(586)은 반도체 포스트들(514)에서 제 2 레벨 제 2 채널 영역들(596) 그리고 반도체 포스트들(518)에서 제 2 레벨 제 4 채널 영역들(600)을 규정한다. 콘택트(592)는 제 2 레벨 제 2 게이트 전극층(590), 제 2 레벨 제 2 게이트 유전체층(586), 제 3 유전체층(582), 및 제 2 유전체층(556)을 통해 제 1 레벨 제 2 게이트 전극층(546)에 형성된다. 콘택트(592)는 제 2 레벨 제 2 게이트 전극층(590) 및 제 1 레벨 제 2 게이트 전극층(546)에 물리적으로 그리고 전기적으로 연결된다. 제 4 유전체층(602)이 제 3 유전체층(582), 제 2 레벨 제 1 게이트 전극층(588), 및 제 2 레벨 제 2 게이트 전극층(590) 위에 그리고 반도체 포스트들(512, 514, 516, 및 518) 주변에 형성된다. 콘택트(604)는 제 4 유전체층(602), 제 3 유전체층(582), 제 2 유전체층(556) 및 제 1 유전체층(538)을 통해 제 1 레벨 제 1 금속-반도체 화합물 영역(534)에 형성된다. 콘택트(604)는 제 1 레벨 제 1 금속-반도체 화합물 영역(534)에 물리적으로 그리고 전기적으로 연결된다.
제 3 레벨 제 1 패드 반도체 재료(610)가 제 1 영역(504)에서 제 4 유전체층(602) 위에, 반도체 포스트들(512 및 514) 주변에, 그리고 콘택트(604) 상에 형성된다. 제 3 레벨 제 2 패드 반도체 재료(612)는 제 2 영역(506)에서 제 4 유전체층(602) 위에 그리고 반도체 포스트들(516) 주변에 형성되고, 제 3 레벨 제 3 패드 반도체 재료(614)는 제 2 영역(506)에서 제 4 유전체층(602) 위에, 그리고 반도체 포스트들(518) 주변에 형성된다. 제 3 레벨 제 1 패드 반도체 재료(610), 제 3 레벨 제 2 패드 반도체 재료(612), 및 제 3 레벨 제 3 패드 반도체 재료(614)는 서로 물리적으로 분리된다. 제 1 영역(504)에서 제 3 레벨 제 1 패드 반도체 재료(610)는 p-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 1 패드 반도체 재료(610)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(506)에서 제 3 레벨 제 2 패드 반도체 재료(612) 및 제 3 레벨 제 3 패드 반도체 재료(614)는 n-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 2 패드 반도체 재료(612) 및 제 3 레벨 제 3 패드 반도체 재료(614)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 3 레벨 제 1 소스/드레인 영역들(616)은 반도체 포스트들(512)에 형성되고; 제 3 레벨 제 2 소스/드레인 영역들(618)은 반도체 포스트들(514)에 형성되고; 제 3 레벨 제 3 소스/드레인 영역들(620)이 반도체 포스트들(516)에 형성되고; 제 3 레벨 제 4 소스/드레인 영역들(622)이 반도체 포스트들(518)에 형성된다. 제 3 레벨 제 1 소스/드레인 영역들(616) 및 제 3 레벨 제 2 소스/드레인 영역들(618)은 p-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 3 소스/드레인 영역들(620) 및 제 3 레벨 제 4 소스/드레인 영역들(622)은 n-타입 도펀트로 도핑될 수 있다. 제 3 레벨 제 1, 제 2, 제 3, 및 제 4 소스/드레인 영역들(616, 618, 620, 및 622)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 제 3 레벨 제 1 금속-반도체 화합물 영역(624)이 제 3 레벨 제 1 패드 반도체 재료(610) 상에 형성되고; 제 3 레벨 제 2 금속-반도체 화합물 영역(626)이 제 3 레벨 제 2 패드 반도체 재료(612) 상에 형성되고; 제 3 레벨 제 3 금속-반도체 화합물 영역(628)이 제 3 레벨 제 3 패드 반도체 재료(614) 상에 형성된다. 제 3 레벨 제 1 패드 반도체 재료(610), 제 3 레벨 제 2 패드 반도체 재료(612), 및 제 3 레벨 제 3 패드 반도체 재료(614)가 서로 물리적으로 분리되므로, 제 3 레벨 제 1 금속-반도체 화합물 영역(624), 제 3 레벨 제 2 금속-반도체 화합물 영역(626), 및 제 3 레벨 제 3 금속-반도체 화합물 영역(628)은 서로 물리적으로 분리된다. 제 3 레벨 제 1 금속-반도체 화합물 영역(624), 제 3 레벨 제 2 금속-반도체 화합물 영역(626), 및 제 3 레벨 제 3 금속-반도체 화합물 영역(628)은, 각각의 제 3 레벨 제 1 패드 반도체 재료(610), 제 3 레벨 제 2 패드 반도체 재료(612), 및 제 3 레벨 제 3 패드 반도체 재료(614) 내에 더 많거나 또는 더 적은 정도로 형성될 수 있다.
다음으로, 제 5 유전체층(630)이 제 4 유전체층(602), 제 3 레벨 제 1 금속-반도체 화합물 영역(624), 제 3 레벨 제 2 금속-반도체 화합물 영역(626), 및 제 3 레벨 제 3 금속-반도체 화합물 영역(628) 위에 형성된다. 다음으로, 콘택트들(632, 634, 636, 638, 640, 642, 644, 및 646)이 다양한 유전체층들을 통해 다양한 컴포넌트들에 형성된다. 콘택트(632)는 제 5 유전체층(630)을 통해 연장되고 제 3 레벨 제 1 금속-반도체 화합물 영역(624)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(634)는 제 5 유전체층(630) 및 제 4 유전체층(602)을 통해 연장되고 제 2 레벨 제 1 게이트 전극층(588)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(636)는 제 5 유전체층(630), 제 4 유전체층(602), 제 3 유전체층(582), 및 제 2 유전층(556)을 통해 연장되고 제 1 레벨 제 1 게이트 전극층(544)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(638)는 제 5 유전체층(630)을 통해 연장되고 제 3 레벨 제 2 금속-반도체 화합물 영역(626)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(640)는 제 5 유전체층(630), 제 4 유전체층(602), 및 제 3 유전체층(582)을 통해 연장되고 제 2 레벨 제 1 금속-반도체 화합물 영역(574)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(642)는 제 5 유전체층(630) 및 제 4 유전체층(602)을 통해 연장되고 제 2 레벨 제 2 게이트 전극층(590) 및/또는 콘택트(592)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(644)는 제 5 유전체층(630)에 있는 버티드 콘택트(butted contact)이고 제 3 레벨 제 1 금속-반도체 화합물 영역(624) 및 제 3 레벨 제 3 금속-반도체 화합물 영역(628)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(646)는 제 5 유전체층(630)을 통해 연장되고 제 3 레벨 제 3 금속-반도체 화합물 영역(628)에 물리적으로 그리고 전기적으로 연결된다.
비록 콘택트(636)가 제 2 레벨 제 1 게이트 전극층(588)을 통해 연장되는 것으로 보이지만, 콘택트(636)는 제 2 레벨 제 1 게이트 전극층(588)에 전기적으로 연결되는 것이 아니라; 오히려 콘택트(636)는 다른 양태들을 도시하기 위하여 도 38a의 뷰에서 오버레이되어 있다. 비록 콘택트(642)가 콘택트(644)을 통해 연장되는 것으로 보이지만, 콘택트(642)는 콘택트(644)에 전기적으로 연결되는 것이 아니라; 오히려 콘택트(642)는 다른 양태들을 도시하기 위하여 도 38b의 뷰에서 오버레이되어 있다. 콘택트들(636 및 644)의 위치는 도 39a 내지 도 39e에서 보다 분명해질 것이다.
또한, 제 6 유전체층(650)이 제 5 유전체층(630) 위에 그리고 금속배선들(654, 658, 662, 666, 670, 674, 및 678)과 함께 비아들(652, 656, 660, 664, 668, 672 및 676)을 각각 갖게 형성된다. 비아(652)는 콘택트(632)와 금속배선(654) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(656)는 콘택트(634)와 금속배선(658) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(660)는 콘택트(636)와 금속배선(662) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(664)는 콘택트(638)와 금속배선(666) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(668)는 콘택트(640)와 금속배선(670) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(672)는 콘택트(642)와 금속배선(674) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(676)는 콘택트(646)와 금속배선(678) 사이에 물리적으로 그리고 전기적으로 연결된다
도 38a 및 도 38b는, 제 1 영역(504)에서 제 1 p-타입 디바이스(P1), 제 2 p-타입 디바이스(P2), 및 제 3 p-타입 디바이스(P3), 그리고 제 2 영역(506)에서 제 1 n-타입 디바이스(N1), 제 2 n-타입 디바이스(N2) 및 제 3 n-타입 디바이스(N3)를 포함하는 적층 디바이스를 예시한다. 제 1 p-타입 디바이스(P1)은, 이 예에서, 제 1 레벨 제 2 소스/드레인 영역들(528), 제 1 레벨 제 2 채널 영역들(550), 제 2 레벨 제 2 소스/드레인 영역들(568), 제 2 레벨 제 2 채널 영역들(596), 제 3 레벨 제 2 소스/드레인 영역들(618), 제 1 레벨 제 2 게이트 유전체층(542), 제 1 레벨 제 2 게이트 전극층(546), 제 2 레벨 제 2 게이트 유전체층(586), 및 제 2 레벨 제 2 게이트 전극층(590)을 포함하는, VGAA PFET이다. 제 2 p-타입 디바이스(P2)는, 이 예에서, 제 1 레벨 제 1 소스/드레인 영역들(526), 제 1 레벨 제 1 채널 영역들(548), 제 2 레벨 제 1 소스/드레인 영역들(566), 제 1 레벨 제 1 게이트 유전체층(540), 및 제 1 레벨 제 1 게이트 전극층(544)을 포함하는, VGAA PFET이다. 제 3 p-타입 디바이스(P3)는, 이 예에서, 제 2 p-타입 디바이스(P2) 위에 있고 제 2 레벨 제 1 소스/드레인 영역들(566), 제 2 레벨 제 1 채널 영역들(594), 제 3 레벨 제 1 소스/드레인 영역들(616), 제 2 레벨 제 1 게이트 유전체층(584), 및 제 2 레벨 제 1 게이트 전극층(588)을 포함하는, VGAA PFET이다. 이 구성에서, 제 1 p-타입 디바이스(P1)는 제 1 레벨 제 2 채널 영역들(550) 및 제 2 레벨 제 2 채널 영역들(596)을 포함하므로, 제 1 p-타입 디바이스(P1)는 제 2 p-타입 디바이스(P2) 및 제 3 p-타입 디바이스(P3)의 각각의 유효 채널 폭들의 2배 유효 채널 폭을 갖는다.
제 1 n-타입 디바이스(N1)은, 이 예에서, 제 1 레벨 제 4 소스/드레인 영역들(532), 제 1 레벨 제 4 채널 영역들(554), 제 2 레벨 제 4 소스/드레인 영역들(572), 제 2 레벨 제 4 채널 영역들(600), 제 3 레벨 제 4 소스/드레인 영역들(622), 제 1 레벨 제 2 게이트 유전체층(542), 제 1 레벨 제 2 게이트 전극층(546), 제 2 레벨 제 2 게이트 유전체층(586), 및 제 2 레벨 제 2 게이트 전극층(590)을 포함하는, VGAA NFET이다. 제 1 n-타입 디바이스(N1)에서 제 1 레벨 제 4 소스/드레인 영역들(532) 및 제 3 레벨 제 4 소스/드레인 영역들(622)은 제 3 레벨 제 3 금속-반도체 화합물 영역(628), 콘택트(644), 제 3 레벨 제 1 금속-반도체 화합물 영역(624), 콘택트(604), 및 제 1 레벨 제 1 금속-반도체 화합물 영역(534)을 통해 함께 전기적으로 연결된다. 제 2 n-타입 디바이스(N2)는, 이 예에서, 제 1 레벨 제 3 소스/드레인 영역들(530), 제 1 레벨 제 3 채널 영역들(552), 제 2 레벨 제 3 소스/드레인 영역들(570), 제 1 레벨 제 1 게이트 유전체층(540), 및 제 1 레벨 제 1 게이트 전극층(544)을 포함하는, VGAA NFET이다. 제 3 n-타입 디바이스(N3)는, 이 예에서, 제 2 n-타입 디바이스(N3) 위에 있고 제 2 레벨 제 3 소스/드레인 영역들(570), 제 2 레벨 제 3 채널 영역들(598), 제 3 레벨 제 3 소스/드레인 영역들(620), 제 2 레벨 제 1 게이트 유전체층(584), 및 제 2 레벨 제 1 게이트 전극층(588)을 포함하는, VGAA NFET이다. 이 구성에서, 제 1 n-타입 디바이스(N1)은 제 1 레벨 제 4 채널 영역들(554) 및 제 2 레벨 제 4 채널 영역들(600)을 포함하므로, 제 1 n-타입 디바이스(N1)는 제 2 n-타입 디바이스(N2) 및 제 3 n-타입 디바이스(N3)의 각각의 유효 채널 폭들의 2배 유효 채널 폭을 갖는다.
디바이스들(P1, P2, P3, N1, N2, 및 N3)은 도 38a 및 도 38b에 예시된 것보다 더 많거나 또는 더 적은 수의 반도체 포스트들(512, 514, 516 및 518)을 가질 수 있다. 예를 들어, 디바이스들(P1, P2, P3, N1, N2, 및 N3) 각각은 1개의 반도체 포스트(512, 514, 516, 또는 518), 2개의 반도체 포스트들(512, 514, 516, 또는 518), 4개의 반도체 포스트들(512, 514, 516, 또는 518) 등을 가질 수 있다. 또한, 그리고 나중에 예시되는 바처럼, 디바이스들은 다른 디바이스들과는 상이한 수의 반도체 포스트들(512, 514, 516, 및/또는 518)을 가질 수 있다.
도 38a 및 38b는 또한, 제 1 레벨 소스/드레인(SD1), 제 1 레벨 게이트(G1), 제 2 레벨 소스/드레인(SD2), 제 2 레벨 게이트(G2), 및 제 3 레벨 소스/드레인(SD3)을 예시한다. 제 1 레벨 소스/드레인(SD1)은 도 39a의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 1 레벨 게이트(G1)는 도 39b의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 2 레벨 소스/드레인(SD2)은 도 39c의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 2 레벨 게이트(G2)는 도 39d의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 3 레벨 소스/드레인(SD3)은 도 39e의 오버레이드 레이아웃 뷰에 도시되어 있다. 도 39a 내지 도 39e는 도 38a에 예시된 단면 A-A를 예시하고, 도 38b에 예시된 단면 B-B를 예시한다.
도 40는, 3 입력 NAND 게이트일 수도 있는 도 38a 및 도 38b에 도시된 구조물의 회로도를 예시한다. 도 40의 회로도에 있는 컴포넌트들은 도 38a 및 도 38b에 있는 구조물에 대응하는 참조 부호가 붙여진다. 노드 560/574는 VDD 노드와 같은 제 1 전력 공급 노드일 수 있고, 노드 612/626는 VSS 노드와 같은 제 2 전력 공급 노드일 수 있다. 노드 520/524/534/604/610/624/644/614/628는 NAND 게이트 회로의 출력 노드이다. 노드 590/546는 제 1 입력이고; 노드 544는 제 2 입력이고; 노드 588는 제 3 입력이다. 도시된 바처럼, 제 1, 제 2 및 제 3 p-타입 디바이스들(P1, P2, 및 P3)은 병렬이고, 제 1, 제 2, 및 제 3 n-타입 디바이스들(N1, N2, 및 N3)은 직렬이다. 병렬 연결된 p-타입 디바이스들(P1, P2, 및 P3)은 출력 노드에서 직렬 접속된 n-타입 디바이스들(N1, N2, 및 N3)에 접속된다.
도 41, 도 42, 도 43a, 및 도 43b는 일부 실시형태들에 따른 적층 VGAA 디바이스 구조물들을 형성하기 위한 프로세스 동안의 중간 단계들의 단면도들을 예시한다. 도 44a 내지 도 44e는 도 43a 및 도 43b에 예시된 구조물의 다양한 레벨들의 오버레이드 레이아웃들이고, 도 45는 도 43a 및 도 43b의 구조물에 의해 형성된 회로의 회로도이다. 도 43a 및 도 43b에 있는 구조물에 의해 형성된 회로는, 아래에서 더 자세히 논의되는 바처럼, NAND 게이트이다. 도 41, 도 42, 도 43a, 및 도 43b에서의 프로세싱의 대부분은 도 1 내지 도 10, 도 13 내지 도 27, 도 30 내지 도 33, 및/또는 도 36 내지 도 38b에서 설명한 프로세싱과 동일 또는 유사하므로 그 설명의 대부분은 간결성을 위해 생략될 것이다. 도 41, 도 42, 도 43a는 프로세싱 동안의 제 1 단면 뷰 A-A를 예시하고, 도 43b는 형성된 구조물에서 제 2 단면 뷰 B-B를 예시한다. 단면 뷰들 A-A 및 B-B는 도 44a 내지 도 44e에서 식별된다.
격리 영역(702)이 기판(700)에 형성된다. 격리 영역(702)은 기판(700)의 제 1 영역(704)의 적어도 일부를 기판(700)의 제 2 영역(706)으로부터 분리시킨다. 비록 예시되지는 않았지만, 기판(700)은 제 1 영역(704)에서 n 도핑된 웰 및 제 2 영역(706)에서 p 도핑된 웰을 포함할 수 있다. 각각의 도핑된 웰들의 도펀트는 앞서 논의된 도펀트들일 수 있고, 각각의 도핑된 웰들에서 도펀트의 농도는 약 1 × 1012 cm-3 내지 약 5 × 1013 cm-3 범위에 있을 수 있다. 반도체 포스트들(712 및 714)(도 43b 참조)가 제 1 영역(704)에서 기판(700)에 있는 n 도핑 웰에 형성되고, 반도체 포스트들(716 및 718)(도 43b 참조)이 제 2 영역(706)에서 기판(700)에 있는 p 도핑 웰에 형성된다.
제 1 레벨 제 1 패드 반도체 재료(720)는 제 1 영역(504)에서 기판(500) 상에 그리고 반도체 포스트들(712 및 714) 주변에 형성되고, 제 1 레벨 제 2 패드 반도체 재료(722)는 제 2 영역(706)에서 기판(700) 상에, 그리고 반도체 포스트들(716 및 718) 주변에 형성된다. 제 1 레벨 제 2 패드 반도체 재료(722)는 제 1 레벨 제 1 패드 반도체 재료(720)로부터 물리적으로 분리된다. 제 1 영역(704)에서 제 1 레벨 제 1 패드 반도체 재료(720)는 p-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 1 패드 반도체 재료(720)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(706)에서 제 1 레벨 제 2 패드 반도체 재료(722)는 n-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 2 패드 반도체 재료(722)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 1 레벨 제 1 소스/드레인 영역들(724)은 반도체 포스트들(712)에 형성되고; 제 1 레벨 제 2 소스/드레인 영역들(726)은 반도체 포스트들(714)에 형성되고; 제 1 레벨 제 3 소스/드레인 영역들(728)은 반도체 포스트들(716)에 형성되고; 제 1 레벨 제 4 소스/드레인 영역들(730)은 반도체 포스트들(718)에 형성된다. 제 1 레벨 제 1 소스/드레인 영역들(724) 및 제 1 레벨 제 2 소스/드레인 영역들(726)은 p-타입 도펀트로 도핑될 수 있고, 제 1 레벨 제 3 소스/드레인 영역들(728) 및 제 1 레벨 제 4 소스/드레인 영역들(730)은 n-타입 도펀트로 도핑될 수 있다. 제 1 레벨 제 1, 제 2, 제 3, 및 제 4 소스/드레인 영역들(724, 726, 728, 및 730)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 제 1 레벨 제 1 금속-반도체 화합물 영역(732)이 제 1 레벨 제 1 패드 반도체 재료(720) 상에 및/또는 내에 형성되고, 제 1 레벨 제 2 금속-반도체 화합물 영역(734)이 제 1 레벨 제 2 패드 반도체 재료(722) 상에 및/또는 내에 형성된다. 제 1 레벨 제 1 금속-반도체 화합물 영역(732)은 제 1 레벨 제 1 소스/드레인 영역들(724) 및 제 1 레벨 제 2 소스/드레인 영역들(726)을 함께 전기적으로 연결한다. 제 1 레벨 제 2 금속-반도체 화합물 영역(734)은 제 1 레벨 제 3 소스/드레인 영역들(728) 및 제 1 레벨 제 4 소스/드레인 영역들(730)을 함께 전기적으로 연결한다. 제 1 레벨 제 1 패드 반도체 재료(720) 및 제 1 레벨 제 2 패드 반도체 재료(722)가 서로 물리적으로 분리되므로, 제 1 레벨 제 1 금속 반도체 화합물 영역(732)은 제 1 레벨 제 2 금속-반도체 화합물 영역(734)으로부터 물리적으로 분리된다. 제 1 레벨 제 1 금속-반도체 화합물 영역(732) 및 제 1 레벨 제 2 금속-반도체 화합물 영역(734)은, 각각의 제 1 레벨 제 1 패드 반도체 재료(720), 및 제 1 레벨 제 2 패드 반도체 재료(722) 및/또는 기판(700) 내에 더 많거나 또는 더 적은 정도로 형성될 수 있다.
다음으로, 제 1 유전체층(736)은 제 1 레벨 제 1 금속-반도체 화합물 영역(732) 및 제 1 레벨 제 2 금속-반도체 화합물 영역(734) 위에 그리고 반도체 포스트들(712, 714, 716, 및 718) 주변에 형성된다. 제 1 레벨 제 1 게이트 유전체층(740) 및 제 1 레벨 제 1 게이트 전극층(744)이 제 1 유전체층(736) 위에 그리고 반도체 포스트들(712 및 716) 주변에 형성되고, 제 1 레벨 제 2 게이트 유전체층(742) 및 제 1 레벨 제 2 게이트 전극층(746)이 제 1 유전체층(736) 위에 그리고 반도체 포스트들(714 및 718) 주변에 형성된다. 제 1 레벨 제 1 게이트 유전체층(740) 및 제 1 레벨 제 2 게이트 유전체층(742)이 동일한 프로세싱 단계들에서 형성될 수 있고, 제 1 레벨 제 1 게이트 전극층(744) 및 제 1 레벨 제 2 게이트 전극층(746)이 동일한 프로세싱 단계들에서 형성될 수 있다. 제 1 레벨 제 1 게이트 전극층(744) 및 제 1 레벨 제 1 게이트 유전체층(740)은 반도체 포스트들(712)에서 제 1 레벨 제 1 채널 영역들(748)을 규정하고 반도체 포스트들(716)에서 제 1 레벨 제 3 채널 영역들(752)을 규정한다. 제 1 레벨 제 2 게이트 전극층(746) 및 제 1 레벨 제 2 게이트 유전체층(742)은 반도체 포스트들(714)에서 제 1 레벨 제 2 채널 영역들(750)을 규정하고 반도체 포스트들(718)에서 제 1 레벨 제 4 채널 영역들(754)을 규정한다. 제 2 유전체층(756)이 제 1 유전체층(736), 제 1 레벨 제 1 게이트 전극층(744), 및 제 1 레벨 제 2 게이트 전극층(746) 위에 그리고 반도체 포스트들(712, 714, 716, 및 718) 주변에 형성된다.
제 2 레벨 제 1 패드 반도체 재료(760)가 제 1 영역(704)에서 제 2 유전체층(756) 위에 그리고 반도체 포스트들(712 및 714) 주변에 형성된다. 제 2 레벨 제 2 패드 반도체 재료(762)는 제 2 영역(706)에서 제 2 유전체층(756) 위에 그리고 반도체 포스트들(716) 주변에 형성되고, 제 2 레벨 제 3 패드 반도체 재료(764)는 제 2 영역(706)에서 제 2 유전체층(756) 위에, 그리고 반도체 포스트들(718) 주변에 형성된다. 제 1 영역(704)에서 제 2 레벨 제 1 패드 반도체 재료(760)는 p-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 1 패드 반도체 재료(760)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(706)에서 제 2 레벨 제 2 패드 반도체 재료(762) 및 제 2 레벨 제 3 패드 반도체 재료(764)는 n-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 2 패드 반도체 재료(762) 및 제 2 레벨 제 3 패드 반도체 재료(764)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 레벨 제 1 패드 반도체 재료(760), 제 2 레벨 제 2 패드 반도체 재료(762), 및 제 2 레벨 제 3 패드 반도체 재료(764)는 서로 물리적으로 분리된다. 제 2 레벨 제 1 소스/드레인 영역들(766)은 반도체 포스트들(712)에 형성되고; 제 2 레벨 제 2 소스/드레인 영역들(768)은 반도체 포스트들(714)에 형성되고; 제 2 레벨 제 3 소스/드레인 영역들(770)은 반도체 포스트들(716)에 형성되고; 제 2 레벨 제 4 소스/드레인 영역들(772)은 반도체 포스트들(718)에 형성된다. 제 2 레벨 제 1 소스/드레인 영역들(766) 및 제 2 레벨 제 2 소스/드레인 영역들(768)은 p-타입 도펀트로 도핑될 수 있고, 제 2 레벨 제 3 소스/드레인 영역들(770) 및 제 2 레벨 제 4 소스/드레인 영역들(772)은 n-타입 도펀트로 도핑될 수 있다. 제 2 레벨 제 1, 제 2, 제 3, 및 제 4 소스/드레인 영역들(766, 768, 770, 및 772)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 제 2 레벨 제 1 금속-반도체 화합물 영역(774)이 제 2 레벨 제 1 패드 반도체 재료(760) 내에 및/또는 상에 형성되고; 제 2 레벨 제 2 금속-반도체 화합물 영역(776)이 제 2 레벨 제 2 패드 반도체 재료(762) 내에 및/또는 상에 형성되고; 제 2 레벨 제 3 금속-반도체 화합물 영역(778)이 제 2 레벨 제 3 패드 반도체 재료(764) 내에 및/또는 상에 형성된다. 제 2 레벨 제 1 패드 반도체 재료(760), 제 2 레벨 제 2 패드 반도체 재료(762), 및 제 2 레벨 제 3 패드 반도체 재료(764)가 서로 물리적으로 분리되므로, 제 2 레벨 제 1 금속-반도체 화합물 영역(774), 제 2 레벨 제 2 금속-반도체 화합물 영역(776), 및 제 2 레벨 제 3 금속-반도체 화합물 영역(778)은 서로 물리적으로 분리된다. 제 2 레벨 제 1 금속-반도체 화합물 영역(774), 제 2 레벨 제 2 금속-반도체 화합물 영역(776), 및 제 2 레벨 제 3 금속-반도체 화합물 영역(778)은, 각각의 제 2 레벨 제 1 패드 반도체 재료(760), 제 2 레벨 제 2 패드 반도체 재료(762), 및 제 2 레벨 제 3 패드 반도체 재료(764) 내에 더 많거나 또는 더 적은 정도로 형성될 수 있다.
다음으로, 제 3 유전체층(780)은 제 2 유전체층(756), 제 2 레벨 제 1 패드 반도체 재료(760), 제 2 레벨 제 2 패드 반도체 재료(762), 및 제 2 레벨 제 3 패드 반도체 재료 위에, 그리고 반도체 포스트들(712, 714, 716, 및 718) 주변에 형성된다.
도 41에 도시된 바처럼, 다음으로, 마스크(782)가 제 1 영역(704)에서 그리고 부분적으로 제 2 영역(706)에서 제 3 유전체층(780) 위에 형성된다. 마스크(782)는 제 1 영역에서 반도체 포스트들(712 및 714)을 덮고; 반도체 포스트들(716)의 일부를 덮는 한편, 제 2 영역(706)에서 다른 반도체 포스트들(716)을 노출시키고, 제 2 영역(706)에서는 반도체 포스트들(718)을 덮는다. 마스크(782)는, 포토리소그래피를 이용하여 스피닝 및 패턴화되는 포토레지스트일 수도 있다.
다음으로, 도 42에서, 식각 프로세스가, 제 3 유전체층(780) 위로 돌출되는 제 2 영역(706)에서 노출된 반도체 포스트들(716)의 부분들을 제거한다. 식각 프로세스는, 반도체 포스트들(716)의 재료에 대해 선택적인 임의의 허용가능한 식각일 수도 있고, 이는 습식 또는 건식 식각일 수도 있다. 식각 프로세스 후에, 마스크(782)는, 이를테면 마스크(782)가 포토레지스트인 경우 애싱 프로세스(ashing process)에 의해서 제거된다.
다음으로, 제 2 레벨 제 1 게이트 유전체층(784) 및 제 2 레벨 제 1 게이트 전극층(790)이 제 3 유전체층(780) 위에 그리고 반도체 포스트들(712) 주변에 형성되고; 제 2 레벨 제 2 게이트 유전체층(786) 및 제 2 레벨 제 2 게이트 전극층(792)이 제 3 유전체층(780) 위에 그리고 반도체 포스트들(716) 주변에 형성되고; 제 2 레벨 제 3 게이트 유전체층(788) 및 제 2 레벨 제 3 게이트 전극층(794)이 제 3 유전체층(780) 위에 그리고 반도체 포스트들(714 및 718) 주변에 형성된다. 제 2 레벨 제 1 게이트 유전체층(784), 제 2 레벨 제 2 게이트 유전체층(786), 및 제 2 레벨 제 3 게이트 유전체층(788)이 동일한 프로세싱 단계들에서 형성될 수 있고, 제 2 레벨 제 1 게이트 전극층(790), 제 2 레벨 제 2 게이트 전극층(792), 및 제 2 레벨 제 3 게이트 전극층(794)이 동일한 프로세싱 단계들에서 형성될 수 있다. 제 2 레벨 제 1 게이트 전극층(790) 및 제 2 레벨 제 1 게이트 유전체층(784)은 반도체 포스트들(712)에서 제 2 레벨 제 1 채널 영역들(796)을 규정한다. 제 2 레벨 제 2 게이트 전극층(792) 및 제 2 레벨 제 2 게이트 유전체층(786)은 반도체 포스트들(716)에서 제 2 레벨 제 3 채널 영역들(800)을 규정한다. 제 2 레벨 제 3 게이트 전극층(794) 및 제 2 레벨 제 3 게이트 유전체층(788)은 반도체 포스트들(714)에서 제 2 레벨 제 2 채널 영역들(798) 그리고 반도체 포스트들(718)에서 제 2 레벨 제 4 채널 영역들(802)을 규정한다.
제 4 유전체층(804)이 제 3 유전체층(780), 제 2 레벨 제 1 게이트 전극층(790), 제 2 레벨 제 2 게이트 전극층(792), 및 제 2 레벨 제 3 게이트 전극층(794) 위에 그리고 반도체 포스트들(712, 714, 716, 및 718) 주변에 형성된다. 콘택트(806)는 제 4 유전체층(804), 제 3 유전체층(780), 제 2 유전체층(756) 및 제 1 유전체층(736)을 통해 제 1 레벨 제 1 금속-반도체 화합물 영역(732)에 형성된다. 콘택트(806)는 제 1 레벨 제 1 금속-반도체 화합물 영역(732)에 물리적으로 그리고 전기적으로 연결된다.
제 3 레벨 제 1 패드 반도체 재료(810)가 제 1 영역(704)에서 제 4 유전체층(804) 위에, 반도체 포스트들(712 및 714) 주변에, 그리고 콘택트(806) 상에 형성된다. 제 3 레벨 제 2 패드 반도체 재료(812)는 제 2 영역(706)에서 제 4 유전체층(804) 위에 그리고 반도체 포스트들(716) 주변에 형성되고, 제 3 레벨 제 3 패드 반도체 재료(814)는 제 2 영역(706)에서 제 4 유전체층(804) 위에, 그리고 반도체 포스트들(718) 주변에 형성된다. 제 3 레벨 제 1 패드 반도체 재료(810), 제 3 레벨 제 2 패드 반도체 재료(812), 및 제 3 레벨 제 3 패드 반도체 재료(814)는 서로 물리적으로 분리된다. 제 1 영역(704)에서 제 3 레벨 제 1 패드 반도체 재료(810)는 p-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 1 패드 반도체 재료(810)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 2 영역(706)에서 제 3 레벨 제 2 패드 반도체 재료(812) 및 제 3 레벨 제 3 패드 반도체 재료(814)는 n-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 2 패드 반도체 재료(812) 및 제 3 레벨 제 3 패드 반도체 재료(814)의 도펀트 농도는 약 1 × 1020 cm-3 내지 약 2 × 1021 cm-3 범위일 수 있다. 제 3 레벨 제 1 소스/드레인 영역들(816)은 반도체 포스트들(712)에 형성되고; 제 3 레벨 제 2 소스/드레인 영역들(818)은 반도체 포스트들(714)에 형성되고; 제 3 레벨 제 3 소스/드레인 영역들(820)은 반도체 포스트들(716)에 형성되고; 제 3 레벨 제 4 소스/드레인 영역들(822)은 반도체 포스트들(718)에 형성된다. 제 3 레벨 제 1 소스/드레인 영역들(816) 및 제 3 레벨 제 2 소스/드레인 영역들(818)은 p-타입 도펀트로 도핑될 수 있고, 제 3 레벨 제 3 소스/드레인 영역들(820) 및 제 3 레벨 제 4 소스/드레인 영역들(822)은 n-타입 도펀트로 도핑될 수 있다. 제 3 레벨 제 1, 제 2, 제 3, 및 제 4 소스/드레인 영역들(816, 818, 820, 및 822)의 도펀트 농도는 약 5 × 1019 cm-3 내지 약 1 × 1021 cm-3 범위일 수 있다.
다음으로, 제 3 레벨 제 1 금속-반도체 화합물 영역(824)이 제 3 레벨 제 1 패드 반도체 재료(810) 상에 형성되고; 제 3 레벨 제 2 금속-반도체 화합물 영역(826)이 제 3 레벨 제 2 패드 반도체 재료(812) 상에 형성되고; 그리고, 제 3 레벨 제 3 금속-반도체 화합물 영역(828)이 제 3 레벨 제 3 패드 반도체 재료(814) 상에 형성된다. 제 3 레벨 제 1 패드 반도체 재료(810), 제 3 레벨 제 2 패드 반도체 재료(812), 및 제 3 레벨 제 3 패드 반도체 재료(814)가 서로 물리적으로 분리되므로, 제 3 레벨 제 1 금속-반도체 화합물 영역(824), 제 3 레벨 제 2 금속-반도체 화합물 영역(826), 및 제 3 레벨 제 3 금속-반도체 화합물 영역(828)은 서로 물리적으로 분리된다. 제 3 레벨 제 1 금속-반도체 화합물 영역(824), 제 3 레벨 제 2 금속-반도체 화합물 영역(826), 및 제 3 레벨 제 3 금속-반도체 화합물 영역(828)은, 각각의 제 3 레벨 제 1 패드 반도체 재료(810), 제 3 레벨 제 2 패드 반도체 재료(812), 및 제 3 레벨 제 3 패드 반도체 재료(814) 내에 더 많거나 또는 더 적은 정도로 형성될 수 있다.
다음으로, 제 5 유전체층(830)이 제 4 유전체층(804), 제 3 레벨 제 1 금속-반도체 화합물 영역(824), 제 3 레벨 제 2 금속-반도체 화합물 영역(826), 및 제 3 레벨 제 3 금속-반도체 화합물 영역(828) 위에 형성된다. 다음으로, 콘택트들(832, 834, 836, 838, 840, 842, 및 844)이 다양한 유전체층들을 통해 다양한 컴포넌트들에 형성된다. 콘택트(832)는 제 5 유전체층(830), 제 4 유전체층(804), 및 제 3 유전체층(780)을 통해 연장되고 제 2 레벨 제 1 금속-반도체 화합물 영역(774)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(834)는 제 5 유전체층(830), 제 4 유전체층(804), 제 3 유전체층(780), 및 제 2 유전층(756)을 통해 연장되고 제 1 레벨 제 1 게이트 전극층(744)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(836)는 제 5 유전체층(830), 제 4 유전체층(804), 및 제 3 유전체층(780)을 통해 연장되고 제 2 레벨 제 2 금속-반도체 화합물 영역(776)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(838)는 제 5 유전체층(830)을 통해 연장되고 제 3 레벨 제 1 금속-반도체 화합물 영역(824)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(840)는 제 5 유전체층(830) 및 제 4 유전체층(804)을 통해 연장되고 제 2 레벨 제 3 게이트 전극층(794)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(842)는 제 5 유전체층(830), 제 4 유전체층(804), 제 3 유전체층(780), 및 제 2 유전층(756)을 통해 연장되고 제 1 레벨 제 2 게이트 전극층(746)에 물리적으로 그리고 전기적으로 연결된다. 콘택트(844)는 제 5 유전체층(830)을 통해 연장되고 제 3 레벨 제 3 금속-반도체 화합물 영역(828)에 물리적으로 그리고 전기적으로 연결된다.
비록 콘택트(842)가 제 2 레벨 제 3 게이트 전극층(794)을 통해 연장되는 것으로 보이지만, 콘택트(842)는 제 2 레벨 제 3 게이트 전극층(794)에 전기적으로 연결되는 것이 아니라; 오히려 콘택트(842)는 다른 양태들을 도시하기 위하여 도 43b의 뷰에서 오버레이되어 있다. 콘택트(842)의 위치는 도 44a 내지 도 44e에서 보다 분명해질 것이다.
또한, 제 6 유전체층(846)이 제 5 유전체층(830) 위에 그리고 금속배선들(850, 854, 858, 862, 866, 870, 및 874)과 함께 비아들(848, 852, 856, 860, 864, 868 및 872)을 각각 갖게 형성된다. 비아(848)는 콘택트(832)와 금속배선(850) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(852)는 콘택트(834)와 금속배선(854) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(856)는 콘택트(836)와 금속배선(858) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(860)는 콘택트(838)와 금속배선(862) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(864)는 콘택트(840)와 금속배선(866) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(868)는 콘택트(842)와 금속배선(870) 사이에 물리적으로 그리고 전기적으로 연결된다. 비아(872)는 콘택트(844)와 금속배선(874) 사이에 물리적으로 그리고 전기적으로 연결된다.
도 43a 및 도 43b는, 제 1 영역(704)에서 제 1 p-타입 디바이스(P1), 제 2 p-타입 디바이스(P2), 제 3 p-타입 디바이스(P3), 및 플로우팅 p-타입 디바이스(PF) 그리고 제 2 영역(706)에서 제 1 n-타입 디바이스(N1), 제 2 n-타입 디바이스(N2), 제 3 n-타입 디바이스(N3), 및 플로우팅 n-타입 디바이스(NF)를 포함하는 적층 디바이스를 예시한다. 제 1 p-타입 디바이스(P1)는, 이 예에서, 제 1 레벨 제 1 소스/드레인 영역들(724), 제 1 레벨 제 1 채널 영역들(748), 제 2 레벨 제 1 소스/드레인 영역들(766), 제 1 레벨 제 1 게이트 유전체층(740), 및 제 1 레벨 제 1 게이트 전극층(744)을 포함하는, VGAA PFET이다. 플로우팅 p-타입 디바이스(PF)는, 이 예에서, 제 1 p-타입 디바이스(P1) 위에 있고 제 2 레벨 제 1 소스/드레인 영역들(766), 제 2 레벨 제 1 채널 영역들(796), 제 3 레벨 제 1 소스/드레인 영역들(816), 제 2 레벨 제 1 게이트 유전체층(784), 및 제 2 레벨 제 1 게이트 전극층(790)을 포함하는, VGAA PFET이다. 제 2 p-타입 디바이스(P2)는, 이 예에서, 제 1 레벨 제 2 소스/드레인 영역들(726), 제 1 레벨 제 2 채널 영역들(750), 제 2 레벨 제 2 소스/드레인 영역들(768), 제 1 레벨 제 2 게이트 유전체층(742), 및 제 1 레벨 제 2 게이트 전극층(746)을 포함하는, VGAA PFET이다. 제 3 p-타입 디바이스(P3)는, 이 예에서, 제 2 p-타입 디바이스(P2) 위에 있고 제 2 레벨 제 2 소스/드레인 영역들(768), 제 2 레벨 제 2 채널 영역들(798), 제 3 레벨 제 2 소스/드레인 영역들(818), 제 2 레벨 제 3 게이트 유전체층(788), 및 제 2 레벨 제 3 게이트 전극층(794)을 포함하는, VGAA PFET이다.
제 1 n-타입 디바이스(N1)는, 이 예에서, 제 1 레벨 제 3 소스/드레인 영역들(728), 제 1 레벨 제 3 채널 영역들(752), 제 2 레벨 제 3 소스/드레인 영역들(770), 제 1 레벨 제 1 게이트 유전체층(740), 및 제 1 레벨 제 1 게이트 전극층(744)을 포함하는, VGAA NFET이다. 플로우팅 n-타입 디바이스(NF)는, 이 예에서, 제 1 n-타입 디바이스(N1) 위에 있고 제 2 레벨 제 3 소스/드레인 영역들(770), 제 2 레벨 제 3 채널 영역들(800), 제 3 레벨 제 3 소스/드레인 영역들(820), 제 2 레벨 제 2 게이트 유전체층(786), 및 제 2 레벨 제 2 게이트 전극층(792)을 포함하는, VGAA NFET이다. 제 1 n-타입 디바이스(N1)에서 제 2 레벨 제 3 소스/드레인 영역들(770) 및 p-타입 디바이스들(P1, P2, 및 P3)에서 제 1 레벨 제 1 소스/드레인 영역들(724), 제 1 레벨 제 2 소스/드레인 영역들(726), 및 제 3 레벨 제 2 소스/드레인 영역들(818)은 각각, 예를 들어, 금속배선 및/또는 비아들을 통해, 함께 전기적으로 연결된다. 제 2 n-타입 디바이스(N2)는, 이 예에서, 제 1 레벨 제 4 소스/드레인 영역들(730), 제 1 레벨 제 4 채널 영역들(754), 제 2 레벨 제 4 소스/드레인 영역들(772), 제 1 레벨 제 2 게이트 유전체층(742), 및 제 1 레벨 제 2 게이트 전극층(746)을 포함하는, VGAA NFET이다. 제 3 n-타입 디바이스(N3)는, 이 예에서, 제 2 n-타입 디바이스(N3) 위에 있고 제 2 레벨 제 4 소스/드레인 영역들(772), 제 2 레벨 제 4 채널 영역들(802), 제 3 레벨 제 4 소스/드레인 영역들(822), 제 2 레벨 제 3 게이트 유전체층(788), 및 제 2 레벨 제 3 게이트 전극층(794)을 포함하는, VGAA NFET이다.
제 1 n-타입 디바이스(N1)은 제 2 및 제 3 n-타입 디바이스들(N1 및 N2) 및 제 1, 제 2, 및 제 3 p-타입 디바이스들(P1, P2, 및 P3)보다 더 많은 반도체 포스트들(반도체 포스트들(716))을 갖고, 그러므로, 제 1 n-타입 디바이스(N1)는 다른 디바이스들보다 더 큰 유효 채널 폭을 갖는다. 또한, 플로우팅 n-타입 디바이스(NF)는, 제 1 n-타입 디바이스(N1)가 반도체 포스트들(716)을 갖는 것보다 더 적은 수의 반도체 포스트들(716)을 가지므로, 제 1 n-타입 디바이스(N1)는 상위 레벨들에서의 증가된 프로세싱 균일성을 허용하면서 튜닝된 채널 폭을 가질 수 있다. 일부 실시형태들에서, 제 1 n-타입 디바이스(N1)의 유효 채널 폭은 디바이스들(N2, N3, NF, P1, P2, P3, PF)의 각각의 유효 채널 폭들보다 2배 이상일 수 있다. 디바이스들(P1, P2, P3, PF, N1, N2, N3, 및 NF)은 도 43a 및 도 43b에 예시된 것보다 더 많거나 또는 더 적은 수의 반도체 포스트들(712, 714, 716 및 718)을 가질 수 있다. 예를 들어, 디바이스들(P1, P2, P3, PF, N1, N2, N3, 및 NF) 각각은 1개의 반도체 포스트(712, 714, 716, 및 718), 2개의 반도체 포스트들(712, 714, 716, 및 718), 4개의 반도체 포스트들(712, 714, 716, 및 718) 등을 가질 수 있다.
도 43a 및 도 43b는 또한, 제 1 레벨 소스/드레인(SD1), 제 1 레벨 게이트(G1), 제 2 레벨 소스/드레인(SD2), 제 2 레벨 게이트(G2), 및 제 3 레벨 소스/드레인(SD3)을 예시한다. 제 1 레벨 소스/드레인(SD1)은 도 44a의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 1 레벨 게이트(G1)는 도 44b의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 2 레벨 소스/드레인(SD2)은 도 44c의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 2 레벨 게이트(G2)는 도 44d의 오버레이드 레이아웃 뷰에 도시되어 있다. 제 3 레벨 소스/드레인(SD3)은 도 44e의 오버레이드 레이아웃 뷰에 도시되어 있다. 도 44a 내지 도 44e는 도 43a에 예시된 단면 A-A를 예시하고, 도 43b에 예시된 단면 B-B를 예시한다.
도 45는, 3 입력 NAND 게이트일 수도 있는 도 43a 및 도 43b에 도시된 구조물의 회로도를 예시한다. 도 45의 회로도에 있는 컴포넌트들은 도 43a 및 도 43b에 있는 구조물에 대응하는 참조 부호가 붙여진다. 노드 760/774는 VDD 노드와 같은 제 1 전력 공급 노드일 수 있고, 노드 814/828는 VSS 노드와 같은 제 2 전력 공급 노드일 수 있다. 노드 720/732/806/810/824/762/776는 NAND 게이트 회로의 출력 노드이다. 노드 744는 제 1 입력이고; 노드 746는 제 2 입력이고; 노드 794는 제 3 입력이다. 도시된 바처럼, 제 1, 제 2 및 제 3 p-타입 디바이스들(P1, P2, 및 P3)은 병렬이고, 제 1, 제 2, 및 제 3 n-타입 디바이스들(N1, N2, 및 N3)은 직렬이다. 병렬 연결된 p-타입 디바이스들(P1, P2, 및 P3)은 출력 노드에서 직렬 접속된 n-타입 디바이스들(N1, N2, 및 N3)에 접속된다.
도 46은 다양한 실시형태들에 따라 하나 이상의 반도체 포스트(post)가 가질 수도 있는 예시적인 구성들의 사시도를 예시한다. 도 46은 원형 단면 반도체 포스트(900), 타원형 단면 반도체 포스트(902), 직사각형 단면 반도체 포스트(904), 둥근 모서리 직사각형 단면 반도체 포스트(906), 정사각형 단면 반도체 포스트(908), 둥근 모서리 정사각형 단면 반도체 포스트(910), 삼각형 단면 반도체 포스트(912), 및 육각형 단면 반도체 포스트(914)를 도시한다. 다른 단면 구성들이 사용될 수도 있고, 상이한 단면 구성들이 구조물에 있는 상이한 디바이스들 사이에 및/또는 구조물 내의 디바이스 내에 사용될 수도 있다.
일부 실시형태들은 이점들을 달성할 수 있다. 일부 실시형태들은, 포토리소그래피의 한계를 넘어서지 않고서 밀도가 상승할 수 있도록 회로에 사용되는 면적을 감소시킬 수 있다. 일부 실시형태들은, 다양한 회로 내부의 콘택트들 및/또는 금속 반도체 화합물 영역들을 디바이스들에 걸쳐 사용함으로써, 또한,그렇지 않다면 회로를 접속시키기 위해 필요할 수도 있는 다수의 비아들을 감소시킬 수 있다. 또한, 예를 들어, 일부 전력 공급 노드들을 제 2 레벨 소스/드레인에 배치시킴으로써, 회로에서의 지연이 감소될 수 있다.
일 실시형태는 일 구조물이다. 그 구조물은 기판으로부터 수직방향으로 연장되는 제 1 반도체 포스트를 포함한다. 제 1 레벨 제 1 소스/드레인 영역은 제 1 반도체 포스트에 있다. 제 1 게이트 전극층은 제 1 반도체 포스트를 측방향으로 둘러싸고, 제 1 레벨 제 1 소스/드레인 영역 위 수직방향에 있고, 제 1 게이트 유전체층은 제 1 게이트 전극층과 제 1 반도체 포스트 사이에 개재된다. 제 2 레벨 제 1 소스/드레인 영역은 제 1 반도체 포스트에 있고 제 1 게이트 전극층 위 수직방향에 있다. 제 2 레벨 제 1 소스/드레인 영역은 전력 공급 노드에 접속된다. 제 2 게이트 전극층은 제 1 반도체 포스트를 측방향으로 둘러싸고, 제 2 레벨 제 1 소스/드레인 영역 위 수직방향에 있고, 제 2 게이트 유전체층은 제 2 게이트 전극층과 제 1 반도체 포스트 사이에 개재된다. 제 3 레벨 제 1 소스/드레인 영역은 제 1 반도체 포스트에 있고 제 2 게이트 전극층 위 수직방향에 있다.
또 다른 실시형태는 일 구조물이다. 그 구조물은 반도체 기판 상에 제 1 디바이스 영역 및 제 2 반도체 기판 상에 제 2 디바이스 영역을 포함한다. 제 1 반도체 포스트는 제 1 디바이스 영역에서 반도체 기판으로부터 수직방향으로 연장되고, 제 2 반도체 포스트는 제 2 디바이스 영역에서 반도체 기판으로부터 수직방향으로 연장된다. 제 1 디바이스 영역은 반도체 기판 위 수직방향으로 제 1 p-타입 디바이스 및 제 1 p-타입 디바이스 위 수직방향으로 제 2 p-타입 디바이스를 포함한다. 제 1 p-타입 디바이스는 제 1 반도체 포스트에 있는 제 1 레벨 제 1 소스/드레인 영역, 제 1 레벨 제 1 소스/드레인 영역 위 수직방향으로 제 1 반도체 포스트에 있는 제 1 채널 영역, 및 제 1 채널 영역 위 수직방향으로 제 1 반도체 포스트에 있는 제 2 레벨 제 1 소스/드레인 영역을 포함한다. 첫번째 것은 제 1 채널 영역에서 제 1 반도체 포스트 주변에 있는 것이다. 제 2 p-타입 디바이스는 제 1 반도체 포스트에 있는 제 2 레벨 제 1 소스/드레인 영역, 제 2 레벨 제 1 소스/드레인 영역 위 수직방향으로 제 1 반도체 포스트에 있는 제 2 채널 영역, 및 제 2 채널 영역 위 수직방향으로 제 1 반도체 포스트에 있는 제 3 레벨 제 1 소스/드레인 영역을 포함한다. 제 2 게이트는 제 2 채널 영역에서 제 1 반도체 포스트 주변에 있다. 제 2 디바이스 영역은 반도체 기판 위 수직방향으로 제 1 n-타입 디바이스 및 제 1 n-타입 디바이스 위 수직방향으로 제 2 n-타입 디바이스를 포함한다. 제 1 n-타입 디바이스는 제 2 반도체 포스트에 있는 제 1 레벨 제 2 소스/드레인 영역, 제 1 레벨 제 2 소스/드레인 영역 위 수직방향으로 제 2 반도체 포스트에 있는 제 3 채널 영역, 및 제 3 채널 영역 위 수직방향으로 제 2 반도체 포스트에 있는 제 2 레벨 제 2 소스/드레인 영역을 포함한다. 제 1 게이트는 제 3 채널 영역에서 제 2 반도체 포스트 주변에 있다. 제 2 n-타입 디바이스는 제 2 반도체 포스트에 있는 제 2 레벨 제 2 소스/드레인 영역, 제 2 레벨 제 2 소스/드레인 영역 위 수직방향으로 제 2 반도체 포스트에 있는 제 4 채널 영역, 및 제 4 채널 영역 위 수직방향으로 제 2 반도체 포스트에 있는 제 3 레벨 제 2 소스/드레인 영역을 포함한다. 제 3 게이트는 제 4 채널 영역에서 제 2 반도체 포스트 주변에 있다.
다른 실시형태는 일 구조물이다. 그 구조물은 반도체 기판으로부터 수직방향으로 연장되는 제 1 반도체 포스트 및 반도체 기판으로부터 수직방향으로 연장되는 제 2 반도체 포스트를 포함한다. 제 1 트랜지스터는 제 1 반도체 포스트에 있는 제 1 레벨 제 1 소스/드레인 영역, 제 1 레벨 제 1 소스/드레인 영역 위 수직방향으로 제 1 반도체 포스트에 있는 제 1 채널 영역, 및 제 1 채널 영역 위 수직방향으로 제 1 반도체 포스트에 있는 제 2 레벨 제 1 소스/드레인 영역을 포함한다. 제 2 트랜지스터는 제 1 반도체 포스트에 있는 제 2 레벨 제 1 소스/드레인 영역, 제 2 레벨 제 1 소스/드레인 영역 위 수직방향으로 제 1 반도체 포스트에 있는 제 2 채널 영역, 및 제 2 채널 영역 위 수직방향으로 제 1 반도체 포스트에 있는 제 3 레벨 제 1 소스/드레인 영역을 포함한다. 제 3 트랜지스터는 제 2 반도체 포스트에 있는 제 1 레벨 제 2 소스/드레인 영역, 제 1 레벨 제 2 소스/드레인 영역 위 수직방향으로 제 2 반도체 포스트에 있는 제 3 채널 영역, 및 제 3 채널 영역 위 수직방향으로 제 2 반도체 포스트에 있는 제 2 레벨 제 2 소스/드레인 영역을 포함한다. 제 3 트랜지스터의 유효 채널 폭은 제 1 트랜지스터의 유효 채널 폭보다 더 크다.
앞서 말한 것은 당업자가 본 개시의 양태들을 보다 잘 이해할 수 있도록 여러 실시형태들의 특징들을 약술한다. 당업자는 동일한 목적을 수행하고/수행하거나 본원에 도입된 실시형태들의 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기초로서 본 개시를 손쉽게 이용할 수도 있다는 것을 이해해야 한다. 당업자는 또한, 그러한 동등한 구성들이 본 개시의 사상 및 범위를 이탈하지 않는다는 것과, 본 개시의 사상 및 범위를 이탈함이 없이 여기에서 다양한 변화, 치환 및 변경들을 행할 수도 있다는 것을 깨달아야 한다.
Claims (10)
- 구조물로서,
기판으로부터 수직방향으로 연장되는 제 1 반도체 포스트:
상기 제 1 반도체 포스트에 있는 제 1 레벨 제 1 소스/드레인 영역;
상기 제 1 반도체 포스트를 측방향으로 둘러싸고, 상기 제 1 레벨 제 1 소스/드레인 영역 위 수직방향에 있는 제 1 게이트 전극층으로서, 제 1 게이트 유전체층이 상기 제 1 게이트 전극층과 상기 제 1 반도체 포스트 사이에 개재되는, 상기 제 1 게이트 전극층;
상기 제 1 반도체 포스트에 있고 상기 제 1 게이트 전극층 위 수직방향에 있는 제 2 레벨 제 1 소스/드레인 영역으로서, 상기 제 2 소스/드레인 영역은 전력 공급 노드에 접속되는, 상기 제 2 레벨 제 1 소스/드레인 영역;
상기 제 1 반도체 포스트를 측방향으로 둘러싸고 상기 제 2 레벨 제 1 소스/드레인 영역 위 수직방향에 있는 제 2 게이트 전극층으로서, 제 2 게이트 유전체층이 상기 제 2 게이트 전극층과 상기 제 1 반도체 포스트 사이에 개재되는, 상기 제 2 게이트 전극층; 및
상기 제 1 반도체 포스트에 있고 상기 제 2 게이트 전극층 위 수직방향에 있는 제 3 레벨 제 1 소스/드레인 영역
을 포함하는, 구조물. - 제 1 항에 있어서,
상기 제 1 반도체 포스트에 있는 상기 제 1 레벨 제 1 소스/드레인 영역으로부터 측방향으로 연장되고 상기 제 1 소스/드레인 영역의 주변 측방향에 있는 제 1 접속층;
상기 제 1 반도체 포스트에 있는 상기 제 3 레벨 제 1 소스/드레인 영역으로부터 측방향으로 연장되고 상기 제 3 소스/드레인 영역의 주변 측방향에 있는 제 2 접속층;
상기 제 2 접속층으로부터 상기 제 1 접속층으로 연장되는 콘택트
를 더 포함하는, 구조물. - 제 1 항에 있어서,
상기 기판으로부터 수직방향으로 연장되는 제 2 반도체 포스트:
상기 제 2 반도체 포스트에 있는 제 1 레벨 제 2 소스/드레인 영역으로서, 상기 제 1 레벨 제 2 소스/드레인 영역의 전도성 타입은 상기 제 1 레벨 제 1 소스/드레인 영역의 전도성 타입과는 반대되는, 상기 제 1 레벨 제 2 소스/드레인 영역;
상기 제 1 반도체 포스트에 있는 상기 제 1 레벨 제 1 소스/드레인 영역과 상기 제 2 반도체 포스트에 있는 상기 제 1 레벨 제 2 소스/드레인 영역 사이에서 측방향으로 연장되고 상기 제 1 레벨 제 1 소스/드레인 영역 및 상기 제 1 레벨 제 2 소스/드레인 영역 주변 측방향에 있는 접속층;
상기 제 2 반도체 포스트를 측방향으로 둘러싸고, 상기 제 1 레벨 제 2 소스/드레인 영역 위 수직방향에 있는 제 3 게이트 전극층으로서, 제 3 게이트 유전체층이 상기 제 3 게이트 전극층과 상기 제 2 반도체 포스트 사이에 개재되는, 상기 제 3 게이트 전극층;
상기 제 2 반도체 포스트에 있고 상기 제 2 게이트 전극층 위 수직방향에 있는 제 2 레벨 제 2 소스/드레인 영역;
상기 제 2 반도체 포스트를 측방향으로 둘러싸고, 상기 제 2 레벨 제 2 소스/드레인 영역 위 수직방향에 있는 제 4 게이트 전극층으로서, 제 4 게이트 유전체층이 상기 제 4 게이트 전극층과 상기 제 2 반도체 포스트 사이에 개재되는, 상기 제 4 게이트 전극층; 및
상기 제 2 반도체 포스트에 있고 상기 제 4 게이트 전극층 위 수직방향에 있는 제 3 레벨 제 2 소스/드레인 영역
을 더 포함하는, 구조물. - 제 1 항에 있어서,
상기 제 1 반도체 포스트에 있는 상기 제 1 레벨 제 1 소스/드레인 영역으로부터 측방향으로 연장되고 상기 제 1 레벨 제 1 소스/드레인 영역의 주변 측방향에 있는 제 1 접속층; 및
상기 제 2 게이트 전극층으로부터 상기 제 1 접속층으로 연장되는 콘택트
를 더 포함하는, 구조물. - 제 1 항에 있어서,
상기 제 1 게이트 전극층으로부터 상기 제 2 게이트 전극층으로 연장되는 콘택트를 더 포함하는, 구조물. - 제 1 항에 있어서,
상기 제 2 게이트 전극층으로부터 상기 제 1 게이트 전극층으로 연장되는 콘택트를 더 포함하는, 구조물. - 제 1 항에 있어서,
상기 기판으로부터 수직방향으로 연장되는 제 2 반도체 포스트:
상기 제 2 반도체 포스트에 있는 제 1 레벨 제 2 소스/드레인 영역으로서, 상기 제 1 게이트 전극층은 상기 제 2 반도체 포스트를 측방향으로 둘러싸고 상기 제 1 레벨 제 2 소스/드레인 영역 위 수직방향에 있고, 상기 제 1 게이트 유전체층은 상기 제 1 게이트 전극층과 상기 제 2 반도체 포스트 사이에 개재되는, 상기 제 1 레벨 제 2 소스/드레인 영역;
상기 제 1 반도체 포스트에 있는 상기 제 1 레벨 제 1 소스/드레인 영역과 상기 제 2 반도체 포스트에 있는 상기 제 1 레벨 제 2 소스/드레인 영역 사이에서 측방향으로 연장되고 상기 제 1 레벨 제 1 소스/드레인 영역 및 상기 제 1 레벨 제 2 소스/드레인 영역 주변 측방향에 있는 접속층; 및
상기 제 2 반도체 포스트에 있고 상기 제 2 게이트 전극층 위 수직방향에 있는 제 2 레벨 제 2 소스/드레인 영역으로서, 상기 제 2 반도체 포스트는 상기 제 2 레벨 제 2 소스/드레인 영역 위로 연장되지 않는, 상기 제 2 레벨 제 2 소스/드레인 영역
을 더 포함하는, 구조물. - 구조물로서,
반도체 기판 상의 제 1 디바이스 영역으로서, 제 1 반도체 포스트가 상기 제 1 디바이스 영역에서 상기 반도체 기판으로부터 수직방향으로 연장되는, 상기 제 1 디바이스 영역으로서, 상기 제 1 디바이스 영역은,
상기 반도체 기판 위 수직방향에 있는 제 1 p형(p-type) 디바이스로서, 상기 제 1 p형 디바이스는,
상기 제 1 반도체 포스트에 있는 제 1 레벨 제 1 소스/드레인 영역,
상기 제 1 레벨 제 1 소스/드레인 영역 위 수직방향으로 상기 제 1 반도체 포스트에 있는 제 1 채널 영역으로서, 제 1 게이트가 상기 제 1 채널 영역에서 상기 제 1 반도체 포스트 주변에 있는, 상기 제 1 채널 영역, 및
상기 제 1 채널 영역 위 수직방향으로 상기 제 1 반도체 포스트에 있는 제 2 레벨 제 1 소스/드레인 영역을 포함하는, 상기 제 1 p형 디바이스; 및
상기 제 1 p형 디바이스 위 수직방향에 있는 제 2 p형 디바이스로서, 상기 제 2 p형 디바이스는,
상기 제 1 반도체 포스트에 있는 상기 제 2 레벨 제 1 소스/드레인 영역,
상기 제 2 레벨 제 1 소스/드레인 영역 위 수직방향으로 상기 제 1 반도체 포스트에 있는 제 2 채널 영역으로서, 제 2 게이트가 상기 제 2 채널 영역에서 상기 제 1 반도체 포스트 주변에 있는, 상기 제 2 채널 영역, 및
상기 제 2 채널 영역 위 수직방향으로 상기 제 1 반도체 포스트에 있는 제 3 레벨 제 1 소스/드레인 영역을 포함하는, 상기 제 2 p형 디바이스를 포함하는, 상기 제 1 디바이스 영역; 및
상기 반도체 기판 상의 제 2 디바이스 영역으로서, 제 2 반도체 포스트가 상기 제 2 디바이스 영역에서 상기 반도체 기판으로부터 수직방향으로 연장되는, 상기 제 2 디바이스 영역으로서, 상기 제 2 디바이스 영역은,
상기 반도체 기판 위 수직방향에 있는 제 1 n형(n-type) 디바이스로서, 상기 제 1 n형 디바이스는,
상기 제 2 반도체 포스트에 있는 제 1 레벨 제 2 소스/드레인 영역,
상기 제 1 레벨 제 2 소스/드레인 영역 위 수직방향으로 상기 제 2 반도체 포스트에 있는 제 3 채널 영역으로서, 상기 제 1 게이트가 상기 제 3 채널 영역에서 상기 제 2 반도체 포스트 주변에 있는, 상기 제 3 채널 영역, 및
상기 제 3 채널 영역 위 수직방향으로 상기 제 2 반도체 포스트에 있는 제 2 레벨 제 2 소스/드레인 영역을 포함하는, 상기 제 1 n형 디바이스; 및
상기 제 1 n형 디바이스 위 수직방향에 있는 제 2 n형 디바이스로서, 상기 제 2 n형 디바이스는,
상기 제 2 반도체 포스트에 있는 상기 제 2 레벨 제 2 소스/드레인 영역,
상기 제 2 레벨 제 2 소스/드레인 영역 위 수직방향으로 상기 제 2 반도체 포스트에 있는 제 4 채널 영역으로서, 제 3 게이트가 상기 제 4 채널 영역에서 상기 제 2 반도체 포스트 주변에 있는, 상기 제 4 채널 영역, 및
상기 제 4 채널 영역 위 수직방향으로 상기 제 2 반도체 포스트에 있는 제 3 레벨 제 2 소스/드레인 영역을 포함하는, 상기 제 2 n형 디바이스를 포함하는, 상기 제 2 디바이스 영역
을 포함하는, 구조물. - 제 8 항에 있어서,
상기 제 1 레벨 제 1 소스/드레인 영역에서 상기 제 1 반도체 포스트 주변에 있고 상기 제 1 레벨 제 2 소스/드레인 영역에서 상기 제 2 반도체 포스트의 주변에 있고 상기 제2 반도체 포스트로 측방향으로 연장되는 제 1 접속층을 더 포함하는, 구조물. - 구조물로서,
반도체 기판으로부터 수직방향으로 연장되는 제 1 반도체 포스트:
상기 반도체 기판으로부터 수직방향으로 연장되는 제 2 반도체 포스트:
상기 제 1 반도체 포스트에 있는 제 1 레벨 제 1 소스/드레인 영역, 상기 제 1 레벨 제 1 소스/드레인 영역 위 수직방향으로 상기 제 1 반도체 포스트에 있는 제 1 채널 영역, 및 상기 제 1 채널 영역 위 수직방향으로 상기 제 1 반도체 포스트에 있는 제 2 레벨 제 1 소스/드레인 영역을 포함하는 제 1 트랜지스터;
상기 제 1 반도체 포스트에 있는 상기 제 2 레벨 제 1 소스/드레인 영역, 상기 제 2 레벨 제 1 소스/드레인 영역 위 수직방향으로 상기 제 1 반도체 포스트에 있는 제 2 채널 영역, 및 상기 제 2 채널 영역 위 수직방향으로 상기 제 1 반도체 포스트에 있는 제 3 레벨 제 1 소스/드레인 영역을 포함하는 제 2 트랜지스터; 및
상기 제 2 반도체 포스트에 있는 제 1 레벨 제 2 소스/드레인 영역, 상기 제 1 레벨 제 2 소스/드레인 영역 위 수직방향으로 상기 제 2 반도체 포스트에 있는 제 3 채널 영역, 및 상기 제 3 채널 영역 위 수직방향으로 상기 제 2 반도체 포스트에 있는 제 2 레벨 제 2 소스/드레인 영역을 포함하는 제 3 트랜지스터로서, 상기 제 3 트랜지스터의 유효 채널 폭이 상기 제 1 트랜지스터의 유효 채널 폭보다 더 큰, 상기 제 3 트랜지스터
를 포함하는, 구조물.
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