KR101860199B1 - Fet 및 fet 형성 방법 - Google Patents

Fet 및 fet 형성 방법 Download PDF

Info

Publication number
KR101860199B1
KR101860199B1 KR1020160053131A KR20160053131A KR101860199B1 KR 101860199 B1 KR101860199 B1 KR 101860199B1 KR 1020160053131 A KR1020160053131 A KR 1020160053131A KR 20160053131 A KR20160053131 A KR 20160053131A KR 101860199 B1 KR101860199 B1 KR 101860199B1
Authority
KR
South Korea
Prior art keywords
fin
source
substrate
drain region
isolation region
Prior art date
Application number
KR1020160053131A
Other languages
English (en)
Other versions
KR20170032823A (ko
Inventor
옌-루 리
치이-홍 리
치엔-이 쿠오
릴리 수
치엔-창 수
헹-웬 팅
로저 타이
체-후이 리
잉-웨이 리
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20170032823A publication Critical patent/KR20170032823A/ko
Application granted granted Critical
Publication of KR101860199B1 publication Critical patent/KR101860199B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H01L29/7855—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H01L29/4991—
    • H01L29/6656—
    • H01L29/66795—
    • H01L29/7831—
    • H01L29/7846—
    • H01L29/7848—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/795—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in lateral device isolation regions, e.g. STI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/675—Gate sidewall spacers
    • H10D64/679—Gate sidewall spacers comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

실시형태는, 기판 위의 제1 핀, 상기 제1 핀에 인접하고 상기 기판 위에 있는 제2 핀, 상기 제1 핀과 상기 제2 핀을 둘러싸는 격리 영역, 상기 제1 핀과 상기 제2 핀의 상단 표면 위에서 측벽을 따르며, 상기 제1 핀과 상기 제2 핀 내의 채널 영역을 규정하는 게이트 구조체, 상기 게이트 구조체에 인접한 상기 제1 핀과 상기 제2 핀 상의 소스/드레인 영역, 및 상기 기판의 상단 표면으로부터 상기 소스/드레인 영역을 분리하는 에어 갭(air gap)을 포함하는 구조체이다.

Description

FET 및 FET 형성 방법{FETS AND METHODS OF FORMING FETS}
더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하는 나노미터 기술 프로세스 노드로 반도체 산업이 진전함에 따라, 제조 및 디자인 이슈 양자로부터의 도전이 핀 전계 효과 트랜지스터(FinFET: fin field effect transistor)와 같은 3차원 디자인의 개발을 야기하였다. 통상적인 FinFET은 예컨대 기판의 실리콘 층의 부분에서 떨어져 에칭함으로써 형성되는 기판으로부터 연장되는 얇은 수직 "핀(fin)"(또는 핀 구조체)로 제조된다. FinFET의 채널은 이 수직 핀으로 형성된다. 핀 위에 게이트가 제공된다[예컨대, 랩핑(wrapping)]. 채널의 양 측면 상에 게이트를 갖는 것은 양 측면으로부터 채널의 게이트 제어를 가능하게 한다. 그러나, 반도체 제조에서 이러한 피처(feature) 및 프로세스를 구현하기 위한 시도가 있다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피처(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 3차원 뷰에서의 FinFET(fin field effect transistor)의 실시예이다.
도 2 내지 도 6, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 및 도 9 내지 도 15는 일부 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지의 3차원 및 단면도이다.
도 16은 일부 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지의 단면도이다.
도 17은 일부 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지의 단면도이다.
도 18은 일부 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지의 단면도이다.
이하의 설명은 제공된 본 발명의 주제(subject matter)의 상이한 피처들을 구현하기 위한 다수의 상이한 실시형태들 또는 실시예들을 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피처 상에서 또는 그 위에서의 제1 피처의 형성은, 제1 및 제2 피처가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피처(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 마찬가지로, "전방 측" 및 "후방 측" 등의 용어가 다양한 컴포넌트(component)를 더 용이하게 식별하기 위해 여기에서 사용될 수 있고, 예컨대 컴포넌트가 다른 컴포넌트의 대향 측 상에 있는 것을 식별할 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
다양한 예시적 실시형태에 따라 FinFET(Fin Field-Effect Transistor) 및 그 형성 방법이 제공된다. FinFET 형성의 중간 스테이지가 예시되어 있다. 여기서 논의되는 일부 실시형태는 게이트-제1 프로세스를 사용하여 형성되는 FinFET의 컨텍스트(context)에서 논의된다. 다른 실시형태에서, 게이트-최종 프로세스(때로는 대체용어로서 게이트 프로세스라 함)가 사용될 수 있다. 실시형태의 몇가지 변형이 논의된다. 다른 실시형태의 범위 내에서 고려되는 것들이 변경될 수 있다는 것을 통상의 기술자는 용이하게 이해할 것이다. 방법 실시형태는 특정 순서로 논의되지만, 다양한 다른 방법 실시형태가 임의의 논리적 순서로 수행될 수 있고, 여기서 설명하는 것보다 적거나 많은 단계들을 포함할 수 있다.
예시된 실시형태를 명확하게 검토하기 전에, 개시된 본 실시형태의 몇가지 유익한 특징과 양상이 전체적으로 검토될 것이다. 일상적으로, 본 개시는, 디바이스 향상을 위해, 적은 결함[변위(dislocation) 등]을 갖는 FinFET 내의, 적어도 FinFET의 채널 영역 근방에 에피택셜 소스/드레인을 달성하도록 간단하고 비용 효율적인 프로세스 플로우를 제공하기 위한 반도체 디바이스 및 반도체 디바이스의 형성 방법이다. 또한, 이러한 간단하고 비용 효율적인 프로세스 플로우는, 인접한 핀 사이에서의 누설을 감소시킴으로써 인접한 핀 사이의 더 좋은 격리(isolation)를 달성할 수 있고, 소스/드레인 영역에 대한 접촉 저항을 감소시킬 수도 있다. 특히, 이하 개시되는 바와 같은 실시형태는, 인접한 핀 사이에 크라운(crown)의 상단 표면 상에 남겨진(remaining) 격리 영역[예컨대, STI(shallow trench isolation]의 격리 물질의 일부를 갖는 FinFET 크라운 구조체를 사용하는 프로세스 플로우를 포함한다. 이러한 남겨진 격리 물질은, 인접한 핀 사이의 에피택셜 볼륨(epitaxial volume)의 양을 감소시키기 때문에, 변위(dislocation)의 발생을 억제한다. 또한, 격리 영역은, 인접한 핀 사이에 기생 용량을 감소시킬 수 있는 유전 상수(k값)를 감소시키게 될, 에어 갭(air gap)이 에피택셜 소스/드레인 영역과 크라운 구조체의 상단 표면 사이에 형성되게 한다. 이 감소된 기생 용량은 디바이스의 더 좋은 교류(AC) 성능을 가능하게 할 수 있다. 또한, 에피택셜 소스/드레인 구조체의 상단 표면은, 위에 놓인 콘택트(overlying contact)를 위한 접촉 면적을 증가시킬 수 있는 비평탄[예컨대, 높낮이가 있는(undulating) 및/또는 물결모양의(wavy)] 상단 표면을 가질 수 있다. 이러한 증가된 접촉 면적은 소스/드레인 영역에 대한 접촉 저항을 감소시킬 수 있다.
일부 실시형태에서, 개시된 프로세스 플로우는 SRAM(static random access memory) 디바이스의 형성에 사용될 수 있다. 이 실시형태에서, 인접한 핀 사이에 남겨진 격리 물질은 인접한 SRAM 트랜지스터의 소스/드레인을 함게 병합할 가능성을 감소시키는 소스/드레인 영역의 에피택셜 볼륨을 억제하는 것을 도울 수 있다. 이 감소된 병합의 가능성은 인접한 SRAM 트랜지스터 사이의 바람직한 감소딘 공간을 여전히 가능하게 하면서 디바이스의 수율을 증가시킨다.
도 1은 3차원 뷰에서의 FinFET(30)의 실시예를 도시한다. FinFET(30)은 기판(32) 상에 핀(36)을 포함한다. 기판(32)은 격리 영역(34)을 포함하고, 핀(36)은 인접한 격리 영역(34)으로부터 위로 돌출된다. 게이트 유전체(38)는 핀(36)의 상단 표면 위와 측벽을 따르고, 게이트 전극(40)은 게이트 유전체(38) 위에 있다. 소스/드레인 영역(42 및 44)은 게이트 유전체(38) 및 게이트 전극(40)에 관하여 핀(36)의 대향 측면 내에 배치된다. 도 1은 또한 이후의 도면에 사용되는 참조 단면도를 도시한다. B-B 단면은 FinFET(30)의 채널, 게이트 유전체(38), 및 게이트 전극(40)을 가로지르는 단면이다. C-C 단면은 B-B 단면에 평행하고 소스/드레인 영역(42)을 가로지르는 단면이다. 이후 도면은 명확함을 위한 참조 단면을 나타낸다.
도 2 내지 도 15는 일부 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지의 3차원 뷰 및 단면도이다. 도 2 내지 도 13은 크라운 구조체 상의 다수의 핀을 제외하고, 도 1에서의 FinFET(30)과 유사한 FinFET을 도시한다. 도 7a 내지 도 8c에서, "a" 표시로 끝나는 도면은 3차원 뷰이고; "b" 표시로 끝나는 도면은 B-B 단면을 도시하고; "c" 표시로 끝나는 도면은 C-C 단면을 도시한다. 도 9 내지 도 15는 C-C 단면을 도시한다.
도 2는 기판(50)을 도시한다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등의 반도체 기판이 될 수 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼가 될 수 있다. 일반적으로 SOI 기판은 절연층 상에 형성되는 반도체 물질의 층을 포함한다. 절연층은 예컨대 BOX(buried oxide) 층, 실리콘 산화물 층 등이 될 수 있다. 절연층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 멀티-레이어(multi-layer) 또는 그라디언트(gradient) 기판 등의 다른 기판이 사용될 수도 있다. 일부 실시형태에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 카바이드, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐, 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체(alloy semiconductor); 또는 이들의 조합을 포함할 수 있다.
기판(50)은 집적 회로 디바이스(미도시)를 포함할 수 있다. 통상의 기술자가 인식하는 바와 같이, 트랜지스터, 다이오드, 커패시터, 저항기 또는 이들의 조합 등의 광범위한 집적회로 디바이스는 FinFET을 위한 디자인의 구조적 및 기능적 요구사항을 생성하기 위해 기판(50) 내에 및/또는 기판(50) 상에 형성될 수 있다. 집적 회로 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
또한, 도 2는, 기판(50)의 패터화된 부분(54)을 형성하기 위한, 기판 위의 마스크 층(52)의 형성 및 마스크 층(52)을 사용하는 기판(50)의 패터닝을 도시한다. 일부 실시형태에서, 마스크 층(52)은 하드 마스크이고, 이하에서 하드 마스크(52)라 할 수 있다. 하드 마스크(52)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 카본질화물, 또는 이들의 조합 등으로 형성될 수 있다.
일부 실시형태에서, 기판(50)의 패턴화된 부분(54)은 패턴화된 마스크 층(52)의 외측에 놓여있는 기판(50)을 에칭함으로써 형성될 수 있다. 에칭은 RIE(reactive ion etch), NBE(neutral beam etch), 또는 이들의 조합 등의 임의의 적용가능한 에칭 프로세스가 될 수 있다. 에칭은 이방성이 될 수 있다.
도 3은 크라운 구조체(58)의 형성 및 크라운 구조체(58) 위의 반도체 스트립을 도시한다. 마스크 층(56)은 기판(50)의 패턴화된 부분(54) 위에 형성 및 패턴화될 수 있다. 일부 실시형태에서, 마스크 층(56)은 하드 마스크이고, 이하에서 하드 마스크(56)라 할 수 있다. 하드 마스크(56)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 카본질화물, 또는 이들의 조합 등으로 형성될 수 있다.
일부 실시형태에서, 크라운 구조체(58) 및 반도체 스트립(60)은 기판(50)의 하드 마스크(56) 및 패턴화된 부분(54) 내의 트렌치를 에칭함으로써 형성될 수 있다. 반도체 스트립(60)은 또한 반도체 핀(60)이라 할 수 있다. 에칭은 RIE, NBE, 또는 이들의 조합 등의 임의의 적용가능한 에칭 프로세스가 될 수 있다. 에칭은 이방성이 될 수 있다.
도 4는 격리 영역(62)을 형성하기 위한 인접한 반도체 스트립(60) 사이의 절연 물질의 형성을 도시한다. 절연 물질은 실리콘 산화물, 질화물 등 또는 이들의 조합과 같은 산화물이 될 수 있고, HDP-CVD(high density plasma chemical vapor deposition), FCVD(flowable CVD)[예컨대, 원격 플라즈마 시스템에서의 CVD 기반 물질 퇴적 및 산화물 등의 다른 물질로 전환하기 위한 포스트 커링(post curing)] 등 또는 이들의 조합이 될 수 있다. 임의의 적용 가능한 프로세스에 의해 형성되는 다른 절연 물질이 사용될 수 있다. 도시된 실시형태에서, 절연 물질은 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 절연 물질이 형성되면 어닐(anneal) 프로세스가 수행될 수 있다. 또한 도 4에서, CMP(chemical mechanical polish) 등의 평탄화 프로세스는 임의의 초과 절연 물질[그리고 존재한다면, 하드 마스크(56)]을 제거하고, 동일평면인 반도체 스트립(60)의 상단 표면과 격리 영역(62)의 상단 표면을 형성할 수 있다.
도 5는 STI 영역을 형성하기 위한 격리 영역(62)의 리세싱(recessing)을 도시한다. 인접한 격리 영역(62) 사이로부터 반도체 스트립(60)의 상부 부분이 돌출되어 반도체 핀(64)을 형성하도록 격리 영역(62)이 리세싱된다. 도시된 바와 같이, 격리 영역(62)의 일부 부분은 인접한 반도체 핀(640 사이의 크라운 구조체(58)의 상부 상에 남는다. 또한, 격리 영역(62)의 상단 표면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면[디싱(dishing) 등], 또는 이들의 조합을 가질 수 있다. 격리 영역(62)의 상단 표면은 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. 격리 영역(62)은, 격리 영역(62)의 물질에 대하여 선택적인, 적용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예컨대, CERTAS® etch 또는 Applied Materials SICONI tool, 또는 저농도 불화수소산[dHF(dilute hydrofluoric) acid]을 사용하여 제거가능한 화학적 산화물이 사용될 수 있다.
도 5는 반도체 핀(64) 위의 게이트 구조체의 형성을 도시한다. 반도체 핀(64) 및 격리 영역(62) 상에 유전체 층(미도시)이 형성된다. 예컨대, 유전체 층은 실리콘 산화물, 실리콘 질화물, 그 다층(multilayer) 등이 될 수 있고, 적용가능한 기술에 따라 성막 또는 열적 성장될(thermally grown) 수 있다. 일부 실시형태에서, 유전체 층은 하이-k 유전체 물질이 될 수 있고, 이들 실시형태에서, 유전체 층은 약 7.0보다 큰 k값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 규산염이나 금속 산화물, 이들의 다층, 및 이들의 조합을 포함할 수 있다. 유전체층의 형성 방법은 MBD(Molecular-Beam Deposition), ALD(Atomic Layer Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등을 포함할 수 있다.
게이트 층(미도시)는 유전체 층 위에 형성되고, 마스크 층(미도시)은 게이트 층 위에 형성된다. 게이트 층은 유전체 층 위에 성막되고, 이어서 CMP 등에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 성막될 수 있다. 게이트 층은 다른 물질이 사용될 수도 있지만 예컨대 폴리실리콘으로 형성될 수 있다. 일부 실시형태에서, 게이트 층은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합, 또는 이들의 다층 등의 금속 함유 물질을 포함할 수 있다. 마스크 층은 예컨대 실리콘 질화물 등으로 형성될 수 있다.
층이 형성된 후에, 마스크(70)를 형성하기 위해, 마스크 층은 적용가능한 포토리소그래피 및 에칭 기술을 사용하여 패턴화될 수 있다. 이어서, 게이트(68) 및 게이트 유전체(66)를 형성하기 위해, 마스크(70)의 패턴은 적용가능한 에칭 기술에 의해 게이트 층 및 유전체 층으로 전사될 수 있다. 게이트(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각 채널 영역을 커버(cover)한다. 또한, 게이트(68)는 각 반도체 핀(64)의 세로 방향에 실질적으로 직교하는 세로 방향을 가질 수 있다.
도 7a, 도 7b, 및 도 7c는 격리 영역(62), 반도체 핀(64), 게이트(68), 및 마스크(70)의 노출 표면 상의 게이트 씰 스페이서(gate seal spacer)(72)의 형성을 도시한다. 열 산화 또는 성막 프로세스는 게이트 씰 스페이서(72)를 형성할 수 있다. 일부 실시형태에서, 게이트 씰 스페이서(72)는, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 카본질화물, 또는 이들의 조합 등의 질화물로 형성될 수 있다. 게이트 씰 스페이서(72)의 형성 이후에, 게이트 구조체의 측벽의 외측의 게이트 씰 스페이서(72)의 부분을 제거하기 위해, 건식 에칭 프로세스 등의 이방성 에칭 프로세스가 이어질 수 있다. 일부 실시형태에서, 에칭 프로세스 이후에, 게이트 씰 스페이서(72)의 일부 부분은 인접한 반도체 핀(64)(도 9, 도 15, 및 도 17 참조) 사이의 격리 영역(62) 상에 남는다.
도 8a, 도 8b, 및 도 8c는 게이트 구조체의 외측의 반도체 핀(64)의 제거를 도시한다. 게이트 구조체는, 반도체 핀(64) 및/또는 격리 영역(62) 내에 리세스(recess)(76)가 형성되도록, 반도체 핀(64)의 제거 중에 마스크로서 사용될 수 있다. 도시된 바와 같이, 반도체 핀(64)의 제거 이후에, 격리 영역(62)의 적어도 일부는 인접한 반도체 핀(64) 사이의 크라운 구조체(58)의 상단 표면 상에 남는다.
RIE, NBE, TMAH(tetramethyalammonium hydroxide), NH4OH(ammonium hydroxide), 실리콘과 격리 영역(62) 및/또는 게이트 씰 스페이서(72)의 물질 사이의 양호한 에칭 선택도로 실리콘을 에칭할 수 있는 습식 식각액(wet etchant) 등 또는 이들의 조합과 같은 임의의 적용가능한 에칭 프로세스를 사용하는 에칭에 의해 리세스(76)가 형성될 수 있다. 에칭은 이방성이 될 수 있다. 일부 실시형태에서, 크라운 구조체(58)의 상단 표면은 리세스(76)의 하단 표면의 적어도 일부로서 노출된다.
도 9는 인접한 반도체 핀(64) 사이의 격리 영역(62) 상에 게이트 씰 스페이서 물질(72)의 부분이 남는 실시형태를 도시한다. 본 실시형태에서, 에칭 프로세스는, 게이트 씰 스페이서 물질(72)의 일부 부분이 격리 영역(62) 상에 남지만, 노출된 반도체 핀(64)의 상단 표면(도 7c 참조)으로부터 게이트 씰 스페이서(72)를 제거하는 다이렉트 봄바드먼트 에치 프로세스(direct bombardment etch process)가 될 수 있다. 일부의 게이트 씰 스페이서 물질(72)이 격리 영역(62) 상에 남는 이유는, 적어도 부분적으로 반도체 핀(64)의 상단 표면에 비해 격리 영역(62) 상에 더 두껍게 형성된 게이트 씰 스페이서 물질(72)로 인한 것일 수 있다(도 7c 참조).
도 10 및 도 11은 소스/드레인 영역(80)의 형성을 도시한다. MOCVD(metal-organic CVD), MBE(molecular beam epitaxy), LPE(liquid phase epitaxy), VPE(vapor phase epitaxy), SEG(selective epitaxial growth), 또는 이들의 조합 등에 의해, 리세스(76) 내의 물질을 에피택셜 성장시킴으로써 리세스(76) 내에 소스/드레인 영역(80)이 형성된다. 도 10에 도시된 바와 같이, 인접한 반도체 핀(64) 사이의 격리 영역(62)의 차단(blocking)으로 인해, 소스/드레인 영역(80)이 수평으로 성장하지 않는 시간 동안, 소스/드레인 영역(80)은 처음으로 리세스(76) 내에서 수직으로 성장된다. 리세스(76)가 완전히 충전된 후에, 패싯(facet)을 형성하기 위해 소스/드레인 영역(80)은 수직 및 수평의 양방향으로 성장된다.
도 11에 도시된 바와 같이, 연속적인 에피택셜 소스/드레인 영역(80)을 형성하기 위해, 인접한 반도체 핀(80)의 소스/드레인 영역(80)이 병합된다. 크라운 구조체(58) 상의 격리 영역(62)의 차단으로 인해, 소스/드레인 영역(80)의 하부 부분과 크라운 구조체(58) 상의 격리 영역(62)의 상단 표면 사이에 에어 갭이 형성된다.
소스/드레인 영역(80)의 형성 이후에, 소스/드레인 영역(80) 상에 캐핑 층(capping layer)(84)이 형성된다. 캐핑 층(84)과 버퍼 층은 소스/드레인 영역(80)의 일부로 간주될 수 있다. 일부 실시형태에서, 캐핑 층(84)은 소스/드레인 영역(80) 상에 에피택셜 성장된다. 캐핑 층은, 후속 프로세싱[예컨대, 에칭 프로세스, 온도 프로세싱(temperature processing)] 중에 소스/드레인 영역(80)의 도펀트 손실(dopant loss)을 방지하는 것을 돕는다. 소스/드레인 영역(80)의 토포그래피(topography)는, 도 11에 도시된 바와 같이, 비평면으로 제어되거나 평면(도 14 참조)으로 제어될 수 있다.
반도체 핀(64)은 크라운 구조체(58)의 상단 표면 위로 높이(H1)로 연장된다. 일부 실시형태에서, 높이(H1)은 약 60 nm보다 작다. 일부 실시형태에서, 높이(H1)은 약 40 nm보다 작다. 일부 실시형태에서, 높이(H1)은 약 30 nm보다 작다. 에피택셜 소스/드레인 영역(80)은 높이(H2) 만큼 크라운 구조체(58)로 연장될 수 있다. 실시형태에서, 높이(H2)는 약 5 nm로부터 약 30 nm까지의 범위 내에 있다. 크라운 구조체(58)로 연장되는 소스/드레인 영역(80)의 부분은, 그 위의 높은 도펀트 농도 소스/드레인 영역(80)과 그 아래의 크라운 구조체(58) 간의 변형 차이(strain difference)를 버퍼링함에 따라, 버퍼 층이라 할 수 있다. 버퍼 층 및 소스/드레인 영역(80)의 잔여 부분의 도펀트 농도는 상이할 수 있다. 예컨대, 소스/드레인 영역(80)의 나머지는 40%보다 큰 Ge 농도를 갖지만, 버퍼 층은 약 40%보다 작은 Ge 농도를 가질 수 있다. 소스/드레인 영역(80)의 잔여 부분의 더 높은 농도는 소스/드레인 영역(80)이 FinFET의 채널 영역에 더 큰 스트레스(stress)를 인가하는 것을 가능하게 한다. 이 소스/드레인 영역(80)의 높은 도펀트 농도 부분을 스트레서 층(stressor layer)(80)이라 할 수 있다. 또한, 캐핑 층(84) 및 스트레서 층(80)의 도펀트 농도는 상이할 수 있다. 예컨대, 스트레서 층(80)은 40%보다 큰 Ge 농도를 갖지만, 캐핑 층(84)은 은 약 40%보다 작은 Ge 농도를 가질 수 있다.
일부 실시형태에서, 버퍼 층, 스트레서 층(80), 및 캐핑 층(84)은 단일, 연속 에피택셜 프로세스에서 형성될 수 있다. 다른 실시형태에서, 이 구조체들은 개별 프로세스에서 형성될 수 있다. 단일, 연속 프로세스에 의한 실시형태에서, 에피택셜 프로세스의 프로세싱 파라미터(예컨대, 프로세스 가스 플로우, 온도, 압력 등)는 변경되는 물질 성분으로 이 구조체들을 형성하기 위해 변경될 수 있다. 예컨대, 에피택시 중에, 게르마늄 함유 전구체(GeH4 등)의 플로우 레이트(flow rate)는 버퍼 층의 형성 중의 제1 레벨이 될 수 있고, 스트레서 층(80)의 형성으로의 이행시의 제2 레벨로 증가될 수 있다. 또한, 게르마늄 함유 전구체의 플로우 레이트는 캐핑 층(84)의 형성으로의 이행시의 제2 레벨로부터 제3 레벨로 감소될 수 있다.
도 11에 도시된 바와 같이, 크라운 구조체(58) 상의 격리 영역(62)의 잔여 부분은 두께(T1)를 가질 수 있다. 일부 실시형태에서, 두께(T1)는 약 2 nm로부터 약 15 nm까지의 범위 내에 있다. 에어 갭(82)은 약 4 nm보다 큰 높이(H3)를 가질 수 있다. 캐핑 층(84)은 2 nm보다 큰 두께(T2)로 형성될 수 있다. 캐핑 층(84)의 상단 표면은 최고점과 최저점 사이의 높이(H4)를 가질 수 있다. 일부 실시형태에서, 높이(H4)는 약 3 nm보다 크다. FinFET 디바이스의 인접한 핀은 스페이싱(S1)에 의해 분리될 수 있다. 일부 실시형태에서, 스페이싱(S1)은 약 40 nm보다 작다.
얻어진 FinFET이 n 타입 FinFET인 일부 예시적 실시형태에서, 소스/드레인 영역(80)은 SiC(silicon carbide), SiP(silicon phosphorous), 또는 SiCP(phosphorous-doped silicon carbon) 등을 포함한다. 얻어진 FinFET이 p 타입 FinFET인 예시적 대체 실시형태에서, 소스/드레인 영역(80)은 SiGe 및 붕소 또는 인듐 등의 p 타입 불순물을 포함한다.
어닐이 후속하는 소스/드레인 영역을 형성하기 위해, 에피택셜 소스/드레인 영역(80)에 도펀트가 주입될 수 있다. 주입 프로세스는 주입 프로세스로부터 보호될 FinFET의 영역을 커버하기 위해 포토레지스트 등의 마스크를 형성 및 패터닝하는 단계를 포함할 수 있다. 소스/드레인 영역(80)은 약 1019 cm- 3로부터 약 1021 cm-3까지의 범위로 불순물 농도를 가질 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(80)은 성장 중에 인 시투 도핑될(in situ doped) 수 있다.
하나 이상의 층간 절연막의 형성 및 콘택트의 형성 등의 FinFET 디바이스의 후속 프로세싱이 수행될 수 있다. 이들 프로세스는 도 12 및 도 13을 참조하여 이하 논의될 것이다.
도 12에서, 도 11에 도시된 구조체 위에 층간 절연막(ILD: interlayer dielectric)(90)이 성막된다. ILD(90)는 PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass), USG(undoped silicate glass) 등의 유전체 물질로 형성되고, CVD, PECVD, 또는 FCVD 등의 임의의 적합한 방법에 의해 성막될 수 있다.
도 13에서, ILD(90)를 통해 콘택트(92)가 형성된다. ILD(90)를 통해 콘택트(92)를 위한 개구(opening)가 형성된다. 적용 가능한 포토리소그래피 및 에칭 기술을 사용하여 개구가 형성될 수 있다. 일부 실시형태에서, 개구의 형성 중에 캐핑 층(84)의 적어도 일부가 제거된다. 확산 장벽 층, 접착 층 등의 라이너(liner) 및 도전성 물질이 개구 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈 등이 될 수 있다. ILD(90)의 표면으로부터 초과 물질을 제거하기 위해 CMP 등의 평탄화 프로세스가 수행될 수 있다. 잔여 라이너 및 도전성 물질은 개구 내에 콘택트(92)를 형성한다. 소스/드레인 영역(80)[존재하는 경우 캐핑 층(84)]과 콘택트(92) 사이의 인터페이스에 실리사이드(silicide)를 형성하기 위해 어닐 프로세스가 수행될 수 있다. 소스/드레인 영역(80)[존재하는 경우 캐핑 층(84)]에 콘택트(92)가 물리적 및 전기적으로 연결된다.
명확하게 도시되진 않았지만, 도 13의 구조체 상에 추가 프로세싱 단계가 수행될 수 있다는 것을 통상의 기술자가 용이하게 이해할 것이다. 예컨대, 다양한 금속간 유전체(IMD: inter-metal dielectric) 및 대응하는 금속화(metallization)가 ILD(90) 위에 형성될 수 있다. 또한, 게이트 전극(68)에 대한 콘택트가 위에 놓인 유전체 층을 통해 형성될 수 있다.
또한, 일부 실시형태에서, 게이트-최종 프로세스(때로는 대체용어로서 게이트 프로세스라 함)가 사용될 수 있다. 이들 실시형태에서, 게이트(68) 및 게이트 유전체(66)는 더미 구조체로 간주될 수 있고, 후속 프로세싱 중에 제거되어 액티브 게이트와 액티브 게이트 유전체로 교체될 것이다.
도 14는 실질적으로 평평한 표면을 갖는 소스/드레인 영역(80)을 갖는 실시형태를 도시한다. 이전 실시형태가 높낮이가 있는 상단 표면(예컨대, 웨이비(wavy) 상단 표면)을 가고, 본 실시형태가 소스/드레인 영역(80)을 위해 평평한 상단 표면을 갖는 것을 제외하고, 본 실시형태는 도 2 내지 도 13에서 설명한 실시형태와 유사하다. 이전에 설명한 실시형태와 유사한 본 실시형태에 관한 세부사항은 반복되지 않을 것이다.
상단 표면의 형상/구성은, 소스/드레인 영역(80)을 형성하기 위해 사용되는 에피택셜 프로세스의 파라미터를 변경함으로써 제어될 수 있다. 예컨대, 더 긴 타임프레임(timeframe) 동안 에피택셜 프로세스를 수행함으로써, 소스/드레인 영역은 웨이비 상단 표면 구성으로부터 평평한 상단 표면 구성으로 변경될 것이다.
도 15는 예시적 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지의 단면도이다. 본 실시형태는 인접한 반도체 핀(64) 사이의 게이트 씰 스페이서(72)의 잔여 부분을 포함하는 것을 제외하고 본 실시형태는 도 2 내지 도 14에서 설명한 실시형태와 유사하다. 이전에 설명한 실시형태와 유사한 본 실시형태에 관한 세부사항은 반복되지 않을 것이다.
본 실시형태는 도 9의 구조체 상에 형성되는 소스/드레인 영역(80) 및 캐핑 층(84)을 갖는 도 9에 도시된 실시형태와 유사하다. 인접한 핀 사이의 격리 영역(62)의 잔여 부분 상의 게이트 씰 스페이서(72)의 잔여 부분의 추가는, 핀 사이의 게이트 씰 스페이서(72)의 부분이 없는 실시형태에 비해, 에어 갭(82)의 높이(H4)를 증가시킬 수 있다.
도 2 내지 도 15에서의 실시형태가 각 FinFET을 위한 3개의 핀을 도시하고 있지만, 다른 실시형태는 각 FinFET을 위한 더 많거나 더 적은 핀을 고려한다.
도 16은 예시적 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지의 단면도이다. 도 16은 도 1의 C-C 단면을 도시한다. 이전 실시형태가 FinFET을 위한 3개의 핀을 갖고, 본 실시형태는 FinFET을 위한 단일 핀을 갖는 실시형태인 것을 제외하고, 본 실시형태는 도 2 내지 도 15에서 설명한 실시형태와 유사하다. 이전에 설명한 실시형태와 유사한 본 실시형태에 관한 세부사항은 반복되지 않을 것이다.
일부 실시형태에서, 도 16에서의 구조체는 SRAM 디바이스에서의 PMOS(p-type metal-oxide-semiconductor) 트랜지스터를 위해 사용될 수 있다. 예컨대, 도 15에서의 디바이스는 SRAM 디바이스 내의 풀-업 트랜지스터(pull-up transistor)로서 사용될 수 있다. 일부 실시형태에서, 소스/드레인 영역(80)은 SiGe, 및 붕소 또는 인듐과 같은 p 타입 불순물을 포함한다. 이전 실시형태와 마찬가지로, 반도체 핀(64)이 에치 백될(etched back) 때 형성되는 리세스의 개구 근방에 격리 영역(62)의 일부 부분이 남는다. 잔여 격리 영역(62)은, 인접한 SRAM 트랜지스터의 소스/드레인 영역(80)이 함께 병합될 가능성을 감소시킬 수 있는 소스/드레인 영역(80)의 에피택셜 볼륨을 제한하는 것을 돕는다. 이 감소된 병합의 가능성은 인접한 SRAM 트랜지스터 사이의 바람직한 감소딘 공간을 여전히 가능하게 하면서 디바이스의 수율을 증가시킨다.
도 17은 예시적 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지의 단면도이다. 도 17은 도 1의 C-C 단면을 도시한다. 본 실시형태가 인접한 반도체 핀(64) 사이의 부분을 포함하는 핀을 둘러싸는 게이트 씰 스페이서(72)의 잔여 부분을 포함하는 것을 제외하고, 본 실시형태는 도 16에서 설명한 실시형태와 유사하다. 이전에 설명한 실시형태와 유사한 본 실시형태에 관한 세부사항은 반복되지 않을 것이다.
인접한 핀 사이의 격리 영역(62)의 잔여 부분 상의 게이트 씰 스페이서(72)의 잔여 부분의 추가는 소스/드레인 영역(80)의 에피택셜 볼륨을 더 제한할 수 있고, 핀 사이의 게이트 씰 스페이서(72)의 부분이 없는 실시형태에 비해 인접한 소스/드레인 영역(80)이 함께 병합될 가능성을 더 감소시킬 수 있다. 반도체 핀(64)이 에치 백될 때 형성되는 리세스의 개구 근방이고 핀을 둘러싸는 물질(예컨대, 62 및 72)이 더 뚜거우면, 소스/드레인 영역(80)의 에피택셜 볼륨이 더 제한되고, 이에 따라 인접한 SRAM 트랜지스터의 소스/드레인 영역(80)이 함께 병합될 가능성이 더 감소된다.
도 18은 예시적 실시형태에 따른 FinFET의 제조에 있어서의 중간 스테이지의 단면도이다. 도 18은 도 1의 C-C 단면을 도시한다. 본 실시형태가 크라운 구조체(58) 상에 2개의 핀을 포함하는 것을 제외하고 본 실시형태는 도 16 및 도 17에서 설명한 실시형태와 유사하다. 이전에 설명한 실시형태와 유사한 본 실시형태에 관한 세부사항은 반복되지 않을 것이다.
일부 실시형태에서, 도 18에서의 구조체는 SRAM 디바이스에서의 NMOS(n-type metal-oxide-semiconductor) 트랜지스터를 위해 사용될 수 있다. 예컨대, 도 18에서의 디바이스는 SRAM 디바이스 내의 풀-업 트랜지스터(pull-up transistor)로서 사용될 수 있다. 본 실시형태에서, 소스/드레인 영역(80)은 실리콘, SiC, SiCP 등을 포함할 수 있다. 이전 실시형태와 마찬가지로, 반도체 핀(64)이 에치 백될(etched back) 때 형성되는 리세스의 개구 근방에 격리 영역(62)의 일부 부분이 남는다. 잔여 격리 영역(62)은 인접한 반도체 핀(64) 사이에 에어 갭(82)을 형성하는 것을 돕는다. 본 실시형태에서의 버퍼 층은, 이전 실시형태에서 버퍼 층이 소스/드레인 영역(80) 내에 포함되는 버퍼 층(96)으로서 라벨링된다(labeled). 이전 실시형태와 마찬가지로, 버퍼 층(96)은 소스/드레인 영역(80)으로서 유사한 도펀트를 포함하지만 낮은 도펀트 농도를 갖는다
도시되진 않았지만, 본 실시형태는 또한 인접한 핀 사이의 격리 영역(62)의 잔여 부분 상에 게이트 씰 스페이서(72)의 잔여 부분을 포함할 수 있다(도 17 참조).
실시형태들은 장점을 성취할 수 있다. 예컨대, 본 개시는, 디바이스 향상을 위해, 적은 결함[변위(dislocation) 등]을 갖는 FinFET 내의, 적어도 FinFET의 채널 영역 근방에 에피택셜 소스/드레인을 달성하도록 간단하고 비용 효율적인 프로세스 플로우를 제공하기 위한 반도체 디바이스 및 반도체 디바이스의 형성 방법이다. 또한, 이러한 간단하고 비용 효율적인 프로세스 플로우는, 인접한 핀 사이에서의 누설을 감소시킴으로써 인접한 핀 사이의 더 좋은 격리(isolation)를 달성할 수 있고, 소스/드레인 영역에 대한 접촉 저항을 감소시킬 수도 있다. 특히, 이하 개시되는 바와 같은 실시형태는, 인접한 핀 사이에 크라운(crown)의 상단 표면 상에 남겨진(remaining) 격리 영역[예컨대, STI(shallow trench isolation]의 격리 물질의 일부를 갖는 FinFET 크라운 구조체를 사용하는 프로세스 플로우를 포함한다. 이러한 남겨진 격리 물질은, 인접한 핀 사이의 에피택셜 볼륨(epitaxial volume)의 양을 감소시키기 때문에, 변위(dislocation)의 발생을 억제한다. 또한, 격리 영역은, 인접한 핀 사이에 기생 용량을 감소시킬 수 있는 유전 상수(k값)를 감소시키게 될, 에어 갭(air gap)이 에피택셜 소스/드레인 영역과 크라운 구조체의 상단 표면 사이에 형성되게 한다. 이 감소된 기생 용량은 디바이스의 더 좋은 교류(AC) 성능을 가능하게 할 수 있다. 또한, 에피택셜 소스/드레인 구조체의 상단 표면은, 위에 놓인 콘택트(overlying contact)를 위한 접촉 면적을 증가시킬 수 있는 비평탄[예컨대, 높낮이가 있는(undulating)] 상단 표면을 가질 수 있다. 이러한 증가된 접촉 면적은 소스/드레인 영역에 대한 접촉 저항을 감소시킬 수 있다.
실시형태는, 기판 위의 제1 핀, 상기 제1 핀에 인접하고 상기 기판 위에 있는 제2 핀, 상기 제1 핀과 상기 제2 핀을 둘러싸는 격리 영역, 상기 제1 핀과 상기 제2 핀의 상단 표면 위에서 측벽을 따르며, 상기 제1 핀과 상기 제2 핀 내의 채널 영역을 규정하는 게이트 구조체, 상기 게이트 구조체에 인접한 상기 제1 핀과 상기 제2 핀 상의 소스/드레인 영역, 및 상기 기판의 상단 표면으로부터 상기 소스/드레인 영역을 분리하는 에어 갭(air gap)을 포함하는 구조체이다.
다른 실시형태는, 기판의 융기 부분(raised portion)을 형성하는 단계, 상기 기판의 상기 융기 부분 상에 핀을 형성하는 단계, 상기 핀을 둘러싸는 격리 영역을 형성하는 단계로서, 상기 격리 영역의 제1 부분은 인접한 핀 사이의 상기 기판의 상기 융기 부분의 상단 표면 상에 있는 것인, 상기 격리 영역을 형성하는 단계, 상기 핀 위에 게이트 구조체를 형성하는 단계, 및 상기 게이트 구조체의 대향하는 측면 상에 소스/드레인 영역을 형성하는 단계로서, 상기 소스/드레인 영역 중 적어도 하나는 상기 격리 영역의 상기 제1 부분으로부터 적어도 하나의 소스/드레인 영역을 분리시키는 에어 갭을 갖는 것인, 상기 소스/드레인 영역을 형성하는 단계를 포함하는 방법이다.
추가 실시형태는, 기판 위에 제1 핀을 형성하는 단계, 상기 제1 핀을 둘러싸는 격리 영역을 형성하는 단계, 상기 제1 핀 위에 제1 게이트 구조체를 형성하는 단계, 상기 격리 영역의 상단 표면 아래에 있는 상단 표면을 갖도록 상기 제1 게이트 구조체의 바깥쪽에 있는 상기 제1 핀을 리세싱하는 단계, 및 상기 제1 게이트 구조체의 바깥쪽에 있는 상기 리세스된 제1 핀으로부터 상기 제1 소스/드레인 영역을 에피택셜 성장시키는 단계로서, 상기 격리 영역은 상기 제1 소스/드레인 영역의 상기 에피택셜 성장을 제한하는 것인, 상기 제1 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함하는 방법이다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 구조체에 있어서,
    융기 부분(raised portion)을 포함하는 기판으로서, 상기 융기 부분은 기판의 제2 상단 표면보다 높은 제1 상단 표면을 포함하는 것인, 기판;
    상기 기판의 상기 융기 부분 상의 제1 핀(fin);
    상기 융기 부분 상에 있으며, 상기 제1 핀에 인접한, 제2 핀;
    상기 제1 핀, 상기 제2 핀 및 상기 융기 부분을 둘러싸는 격리 영역;
    상기 제1 핀과 상기 제2 핀의 상단 표면 위에 있고 상기 제1 핀과 상기 제2 핀의 측벽을 따르며 상기 제1 핀과 상기 제2 핀 내의 채널 영역을 규정하는 게이트 구조체;
    상기 게이트 구조체에 인접한 상기 제1 핀 및 상기 제2 핀 상의 소스/드레인 영역; 및
    상기 격리 영역의 상단 표면으로부터 상기 소스/드레인 영역을 분리하는 에어 갭(air gap)을 포함하고,
    상기 융기 부분은 상기 제1 핀과 상기 제2 핀 사이의 리세스를 포함하고, 상기 리세스의 최하단 표면은 상기 기판의 상기 제2 상단 표면보다 높은 것인, 구조체.
  2. 제1항에 있어서,
    상기 제1 핀과 상기 제2 핀은 상기 기판의 상기 융기 부분으로부터 연장되고, 상기 에어 갭은 상기 격리 영역의 상단 표면과 상기 소스/드레인 영역 사이에 있는 것인, 구조체.
  3. 제2항에 있어서,
    상기 격리 영역의 부분은 상기 리세스의 상기 최하단 표면과 상기 에어 갭 사이에 있는 것인, 구조체.
  4. 제3항에 있어서,
    상기 게이트 구조체의 측벽 상의 게이트 씰 스페이서(gate seal spacer)를 더 포함하고, 상기 게이트 씰 스페이서의 부분은 상기 격리 영역의 부분과 상기 에어 갭 사이에 있는 것인, 구조체.
  5. 제1항에 있어서,
    상기 소스/드레인 영역은 에피택셜(epitaxial) 소스/드레인 영역인 것인, 구조체.
  6. 제1항에 있어서,
    상기 소스/드레인 영역은,
    상기 제1 핀 및 상기 제2 핀 상에 있고 제1 도펀트 농도를 갖는 버퍼 층;
    상기 버퍼 층 상에 있고, 상기 제1 도펀트 농도보다 큰 제2 도펀트 농도를 갖는 스트레서 층(stressor layer); 및
    상기 스트레서 층 상에 있고, 상기 제2 도펀트 농도보다 작은 제3 도펀트 농도를 갖는 캐핑 층(capping layer)
    을 더 포함하는 것인, 구조체.
  7. 방법에 있어서,
    기판의 융기 부분(raised portion)을 형성하기 위해 상기 기판을 패턴화하는 단계로서, 상기 기판의 상기 융기 부분은 상기 기판의 제2 상단 표면보다 높은 제1 상단 표면을 포함하는 것인, 상기 기판을 패턴화하는 단계;
    상기 기판의 상기 융기 부분 상에 핀(fin)들을 형성하기 위해 상기 융기 부분을 패턴화하는 단계로서, 상기 융기 부분은 인접한 핀들 사이의 리세스를 포함하고, 상기 리세스의 최하단 표면은 상기 기판의 상기 제2 상단 표면보다 높은 것인, 상기 융기 부분을 패턴화하는 단계;
    상기 핀들 및 상기 융기 부분을 둘러싸는 격리 영역을 형성하는 단계로서, 상기 격리 영역의 제1 부분은 인접한 핀들 사이의 상기 기판의 상기 융기 부분의 상기 리세스 내에 있는 것인, 상기 격리 영역을 형성하는 단계;
    상기 핀 위에 게이트 구조체를 형성하는 단계; 및
    상기 게이트 구조체의 대향 측 상에 소스/드레인 영역을 형성하는 단계로서, 상기 소스/드레인 영역 중 적어도 하나의 소스/드레인 영역은 상기 적어도 하나의 소스/드레인 영역을 상기 격리 영역의 상기 제1 부분으로부터 분리시키는 에어 갭(air gap)을 갖는 것인, 상기 소스/드레인 영역을 형성하는 단계
    를 포함하는, 방법.
  8. 제7항에 있어서,
    상기 소스/드레인 영역을 형성하는 단계는,
    상기 격리 영역의 상단 표면 아래에 있는 상단 표면을 갖도록 상기 게이트 구조체의 바깥쪽에 있는 상기 핀을 리세싱(recessing)하는 단계; 및
    상기 게이트 구조체의 대향 측 상에 상기 리세싱된 핀으로부터 상기 소스/드레인 영역을 에피택셜 성장시키는(epitaxially growing) 단계
    를 더 포함하는 것인, 방법.
  9. 제8항에 있어서,
    상기 핀으로부터 상기 소스/드레인 영역을 에피택셜 성장시키는 단계는,
    상기 핀 상에, 제1 도펀트 농도를 갖는 버퍼 층을 에피택셜 성장시키는 단계;
    상기 버퍼 층 상에 상기 제1 도펀트 농도보다 큰 제2 도펀트 농도를 갖는 스트레서 층(stressor layer)을 에피택셜 성장시키는 단계; 및
    상기 스트레서 층 상에 상기 제2 도펀트 농도보다 작은 제3 도펀트 농도를 갖는 캐핑 층(capping layer)을 에피택셜 성장시키는 단계
    를 더 포함하는 것인, 방법.
  10. 방법에 있어서,
    기판의 융기 부분(raised portion)을 형성하기 위해 상기 기판을 패턴화하는 단계로서, 상기 기판의 상기 융기 부분은 상기 기판의 제2 상단 표면보다 높은 제1 상단 표면을 포함하는 것인, 상기 기판을 패턴화하는 단계;
    상기 기판의 상기 융기 부분 상에 제1 핀 및 제2 핀을 형성하기 위해 상기 융기 부분을 패턴화하는 단계로서, 상기 융기 부분은 상기 제1 핀과 상기 제2 핀 사이의 리세스를 포함하고, 상기 리세스의 최하단 표면은 상기 기판의 상기 제2 상단 표면보다 높은 것인, 상기 융기 부분을 패턴화하는 단계;
    상기 제1 핀, 상기 제2 핀 및 상기 융기 부분을 둘러싸는 격리 영역을 형성하는 단계;
    상기 제1 핀 및 상기 제2 핀 위에 제1 게이트 구조체를 형성하는 단계;
    상기 격리 영역의 상단 표면 아래에 있는 상단 표면을 갖도록 상기 제1 게이트 구조체의 바깥쪽에 있는 상기 제1 핀 및 상기 제2 핀을 리세싱(recessing)하는 단계; 및
    상기 제1 게이트 구조체의 바깥쪽에 있는 상기 리세싱된 제1 핀 및 제2 핀으로부터 제1 소스/드레인 영역을 에피택셜 성장시키는 단계
    를 포함하고,
    상기 격리 영역은 상기 제1 소스/드레인 영역의 상기 에피택셜 성장을 제한하는 것인, 방법.
KR1020160053131A 2015-09-15 2016-04-29 Fet 및 fet 형성 방법 KR101860199B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562218894P 2015-09-15 2015-09-15
US62/218,894 2015-09-15
US15/002,077 2016-01-20
US15/002,077 US9831116B2 (en) 2015-09-15 2016-01-20 FETS and methods of forming FETs

Publications (2)

Publication Number Publication Date
KR20170032823A KR20170032823A (ko) 2017-03-23
KR101860199B1 true KR101860199B1 (ko) 2018-05-21

Family

ID=58257566

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160053131A KR101860199B1 (ko) 2015-09-15 2016-04-29 Fet 및 fet 형성 방법

Country Status (4)

Country Link
US (5) US9831116B2 (ko)
KR (1) KR101860199B1 (ko)
CN (1) CN106531806B (ko)
TW (1) TWI593101B (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831116B2 (en) * 2015-09-15 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETs
DE102016102679B4 (de) 2015-09-15 2024-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fets und verfahren zum bilden von fets
TWI683395B (zh) 2015-11-12 2020-01-21 聯華電子股份有限公司 鰭狀電晶體與鰭狀電晶體的製作方法
US9947756B2 (en) * 2016-02-18 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US10032869B2 (en) * 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
US9805989B1 (en) 2016-09-22 2017-10-31 International Business Machines Corporation Sacrificial cap for forming semiconductor contact
US10453943B2 (en) * 2016-11-29 2019-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETS
US10707328B2 (en) * 2016-11-30 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming epitaxial fin structures of finFET
US11476349B2 (en) 2016-12-15 2022-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
EP3339244A1 (en) * 2016-12-21 2018-06-27 IMEC vzw Source and drain contacts in fin- or nanowire- based semiconductor devices.
KR102414182B1 (ko) 2017-06-29 2022-06-28 삼성전자주식회사 반도체 소자
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
KR102432467B1 (ko) 2017-08-30 2022-08-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10680084B2 (en) * 2017-11-10 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for fin-like field effect transistors
US10854503B2 (en) 2018-07-16 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with air gap and method sealing the air gap
US11081395B2 (en) * 2018-07-31 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor having air gap and method for manufacturing the same
US10529831B1 (en) * 2018-08-03 2020-01-07 Globalfoundries Inc. Methods, apparatus, and system for forming epitaxial formations with reduced risk of merging
US11171209B2 (en) * 2018-09-27 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11195951B2 (en) * 2018-11-27 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with self-aligned wavy contact profile and method of forming the same
US11101347B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Confined source/drain epitaxy regions and method forming same
US11043598B2 (en) 2018-11-30 2021-06-22 International Business Machines Corporation Vertical field effect transistor with low-resistance bottom source-drain contact
US11004725B2 (en) * 2019-06-14 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device with gaps in the source/drain region
US11217591B2 (en) * 2019-10-16 2022-01-04 Nanya Technology Corporation Semiconductor device structure with air gap and method for preparing the same
US11527650B2 (en) * 2019-10-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having a source/drain region with a multi-sloped undersurface
CN110896034B (zh) * 2019-11-08 2023-03-21 中国科学院微电子研究所 一种鳍状结构及半导体器件的制备方法
CN112951725B (zh) * 2019-12-10 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11862712B2 (en) * 2020-02-19 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of semiconductor device fabrication including growing epitaxial features using different carrier gases
US11387365B2 (en) * 2020-04-01 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device for recessed fin structure having rounded corners
US11489075B2 (en) * 2020-06-29 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11652105B2 (en) * 2020-07-22 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy regions with large landing areas for contact plugs
US12224347B2 (en) * 2021-02-19 2025-02-11 Qualcomm Incorporated P-type field effect transistor (PFET) on a silicon germanium (Ge) buffer layer to increase Ge in the PFET source and drain to increase compression of the PFET channel and method of fabrication
US12094778B2 (en) * 2021-06-24 2024-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method of forming
US11824133B2 (en) 2021-07-22 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Detection using semiconductor detector

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8263451B2 (en) 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US9130058B2 (en) * 2010-07-26 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming crown active regions for FinFETs
US8377779B1 (en) * 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9443962B2 (en) * 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US9147682B2 (en) * 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
KR102049774B1 (ko) 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8921191B2 (en) * 2013-02-05 2014-12-30 GlobalFoundries, Inc. Integrated circuits including FINFET devices with lower contact resistance and reduced parasitic capacitance and methods for fabricating the same
US10028062B2 (en) 2013-03-15 2018-07-17 Bose Corporation Driving plural armatures with a common stator
KR102038486B1 (ko) 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9006805B2 (en) * 2013-08-07 2015-04-14 United Microelectronics Corp. Semiconductor device
KR102146469B1 (ko) * 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9312274B1 (en) * 2014-10-15 2016-04-12 Globalfoundries Inc. Merged fin structures for finFET devices
US9324713B1 (en) * 2015-03-16 2016-04-26 Globalfoundries Inc. Eliminating field oxide loss prior to FinFET source/drain epitaxial growth
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US9831116B2 (en) * 2015-09-15 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETs

Also Published As

Publication number Publication date
US10269618B2 (en) 2019-04-23
TW201711187A (zh) 2017-03-16
US11728208B2 (en) 2023-08-15
US9831116B2 (en) 2017-11-28
CN106531806A (zh) 2017-03-22
US20210265195A1 (en) 2021-08-26
US20180082883A1 (en) 2018-03-22
CN106531806B (zh) 2019-08-30
US11004724B2 (en) 2021-05-11
US20170076973A1 (en) 2017-03-16
KR20170032823A (ko) 2017-03-23
US20190252240A1 (en) 2019-08-15
TWI593101B (zh) 2017-07-21
US20250006549A1 (en) 2025-01-02

Similar Documents

Publication Publication Date Title
US11728208B2 (en) FETS and methods of forming FETS
US10868005B2 (en) FinFETs and methods of forming finFETs
US20230215935A1 (en) Fets and methods of forming fets
KR102058219B1 (ko) FinFET 구조체 및 이를 형성하는 방법
US9773786B2 (en) FETs and methods of forming FETs
KR101735209B1 (ko) 핀형 전계효과 트랜지스터 소자 및 그 형성 방법
US9461110B1 (en) FETs and methods of forming FETs
US10727134B2 (en) Methods of fabricating semiconductor devices with gate-all-around structure
TW202109635A (zh) 半導體裝置的形成方法
US12094761B2 (en) FETs and methods of forming FETs
KR102085324B1 (ko) 콘택 플러그 및 이의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20160429

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170522

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20180219

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20180515

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20180515

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20210503

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20220428

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20230427

Start annual number: 6

End annual number: 6