KR20160059448A - 고도로 스케일된 트랜지스터를 위한 접촉부 - Google Patents

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카를로스 에이치. 디아즈
와-이 리엔
치아-하오 창
충-쳉 우
치-하오 왕
잉-킁 릉
장-피에르 콜린지
춘-시웅 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 반도체 디바이스를 제조하는 방법이 개시된다. 반도체 디바이스는 기판, 제1 및 제2 소스/드레인(S/D) 영역, 제1 및 제2 S/D 영역 사이의 채널, 채널과 맞물리는 게이트 및 제1 S/D 영역에 연결하는 접촉 피처를 포함한다. 접촉 피처는 제1 및 제2 접촉 층을 포함한다. 제1 접촉 층은 등각의 단면 프로파일을 가지고 그 적어도 2개의 측면 상에서 제1 S/D 영역과 접촉 상태에 있다. 실시예에서, 제1 접촉 층은 접촉 면적을 증가시키도록 제1 S/D 영역의 3개 또는 4개의 측면과 직접 접촉 상태에 있다. 제1 접촉 층은 반도체-금속 합금, III-V 반도체 및 게르마늄 중 하나를 포함한다.

Description

고도로 스케일된 트랜지스터를 위한 접촉부{CONTACTS FOR HIGHLY SCALED TRANSISTORS}
본 출원은 2014년 11월 18일에 출원된 "Contacts for Highly Scaled Transistors"란 명칭의 미국 가 출원번호 제62/081,348 호의 이익을 주장하고, 이는 본원에 그 전체가 인용에 의해 포함된다.
반도체 집적 회로(integrated circuit: IC) 산업분야는 급격한 성장을 경험하였다. IC 재료 및 설계에 있어서의 기술적 진보는 IC의 세대를 생산하였고 각 세대는 이전의 세대보다 소형이고 더 복잡한 회로를 가진다. IC 진화 과정에서, 기하학적 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 컴포넌트 또는 라인)는 감소한 동안 기능적 밀도(즉, 칩 면적 당 상호연결 디바이스의 수)가 일반적으로 증가하였다. 이러한 스케일링 다운 프로세스는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이익을 제공한다. 그와 같은 스케일링 다운은 또한 IC를 프로세싱하고 제조하는 복잡성을 증가시켰다.
예를 들어, 높은 구동 전류, 소형 풋프린트(footprints) 및 쇼트-채널 효과(short-channel effects)의 탁월한 제어를 위해 멀티-게이트 전계 효과 트랜지스터(multi-gate field effect transistors: FET)가 개발되었다. 멀티-게이트 FET의 예는 더블-게이트(double-gate) FET, 트리플-게이트(triple-gate) FET, 오메가-게이트(omega-gate) FET 및 수평 게이트-올-어라운드(horizontal gate-all-around: HGAA) FET 및 수직 게이트-올-어라운드(vertical gate-all-around: VGAA) FET 둘 다를 포함하는 게이트-올-어라운드(또는 서라운드-게이트(surround-gate) FET를 포함한다. 멀티-게이트 FET는 종래의 벌크 금속-산화물-반도체(metal-oxide-semiconductor) FET(MOSFET) 기술의 한계를 넘어선 반도체 프로세스 기술을 스케일할 것이 예상된다. 그러나, 트랜지스터 디바이스 구조가 스케일 다운하고 3차원이 됨에 따라, 트랜지스터 접촉 저항은 디바이스 성능에 관한 증가된 영향을 나타낸다. 종래의 접촉 형성 방식으로, 고도로 스케일된 멀티-게이트 FET에서의 트랜지스터 접촉 저항은 디바이스의 본질적 성능을 또한 50%를 초과하게 제한할 수 있다.
본 개시물은 첨부 도면과 함께 숙독될 때 다음의 상세한 설명으로부터 더 잘 이해된다. 산업분야의 표준 실시에 따라, 다양한 피처는 실척으로 그려지지 않고 도시 목적만을 위해 사용됨이 강조된다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의선택적으로 증가하거나 감소할 수 있다.
도 1은 본 개시물의 다양한 양상에 따라 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 2a, 2b, 2c, 3a, 3b, 4a, 4b, 5a 및 5b는 일부 실시예에 따른 도 1의 방법에 따라 반도체 디바이스를 형성하는 사시도 및 단면도이다.
도 6a, 6b, 7a, 7b, 8a, 8b, 9a 및 9b는 일부 실시예에 따른 도 1의 방법에 따라 반도체 디바이스를 형성하는 단면도이다.
도 10a 및 10b는 도 1의 방법의 일부 실시예에 따라 구성되는 반도체 디바이스의 단면도이다.
도 10c, 10d, 10e, 10f, 10g, 10h, 10i, 10j, 10k, 10l, 10m, 10n, 10o 및 10p는 도 1의 방법의 일부 실시예에 따라 구성되는 반도체 디바이스의 단면도이다.
도 11a 및 11b는 도 1의 방법의 일부 실시예에 따라 구성되는 다른 반도체 디바이스의 단면도이다.
도 12는 본 개시물의 다양한 양상에 따라 반도체 디바이스를 제조하는 방법의 흐름도를 도시한다.
도 13a, 13b, 14a, 14b, 15, 16, 17, 18 및 19는 일부 실시예에 따른 도 2의 방법에 따라 반도체 디바이스를 형성하는 사시도 및 단면도이다.
도 20은 도 2의 방법의 실시예로 형성되는 다른 반도체 디바이스의 단면도이다.
도 21, 22, 23, 24 및 25는 일부 실시예에 따라 도 20의 반도체 디바이스를 형성하는 단면도이다.
다음의 개시물은 본 발명의 다른 피처를 구현하기 위한 많은 서로 다른 실시예 또는 예를 제공한다. 본 개시물을 간략한 방식으로 전달하기 위해 컴포넌트(components) 및 배치의 특정 예가 이하에 설명된다. 이들은 물론, 단지 예이고 제한하려는 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 및 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 추가로, 본 개시물은 다양한 예에서의 참조 부호(reference numerals) 및/또는 문자(letters)를 반복할 수 있다. 이러한 반복은 간략성 및 명확성의 목적을 위한 것이고 그 자체로 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 서술하지 않는다.
추가로, "밑에(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 관련한 용어는 도면에 도시된 바와 같이 다른 엘리먼트 또는 피처에 대한 일 엘리먼트 또는 피처의 관계를 설명하기 위해 설명의 편의상 본원에 이용될 수 있다. 공간적으로 관련된 용어는 도면에 도시되는 배향(orientation)에 더하여 사용 또는 동작에서 디바이스의 서로 다른 배향을 망라하도록 의도된다. 장치는 달리 (90도로 회전되거나 다른 배향으로) 배향될 수 있고 본원에 이용되는 공간적으로 관련된 기술어(descriptors)는 유사하게 그에 따라 해석될 수 있다.
본 개시물은 일반적으로 반도체 디바이스에 관한 것으로, 더 구체적으로 수평 멀티-게이트 트랜지스터 및 수직 멀티-게이트 트랜지스터와 같은 멀티-게이트 트랜지스터를 가지는 반도체 디바이스에 관한 것이다. 수평 멀티-게이트 트랜지스터의 예는 더블-게이트(double-gate) FET, 트리플-게이트(triple-gate) FET, 오메가-게이트(omega-gate) FET 및 수평 게이트-올-어라운드(horizontal gate-all-around: HGAA) FET를 포함한다. 수직 멀티-게이트 트랜지스터의 예는 수직 게이트-올-어라운드(vertical gate-all-around: VGAA) FET 및 터널링 FET(TFET)를 포함한다. 더욱이, HGAA FET 및 VGAA FET는 나노와이어 채널, 바-형상(bar-shaped) 채널 또는 다른 적합한 채널 구조 중 하나 또는 그 이상을 포함할 수 있다. 본 개시물의 목적은 멀티-게이트 트랜지스터를 위한 신규한 소스/드레인(source/drain: S/D) 접촉부를 제공하는 것이고, 여기서 신규한 S/D 접촉부는 종래의 S/D 접촉부와 비교하여 접촉 저항을 감소시켰다.
다음의 논의에서, 본 개시물의 다양한 실시예는 제조 디바이스(100, 200, 300, 400, 500, 600 및 700)의 문맥에서 설명된다. 이들 디바이스는 본 개시물의 일부 실시예를 이용하여 제조될 수 있는 비-제한 예이다. 더욱이, 디바이스(100, 200, 300, 400, 500, 600 및 700)의 각각은 정적 랜덤 액세스 메모리(static random access memory: SRAM) 및/또는 다른 논리 회로, 저항기, 커패시터 및 인덕터와 같은 수동 컴포넌트 및 p-타입 FET, n-타입 FET, 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보성 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 하이 전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀 및 그 조합과 같은 능동 컴포넌트를 포함할 수 있는 집적 회로(IC) 또는 그 일부분의 프로세싱 동안 제조되는 중간 디바이스일 수 있다.
제1 실시예
본 개시물의 제1 실시예는 이제디바이스(100)를 제조하는데 있어서 도 1-5b를 참조하여 설명된다. 도 1은 본 개시물의 다양한 양상에 따른, 멀티-게이트 구조를 가지는 반도체 디바이스와 같은 반도체 디바이스를 형성하는 방법(10)의 흐름도를 도시한다. 방법(10)은 단지 예이고, 청구범위에 명시적으로 인용되는 것 이외에는 본 개시물을 제한하려는 것이 아니다. 방법(10) 전에, 방법(10) 동안 그리고 방법(10) 후에 추가적인 동작이 제공될 수 있고, 설명된 일부 동작은 방법의 추가적인 실시예를 위해 교체되거나, 제거되거나 주변으로 이동될 수 있다.
동작(12)에서, 방법(10)(도 1)은 도 2a, 2b 및 2c에 도시된 바와 같이 디바이스(100)를 수신하고, 여기서 도 2a는 디바이스(100)의 투시 개략도이고, 도 2b는 도 2a의 "A-A" 라인을 따른 디바이스(100)의 단면도이고, 도 2c는 도 2a의 "B-B" 라인을 따른 디바이스(100)의 단면도이다. 도 2a, 2b 및 2c를 집합적으로 참조하면, 디바이스(100)는 기판(102), 핀(104), 격리 구조(106), 게이트(108) 및 유전체 층(110)을 포함한다. 핀(104)은 기판(102)으로부터 ("z" 방향을 따라) 상방으로 돌출한다. 격리 구조(106)는 기판 위에 그리고 핀(104)의 바닥 부분 근처에 배치된다. 격리 구조(106)는 디바이스(100)의 다른 활성 영역(active region)(도시되지 않음)으로부터 핀(104)을 격리시킨다. 게이트(108)는 격리 구조(106) 위에 형성되고 그 3개의 측면 위에 핀(104)을 맞물리게 한다(engages). 따라서, 도시된 바와 같은 디바이스(100)는 트리플-게이트(triple-gate) 디바이스이다. 더블-게이트(예를 들어, 게이트(108)가 핀(104)의 2개 측면을 맞물리게 함), 오메가-게이트(예를 들어, 게이트(108)는 핀(104)의 최상면과 2개의 측면을 완전히 맞물리게 하고 핀(104)의 바닥 표면을 부분적으로 맞물리게 함), 및 게이트-올-어라운드(gate-all-around)(예를 들어, 게이트(108)는 핀(104)의 최상부, 바닥 및 2개의 측면을 완전히 맞물리게 함)와 같은 다른 타입의 게이트 구조는 본 개시물의 범위 내에 있다. 유전체 층(110)은 핀(104), 격리 구조(106) 및 게이트(108) 위에 배치된다. 디바이스(100)의 다양한 엘리먼트는 다음의 섹션에서 추가로 설명될 것이다.
기판(102)은 본 실시예에서 실리콘 기판이다. 대안적으로, 기판(102)은 게르마늄(germanium)과 같은 다른 원소 반도체; 실리콘 탄화물(carbide), 갈륨 비소(gallium arsenic), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide) 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합을 포함할 수 있다.
핀(fin)(104)은 n-타입 FET 또는 p-타입 FET를 형성하기 위해 적합하다. 핀(104)은 포토리소그래피(photolithography) 및 에칭(etch) 프로세스를 포함하는 적합한 프로세스를 이용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판(102)에 가로놓이는 포토레지스트 층(레지스트)을 형성하는 단계, 레지스트를 패턴에 노출시키는 단계, 사후-노출 베이크 프로세스(post-exposure bake process)를 수행하는 단계 및 레지스트를 포함하는 마스킹 엘리먼트(masking element)를 형성하기 위해 레지스트를 현상하는(developing) 단계를 포함할 수 있다. 마스킹 엘리먼트는 그 후에 기판(102)상에 핀(104)을 남기면서 기판(102) 내로 리세스(recesses)를 에칭하기 위해 사용된다. 에칭 프로세스는 드라이 에칭(dry etching), 습식 에칭(wet etching), 반응성 이온 에칭(reactive ion etching: RIE) 및/또는 다른 적합한 프로세스를 포함할 수 있다. 대안적으로, 핀(104)은 맨드릴-스페이서 더블 패턴화 리소그래피(madrel-spacer double patterning lithography)를 이용하여 형성될 수 있다. 핀(104)을 형성하기 위해 수많은 다른 방법 실시예가 적합할 수 있다.
격리 구조(106)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 플루오르화물-도핑 실리케이트 유리(fluoride-doped silicate glass: FSG), 로우-k(low-k) 유전체 재료, 및/또는 다른 적합한 절연 재료로 형성될 수 있다. 격리 구조(106)는 얕은 트렌치 격리(shallow trench isolation: STI) 피처(feature)일 수 있다. 일 실시예에서, 격리 구조(106)는 예를 들어, 핀(104) 형성 프로세스의 일부로서 기판(102)에 트렌치를 에칭함으로써 형성된다. 트렌치는 그 후에 격리 재료로 충전될 수 있고, 그 후에 화학 기계적 평탄화(chemical mechanical planarization: CMP) 프로세스가 후속된다. 필드 산화물(field oxide), 실리콘의 국소 산화(local oxidation of silicon: LOCOS)와 같은 다른 격리 구조 및/또는 다른 적합한 구조가 가능하다. 격리 구조(106)는 예를 들어, 하나 또는 그 이상의 열적 산화물 라이너 층(thermal oxide liner layers)을 가지는 다중-층(multi-layer) 구조를 포함할 수 있다.
핀(104) 및 게이트(108)는 도 2b를 참조하여 추가로 예시된다. 도 2b를 참조하면, 핀(104)은 2개의 소스/드레인(source/drain: S/D) 영역(또는 피처)(104a) 및 2개의 S/D 영역(104a) 사이의 채널 영역(104b)을 포함한다. S/D 영역(104a) 및 채널 영역(104b)은 격리 구조(106) 위에 ("y" 방향을 따라) 수평 방식으로 배치된다. 따라서, 디바이스(100)는 수평 멀티-게이트 디바이스(multi-gate device)이다. 게이트(108)는 게이트 스택(108a) 및 게이트 스택(108a)의 측벽 상의 게이트 스페이서(108b)를 포함한다. 게이트 스택(108a)은 채널 영역(104b)에 핀(104)을 맞물리게 한다. 다양한 실시예에서, 게이트 스택(108a)은 다중-층 구조를 포함한다. 일 예에서, 게이트 스택(108a)은 계면 층(interfacial layer) 및 폴리실리콘 층(polysilicon layer)을 포함한다. 다른 예에서, 게이트 스택(108a)은 계면 층, 하이-k(high-k) 유전체 층, 배리어 층(barrier layer), 일 함수 금속 층(work function metal layer) 및 금속 충전 층(metal fill layer)을 포함한다. 게이트 스택(108a)의 다양한 다른 실시예가 가능하다. 게이트 스택(108a)은 "게이트-최초(gate-first)" 또는 "게이트-최종(gate-late)" 방법 중 어느 하나를 이용하여 형성될 수 있다. 실시예에서, 게이트 스페이서(108b)는 실리콘 질화물 또는 실리콘 산화질화물과 같은 유전체 재료를 포함하고 하나 또는 그 이상의 증착 및 에칭 프로세스에 의해 형성된다.
또한 층간 유전체(inter-layer dielectric: ILD) 층으로 지칭되는 유전체 층(110)이 상기 논의된 다양한 구조 위에 배치된다. 실시예에서, 디바이스(100)는 또한 ILD 층(110) 바로 아래에 접촉 에칭 스톱(contact etch stop: CES) 층을 포함한다. ILD 층(110)은 테트라에틸로소실리케이트(tetraethylorthosilicate: TEOS) 산화물, 비도핑 실리케이트 유리(un-doped silicate glass) 또는 보로포스포실리케이트 유리(borophosphosilicate glass: BPSG), 용융 실리카 유리(fused silica glass: FSG), 포스포실리케이트 유리(phosphosilicate glass: PSG), 붕소 도핑 실리콘 유리(boron doped silicon glass: BSG)와 같은 도핑 실리콘 산화물 및/또는 다른 적합한 유전체 재료를 포함할 수 있다. ILD 층(110)은 플라즈마-강화 화학 기상 증착(plasma-enhanced chemical vapor deposition: PECVD) 프로세스 또는 다른 적합한 증착 기술에 의해 증착될 수 있다. 일 실시예에서, ILD 층(110)은 유동화 CVD(FCVD) 프로세스에 의해 형성된다. FCVD 프로세스는 트렌치를 충전하기 위해 기판(102) 상에 (액상 화합물(liquid compound)과 같은) 유동화 재료를 증착하는 단계 및 일 예에서의 어닐링(annealing)과 같은 적합한 기술에 의해 유동화 재료를 고체 재료로 변환하는 단계를 포함한다. 다양한 증착 프로세스 후에, ILD 층의 최상면을 평탄화하기 위해 화학 기계적 평탄화(CMP) 프로세스가 수행된다.
동작(14)에서, 방법(10)(도 1)은 개구(또는 접촉 홀(contact hole))(112)를 형성하기 위해 ILD 층(110)을 에칭한다. 도 3a 및 3b를 참조하면, 도 3a는 동작(14) 후에 도 2a의 "A-A" 라인을 따른 디바이스(100)의 단면도이고, 도 3b는 동작(14) 후에 도 2a의 "B-B" 라인을 따른 디바이스(100)의 단면도이다. 개구(112)는 핀(104a)의 최상면(104a') 아래에 있는 바닥면(112')을 가진다. 개구(112)에 노출되는 핀(104)의 일부분은 또한 z 방향을 따른 바닥면(112')과 최상면(104a') 사이의 수직 거리인 높이 "R"을 가진다. 격리 구조(106) 위의 핀(104)의 일부분은 높이 "F"를 가진다. 실시예에서, R은 F의 절반보다 크다. 일부 실시예에서, R은 약 5 나노미터(nm) 내지 약 60 nm의 범위에 있다. 일 예에서, 개구(112)는 격리 구조(106) 내로 에칭될 수 있다. 개구(112)는 전형적으로 최상면(104a')에서 스톱하는 종래의 접촉 홀보다 더 깊다. 깊은 개구(112)를 가지는 일 장점은 그 내부에 형성되는 S/D 접촉부가 S/D 영역(104a)과 더 큰 접촉 면적을 가질 것이라는 것이다.
다양한 실시예에서, 개구(112)는 x 방향을 따른 최상부 폭(T) 및 바닥부 폭(B), 및 z 방향을 따른 높이(H)를 가진다. 바닥 폭(B)은 x 방향을 따른 핀(104a)의 폭(wf)보다 크다. 최상부 폭(T)은 바닥부 폭(B)보다 크다. 따라서, 개구(112)의 측벽이 기울어진다. 이하에 도시되는 바와 같이, 치수(T, B 및 H)는 접촉부를 형성하기 위해 개구(112) 내로 전도성 재료가 증착될 때 개구(112)의 모든 표면이 용이하게 액세스가능하도록 설계되어야 한다. 동일한 고려를 위해, 개구(112)의 측벽으로부터 핀(104a)의 측벽으로의 거리(b1 및 b2)는 개구(112)의 바닥 및 측벽뿐 아니라 핀(104a)의 측벽이 전도성 재료의 증착 동안 용이하게 액세스가 가능하도록 설계된다. 다양한 실시예에서, T는 약 12 내지 약 40 nm의 범위에 있고, B는 약 8 내지 약 30 nm의 범위에 있고, H는 약 50 내지 약 150 nm의 범위에 있다. 다양한 실시예에서, b1 및 b2는 각각 약 wf의 1/2로부터 wf의 약 1과 1/2의 범위에 있다. 추가로, 도 3b는 z-x 평면에서 핀(104a)에 관하여 대칭인 개구(112)를 도시하더라도, 이것은 단지 본질적으로 예시적이고 본 개시물을 제한하지 않는다. 예를 들어, 실시예에서, b1 및 b2는 서로 다를 수 있다.
에칭 프로세스는 적합한 습싱 에칭, 드라이(플라즈마) 에칭 및/또는 다른 프로세스를 포함할 수 있다. 예를 들어, 드라이 에칭 프로세스는 염소-함유 가스(chlorine-containing gases), 불소-함유 가스(fluorine-containing gases), 다른 에칭 가스 또는 그 조합을 사용할 수 있다. 습식 에칭 용액은 NH4OH, HF(불화수소산(hydrofluoric acid)) 또는 희석된 HF, 탈염수(deionized water), TMAH(tetramethylammonium hydroxide), 다른 적합한 습식 에칭 용액 또는 그 조합을 포함할 수 있다.
일 실시예에서, 디바이스(100)는 ILD 층(110) 바로 아래이지만 S/D 영역(104) 및 게이트(108) 위의 접촉 에칭 스톱(contact etch stop: CES) 층을 포함한다. 예를 들어, CES 층은 실리콘 산화물 또는 실리콘 질화물과 같은 격리 구조(106)와 유사한 재료로 이루어질 수 있다. 동작(14) 동안, CES 층은 핀(104)을 과도-에칭(over-etching)으로부터 보호한다. 게이트(108)에 대한 접촉 홀이 동시에 에칭된다면, CES 층은 또한 게이트(108)를 과도 에칭으로부터 보호한다. 또한 본 실시예에 대해, 동작(14)은 또한 개구(12) 내의 CES 층을 제거함으로써 접촉 형성을 위해 S/D 영역(104a)을 노출시키도록 조정되는 에칭 프로세스를 포함한다.
또 다른 실시예에서, 디바이스(100)는 S/D 영역(104) 및 게이트(108) 위에 접촉 에칭 스톱(CES) 층을 포함한다. ILD 층(110)을 형성하기 전에, 방법(10)은 S/D영역(104a)이 후속적인 S/D 접촉 형성을 위한 최상부 및 측벽 표면을 제공하기 위해 노출되도록 CES 층을 부분적으로 제거한다. 본 실시예에 더하여, 일단 개구(112)를 형성하기 위해 동작(14)이 ILD 층(110)을 제거하면, S/D 접촉부 형성을 위한 핀 표면이 노출된다.
동작(16)에서, 방법(10)(도 1)은 개구(112)에 제1 접촉 층(114)을 형성한다. 도 4a 및 4b를 참조하면, 도 4a는 동작(16) 후에 도 2a의 "A-A" 라인을 따른 디바이스(100)의 단면도이고, 도 4b는 동작(16) 후에 도 2a의 "B-B" 라인을 따른 디바이스(100)의 단면도이다. 제1 접촉 층(114)이 개구(112)의 표면 위에 형성된다. 특히, 제1 접촉 층(114)은 S/D 영역(104a)의 최상면 및 측벽 위에 형성된다. 제1 접촉 층(114)은 등각 프로파일을 가지고, 즉 개구(112)이 표면 위의 거의 균일한 두께를 가진다. 일 실시예에서, 제1 접촉 층(114)은 약 2 nm 내지 약 10 nm의 범위에 있는 두께를 가진다. 일 실시예에서, 제1 접촉 층(114)은 반도체-금속 합금을 포함한다. 예를 들어, 반도체-금속 합금은 티타늄, 코발트, 니켈, 니켈 코발트, 다른 금속 또는 그 조합과 같은 금속 재료를 포함할 수 있다. 본 실시예를 보충설명하기 위해, 금속 재료는 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD) 또는 다른 적합한 증착 기술을 사용하여 증착된다. 그 후에, 어닐링 프로세스가 수행됨으로써 S/D 영역(104a) 표면 위의 반도체-합금 금속을 형성한다. 다른 실시예에서, 제1 접촉 층(114)은 높은 캐리어 이동도(mobility) 및/또는 에너지 배리어를 조정하기 위한 적합한 대역 구조(band structure)를 제공하는 하나 또는 그 이상의 III-V 반도체를 포함한다. 예를 들어, 제1 접촉 층(114)은 InAs, InGaAs, InP 또는 다른 적합한 III-V 반도체를 포함할 수 있다. 또 다른 실시예에서, 제1 접촉 층(114)은 게르마늄(Ge)을 포함한다. 다양한 실시예에서, 제1 접촉 층(114)은 CVD, PVD, ALD 또는 다른 적합한 방법을 이용하여 증착될 수 있다. 다양한 실시예에서, 제1 접촉 층(114)의 재료는 트랜지스터 채널 내로 그리고 밖으로 흐르는 전하 캐리어(charge carriers)에 대해 낮거나 무시할만한 에너지 배리어를 공급한다. 증가한 접촉 면적으로 커플링되는 제1 접촉 재료는 S/D 영역(104a)에 대한 접촉 저항을 감소시킨다.
동작(18)에서, 방법(10)(도 1)은 제1 접촉 층(114) 위의 개구(112)에 제2 접촉 층(116)을 형성한다. 도 5a 및 5b를 참조하면, 도 5a는 동작(18) 후에 도 2a의 "A-A" 라인을 따른 디바이스(100)의 단면도이고, 도 5b는 동작(18) 후에 도 2a의 "B-B" 라인을 따른 디바이스(100)의 단면도이다. 제2 접촉 층(116)은 개구(112)의 나머지 공간을 충전한다. 제2 접촉 층(116)은 금속 질화물, 금속 또는 전도성 산화물, 원소 금속(elemental metals) 또는 그 조합과 같은 금속 재료 중 하나 또는 그 이상의 층을 포함할 수 있다. 예를 들어, 제2 접촉 층(116)은 텅스텐(tungsten)(W), 구리(Cu), 코발트(cobalt)(Co), 및/또는 다른 적합한 재료를 사용할 수 있다. 다양한 실시예에서, 제2 접촉 층(116)은 CVD, PVD, 도금 및/또는 다른 적합한 프로세스에 의해 형성될 수 있다. 도 5a 및 5b에 도시된 바와 같이, S/D 접촉부(118)는 각각의 S/D 영역(104a)에 전도성으로 연결하면서 개구(112)의 각각에 형성된다. S/D 접촉부(118)는 제1 접촉 층(114) 및 제2 접촉 층(116)을 포함한다. 최상부 폭 "T", 바닥부 폭 "B" 및 높이 "H"를 포함하는 S/D 접촉부(118)의 다양한 치수가 도 5b에 라벨링(labeled)된다. T, B, H 및 핀(104a)의 폭(wf)이 도 3b를 참조하여 논의되었다. 다양한 실시예에서, T는 약 12 내지 약 40 nm의 범위에 있고, B는 약 8 내지 약 30 nm의 범위에 있고, H는 약 50 내지 약 150 nm의 범위에 있다.
동작(20)에서, 방법(10)(도 1)은 디바이스(100)의 제조를 완성하기 위해 추가적인 단계를 수행한다. 예를 들어, 동작(20)은 게이트 스택(108a)을 전기적으로 연결하는 게이트 접촉부를 형성할 수 있고, 완성 IC를 형성하기 위해 디바이스(100)의 다른 부분에 멀티-게이트 FET를 연결하는 금속 상호연결부를 형성할 수 있다.
제2 실시예
본 개시물의 제2 실시예는 이제도 1 및 6a-9b를 참조하여 설명되고, 여기서 디바이스(200)는 방법(10)의 일부 실시예에 따라 제조된다. 도 6a-9b는 제조 프로세스에서 디바이스(200)의 단면도를 도시한다. 디바이스(100 및 200) 둘 다에 적용가능한 논의는 간략성을 위해 이하에 축약되거나 생략된다.
동작(12)에서, 방법(10)(도 1)은 많은 측면에서 디바이스(도 2a-2c)와 유사한 디바이스(200)를 수신한다. 간략성의 목적을 위해, 2개의 디바이스의 유사한 엘리먼트를 라벨링하기 위해 동일한 참조 부호가 사용된다. 예를 들어, 도 6a 및 6b에 도시된 바와 같이, 디바이스(200)는 또한 기판(102), 핀(104), 격리 구조(106), 게이트(108) 및 ILD 층(110)을 포함한다. 게이트(108)는 또한 게이트 스택(108a) 및 게이트 스페이서(108b)를 포함한다. 게이트 스택(108a)은 핀(104)의 채널 영역(104b)을 맞물리게 한다. 디바이스(100 및 200) 사이의 한가지 차이점은 2개의 디바이스의 S/D 영역의 구조에 있다. 도 6b에 도시된 바와 같이, 디바이스(200)는 다이아몬드-형상 S/D 영역(204a)을 가진다. 일 실시예에서, S/D 영역(204a)은 그 내부에 리세스를 형성하기 위해 디바이스(200)의 핀(104)의 일부분을 에칭함으로써 그리고 리세스로부터 하나 또는 그 이상의 반도체 피처를 에피택셜로 성장시킴으로써 형성된다. 예를 들어, 에칭 프로세스는 드라이 에칭, 습식 에칭, 또는 다른 적합한 에칭 방법을 사용할 수 있다. 플루오르화 수소산(hydrofluoric acid: HF) 용액 또는 다른 적합한 용액으로 리세스를 세정하는 세정 프로세스가 수행될 수 있다. 후속적으로, 리세스에 반도체(예를 들어, 실리콘) 피처를 성장시키기 위해 하나 또는 그 이상의 에피택셜 성장 프로세스가 수행된다. 에피택셜 성장 프로세스는 p-타입 FET를 형성하기 위한 p-타입 도펀트 또는 n-타입 FET를 형성하기 위한 n-타입 도펀트로 성장된 반도체를 제자리에 도핑할 수 있다. 도 6b에 또한 도시된 바와 같이, S/D 영역(204a)은 각각 2개의 상방으로 대면하는 표면(또는 측면)(204a') 및 2개의 하방으로 대면하는 표면(또는 측면(204a"))을 가진다.
동작(14)에서, 방법(10)(도 1)은 그 내부에 개구(112)를 형성하기 위해 디바이스(200)의 ILD 층(110)을 에칭한다. 도 7a 및 7b를 참조하면, 개구(112)는 표면(204a') 아래에 있는 바닥 표면(112')을 가진다. 개구(112)에 노출되는 핀(104/204a)의 일부분은 높이 "R"을 가진다. 격리 구조(106) 위의 핀(104/204a)의 일부분은 높이 "F"를 가진다. 실시예에서, R은 1/2F보다 크다. 실시예에서, 개구(112)는 표면(204a')을 완전히 노출시키고 표면(204a")을 부분적으로 또는 완전히 노출시킬 수 있다. 일부 실시예에서, R은 약 5 나노미터(nm) 내지 약 60 nm의 범위에 있다. 개구(112)는 전형적으로 표면(204a')에서 스톱하는 종래의 접촉 홀보다 더 깊다. 더 깊은 개구(112)를 가지는 일 장점은 그 내부에 형성되는 S/D 접촉부가 S/D 영역(204a)과의 더 큰 접촉 면적을 가질 것이라는 것이다. 이 동작의 다른 측면은 도 3a 및 3b를 참조하여 논의된 것과 유사하다.
동작(16)에서, 방법(10)(도 1)은 개구(112)에 제1 접촉 층(114)을 형성한다. 도 8a 및 8b를 참조하면, 제1 접촉 층(114)은 개구(112)의 표면 위에 형성된다. 특히, 제1 접촉 층은 S/D 영역(204a)의 표면(204a' 및 204a")(도 7b) 위에 형성된다. 제1 접촉 층(114)은 등각의 프로파일을 가진다. 일 실시예에서, 제1 접촉 층(114)은 약 2 nm 내지 약 10 nm의 범위에 있는 두께를 가진다. 제1 접촉 층(114)의 재료 및 형성은 도 4a 및 4b를 참조하여 논의된 것과 유사하다. 다양한 실시예에서, 제1 접촉 층(114)의 재료는 트랜지스터 채널 내로 그리고 밖으로 흐르는 전하 캐리어(charge carriers)에 대해 낮거나 무시할만한 에너지 배리어를 공급한다. S/D 영역(204a)에 대해 증가한 접촉 면적으로 커플링되는 제1 접촉 재료는 그 접촉 저항을 감소시킨다.
동작(18)에서, 방법(10)(도 1)은 제1 접촉 층(114) 위의 개구(112)에 제2 접촉 층(116)을 형성한다. 도 9a 및 9b를 참조하면, S/D 접촉부(118)는 각각의 S/D 영역(204a)에 전도성으로 연결하면서 개구(112)의 각각에 형성된다. S/D 접촉부(118)는 제1 접촉 층(114) 및 제2 접촉 층(116)을 포함한다. 치수와 같은 접촉부(118)의 다른 측면은 도 5a 및 5b를 참조하여 논의된 것과 유사하다.
제3 실시예
본 개시물의 제3 실시예는 이제도 10a 및 10b를 참조하여 설명되고, 여기서 디바이스(300)는 방법(10)의 일부 실시예에 따라 제조된다. 디바이스(100 및 300) 둘 다에 적용가능한 논의는 간략성을 위해 이하에 축약되거나 생략된다.
도 10a 및 10b를 참조하면, 디바이스(300)는 ("x-y" 평면에서) 2개의 수평 로드-형상(rod-shaped) 채널(304b)을 포함한다. 실시예에서, 디바이스(300)에서 채널의 수 및 채널의 형상은 변화할 수 있다. 예를 들어, 채널(304b)은 바-형상(bar-shaped)이거나 다른 적합한 형상을 가질 수 있고, 하나 또는 그 이상의 채널이 존재할 수 있다. 디바이스(300)는 채널(304b) 주변을 둘러싸는 게이트(108)를 포함한다. 그러므로, 디바이스(300)는 수평 게이트-올-어라운드(horizontal gate-all-around: HGAA) 디바이스이다. 디바이스(300)의 다른 측면은 디바이스(200)와 동일하거나 유사하다. 예를 들어, 디바이스(300)는 또한 기판(102) 및 핀(104) 위에 형성되는 다이아몬드-형상 S/D 영역(304a)을 포함한다. 디바이스(300)를 위한 S/D 접촉부를 형성하는 프로세스는 디바이스(100 및 200)에 관하여 논의된 것과 동일하다. S/D 접촉부 형성 이전에 디바이스(300)를 형성하는 예시적인 프로세스는 "Method of Fabricating a Gate All Around Device"란 명칭의 미국 특허 제8,815,691 호에서 발견될 수 있고, 그 내용은 본원에 그 전체가 인용에 의해 포함된다.
제1 , 제2 및 제 3 실시예의 예
도 10c-10p는 본 개시물의 양상에 따라 구성되는 다양한 디바이스(각각 디바이스(320, 322, 324, 326, 328, 330, 332, 334, 336, 338, 340, 342, 344 및 346))의 S/D 영역을 도시한다. 디바이스(320-346)의 각각은 디바이스(100, 200 및 300)와 유사하게 구성되는 채널 영역 및 게이트 스택을 가질 수 있다. 예를 들어, 디바이스(320-346)의 각각은 도 9a에 도시된 바와 같이 채널의 3개 측면 상의 게이트 스택에 의해 맞물리는 핀-형(fin-like) 채널을 가질 수 있다; 또는 그 각각은 도 10a에 도시된 바와 같은 게이트 스택에 의해 주변이 둘러싸이는 수평 채널을 가질 수 있다. 대안적으로, 디바이스(320-346)의 각각은 디바이스(100, 200 및 300)와 다르게 구성되는 채널 영역 및 게이트 스택을 가질 수 있다. 디바이스(100, 200, 300 및 320-346)는 비-제한 예이다. 추가적인 예는 이들 디바이스의 다양한 피처를 조합하고, 치환하고 및/또는 재구성함으로써 구성될 수 있다. 간략화를 위해, 디바이스(320-346)의 S/D 영역만이 아래에 설명되는 각각의 도면에서 도시된다.
도 10c를 참조하면, 디바이스(320)는 기판(102), 2개의 핀(104), 2개의 핀(104) 위에 형성되는 2개의 S/D 영역(314a), 격리 구조(106), ILD 층(110), 제1 접촉 층(114) 및 제2 접촉 층(116)을 포함한다. 핀(104)은 격리 구조(106)의 최상면 위로 연장한다. S/D 영역(314a) 각각은 다이아몬드 형상을 가지고 핀(104)의 최상면 위에 배치된다. 제1 접촉 층(114)은 S/D 영역(314a)의 모든 표면(또는 측면) 주변을 둘러싼다. S/D 영역(314a) 사이의 갭은 제1 접촉 층(114)의 두께의 2배보다 큰 ("y" 방향을 따른) 치수를 가진다. 또한, S/D 영역(314)과 ILD 층(110) 사이의 다른 갭은 제1 접촉 층(114)의 두께의 2배보다 큰 ("y" 방향을 따른) 치수를 가진다. 디바이스(320)는 방법(10)의 일 실시예에 의해 형성될 수 있다(도 1). 예를 들어, 기판(102), 격리 구조(106), 핀(104), S/D 영역(314a) 및 ILD 층(110)을 포함하는 디바이스 전구체(precursor)(320)가 동작(12)에서 수신된다. S/D 영역(314a)은 ILD 층(110)에 매립된다. 후속적으로, ILD 층(110)은 S/D 영역(314a)의 모든 표면을 노출시키기 위해 동작(14)에서 에칭된다. 다음으로, 제1 접촉 층(114)은 동작(16)에서 형성된다. 제1 접촉 층(114)은 S/D 영역(134)의 모든 표면 주변을 둘러싼다. 그 후에, 제2 접촉 층(116)은 제1 접촉 층(114) 위에 형성된다. 도 10c가 비록 2개의 핀(104)을 가지는 디바이스(320)을 예시하더라도, 다양한 실시예에서, 디바이스(320)는 하나의 핀, 2개의 핀, 3개의 핀 등과 같은 임의의 수의 핀(104)을 포함할 수 있다. 일 예에서, 디바이스(320)는 100개의 핀(104)을 포함할 수 있다.
도 10d를 참조하면, 디바이스(322)는 기판(102), 2개의 핀(104), 2개의 핀(104) 위에 형성되는 2개의 S/D 영역(314a), 격리 구조(106), ILD 층(110), 제1 접촉 층(114) 및 제2 접촉 층(116)을 포함한다. 핀(104)의 최상면 및 격리 구조(106)의 최상면은 실질적으로 동일 평면에 있다. S/D 영역(314a) 각각은 다이아몬드 형상을 가지고 핀(104)의 최상면 위에 배치된다. 제1 접촉 층(114)은 S/D 영역(314a)의 2개의 상방으로 대면하는 표면을 완전히 커버하지만 S/D 영역(314a)의 2개의 하방으로 대면하는 표면을 부분적으로만 커버한다. S/D 영역(314a) 사이의 갭은 제1 접촉 층(114)의 두께의 2배보다 작은 ("y" 방향을 따른) 치수를 가진다. 결과적으로, (2개의 S/D 영역(314a)의 표면 상의) 제1 접촉 층(114)의 각각의 부분은 갭에서 병합한다. 또한, S/D 영역(314)과 ILD 층(110) 사이의 다른 갭은 제1 접촉 층(114)의 두께의 2배보다 작은 ("y" 방향을 따른) 치수를 가진다. 결과적으로, (ILD 층(110)의 측벽 상의 그리고 S/D 영역(314a)의 표면 상의) 제1 접촉 층(114)의 각각의 부분은 갭에서 병합한다. 디바이스(322)는 상기에 논의된 바와 같은 방법(10)(도 1)의 실시예에 의해 형성될 수 있다. 또한, 다양한 실시예에서, 디바이스(322)는 하나의 핀, 2개의 핀, 3개의 핀 등과 같은 임의의 수의 핀(104)을 포함할 수 있다. 일 예에서, 디바이스(322)는 100개의 핀(104)을 포함할 수 있다.
도 10e를 참조하면, 디바이스(324)는 기판(102), 2개의 핀(104), 2개의 핀(104) 위에 형성되는 2개의 S/D 영역(314a), 격리 구조(106), ILD 층(110), 제1 접촉 층(114) 및 제2 접촉 층(116)을 포함한다. 핀(104)의 최상면 및 격리 구조(106)의 최상면은 실질적으로 동일 평면에 있다. S/D 영역(314a) 각각은 다이아몬드 형상을 가지고 핀(104)의 최상면 위에 배치된다. S/D 영역(314a)의 일부분은 병합한다. 공간(또는 갭)(316)이 병합 부분 아래에 형성되고, S/D 영역(314a)의 2개의 하방으로 대면하는 표면(314a') 및 격리 구조(106)의 최상면에 의해 둘러싸인다. 제1 접촉 층(114)은 S/D 영역(314a)의 2개의 상방으로 대면하는 표면을 완전히 커버하지만 S/D 영역(314a) 각각의 하방으로 대면하는 표면(314a")을 부분적으로만 커버한다. 또한, S/D 영역(314a)과 ILD 층(110) 사이의 갭은 제1 접촉 층(114)의 두께의 2배보다 작은 ("y" 방향을 따른) 치수를 가진다. 결과적으로, (ILD 층(110)의 측벽 상의 그리고 S/D 영역(314a)의 표면 상의) 제1 접촉 층(114)의 각각의 부분은 갭에서 병합한다. 디바이스(324)는 상기에 논의된 바와 같은 방법(10)(도 1)의 실시예에 의해 형성될 수 있다. 또한, 다양한 실시예에서, 디바이스(324)는 하나의 핀, 2개의 핀, 3개의 핀 등과 같은 임의의 수의 핀(104)을 포함할 수 있다. 일 예에서, 디바이스(324)는 100개의 핀(104)을 포함할 수 있다.
도 10f를 참조하면, 디바이스(326)는 기판(102), 2개의 핀(104), 2개의 핀(104) 위에 형성되는 2개의 S/D 영역(314a), 격리 구조(106), ILD 층(110), 제1 접촉 층(114) 및 제2 접촉 층(116)을 포함한다. 핀(104)의 최상면 및 격리 구조(106)의 최상면은 실질적으로 동일 평면에 있다. S/D 영역(314a)은 최상면, 바닥면, 2개의 상방으로 대면하는 표면 및 2개의 하방으로 대면하는 표면을 가지는 "z-y" 평면에서 육각형(hexagonal shape)을 가진다. S/D 영역(314a)의 최상면 및 바닥면은 "x-y" 평면에 실질적으로 평행하다(도 2a를 참조). S/D 영역(314a)의 바닥면은 핀(104)의 최상면 위에 배치된다. 제1 접촉 층(114)은 S/D 영역(314a)의 최상면 및 2개의 상방으로 대면하는 표면을 완전히 커버하지만 S/D 영역(314a)의 2개의 하방으로 대면하는 표면을 부분적으로만 커버한다. S/D 영역(314a)과 ILD 층(110) 사이의 갭은 제1 접촉 층(114)의 두께의 2배보다 작은 ("y" 방향을 따른) 치수를 가진다. 결과적으로, (ILD 층(110)의 측벽 상의 그리고 S/D 영역(314a)의 표면 상의) 제1 접촉 층(114)의 각각의 부분은 갭에서 병합한다. 디바이스(326)는 상기에 논의된 바와 같은 방법(10)(도 1)의 실시예에 의해 형성될 수 있다. 또한, 다양한 실시예에서, 디바이스(326)는 하나의 핀, 2개의 핀, 3개의 핀 등과 같은 임의의 수의 핀(104)을 포함할 수 있다. 일 예에서, 디바이스(326)는 100개의 핀(104)을 포함할 수 있다.
도 10g를 참조하면, 디바이스(328)는 기판(102), 2개의 핀(104), 2개의 핀(104) 위에 형성되는 2개의 S/D 영역(314a), 격리 구조(106), ILD 층(110), 제1 접촉 층(114) 및 제2 접촉 층(116)을 포함한다. 핀(104)의 최상면 및 격리 구조(106)의 최상면은 실질적으로 동일 평면에 있다. S/D 영역(314a)은 최상면, 바닥면, 2개의 상방으로 대면하는 표면 및 2개의 하방으로 대면하는 표면을 가지는 "z-y" 평면에서 육각형(hexagonal shape)을 가진다. S/D 영역(314a)의 최상면 및 바닥면은 "x-y" 평면에 실질적으로 평행하다(도 2a를 참조). S/D 영역(314a)의 바닥면은 핀(104)의 최상면 위에 배치된다. 제1 접촉 층(114)은 S/D 영역(314a)의 최상면 및 2개의 상방으로 대면하는 표면을 완전히 커버하지만 S/D 영역(314a)의 2개의 하방으로 대면하는 표면을 부분적으로만 커버한다. 또한, SD 영역(314a)과 ILD 층(110) 사이의 갭은 제1 접촉 층(114)의 두께의 2배보다 작은 ("y" 방향을 따른) 치수를 가진다. 결과적으로, (ILD 층(110)의 측벽 상의 그리고 S/D 영역(314a)의 표면 상의) 제1 접촉 층(114)의 각각의 부분은 갭에서 병합한다. 디바이스(328)는 상기에 논의된 바와 같은 방법(10)(도 1)의 실시예에 의해 형성될 수 있다. 또한, 다양한 실시예에서, 디바이스(328)는 하나의 핀, 2개의 핀, 3개의 핀 등과 같은 임의의 수의 핀(104)을 포함할 수 있다. 일 예에서, 디바이스(328)는 100개의 핀(104)을 포함할 수 있다.
도 10h를 참조하면, 디바이스(330)는 기판(102), 2개의 핀(104), 각각의 핀(104) 위에 형성되는 2개의 S/D 영역(314a), 격리 구조(106), ILD 층(110), 제1 접촉 층(114) 및 제2 접촉 층(116)을 포함한다. 핀(104)의 최상면 및 격리 구조(106)의 최상면은 실질적으로 동일 평면에 있다. S/D 영역(314a)은 각각 2개의 상방으로 대면하는 표면, 2개의 측면 및 2개의 하방으로 대면하는 표면을 가지는 "z-y" 평면에서 실질적으로 육각형(hexagonal shape)을 가진다. 2개의 상방으로 대면하는 표면은 "x-y" 평면으로부터 기울어지고(도 2a를 참조) 릿지(ridge)를 형성하기 위해 만난다. 2개의 측면은 "x-z" 평면에 실질적으로 평행하다(도 2a를 참조). 2개의 하방으로 대면하는 표면은 또한 "x-y" 평면으로부터 기울어진다. 제1 접촉 층(114)은 각 S/D 영역(314a)의 2개의 상방으로 대면하는 표면을 완전히 커버하지만 각 S/D 영역(314a)의 2개의 측면을 부분적으로만 커버한다. 디바이스(330)는 상기에 논의된 바와 같은 방법(10)(도 1)의 실시예에 의해 형성될 수 있다. 또한, 다양한 실시예에서, 디바이스(330)는 하나의 핀, 2개의 핀, 3개의 핀 등과 같은 임의의 수의 핀(104)을 포함할 수 있다. 일 예에서, 디바이스(330)는 100개의 핀(104)을 포함할 수 있다.
도 10i를 참조하면, 디바이스(332)는 많은 측면에서 디바이스(330)와 유사하다. 일부 차이는 이하에 언급된다. 디바이스(332)에서, 제1 접촉 층(114)은 S/D 영역(314a)의 2개의 외부 측면(314a')을 커버하지 않는다. 제1 접촉 층(114)은 2개의 안쪽 상방으로 대면하는 표면(314a"')을 완전히 커버하지만 2개의 내부 측면(314a") 및 2개의 바깥쪽 상방으로 대면하는 표면(314a"")을 완전히 또는 부분적으로 커버한다. 디바이스(332)는 상기에 논의된 바와 같이, 방법(10)(도 1)의 실시예에 의해 형성될 수 있다. 예를 들어, 동작(14)에서 ILD 층(110)을 에칭할 때, 에칭 치수는 표면(314a')이 에칭 프로세스에 의해 노출되지 않도록 제어된다.
도 10j를 참조하면, 디바이스(334)는 많은 측면에서 디바이스(332)와 유사하다. 일부 차이는 이하에 언급된다. 디바이스(334)에서, 핀(104)은 격리 구조(106)의 최상면 위로 연장하고 S/D 영역(314a)은 핀(104)을 리세싱(recessing)하지 않고서 각 핀(104) 위에 (예를 들어, 에피택셜 성장 프로세스에 의해) 각각 배치된다. 결과적으로, 각 S/D 영역(314a)은 각각의 핀(104) 주변을 둘러싼다. 디바이스(334)는 상기에 논의된 바와 같이, 방법(10)(도 1)의 실시예에 의해 형성될 수 있다.
도 10k를 참조하면, 디바이스(336)는 많은 측면에서 디바이스(320)(도 10c)와 유사하다. 일부 차이는 아래에 언급된다. 디바이스(336)에서, S/D 영역(314a)의 2개의 바깥쪽 하방으로 대면하는 표면(314a')이 제1 접촉 층(114)에 의해 커버되지 않는다. 제1 접촉 층(114)은 2개의 안쪽 상방으로 대면하는 표면(314a") 및 2개의 안쪽 하방으로 대면하는 표면(314a"')을 완전히 커버하고 2개의 바깥쪽 상방으로 대면하는 표면(314a"")을 부분적으로 또는 완전히 커버한다. 디바이스(336)는 상기에 논의된 바와 같이, 방법(10)(도 1)의 실시예에 의해 형성될 수 있다. 예를 들어, 동작(14)에서 ILD 층(110)을 에칭할 때, 에칭 치수는 표면(314a')이 에칭 프로세스에 의해 노출되지 않도록 제어된다.
도 10l을 참조하면, 디바이스(338)는 많은 측면에서 디바이스(322)(도 10d)와 유사하다. 일부 차이는 아래에 언급된다. 디바이스(338)에서, S/D 영역(314a)의 2개의 바깥쪽 하방으로 대면하는 표면(314a')이 제1 접촉 층(114)에 의해 커버되지 않는다. 제1 접촉 층(114)은 2개의 안쪽 상방으로 대면하는 표면(314a")을 완전히 커버하고 2개의 안쪽 하방으로 대면하는 표면(314a"') 및 2개의 바깥쪽 상방으로 대면하는 표면(314a"")을 완전히 또는 부분적으로 커버한다.
도 10m을 참조하면, 디바이스(340)는 많은 측면에서 디바이스(324)(도 10e)와 유사하다. 일부 차이는 아래에 언급된다. 디바이스(340)에서, 제1 접촉 층(114)은 S/D 영역(314a)의 2개의 안쪽 상방으로 대면하는 표면을 완전히 커버하고 S/D 영역(314a)의 2개의 바깥쪽 상방으로 대면하는 표면을 완전히 또는 부분적으로 커버한다. 또한, 제1 접촉 층(114)은 하방으로 대면하는 표면(314a' 및 314a")을 하방으로 커버하지 않는다.
도 10n을 참조하면, 디바이스(342)는 많은 측면에서 디바이스(326)(도 10f)와 유사하다. 일부 차이는 아래에 언급된다. 디바이스(342)에서, 제1 접촉 층은 S/D 영역(314a)의 최상면을 완전히 커버하고 S/D 영역(314a)의 2개의 상방으로 대면하는 표면을 완전히 또는 부분적으로 커버한다. 제1 접촉 층은 S/D 영역(314a)의 하방으로 대면하는 표면을 커버하지 않는다.
도 10o를 참조하면, 디바이스(344)는 많은 측면에서 디바이스(328)(도 10g)와 유사하다. 일부 차이는 아래에 언급된다. 디바이스(344)에서, 제1 접촉 층은 S/D 영역(314a)의 최상면을 완전히 커버하고 S/D 영역(314a)의 2개의 상방으로 대면하는 표면을 완전히 또는 부분적으로 커버한다. 제1 접촉 층은 S/D 영역(314a)의 2개의 하방으로 대면하는 표면을 커버하지 않는다.
도 10p를 참조하면, 디바이스(346)는 많은 측면에서 디바이스(336)(도 10k)와 유사하다. 일부 차이는 아래에 언급된다. 디바이스(346)에서, 제1 접촉 층(114)은 S/D 영역(314a)의 모든 표면을 완전히 커버한다. 또한, 디바이스(346)는 임의선택적으로, 제2 접촉 층(116)과 ILD 층(110) 사이에 그리고 제2 접촉 층(116)와 제1 접촉 층(114) 사이에 배리어 금속 층(116a)을 포함한다. 일 실시예에서, 배리어 금속 층(116a)은 제2 접촉 층(116)의 금속 원소가 인접한 피처로 이동하는 것을 방지하기 위한 금속 질화물(예를 들어, TaN)을 포함한다. 배리어 금속 층(116a)은 전도성이고 도 10k의 제1 접촉 층(114)과 유사한 등각 프로파일을 가진다. 디바이스(346)는 상기에 논의된 바와 같이, 방법(10)(도 1)의 실시예에 의해 형성될 수 있다. 예를 들어, 기판(102), 핀(104) 및 격리 구조(106)를 포함하는 디바이스 전구체(346)는 동작(12)(도 1)에서 수신된다. 핀(104)은 격리 구조(106)의 최상면 위로 연장한다. 디바이스(346)는 또한 각각의 핀(104) 위에 배치되는 S/D 영역(314a)을 포함한다. 다음으로, S/D 영역(314a)의 표면을 완전히 커버하기 위해 제1 접촉 층(114)이 형성된다(동작(16)). 다음으로, ILD 층(110)은 디바이스(346) 위에 증착되고 제1 접촉 층(114), S/D 영역(314a) 및 핀(104)을 커버한다. 다음으로, S/D 영역(314a)의 2개의 바깥쪽 하방으로 대면하는 표면(314a') 상의 일부분을 제외하고 제1 접촉 층(114)의 일부분을 노출시키는 개구를 형성하기 위해 ILD 층(110)이 에칭된다(동작(14)). 다음으로, 제2 접촉 층(116)이 개구에 형성된다(동작(18)). 본 실시예에서, 동작(18)은 제2 접촉 층(116)의 형성 전에 (예를 들어, CVD 또는 PVD 기술을 사용하여) 배리어 금속 층(116a)을 형성하는 단계를 포함한다.
다양한 실시예에서, 도 10p를 참조하여 논의된 바와 같이, 각각의 ILD 층(110)이 형성되기 전에 제1 접촉 층(114)이 S/D 영역(314a)을 완전히 감싸게 하기 위해 디바이스(322, 324, 326, 328, 330, 332, 334, 336, 338, 340, 342 및 344)의 각각이 형성될 수 있다.
제4 실시예
본 개시물의 제4 실시예는 이제도 11a 및 11b를 참조하여 설명되고, 여기서 디바이스(400)는 방법(10)의 일부 실시예에 따라 제조되었다. 디바이스(100 및 400) 둘 다에 적용가능한 논의는 간략화를 위해 이하에서 축약되거나 생략된다.
도 11a 및 11b를 참조하면, 디바이스(400)는 ("x-y" 평면에서) 2개의 수평 로드-형상 능동 영역(404)을 포함한다. 소스 및 드레인 영역(404a) 및 채널(404b)이 능동 영역(404)에 형성되고 동일한 로드 형상을 가진다. 실시예에서, 능동 영역(404)의 수 및 형상이 변화할 수 있다. 예를 들어, 능동 영역(404)은 바 형상 또는 다른 적합한 형상을 가질 수 있고, 디바이스(400)에서 하나 또는 그 이상의 그와 같은 활성 영역이 존재할 수 있다. 디바이스(300)와 유사하게, 디바이스(400)는 또한 그 게이트(108)가 채널(404b) 주변을 둘러싸기 때문에 HGAA 디바이스이다. 디바이스(300 및 400) 사이의 차이는 그 S/D 영역의 구성에 있다. S/D 영역(404a)은 적어도 접촉 홀 내에서 기판(102) 및 핀(104)으로부터 격리된다. 따라서, 제1 접촉 층(114)은 최대 접촉 면적을 제공하면서 S/D 영역(404a)의 각각 주변을 둘러싼다. 도 11a 및 11b에 도시된 바와 같이, 제2 접촉 층(116)의 일부분(116A)은 제1 접촉 층(114)이 그 주변에 형성된 후에 S/D 영역(404a) 사이의 공간을 충전한다. z 방향을 따른 2개의 S/D 영역(404a) 사이의 수직 거리가 제1 접촉 층(114) 두께의 2배보다 크지 않은 다른 실시예에서, S/D 영역(404a) 각각 주변의 제1 접촉 층(114)은 서로 물리적으로 접촉한다. 디바이스(400)를 위한 S/D 접촉부를 형성하는 프로세스는 디바이스(100)에 관하여 논의된 바와 같다. S/D 접촉부 형성 이전에 디바이스(400)를 형성하는 예시적인 프로세스는 "Method of Fabricating a Gate All Around Device"란 명칭의 미국 특허 제8,815,691 호에서 발견될 수 있고, 그 내용은 본원에 그 전체가 인용에 의해 포함된다.
제5 실시예
본 개시물의 제5 실시예는 이제도 12-18을 참조하여 설명된다. 도 12는 본 발명의 다양한 양상에 따라, 반도체 디바이스, 특히 수직 멀티-게이트 구조를 가지는 반도체 디바이스를 형성하는 방법(50)의 흐름도를 도시한다. 방법(50)은 단지 예이고, 청구범위에 명시적으로 인용되는 것 이외에는 본 개시물을 제한하려는 것이 아니다. 방법(50) 전에, 방법(50) 동안 그리고 방법(50) 후에 추가적인 동작이 제공될 수 있고, 설명된 일부 동작은 방법의 추가적인 실시예를 위해 교체되거나, 제거되거나 주변으로 이동될 수 있다.
동작(52)에서, 방법(50)(도 12)은 S/D 접촉부 형성 전에 수직 멀티-게이트 디바이스를 수신한다. 예시적인 수직 멀티-게이트 디바이스인 디바이스(500)는 도 13a 및 13b에 도시된다. 도 13a는 디바이스(500)의 개략적 투시도이고 도 13b는 (ILD 층(110)이 제거된) 디바이스(500)의 최상면도이다. 디바이스(500)는 기판(102), 기판(102) 상의 메사(mesa)로서 제1 S/D 영역(또는 피처)(104a), 및 기판(102) 위의 그리고 제1 S/D 영역(104a)을 둘러싸는 격리 구조(106)를 포함한다. 디바이스(500)는 또한 제1 S/D 영역(104a) 위에 그리고 "z" 방향을 따라 상방으로 연장하는 2개의 로드-형상 메사를 포함한다. 2개의 로드-형상 메사의 중간 부분은 2개의 트랜지스터 채널(104b)을 제공한다. 2개의 로드-형상 메사의 최상부 부분은 2개의 S/D 영역(104c)을 제공한다. 제1 S/D 영역(104a), 채널(104b) 및 제2 S/D 영역(104c)은 기판 위에 수직으로 배치된다. 게이트(108)는 트랜지스터 채널(104b) 주변을 둘러싼다. 따라서, 디바이스(500)는 수직 게이트-올-어라운드(VGAA) 디바이스이다. 디바이스(500)는 또한 다양한 구조 사이의 공간을 충전하는, 기판(102) 및 격리 구조(106) 위의 ILD 층(110)을 포함한다. 실시예에서, ILD 층(110)은 하나 또는 그 이상의 유전체 층을 포함할 수 있다. 다양한 엘리먼트(102, 104a-c, 106, 108 및 110)의 재료 및 조성은 디바이스(100)에서와 유사하다. S/D 접촉부 형성 전에 디바이스(500)를 형성하는 예시적인 프로세스는 "Device with a Vertical Gate Structure"란 명칭의 미국 특허 제8,742,492 호 및 "Vertical Tunneling Field-Effect Transistor Cell and Fabricating the Same"이란 명칭의 미국 특허 제8,754,470 호에서 발견될 수 있고, 그 내용은 본원에 그 전체가 인용에 의해 포함된다.
다른 예시적인 수직 멀티-게이트 디바이스인 디바이스(600)가 도 14a 및 14b에 도시된다. 도 14a는 디바이스(600)의 개략적 투시도이고 도 14b는 (ILD 층(110)이 제거된) 디바이스(600)의 최상면도이다. 디바이스(600)의 많은 측면은 디바이스(500)와 유사하다. 2개의 디바이스 사이의 하나의 차이점은 제1 S/D 영역(104a) 위의 메사의 형상에 있다. 디바이스(600)는 채널(104b) 및 제2 S/D 영역(104c)이 포함되거나 그 안에 형성되는 바-형상 수직 메사를 가진다. 디바이스(600)는 또한 VGAA 디바이스이다. 디바이스(500 및 600)는 동일한 일반 타입 디바이스의 2개의 변형으로 고려될 수 있고, 이하에서 총괄하여 논의될 것이다. 특히, 도 15-18은 디바이스(500)를 위한 도 13a의 "C-C" 라인을 따른 그리고 디바이스(600)를 위한 도 14a의 "D-D" 라인을 따른 디바이스(500/600)의 단면도를 도시한다. 도 15는 S/D 접촉부 형성 전의 디바이스(500/600)를 도시한다.
동작(54)에서, 방법(50)(도 12)은 개구(112)를 형성하기 위해 ILD 층(110) 및 격리 구조(106)를 에칭한다. 도 16을 참조하면, 개구(112)는 제1 S/D 영역(104a)의 최상면(104a')의 일부분 및 측벽(104a")의 일부분을 노출시킨다. 격리 구조(106)는 초기에 제1 S/D 영역(104a)을 둘러싸기 때문에, 표면(104a")을 노출시키기 위해 에칭 프로세스에서 부분적으로 제거된다. 개구(112)는 전형적으로 최상면(104a')에서 스톱하는 종래의 S/D 접촉 홀보다 더 깊다. 따라서, 개구(112)는 종래의 S/D 접촉 홀보다 제1 S/D 영역(104a)에 더 많은 접촉 면적을 제공한다. 일부 실시예에서, 개구(112)는 접촉 면적을 더 증가시키기 위해, 제1 S/D 영역(104)의 2개 이상의 표면, 예를 들어 최상면 및 2개의 측벽 표면을 노출시킬 수 있다. 에칭 프로세스는 적합한 습식 에칭, 드라이(플라즈마) 에칭 및/또는 다른 프로세스를 포함할 수 있다. 실시예에서, 디바이스(500/600)는 제1 S/D 영역(104a) 위에 그리고 ILD 층(110) 바로 아래에 접촉 에칭 스톱(CES) 층을 포함한다. 본 실시예에 추가하여, 도 3b를 참조한 방법(10)에서와 유사한 방식으로 CES 층의 부분적 제거가 수행될 수 있다.
동작(56)에서, 방법(50)(도 12)은 개구(112)에 제1 접촉 층(114)을 형성한다. 도 17을 참조하면, 제1 접촉 층(114)은 개구(112)의 표면 위에 형성된다. 특히, 제1 접촉 층(114)은 제1 S/D 영역(104a)의 2개의 표면(104a' 및 104a")(도 16) 위에 형성된다. 제1 접촉 층(114)은 등각 프로파일을 가진다. 일 실시예에서, 제1 접촉 층(114)은 약 2 nm 내지 약 10 nm의 범위에 있는 두께를 가진다. 제1 접촉 층(114)의 재료 및 형성은 도 4a 및 4b를 참조하여 논의된 것과 유사하다. 다양한 실시예에서, 제1 접촉 층(114)의 재료는 트랜지스터 채널 내로 그리고 밖으로 흐르는 전하 캐리어에 대해 낮거나 무시할만한 에너지 배리어를 공급한다. S/D 영역(204a)에 대해 증가한 접촉 면적으로 커플링되는 제1 접촉 재료는 그 접촉 저항을 감소시킨다.
동작(58)에서, 방법(50)(도 12)은 제1 접촉 층(114) 위의 개구(112)에 제2 접촉 층(116)을 형성한다. 도 18을 참조하면, S/D 접촉부(118s)는 제1 S/D 영역(204a)에 전도성으로 연결하면서 개구(112)에 형성된다. S/D 접촉부(118s)는 제1 접촉 층(114) 및 제2 접촉 층(116)을 포함한다. 접촉부(118s)의 다른 측면은 도 5a 및 5b를 참조하여 논의된 것과 유사하다. 본 실시예에서, S/D 영역(104a)은 디바이스(500/600)의 소스 영역이고 S/D 접촉부(118s)는 소스 접촉부이다.
동작(60)에서, 방법(50)(도 12)은 디바이스(500/600)의 제조를 완성하기 위해 추가적인 단계를 수행한다. 예를 들어, 동작(50)은 도 19에 도시된 바와 같이, 제2 S/D 영역(104c)을 전기적으로 연결하는 다른 S/D 접촉부(118d)를 형성할 수 있다. 도 19를 참조하면, S/D 접촉부(118d)는 또한 제1 접촉 층(114) 및 제2 접촉 층(116)을 포함하고, 여기서 제1 접촉 층(114)은 S/D 영역(104c)의 3개 측면 주변을 둘러싼다. 일 실시예에서, (동작(54)과 유사한) S/D 영역(104c)의 3개 측면을 노출시키는 개구를 형성하기 위해 ILD 층(110)을 에칭하고, 개구에 제1 접촉 층(114)을 형성하고(동작(56)), 제1 접촉 층(114) 위에 제2 접촉 층(116)을 형성함으로써(동작(58)) S/D 접촉부(118d)가 형성된다. 일 실시예에서, ILD 층(110)의 에칭(동작(56)), 제1 접촉 층(114)의 형성(동작(56)) 및 제2 접촉 층(116)의 형성(동작(58))을 포함하는 동일한 프로세스에 의해 S/D 접촉부(118s 및 118d)가 형성된다. 본 실시예에서, S/D 영역(104c)은 디바이스(500/600)의 드레인 영역이고 S/D 접촉부(118d)는 드레인 접촉부이다.
방법(50)(도 12)은 디바이스(500/600)의 제조를 완성하기 위해 추가적인 단계를 수행할 수 있다. 예를 들어, 방법(50)은 게이트(108)를 전기적으로 연결하는 게이트 접촉부를 형성할 수 있고, 완성 IC를 형성하기 위해 디바이스(100)의 다른 부분에 멀티-게이트 FET를 연결하는 금속 상호접속부를 형성할 수 있다.
도 20은 본 개시물의 다양한 양상에 따라 구성되는 디바이스(700)의 일 실시예를 도시한다. 디바이스(700)와 디바이스(500/600)(도 18) 사이의 일부 차이가 언급된다. 하나의 차이는 제1 접촉 층(114)이 수직 메사에 의해 커버되지 않는 소스 영역(104a)의 전체 최상면 위에 형성되는 것이다. 다른 차이는 디바이스(700)에서의 소스 접촉부(118s)가 제2 접촉 층(116)과 제2 접촉 층(116)을 둘러싸는 층 사이에 배리어 금속 층(116a)을 임의선택적으로 포함하는 것이다. 두드러지게, 소스 접촉부(118s)는 소스 접촉 저항을 감소시키면서, 소스 영역(104a)의 최상면의 적어도 일부분 및 측벽 표면의 일부분을 접촉한다. 배리어 금속 층(116a)은 도 18의 제1 접촉 층(114)과 유사하게 전도성이고 등각의 프로파일을 가진다. 일 실시예에서, 배리어 금속 층(116a)은 금속 질화물(예를 들어, TaN)을 포함한다.
디바이스(700)의 접촉 층(116a 및 116)은 상기에 논의된 바와 같이 방법(50)(도 12)의 실시예로 형성될 수 있고, 여기서 배리어 금속 층(116a)이 개구(112)(도 16)에 (예를 들어, CVD 또는 PVD 프로세스에 의해) 증착된 후에, 제2 접촉 층(116)(도 18)의 증착이 후속된다. 제1 접촉 층(114)의 형성은 이하에 간략하게 논의된다. 일 실시예에서, 제1 하드 마스크(120) 및 수직 메사(104b-c)가 다양한 증착 및 에칭 프로세스를 이용하여 소스 영역(104a)(도 21) 위에 형성된다. 다음으로, 스페이서 피처(122)가 수직 메사 주변에 형성된다(도 22). 스페이서 피처(122)는 일 예에서, 실리콘 질화물의 CVD 후에 반응성 이온 에칭에 의해 형성될 수 있다. 다음으로, 상기에 논의된 기술 중 하나를 이용하여 소스 영역(104a)(도 23) 위에 제1 접촉 층(114)이 형성된다. 다음으로, 스페이서 피처(122)가 제거되고(도 24), ILD 층(110) 및 게이트(108)가 형성된다(도 25). 후속적으로, 도 20에 도시된 바와 같이 배리어 금속 층(116a) 및 제2 접촉 층(116)을 형성하기 위해 방법(50)(도 12)의 실시예가 이용되고, 또한 도 19에 도시된 바와 같이 드레인 접촉부(118d)를 형성할 수 있다.
제한하려는 것은 아니지만, 본 개시물의 하나 또는 그 이상의 실시예는 반도체 디바이스 및 그 형성에 많은 이점을 제공한다. 예를 들어, 본 개시물의 실시예에 따라 에칭되는 소스/드레인(S/D) 접촉 홀은 종래의 S/D 접촉 홀보다 트랜지스터의 S/D 영역에 대해 더 큰 접촉 면적을 제공한다. 본 개시물의 접촉 홀은 최상면, 하나 또는 그 이상의 측벽 표면 및/또는 전반적인 표면과 같은 S/D 영역의 다수 표면을 노출시킨다. 더 큰 접촉 면적은 S/D 접촉 저항을 낮추는데 l여한다. 더욱이, 본 개시물의 실시예에 따라 형성되는 S/D 접촉부는 접촉 재료의 2개 층을 포함한다. 특히, 제1 접촉 층은 등각이고 각각의 S/D 영역의 반도체 재료와 직접 접촉 상태에 있다. 제1 접촉 층의 재료는 트랜지스터 채널 내로 그리고 밖으로 흐르는 전하 캐리어에 대해 낮거나 무시할만한 에너지 배리어를 제공한다. 큰 접촉 면적으로 커플링되는 접촉 재료는 초저(ultra-low) 접촉 저항을 제공한다. 실험에서, 1×e-10 내지 1×e-8 ohm·㎠ 범위의 접촉 저항이 달성되었다.
하나의 예시적 양상에서, 본 개시물은 반도체 디바이스에 관한 것이다. 반도체 디바이스는 기판, 제1 및 제2 소스/드레인(S/D) 영역, 제1 및 제2 S/D 영역 사이의 채널, 채널과 맞물리는 게이트 및 제1 S/D 영역에 연결하는 접촉 피처를 포함한다. 접촉 피처는 제1 접촉 층 및 제1 접촉 층 위에 제2 접촉 층을 포함한다. 제1 접촉 층은 등각의 단면 프로파일을 가지고 제1 S/D 영역의 적어도 2개 측면 상에서 제1 S/D 영역과 접촉 상태에 있거나 제1 S/D 영역 주변을 둘러싼다.
다른 예시적인 양상에서, 본 개시물은 수직 게이트-올-어라운드(VGAA) 디바이스에서 접촉부를 형성하는 방법에 관한 것이다. 방법은 기판, 기판 위의 제1 소스/드레인(S/D) 영역, 기판 위의 그리고 제1 S/D 영역을 둘러싸는 격리 구조, 제1 S/D 영역 위의 채널, 채널 위의 제2 S/D 영역, 채널 주변을 둘러싸는 게이트 및 격리 구조 및 제1 S/D 영역 위의 유전체 층을 가지는 VGAA 디바이스를 수신하는 단계를 포함한다. 방법은 또한 개구를 형성하기 위해 유전체 층 및 격리 구조를 에칭하는 단계를 포함하고, 여기서 개구는 제1 S/D 영역의 적어도 2개 측면을 노출시킨다. 방법은 또한 개구에 제1 접촉 층을 형성하는 단계를 포함하고, 제1 접촉 층은 등각의 단면 프로파일을 가지고 제1 S/D 영역과 접촉 상태에 있다. 방법은 또한 제1 접촉 층 위의 개구에 제2 접촉 층을 형성하는 단계를 포함한다.
다른 예시적인 양상에서, 본 개시물은 멀티-게이트 반도체 디바이스에서 접촉부를 형성하는 방법에 관한 것이다. 방법은 기판, 제1 및 제2 소스/드레인(S/D) 영역, 제1 및 제2 S/D 영역 사이의 채널, 채널과 맞물리는 게이트, 및 제1 S/D 영역 위의 유전체 층을 구비하는 멀티-게이트 반도체 디바이스를 수신하는 단계를 포함한다. 방법은 또한 제1 S/D 영역의 적어도 2개 측면을 노출시키거나 제1 S/D 영역 주변을 둘러싸는 개구를 형성하기 위해 유전체 층을 에칭하는 단계를 포함한다. 방법은 또한 개구에 제1 접촉 층―제1 접촉 층은 등각 단면 프로파일(conformal cross-sectional profile)을 가지고 상기 제1 S/D 영역과 접촉 상태에 있음―을 형성하는 단계를 포함한다. 방법은 또한 제1 접촉 층 위의 개구에 제2 접촉 층을 형성하는 단계를 포함한다.
전술한 바는 당업자가 본 개시물의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 개략한다. 당업자는 본원에 도입되는 실시예의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기반으로서 본 개시물을 용이하게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그와 같은 동등한 구성이 본 개시물의 정신 및 범위로부터 이탈하지 않는 것이고, 본 개시물의 정신 및 범위를 이탈하지 않고서 본원에 다양한 변경, 치환 및 개조를 수행할 수 있음을 깨달아야 한다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    제1 및 제2 소스/드레인(source/drain: S/D) 영역;
    상기 제1 및 제2 S/D 영역 사이의 채널;
    상기 채널과 맞물리는(engaging) 게이트; 및
    상기 제1 S/D 영역에 연결하는 접촉 피처(contact feature)
    를 포함하고,
    상기 접촉 피처는 제1 접촉 층 및 상기 제1 접촉 층 위의 제2 접촉 층을 포함하고,
    상기 제1 접촉 층은 등각의 단면 프로파일(conformal cross-sectional profile)을 가지고,
    상기 제1 접촉 층은 상기 제1 S/D 영역의 적어도 2개 측면 상에서 상기 제1 S/D 영역과 접촉 상태에 있거나 상기 제1 S/D 영역 주변을 둘러싸는 것인,
    반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 접촉 층은 III-V 반도체 중 하나를 포함하는 것인,
    반도체 디바이스.
  3. 제1항에 있어서,
    상기 제1 접촉 층은 InAs, InGaAs, InP 및 Ge 중 하나를 포함하는 것인,
    반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 접촉 층은 반도체-금속 합금(semiconductor-metal alloy)을 포함하는 것인,
    반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 S/D 영역은 4개의 측면을 가지는 에피택셜 피처(epitaxial feature)를 포함하고,
    상기 제1 접촉 층은 상기 에피택셜 피처의 상기 4개 측면과 직접 접촉 상태에 있는 것인,
    반도체 디바이스.
  6. 제1항에 있어서,
    상기 게이트는 상기 채널 주변을 둘러싸는 것인,
    반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 S/D 영역, 상기 채널 및 상기 제2 S/D 영역은 상기 기판 위에 수평으로 배치되는 것인,
    반도체 디바이스.
  8. 제6항에 있어서,
    상기 제1 S/D 영역, 상기 채널 및 상기 제2 S/D 영역은 상기 기판 위에 수직으로 배치되고 상기 제2 S/D 영역은 상기 제1 S/D 영역 위에 있는 것인,
    반도체 디바이스.
  9. 수직 게이트-올-어라운드(vertical gate-all-around: VGAA) 디바이스에서 접촉부를 형성하는 방법에 있어서,
    VGAA 디바이스―상기 VGAA 디바이스는, 기판과, 상기 기판 위의 제1 소스/드레인(S/D: source/drain) 영역과, 상기 기판 위의 그리고 상기 제1 S/D 영역을 둘러싸는 격리 구조(isolation structure)와, 상기 제1 S/D 영역 위의 채널과, 상기 채널 위의 제2 S/D 영역과, 상기 채널 주변을 둘러싸는 게이트와, 상기 격리 구조 및 상기 제1 S/D 영역 위의 유전체 층을 구비함―를 수신하는 단계;
    상기 제1 S/D 영역의 적어도 2개의 측면을 노출시키는 개구를 형성하기 위해 상기 유전체 층 및 상기 격리 구조를 에칭하는 단계;
    상기 개구에 제1 접촉 층―상기 제1 접촉 층은 등각 단면 프로파일(conformal cross-sectional profile)을 가지고 상기 제1 S/D 영역과 접촉 상태에 있음―을 형성하는 단계; 및
    상기 제1 접촉 층 위의 상기 개구에 제2 접촉 층을 형성하는 단계
    를 포함하는,
    수직 게이트-올-어라운드(VGAA) 디바이스에서 접촉부를 형성하는 방법.
  10. 멀티-게이트 반도체 디바이스(multi-gate semiconductor device)에 접촉부를 형성하는 방법에 있어서,
    멀티-게이트 반도체 디바이스―상기 멀티-게이트 반도체 디바이스는, 기판과, 제1 및 제2 소스/드레인(S/D: source/drain) 영역과, 상기 제1 및 제2 S/D 영역 사이의 채널과, 상기 채널과 맞물리는(engaging) 게이트와, 상기 제1 S/D 영역 위의 유전체 층을 구비함―를 수신하는 단계;
    상기 제1 S/D 영역의 적어도 2개의 측면을 노출시키거나 상기 제1 S/D 영역 주변을 둘러싸는 개구를 형성하기 위해 상기 유전체 층을 에칭하는 단계;
    상기 개구에 제1 접촉 층―상기 제1 접촉 층은 등각 단면 프로파일(conformal cross-sectional profile)을 가지고 상기 제1 S/D 영역과 접촉 상태에 있음―을 형성하는 단계; 및
    상기 제1 접촉 층 위의 상기 개구에 제2 접촉 층을 형성하는 단계
    를 포함하는,
    멀티-게이트 반도체 디바이스에 접촉부를 형성하는 방법.
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