CN107452804B - Finfet结构及其方法 - Google Patents

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Abstract

本发明实施例提供了用于FinFET S/D部件的独特结构的方法和结构，其描述了一种半导体器件，该器件包括具有从其延伸的鳍的衬底，鳍包括沟道区以及与沟道区的任一侧相邻并位于其上的源极区和漏极区。在各个实施例中，栅极结构设置在沟道区上方，并且栅极结构包括设置在介电层上方的金属层。在一些实例中，第一外延层至少部分地嵌入在源极区和漏极区内。此外，第二外延层设置在第一外延层上方，其中第二外延层的顶面在垂直于衬底的方向上高于金属层的顶面。在各个实例中，硅化物层还设置在第二外延层上方并与其接触。本发明实施例涉及FINFET结构及其方法。

Description

FINFET结构及其方法
技术领域
本发明实施例涉及FINFET结构及其方法。
背景技术
电子产业已经经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持更多日益复杂和精致的功能。因此，半导体产业中的持续趋势是制造低成本、高性能和低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)在很大程度上实现了这些目标，并且从而改进了生产效率并且降低了相关成本。然而，这种按比例缩小还产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件中的持续进步需要半导体制造工艺和技术中的类似的进步。
最近，已经引入多栅极器件以通过增加栅极-沟道耦合、减小断态(OFF)电流和降低短沟道效应(SCE)试图改进栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字来源于从衬底延伸的鳍状结构，在该衬底上形成该鳍状结构，并且鳍状结构用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容并且它们的三维结构允许它们在保持栅极控制和缓解SCE的同时积极地按比例缩小。在至少一些实例中，FinFET制造可以包括例如通过双外延工艺在p型FinFET和n型FinFET中的每个中外延生长源极区和漏极区。然而，传统的双外延工艺是受限的，因为接触电阻和接触面积(例如，硅化物接触面积)不能由于间距缩放而改善(例如增加)，而没有电容的折中，并且材料的选择受到前段制程(FEOL)工艺的高热预算的限制。类似的原因还限制了改善源极/漏极应力源(例如，施加到器件沟道的应力)的可能性。此外，存在由于传统的预非晶化注入(PAI)工艺(例如，与硅化物形成结合使用)而发生的应力降低。因此，还没有证明现有技术在所有方面都完全令人满意。
发明内容
根据本发明的一些实施例，提供了一种半导体器件，包括：衬底，具有从所述衬底延伸的鳍，所述鳍包括沟道区以及与所述沟道区的任一侧相邻且位于所述沟道区的任一侧上的源极区和漏极区；栅极结构，设置在所述沟道区上方，其中，所述栅极结构包括设置在介电层上方的金属层；第一外延层，至少部分地嵌入在所述源极区和漏极区内；第二外延层，设置在所述第一外延层上方，其中，所述第二外延层的顶面在沿着垂直于所述衬底的方向上高于所述金属层的顶面；以及硅化物层，设置在所述第二外延层上方，并且与所述第二外延层接触。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括从所述衬底延伸的鳍，其中，所述鳍包括沟道区以及与所述沟道区的任一侧相邻并且位于所述沟道区的任一侧上的源极区和漏极区，并且其中，在所述沟道区上方设置栅极结构；形成至少部分地嵌入在所述源极区和漏极区内第一外延层；在所述第一外延层上方形成介电层；蚀刻所述介电层以分别在所述源极区和漏极区中形成至少部分地暴露所述第一外延层的顶面的第一开口和第二开口；在所述第一外延层的顶面上方沉积与所述第一外延层的顶面接触的第二外延层，其中，所述第一外延层和所述第二外延层在每个所述源极区和漏极区中提供级联的源极和漏极外延部件；以及在所述第二外延层上方形成与所述第二外延层接触的硅化物层。
根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括从所述衬底延伸的鳍，其中，所述鳍包括沟道区以及与所述沟道区的任一侧相邻并且位于所述沟道区的任一侧上的源极区和漏极区，并且其中，在所述沟道区上方设置栅极结构，所述栅极结构包括金属层；形成至少部分地嵌入在所述源极区和漏极区内的第一外延层，其中，所述第一外延层对所述沟道区施加应力；在所述第一外延层上方形成与所述第一外延层接触的第二外延层，其中，所述第二外延层在所述源极区中比在所述漏极区中具有更大的表面区域，并且其中，所述第二外延层的顶面在沿垂直于所述衬底的方向上高于所述金属层的顶面；以及在所述第二外延层上方形成与所述第二外延层接触的硅化物层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的一个或多个方面的FinFET器件的实施例的透视图；
图2是根据本发明的一个或多个方面的制造FinFET器件的方法的流程图；
图3-图10示出对应于图2的方法的一个或多个步骤的FinFET器件的实施例的截面图；
图3A-图6A、图9A和图10A是沿着大致类似于图1的截面AA'的截面图提供的；
图3B-图6B、图9B和图10B是沿着大致类似于图1的截面BB'的截面图提供的；以及
图11提供了根据本发明的一个或多个方面的多个FinFET器件的实施例的顶视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
应当注意，本发明以多栅极晶体管或鳍型多栅极晶体管(在本文中称为FinFET器件)的形式来呈现实施例。这种器件可以包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、块状器件、绝缘体上硅(SOI)器件和/或其他的配置。受益于本发明的各个方面，普通技术人员可以意识到半导体器件的其他实施例。例如，本文中描述的一些实施例还可以应用于全环栅极(GAA)器件、欧米茄栅极(Ω栅极)器件或Pi栅极(Π栅极)器件。
图1中所示的是FinFET器件100。FinFET器件100包括一个或多个鳍基的多栅极场效应晶体管(FET)。FinFET器件100包括衬底102、从衬底102延伸的至少一个鳍元件104、隔离区106和设置在鳍元件104上和周围的栅极结构108。衬底102可以是诸如硅衬底的半导体衬底。衬底可包括各种层，包括形成在半导体衬底上的导电层或绝缘层。取决于本领域已知的设计要求，衬底可以包括各种掺杂配置。衬底还可以包括诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石的其他半导体。可选地，衬底可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底可包括外延层(epi层)，可以应变衬底以增强性能，衬底可以包括绝缘体上硅(SOI)结构，和/或衬底可具有其他合适的增强部件。
与衬底102类似，鳍元件104可以包括硅或诸如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍104。光刻工艺可以包括在衬底上方(例如硅层上)形成光刻胶层(抗蚀剂)，将抗蚀剂曝光于图案，实施曝光后烘焙工艺，以及显影抗蚀剂以形成包括抗蚀剂的掩蔽元件。在一些实施例中，可以使用电子束(e束)光刻工艺来实施图案化抗蚀剂，以形成掩蔽元件。然后可以使用掩蔽元件来保护衬底的区域，同时，蚀刻工艺在硅层中形成凹槽，由此留下延伸的鳍104。可以使用干蚀刻(例如，化学氧化物去除)、湿蚀刻和/或其他合适的工艺来蚀刻凹槽。还可以使用在衬底102上形成鳍104的方法的许多其他实施例。
多个鳍104中的每个还包括源极区105和漏极区107，其中源极/漏极区105、107形成在鳍104中、上和/或周围。可以在鳍104上方外延生长源极区/漏极区105、107。沿着一平面，该平面大致平行于由图1的截面AA'限定的平面，在栅极结构108下方，且在鳍104内设置晶体管的沟道区。在一些实例中，鳍的沟道区包括诸如锗的高迁移率材料，以及上述讨论的化合物半导体或合金半导体中的任何一个和/或它们的组合。高迁移率材料包括具有大于硅的电子迁移率的那些材料。例如，高于在室温(300K)下具有约1350cm2/V-s的本征电子迁移率和约480cm2/V-s的空穴迁移率的Si。
隔离区106可以是浅沟槽隔离(STI)部件。可选地，可以在衬底102上和/或内实现场氧化物、LOCOS部件和/或其他合适的隔离部件。隔离部件106可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或本领域中已知的其他合适的材料。在实施例中，隔离结构是STI部件并且通过在衬底102中蚀刻沟槽来形成。然后可以用隔离材料填充沟槽，接着是化学机械抛光(CMP)工艺。然而，其他的实施例也是可能的。在一些实施例中，隔离区106可以包括多层结构(例如，具有一个或多个衬垫层)。
栅极结构108包括栅极堆叠件，栅极堆叠件具有形成在鳍104的沟道区上方的界面层110、形成在界面层110上方的栅极介电层112以及形成在栅极介电层112上方的金属层114。界面层110可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的介电材料。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成界面层110。栅极介电层112可以包括诸如氧化铪(HfO2)的高k介电层。可选地，高k介电层可包括诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他合适的材料的其他高k电介质。仍在其他实施例中，栅极介电层可以包括二氧化硅或其他合适的电介质。可以通过ALD、物理汽相沉积(PVD)、氧化和/或其他合适的方法形成介电层。金属层114可以包括诸如W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、Ni、它们的组合和/或其他合适的组成的导电层。在一些实施例中，金属层114可以包括用于N型FinFET的第一金属材料和用于P型FinFET的第二金属材料。因此，FinFET器件100可以包括双功函数金属栅极配置。例如，第一金属材料(例如，用于N型器件)可以包括具有与衬底导带的功函数大致对准或者至少与鳍104的沟道区的导带的功函数大致对准的功函数的金属。类似地，例如，第二金属材料(例如，用于P型器件)可以包括具有与衬底价带的功函数大致对准或至少与鳍104的沟道区的价带的功函数大致对准的功函数的金属。因此，金属层114可以提供用于FinFET器件100的栅电极，包括N型和P型FinFET器件100两者。在一些实施例中，金属层114可以可选地包括多晶硅层。可以使用PVD、CVD、电子束(e-束)蒸发和/或其他合适的工艺形成金属层114。在一些实施例中，可以在栅极结构108的侧壁上形成侧壁间隔件。侧壁间隔件可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。
如上所述，FinFET器件(例如，FinFET器件100)的制造可以包括例如通过双外延工艺在p型FinFET和n型FinFET的每个中外延生长源极区和漏极区(例如，源极/漏极区105、107)。然而，传统的双外延工艺是有限的，因为接触电阻率和接触面积(例如，硅化物接触面积)不能由于间距缩放而改善(例如增加)，而没有电容的折中，并且材料的选择受到前段制程(FEOL)工艺的高热预算的限制。类似的原因还限制了改善源极/漏极应力源(例如，施加到器件沟道的应力)的可能性。此外，存在由于传统的预非晶化注入(PAI)工艺(例如，与硅化物形成结合使用)而发生的应力降低。因此，还没有证明现有技术在所有方面都完全令人满意。
本发明的实施例提供了优于现有技术的优势，但是应该理解，其他的实施例可以提供不同的优势，本文中没有必要讨论所有的优势，并且没有要求所有的实施例都具有特定的优势。例如，本文讨论的实施例包括提供用于FinFET源极和漏极(S/D)部件的独特结构的方法和结构，该结构和方法提供减小的S/D接触电阻，改善的FinFET沟道应力和较低的电容。举例来说，这种S/D部件包括位于每个S/D区中的堆叠的外延(EPI)层。在一些实施例中，每个S/D区中的堆叠的EPI层可以称为级联EPI部件。在一些实例中，级联的EPI部件包括部分地嵌入位于半导体衬底上方的鳍中的第一EPI层，和位于第一EPI层的顶部上的第二EPI层。举例来说，两个堆叠的EPI层可以是晶格连接的，并且可以具有相同或不同的半导体材料。在包括n型FinFET的一些实施例中，第二EPI层可以具有小于硅(Si)的晶格常数的晶格常数。在包括p型FinFET的一些实施例中，第二EPI层可以具有大于硅锗(SiGe)的晶格常数的晶格常数。在各个实例中，第二EPI层可以与第一EPI层部分地自对准，并且第二EPI层的形状可以至少部分地由设置在半导体衬底上方的层间介电(ILD)层中的开口限定。在一些情况下，FinFET器件还可以包括位于第二EPI层的顶面上方的硅化物部件，其中硅化物部件具有用于减小S/D接触电阻的延伸的表面积。额外的实施例和优势在下面讨论和/或对于本领域技术人员来说是显而易见的。
现在参考图2，示出制造包括FinFET器件的半导体器件的方法200。方法200可以用于实现鳍基半导体器件，包括用于在FinFET源极和漏极区的每个中提供级联EPI部件的方法。在一些实施例中，方法200可以用于制造上面参考图1描述的器件100。因此，上面参考器件100讨论的一个或多个方面还可以应用于方法200。额外地，图3-图10提供了根据图2的方法200的一个或多个步骤制造的示例性器件300的截面图。
应当理解，可以通过公知的互补金属氧化物半导体(CMOS)技术工艺流程制造方法200和/或半导体器件300的部分，并且因此本文仅简要描述一些工艺。此外，如上所述，器件300可以共享器件100的各方面，因此为了清楚地理解的目的，仅简要地讨论器件300的一些方面和/或工艺。此外，半导体器件300可以包括诸如额外的晶体管、双极结晶体管、电阻器、电容器、二极管、熔丝等的各种其他器件和部件，但是为了更好地理解本发明的发明构思而被简化。此外，在一些实施例中，半导体器件300包括可以互连的多个半导体器件(例如，晶体管)。
在各个实施例中，器件300可以是在集成电路或其部分的处理期间制造的中间器件，其可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路，诸如电阻器、电容器和电感器的无源组件，和诸如P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器单元和/或它们的组合的有源组件。
现在参考方法200，方法200开始于框202，其中提供了包括一个或多个器件(包括第一源极/漏极外延(EPI)层)的衬底。在一些实施例中，一个或多个器件可以包括具有从衬底延伸的鳍元件的一个或多个FinFET器件，用于分离一个或多个FinFET器件的隔离区，以及形成在鳍元件的沟道区上方的栅极结构。衬底可以大致类似于上面参考图1讨论的衬底102。鳍和隔离区还可以大致类似于鳍元件104和隔离区106，如上面参考图1的器件100所描述的。额外地，栅极结构可以大致类似于上面参考图1的器件100所描述的栅极结构108。参考图3A/3B的实例，示出包括半导体衬底的半导体器件300，鳍元件302从该半导体衬底延伸。器件300还示出位于相邻的FinFET器件的鳍元件302内的沟道区304和设置在沟道区304之间的源极/漏极结构306。在各个实施例中，器件300还包括设置在每个沟道区304上方的栅极结构308和设置在每个栅极结构308上方的氮化物层310。在一些实例中，氮化物层310可以称为牺牲层。在一些实施例中，可以通过化学汽相沉积(CVD)、原子层沉积(ALD)、物理汽相沉积(PVD)或其他合适的工艺来沉积氮化物层310。在一些实施例中，例如，可回蚀栅极结构308(例如，金属层)的部分以形成凹槽，其中，氮化物层310形成在该凹槽中。侧壁间隔件312大致类似于上文参考图1的器件100所描述的那些，还可以形成在栅极结构308的侧壁上。
图3B提供了大致类似于图1的截面BB'的截面图，图3B示出相邻的源极/漏极结构306A、306B。在各个实例中，源极/漏极结构306可包括源极/漏极结构306A、306B中的任一个。举例来说，可以通过外延生长半导体材料层(例如，在鳍部分307上方)来形成源极/漏极结构306A、306B。在各个实施例中，用于形成源极/漏极结构306A、306B的半导体材料层可以包括Ge、Si、SiGeB、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。可以通过一个或多个外延(epi)工艺形成源极/漏极结构306A、306B。然而，为了本发明的目的，源极/漏极结构306A/306B可以称为“第一源极/漏极外延层”。因此，如下文更详细描述，稍后在第一源极/漏极外延层上方形成“第二源极/漏极外延层”，从而形成先前所述的级联EPI部件。此外，由于它们的位置嵌入在鳍302内，源极/漏极结构306、306A、306B可以称为“嵌入的源极/漏极外延层”。在一些实施例中，可以在外延工艺期间原位掺杂源极/漏极结构306A、306B。例如，在一些实施例中，外延生长的SiGe源极/漏极结构306A、306B可以用硼掺杂以形成SiGeB。在一些实施例中，外延生长的Si外延源极/漏极结构306A、306B可以用碳掺杂以形成Si：C源极/漏极结构，用磷掺杂以形成Si：P源极/漏极结构，或者用碳和磷掺杂以形成SiCP源极/漏极结构。在一些实施例中，不原位掺杂源极/漏极结构306A、306B，而是实施注入工艺以掺杂源极/漏极结构306A、306B。在一些实施例中，可以在用于N型和P型源极/漏极结构306A、306B的每个的单独的处理顺序中实施源极/漏极结构306A、306B的形成。在一些实施例中，在形成源极/漏极结构306A、306B之后，可以实施外延退火工艺。此外，在一些实施例中，可在形成源极/漏极结构306A、306B之后形成侧壁间隔件316。在各个实施例中，且取决于例如源极/漏极结构306A、306B之间的间隔，可以合并(例如，彼此物理接触)源极/漏极结构306A、306B以形成单个的合并的源极/漏极结构。此外，如图3B所示，在一些实例中，可在源极/漏极结构306A、306B之间的间隔中形成间隙区320(例如，中空空隙)。
如上所述并且例如图3A所示，源极/漏极结构306(或306A、306B)设置为与沟道区(例如，沟道区304)相邻。因此，可以选择被选择为形成源极/漏极结构306、306A、306B的材料，以便向相邻的沟道区施加所期望的应力(例如，拉伸应力或压缩应力)的量。换言之，用于源极/漏极结构306、306A、306B的材料可以不同于用于沟道区的材料，从而提供期望的应力。在至少一些传统工艺中，在形成所期望的沟道应力(例如，通过相邻的源极/漏极结构)之后，后续处理步骤(诸如硅化物预非晶化注入(PAI)或补充源极/漏极离子注入)可有害地影响先前形成的沟道应力(例如，可能发生的不期望的应力松弛)。本发明的实施例通过使用级联的源极/漏极结构有利地避免了这些以及造成应力松弛的其他可能的原因，如下面更详细描述的。
再次参考图3A/3B，在器件300上方形成层间介电(ILD)层314。在一些实施例中，在形成ILD层314之前，还形成接触蚀刻停止层(CESL)322。在一些实例中，CESL 322包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其他材料。可以通过等离子体增强化学汽相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺形成CESL322。在一些实施例中，ILD层314包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺杂硼的硅玻璃(BSG)的掺杂的氧化硅的材料和/或其他合适的介电材料。可以通过PECVD工艺或其他合适的沉积技术来沉积ILD层314。在一些实施例中，在形成ILD层314之后，例如可以对半导体器件300进行退火工艺以退火ILD层314。在一些实例中，可以实施平坦化工艺(例如，CMP工艺)以平坦化半导体器件300的顶面。
在一些实施例中，方法200然后进行到框204，其中实施回拉工艺。在一些实施例中，“回拉”工艺可等效地称为“回蚀”工艺。参考图4A/图4B的实例，通过回拉工艺凹进氮化物层310(例如，牺牲层)和侧壁间隔件312的每个的顶部，导致凹进的氮化物层310A和凹进的侧壁间隔件312A。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。
在各个实施例中，方法200然后进行至框206，其中沉积牺牲头盔层。例如，参考图5A/5B的实例，在氮化物层310A和侧壁间隔件312A上方沉积牺牲头盔层502。在一些实施例中，牺牲头盔层502可以包括多晶硅层、氮化物层(例如，TiN、TaN)、诸如HfO2或其他高k介电层的金属氧化物层(例如，诸如参考栅极介电层112所讨论的那些)或其他合适的介电材料。在各个实施例中，可以通过CVD、ALD、PVD或其他适合的工艺沉积牺牲头盔层502。在一些实例中，牺牲头盔层502的材料可以不同于用于氮化物层310的材料和/或用于侧壁间隔件312的材料。在各个实例中，牺牲头盔层502用于保护氮化物层310A，并且因此保护栅极结构308和侧壁间隔件312A。在一些情况下，牺牲头盔层502是可选的，并且因此不沉积。
举例来说，方法200然后进行至框208，其中形成开口。参考图6A/6B的实例，形成源极/漏极开口602、604以提供至源极/漏极结构306、306A、306B的通路。举例来说，可以通过ILD层314的光刻图案化和蚀刻(例如，湿蚀刻或干蚀刻)工艺的合适的组合来形成开口602、604。在一些实施例中，可以去除(例如，通过湿蚀刻或干蚀刻)由于开口602、604的形成而暴露的CESL 322的部分。还应注意，对于诸如器件300的给定器件的源极和漏极中的每个，可以独立地且根据需要调整开口602、604的尺寸(例如，大致平行于衬底102的表面的平面中的长度和宽度)。举例来说，较大的开口可以用于器件源极或漏极中的一个，以在具有较大开口的源极或漏极的一个中提供较小的电阻，如下面更详细描述的。可选地，在一些实施例中，类似的大开口可用于器件源极和漏极两者。将在下面参考图11讨论开口602、604的尺寸的额外细节。再次参考图6A/6B的实例，并且在至少一些传统工艺中，可以在这个阶段处在现在暴露的源极/漏极结构306、306A、306B上方实施硅化物预非晶化注入(PAI)、硅化物形成和接触层金属沉积，以及可能的源极/漏极退火。然而，如上所述，这可能导致在相邻器件沟道(例如，沟道区304)中的不期望的应力松弛。因此，如下文更详细描述的，相反，例如，在任何PAI、硅化物形成或接触层金属沉积之前，本发明的实施例提供了在源极/漏极结构306、306A、306B上方形成第二外延源极/漏极层。此外，并且在各个实施例中，可以在形成开口602、604之后去除牺牲头盔层502(如果存在)。举例来说，可以通过使用干蚀刻工艺、湿蚀刻工艺和/或它们的组合来实施牺牲头盔层502的去除。
在一些实施例中，然后方法200进行至框210，其中，在第一源极/漏极EPI层上方形成第二源极/漏极外延(EPI)层。在一些实施例中，可以在用于N型器件和P型器件中的每个的分离的处理顺序中实施第二源极/漏极EPI层的形成。为了清楚的讨论，针对示例性器件300描述了该工艺，该示例性器件300可以包括N型器件或P型器件。参考图6B和图7的实例，在开口604内(以及开口602内)的第一外延层上方(例如，在源极/漏极结构306A/306B上方)形成第二外延层702。在一些实施例中，如果第一外延层没有充分生长(例如，生长至期望的高度)，例如由于源极/漏极结构306A/306B的合并，则第一外延层可以描述为“底部填充的第一外延层”。在这种情况下，第二外延层702因此还可以用于填充该底部填充的第一外延层。举例来说，第二外延层702可以晶格连接至第一外延层，并且可以包括与第一半导体层相同或不同的半导体材料。在包括n型FinFET的一些实施例中，第二外延层702可以包括具有小于硅(Si)的晶格常数的晶格常数的材料(例如，诸如SiCP、Ga化合物、In化合物、As化合物或其他合适的材料)。在包括p型FinFET的一些实施例中，第二外延层702可以包括具有大于硅锗(SiGe)的晶格常数的晶格常数的材料(例如，诸如具有大于约60％的Ge的浓度SiGeB、GeB、SnGeB或其他合适的材料)。可以确定，在一些实施例中，第二外延层702还可以或可选地包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、GaP、Si掺杂的GaP或其他合适的材料。如图7所示，如上所述可以形成开口(例如，开口602、604)，从而使得第二外延层702至少部分地与源极/漏极结构306A/306B自对准。此外，在一些实施例中，第二外延层702的形状可以至少部分地由开口602、604限定，如下面参考图11更详细地描述的。例如，在一些情况下，第二外延层702可以具有延伸的表面区域(例如，沿着大致平行于衬底102的表面的平面)，在其上形成硅化物层，如下所述。在一些实施例中，在形成第二外延层702之后，可以实施外延退火工艺。
此后，在一些实施例中，然后方法200进行至框212，其中在第二源极/漏极EPI层上方形成硅化物层。参考图7和图8的实例，在第二外延层702上方形成硅化物层802。举例来说，对于每个N型和P型器件而言，硅化物层802可以包括相同或不同的材料。在一些实施例中，硅化物层802可以包括双硅化物工艺和结构，其中第一材料用于N型器件，以及第二材料用于P型器件。例如，在一些情况下，对于N型器件，硅化物层802可以包括TiSi、Yb掺杂的TiSi、Zn掺杂的TiSi和/或Yb/Zn掺杂的TiSi。此外，并且在一些实施例中，硅化物层802可以包括用于P型器件的NiSi和/或Pt掺杂的NiSi。在一些情况下，TiSi可以用作N型和P型器件两者的硅化物层802。在一些实施例中，硅化物层802还可以包括相同或不同材料的多个金属层。
在一些情况下，硅化物层802具有用于减小S/D接触电阻的延伸的表面区域(例如，沿着大致平行于衬底102的表面的平面)。此外，并且在一些实施例中，可以在第二外延层702和硅化物层802之间形成InGaAs层，以进一步降低S/D接触电阻。在一些实例中，在形成第二外延层702之后并且作为硅化物层802的形成的一部分，可以实施预非晶化注入(PAI)、金属层沉积和/或退火。根据本发明的实施例，在形成第二外延层702之后，形成硅化物层802从而用于避免在相邻器件沟道(例如，沟道区304)中的不期望的应力松弛，如上所述。回想一下，如上所述，在至少一些传统工艺中，硅化物层直接形成在暴露的源极/漏极结构306、306A、306B上方，这可导致应力松弛(例如，在器件沟道区中)。通过在较高水平(例如，在第二外延层702上方且远离相邻沟道区一定距离)处形成硅化物层802，可以保持(例如，避免应力松弛)任何先前引入的沟道应力(例如，可至少部分地由源极/漏极结构306、306A、306B提供)。更特别地，硅化物PAI工艺(例如，作为硅化物层802的形成的部分实施)，补充源极/漏极离子注入、硅化退火或其他这样的工艺将不会不利地影响应力(例如，沟道应力)。
参考图9A和9B的实例，其中示出在形成上述硅化物层802之后沿着图1的截面AA'(图9A)和沿着图1的截面BB'(图9B)的器件300的图。特别注意，在一些实施例中并且如图9A所示，第二半导体层的顶面在垂直于半导体衬底的方向“N”上高于金属栅极的顶面。如上所述，第二半导体层的顶面的位置提供了在较高水平处的硅化物层802的形成，从而避免不利的应力松弛。
在一些实施例中，然后方法200进行至框214，其中在形成在框212处，在硅化物层上方形成接触金属。在一些实施例中，参考图10A和10B的实例，在硅化物层802上方形成接触金属1002，并且接触金属1002与硅化物层802接触。在一些实施例中，接触金属1002包括Ti、W、Co、Cu、Al、Mo、MoW、W、TiN、TaN、WN、硅化物、它们的组合或其他合适的导电材料。因此，在一些情况下，接触金属1002可以包括多个层。在一些实例中，可以在开口(例如，开口602、604)中沉积接触金属1002以接触硅化物层802。可选地，在形成硅化物层802之后并且在一些实例中，可以在器件300上方沉积并图案化(例如，通过光刻图案化和湿蚀刻和/或干蚀刻的合适的组合)ILD层1003(例如，类似于ILD层314)，以形成暴露硅化物层802的开口，并且在其中沉积接触金属1002。在一些实例中，在形成接触金属1002之后，可实施CMP工艺以去除多余的材料(例如，接触金属1002的多余材料)并平坦化器件300的顶面。此后，在一些实施例中且在形成硅化物层接触金属1002之后，可以在器件300上方沉积并图案化(例如，通过光刻图案化和湿蚀刻和/或干蚀刻的合适的组合)ILD层1004(例如，类似于ILD层314和1003)，以形成暴露接触金属1002的开口，并且在其中沉积通孔金属层1006。在一些实施例中，通孔金属层1006包括Ti、W、Co、Cu、Al、Mo、MoW、W、TiN、TaN、WN、硅化物、它们的组合或其他合适的导电材料。在一些实例中，在形成通孔1006之后，可以实施CMP工艺以去除多余的材料(例如，通孔金属层1006的多余材料)并且平坦化器件300的顶面。
半导体器件300还可以经受进一步处理，以形成本领域已知的各个部件和区域。例如，后续处理可以在衬底102上形成配置为连接各个部件以形成可以包括一个或多个FinFET器件的功能电路的各个接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)。在又一实例中，多层互连件可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各个互连部件可以使用包括铜、钨和/或硅化物的各个导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。此外，可以在方法200之前、期间和之后实施额外的工艺步骤，并且根据方法200的各个实施例，可以替换或消除以上描述的一些工艺步骤。
现在参考图11的实例，示出根据本发明的一个或多个方面的多个FinFET器件的实施例的顶视图。特别地，图11示出可以是鳍元件302的鳍元件1108、可以是栅极结构308的栅极结构1104、栅极接触件“VG”、源极区1102和漏极区1106。在一些实施例中，可以以与上文参考方法200所描述的方式(例如，形成源极/漏极结构306、306A、306B，形成源极/漏极开口602、604，形成第二外延层702和硅化物层802，以及形成接触金属1002和通孔1006)大致相同的方式形成源极/漏极区1102、1106。如图所示，源极区1102具有源极区宽度'Ws'和源极区长度'Ls'，并且漏极区1106具有漏极区宽度'Wd'和漏极区长度'Ld'。然后，如图6A/6B所示，可以由开口602、604限定每个源极/漏极区1102、1106的尺寸。因此，每个源极/漏极区1102、1106的尺寸还可以限定第二外延层702和/或形成在第二外延层702上方的硅化物层802的形状。此外，图11示出第二外延层702和/或硅化物层802可以具有用于减小接触电阻的延伸表面区域的方式。如上所述，类似的大开口可以用于器件源极和漏极两者，从而使得每个源极/漏极区1102、1106具有类似的尺寸。可选地，较大的开口可以用于器件源极或漏极中的一个，以在具有较大开口的源极或漏极中的一个处提供较小的电阻。举例来说，并且参考图11，开口(例如，开口602、604)在源极区中可以比在漏极区中更大，并且因此第二外延层702和硅化物层802在源极区中比在漏极区中更大。在图11的实例中，在垂直于鳍长度方向的方向上，源极区1102比漏极区1106更长。换言之，关于沿鳍长度方向中心切割鳍的平面存在不对称性。图11还示出根据本实施例的方法，其中可以针对源极/漏极区1102、1106中的每个单独地形成第一和第二开口(例如，开口602、604)，从而使得可以分别控制源极/漏极区1102、1106的每个的尺寸。
本文中描述的各个实施例提供了优于现有技术的若干优势。将理解，不是所有优势都是本文中必须讨论的，没有特定优势对于所有实施例都是需要的，并且其他实施例可以提供不同的优势。例如，本文讨论的实施例包括提供用于FinFET S/D部件的独特结构的方法和结构，该结构和方法提供减小的S/D接触电阻，改善的FinFET沟道应力和较低的电容。举例来说，这种S/D部件包括位于每个S/D区中的堆叠的外延(EPI)层。在一些实例中，在此提供的级联的EPI部件包括部分地嵌入在位于半导体衬底上方的鳍中的第一EPI层以及位于第一EPI层顶部上的第二EPI层。举例来说，两个堆叠的EPI层可以是晶格连接的，并且可以具有相同或不同的半导体材料。在各个实例中，第二EPI层可以与第一EPI层部分地自对准，并且第二EPI层的形状可以至少部分地由设置在半导体衬底上方的层间介电(ILD)层中的开口限定。在一些情况下，FinFET器件还可以包括位于第二EPI层的顶面上方的硅化物部件，其中硅化物部件具有用于减小S/D接触电阻的延伸的表面区域。
因此，本发明的实施例之一描述了一种半导体器件，其包括具有从衬底延伸的鳍的衬底，鳍包括沟道区以及与沟道区的任一侧相邻且位于其上的源极区和漏极区。在各个实施例中，栅极结构设置在沟道区上方，并且栅极结构包括设置在介电层上方的金属层。在一些实例中，第一外延层至少部分地嵌入在源极区和漏极区内。此外，第二外延层设置在第一外延层上方，其中第二外延层的顶面在垂直于衬底的方向上高于金属层的顶面。在各个实例中，硅化物层还设置在第二外延层上方并与其接触。
在另一实施例中，所讨论的是一种方法，其中提供了包括从衬底延伸的鳍的衬底，并且其中，鳍包括沟道区以及与沟道区的任一侧相邻并位于沟道区的任一侧上的源极区和漏极区，并且其中在沟道区上方设置栅极结构。举例来说，第一外延层形成为至少部分地嵌入在源极区和漏极区内，并且介电层位于第一外延层上方。在各个实施例中，蚀刻介电层以分别在源极区和漏极区中形成至少部分地暴露第一外延层的顶面的第一开口和第二开口。此后，在各个实例中，第二外延层沉积在第一外延层的顶面上方并与其接触。在一些实施例中，第一外延层和第二外延层在源极区和漏极区的每个中提供级联的源极和漏极外延部件。此外，硅化物层可以形成在第二外延层上方并与其接触。
在又一个实施例中，所讨论的是一种方法，其中提供了包括从衬底延伸的鳍的衬底。在各种情况下，鳍包括沟道区以及与沟道区的任一侧相邻且位于沟道区的任一侧上的源极区和漏极区，以及设置在沟道区上方的栅极结构。栅极结构包括位于栅极介电层上的金属层。在各个实施例中，第一外延层形成为至少部分地嵌入在源极和漏极区内，并且第一外延层对沟道区施加应力。在各个实施例中，第二外延层形成在第一外延层上方并与其接触，并且第二外延层在源极区中比在漏极区中具有更大的表面区域。此外，在一些实施例中，第二外延层的顶面在垂直于衬底的方向上高于金属层的顶面。举例来说，硅化物层还可以形成在第二外延层上方并与其接触。
根据本发明的一些实施例，提供了一种半导体器件，包括：衬底，具有从所述衬底延伸的鳍，所述鳍包括沟道区以及与所述沟道区的任一侧相邻且位于所述沟道区的任一侧上的源极区和漏极区；栅极结构，设置在所述沟道区上方，其中，所述栅极结构包括设置在介电层上方的金属层；第一外延层，至少部分地嵌入在所述源极区和漏极区内；第二外延层，设置在所述第一外延层上方，其中，所述第二外延层的顶面在沿着垂直于所述衬底的方向上高于所述金属层的顶面；以及硅化物层，设置在所述第二外延层上方，并且与所述第二外延层接触。
在上述半导体器件中，所述第二外延层在所述源极区中比在所述漏极区中具有更大的表面区域。
在上述半导体器件中，所述硅化物层在所述源极区中比在所述漏极区中具有更大的表面区域。
在上述半导体器件中，所述第一外延层包括与用于所述沟道区的材料不同的材料。
在上述半导体器件中，还包括至少部分地暴露第一介电层的图案化的介电层，从而使得所述第二外延层与所述第一外延层至少部分地自对准。
在上述半导体器件中，所述半导体器件包括n型FinFET，并且其中，所述第二外延层包括具有小于硅(Si)的晶格常数的晶格常数的材料。
在上述半导体器件中，所述半导体器件包括p型FinFET，并且其中，所述第二外延层包括具有大于硅锗(SiGe)的晶格常数的晶格常数的材料。
在上述半导体器件中，所述半导体器件包括n型FinFET，并且其中，所述硅化物层包括TiSi、掺杂Yb的TiSi、掺杂Zn的TiSi和掺杂Yb/Zn的TiSi中的至少一种。
在上述半导体器件中，所述半导体器件包括p型FinFET，并且其中，所述硅化物层包括NiSi和掺杂Pt的NiSi中的至少一种。
在上述半导体器件中，所述第一外延层关于沿着鳍长度方向中心切割所述鳍的平面对称，并且其中，所述第二外延层关于所述源极区中的平面不对称，并且关于所述漏极区中的平面对称。
根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括从所述衬底延伸的鳍，其中，所述鳍包括沟道区以及与所述沟道区的任一侧相邻并且位于所述沟道区的任一侧上的源极区和漏极区，并且其中，在所述沟道区上方设置栅极结构；形成至少部分地嵌入在所述源极区和漏极区内第一外延层；在所述第一外延层上方形成介电层；蚀刻所述介电层以分别在所述源极区和漏极区中形成至少部分地暴露所述第一外延层的顶面的第一开口和第二开口；在所述第一外延层的顶面上方沉积与所述第一外延层的顶面接触的第二外延层，其中，所述第一外延层和所述第二外延层在每个所述源极区和漏极区中提供级联的源极和漏极外延部件；以及在所述第二外延层上方形成与所述第二外延层接触的硅化物层。
在上述方法中，所述第一开口大于所述第二开口。
在上述方法中，还包括在蚀刻所述介电层之前，在所述栅极结构上方形成保护牺牲层。
在上述方法中，蚀刻所述介电层在至少两个物理分离且相邻的鳍中暴露所述第一外延层的顶面，并且其中，沉积所述第二外延层用于在至少一个所述源极区和漏极区中形成单个合并的外延区。
在上述方法中，所述第二外延层在所述源极区中比在所述漏极区中具有更大的表面区域。
在上述方法中，所述硅化物层在所述源极区中比在所述漏极区中具有更大的表面区域。
在上述方法中，所述栅极结构包括金属层，并且其中，所述第二外延层的顶面在沿垂直于所述衬底的方向上高于所述金属层的顶面。
根据本发明的又一些实施例，还提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括从所述衬底延伸的鳍，其中，所述鳍包括沟道区以及与所述沟道区的任一侧相邻并且位于所述沟道区的任一侧上的源极区和漏极区，并且其中，在所述沟道区上方设置栅极结构，所述栅极结构包括金属层；形成至少部分地嵌入在所述源极区和漏极区内的第一外延层，其中，所述第一外延层对所述沟道区施加应力；在所述第一外延层上方形成与所述第一外延层接触的第二外延层，其中，所述第二外延层在所述源极区中比在所述漏极区中具有更大的表面区域，并且其中，所述第二外延层的顶面在沿垂直于所述衬底的方向上高于所述金属层的顶面；以及在所述第二外延层上方形成与所述第二外延层接触的硅化物层。
在上述方法中，还包括：在形成所述第二外延层之前，在所述第一外延层上方形成第一介电层；以及蚀刻所述第一介电层以分别在所述源极区和漏极区中形成至少部分地暴露所述第一外延层的顶面的第一开口和第二开口。
在上述方法中，还包括：在形成所述硅化物层之后，在所述硅化物层上方形成第二介电层；图案化所述第二介电层以形成暴露所述硅化物层的接触开口，并且在所述接触开口内沉积与所述硅化物层接触的接触金属；在所述接触金属上方形成第三介电层；以及图案化所述第三介电层以形成暴露所述接触金属的通孔开口，并且在所述通孔开口内沉积与所述接触金属接触的通孔金属。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
衬底，具有从所述衬底延伸的鳍，所述鳍包括沟道区以及与所述沟道区的任一侧相邻且位于所述沟道区的任一侧上的源极区和漏极区；
栅极结构，设置在所述沟道区上方，其中，所述栅极结构包括设置在介电层上方的金属层；
第一外延层，至少部分地嵌入在所述源极区和漏极区内；
第二外延层，设置在所述第一外延层上方，其中，所述第二外延层的顶面在沿着垂直于所述衬底的方向上高于所述金属层的顶面；以及
硅化物层，设置在所述第二外延层上方，并且与所述第二外延层接触。
2.根据权利要求1所述的半导体器件，其中，所述第二外延层在所述源极区中比在所述漏极区中具有更大的表面区域。
3.根据权利要求2所述的半导体器件，其中，所述硅化物层在所述源极区中比在所述漏极区中具有更大的表面区域。
4.根据权利要求1所述的半导体器件，其中，所述第一外延层包括与用于所述沟道区的材料不同的材料。
5.根据权利要求1所述的半导体器件，还包括至少部分地暴露第一外延层的图案化的另一介电层，从而使得所述第二外延层与所述第一外延层至少部分地自对准。
6.根据权利要求1所述的半导体器件，其中，所述半导体器件包括n型FinFET，并且其中，所述第二外延层包括具有小于硅(Si)的晶格常数的晶格常数的材料。
7.根据权利要求1所述的半导体器件，其中，所述半导体器件包括p型FinFET，并且其中，所述第二外延层包括具有大于硅锗(SiGe)的晶格常数的晶格常数的材料。
8.根据权利要求1所述的半导体器件，其中，所述半导体器件包括n型FinFET，并且其中，所述硅化物层包括TiSi、掺杂Yb的TiSi、掺杂Zn的TiSi和掺杂Yb/Zn的TiSi中的至少一种。
9.根据权利要求1所述的半导体器件，其中，所述半导体器件包括p型FinFET，并且其中，所述硅化物层包括NiSi和掺杂Pt的NiSi中的至少一种。
10.根据权利要求1所述的半导体器件，其中，所述第一外延层关于沿着鳍长度方向中心切割所述鳍的平面对称，并且其中，所述第二外延层关于所述源极区中的平面不对称，并且关于所述漏极区中的平面对称。
11.一种制造半导体器件的方法，包括：
提供衬底，所述衬底包括从所述衬底延伸的鳍，其中，所述鳍包括沟道区以及与所述沟道区的任一侧相邻并且位于所述沟道区的任一侧上的源极区和漏极区，并且其中，在所述沟道区上方设置栅极结构；
形成至少部分地嵌入在所述源极区和漏极区内第一外延层；
在所述第一外延层上方形成介电层；
蚀刻所述介电层以分别在所述源极区和漏极区中形成至少部分地暴露所述第一外延层的顶面的第一开口和第二开口；
在所述第一外延层的顶面上方沉积与所述第一外延层的顶面接触的第二外延层，其中，所述第一外延层和所述第二外延层在每个所述源极区和漏极区中提供级联的源极和漏极外延部件；以及
在所述第二外延层上方形成与所述第二外延层接触的硅化物层。
12.根据权利要求11所述的方法，其中，所述第一开口大于所述第二开口。
13.根据权利要求11所述的方法，还包括在蚀刻所述介电层之前，在所述栅极结构上方形成保护牺牲层。
14.根据权利要求11所述的方法，其中，蚀刻所述介电层在至少两个物理分离且相邻的鳍中暴露所述第一外延层的顶面，并且其中，沉积所述第二外延层用于在至少一个所述源极区和漏极区中形成单个合并的外延区。
15.根据权利要求12所述的方法，其中，所述第二外延层在所述源极区中比在所述漏极区中具有更大的表面区域。
16.根据权利要求15所述的方法，其中，所述硅化物层在所述源极区中比在所述漏极区中具有更大的表面区域。
17.根据权利要求11所述的方法，其中，所述栅极结构包括金属层，并且其中，所述第二外延层的顶面在沿垂直于所述衬底的方向上高于所述金属层的顶面。
18.一种制造半导体器件的方法，包括：
提供衬底，所述衬底包括从所述衬底延伸的鳍，其中，所述鳍包括沟道区以及与所述沟道区的任一侧相邻并且位于所述沟道区的任一侧上的源极区和漏极区，并且其中，在所述沟道区上方设置栅极结构，所述栅极结构包括金属层；
形成至少部分地嵌入在所述源极区和漏极区内的第一外延层，其中，所述第一外延层对所述沟道区施加应力；
在所述第一外延层上方形成与所述第一外延层接触的第二外延层，其中，所述第二外延层在所述源极区中比在所述漏极区中具有更大的表面区域，并且其中，所述第二外延层的顶面在沿垂直于所述衬底的方向上高于所述金属层的顶面；以及
在所述第二外延层上方形成与所述第二外延层接触的硅化物层。
19.根据权利要求18所述的方法，还包括：
在形成所述第二外延层之前，在所述第一外延层上方形成第一介电层；以及
蚀刻所述第一介电层以分别在所述源极区和漏极区中形成至少部分地暴露所述第一外延层的顶面的第一开口和第二开口。
20.根据权利要求19所述的方法，还包括：
在形成所述硅化物层之后，在所述硅化物层上方形成第二介电层；
图案化所述第二介电层以形成暴露所述硅化物层的接触开口，并且在所述接触开口内沉积与所述硅化物层接触的接触金属；
在所述接触金属上方形成第三介电层；以及
图案化所述第三介电层以形成暴露所述接触金属的通孔开口，并且在所述通孔开口内沉积与所述接触金属接触的通孔金属。
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