TWI656623B - 半導體元件與其形成方法 - Google Patents

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Abstract

一種半導體元件包含一基材、一閘極電極、一第一磊晶層、一第二磊晶層以及一矽化物層。基材具有從基材延伸出去的一鰭片，鰭片包含一通道區域以及一源極區域與一汲極區域，其中源極與汲極區域鄰近於通道區域且在通道區域的兩側。閘極電極位在通道區域上，其中閘極電極包含位在一介電層上的一金屬層。第一磊晶層至少部分地嵌入在源極與汲極區域中。第二磊晶層位在第一磊晶層上，其中沿著垂直於基材之一方向上第二磊晶層的一頂表面高於金屬層的一頂表面。矽化物層位在第二磊晶層上，且矽化物層接觸第二磊晶層。

Description

半導體元件與其形成方法
本揭露係關於一種半導體結構。
電子工業對更小更快的電子元件的需求不斷增長，且特別是同時能夠支持更多日益複雜和精密功能的電子元件。因此，在半導體工業中持續存有朝著製造低成本，高性能和低功率積體電路(integrated circuits；IC)發展的趨勢。到目前為止，這些目標在很大程度上是通過縮小半導體IC尺寸(例如，最小特徵尺寸)而實現的，從而提高生產效率並降低相關成本。然而，這種尺寸的微縮也對半導體的製程帶來了更多的複雜性。因此，需要半導體製程和技術有相應的進步才能實現半導體IC和元件的持續發展。
近年來，多閘極元件已被用來改善閘極控制，這是因為多閘極元件可增加閘極與通道的耦合，減小靜止電流與減少短通道效應(short-channel effects；SCE)。鰭式場效電晶體(fin field-effect transistor；FINFET)為一種已被採用的多閘極元件。鰭式場效電晶體從鰭式結構獲得其名稱，其鰭式結構從其所在的基材延伸出來，且做為電晶體 的通道。鰭式場效電晶體與傳統互補式金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)的製程可兼容，且它們的三維結構允許它們被大幅地縮小，同時維持閘極的控制和減輕短通道效應。在至少一些示例中，無論在p型場效電晶體或在n型場效電晶體中，場效電晶體的製程都包含源極與汲極區域的磊晶成長，例如雙磊晶(dual-epi)製程。然而，傳統的雙磊晶成長製程受到的限制包含：接觸電阻與接觸面積(例如，矽化物接觸面積)因間距縮小而無法改善(例如，增加)，沒有辦法與電容產生平衡，並且雙磊晶製程材料的選用受限於前端製程(front-end-of-line；FEOL)中的高熱積存。提升源極與汲極的應力源(例如，施加在元件通道上的應力)的可能性也受限於類似的原因。此外，由於傳統預先非晶化植入(pre-amorphizationimplt；PAI)製程造成了應力的下降。因此現有的技術無法滿足各方面的需求。
依據本揭露的一些實施方式，一種半導體元件包含一基材、一閘極電極、一第一磊晶層、一第二磊晶層以及一矽化物層。基材具有從基材延伸出去的一鰭片，鰭片包含一通道區域以及一源極區域與一汲極區域，其中源極與汲極區域鄰近於通道區域且在通道區域的兩側。閘極電極位在通道區域上，其中閘極電極包含位在一介電層上的一金屬層。第一磊晶層至少部分地嵌入在源極與汲極區域中。第二 磊晶層位在第一磊晶層上，其中沿著垂直於基材之一方向上第二磊晶層的一頂表面高於金屬層的一頂表面。矽化物層位在第二磊晶層上，且矽化物層接觸第二磊晶層。
依據本揭露的一些實施方式，一種形成一半導體元件的方法包含：提供一基材，基材包含從基材延伸的一鰭片，其中鰭片包含一通道區域以及複數源極與汲極區域，其中源極與汲極區域鄰近於通道區域且在通道區域的兩側，其中一閘極結構位於通道區域上；形成一第一磊晶層，第一磊晶層至少部分地嵌入在源極與汲極區域中；形成一介電層在第一磊晶層上；蝕刻介電層以形成一第一開口與一第二開口，第一開口與第二開口分別至少部分地暴露出在源極區域與汲極區域中第一磊晶層之一頂表面；沉積一第二磊晶層在第一磊晶層之頂表面上，且第二磊晶層與第一磊晶層之頂表面接觸，其中第一磊晶層與第二磊晶層提供一串接源極特徵與一串接汲極特徵分別在源極區域與汲極區域中；以及形成一矽化物層在第二磊晶層上，且矽化物層與第二磊晶層接觸。
依據本揭露的一些實施方式，一種形成一半導體元件的方法包含：提供一基材，基材包含從基材延伸的一鰭片，其中鰭片包含一通道區域以及複數源極與汲極區域，其中源極與汲極區域鄰近於通道區域且在通道區域的兩側，且其中一閘極結構係設置在通道區域上，閘極結構包含一金屬層；形成一第一磊晶層，第一磊晶層至少部分地嵌入在源極與汲極區域中，其中第一磊晶層對通道區域施加應 力；形成一第二磊晶層在第一磊晶層上，且第二磊晶層與第一磊晶層接觸，其中第二磊晶層在源極區域中的表面積大於在汲極區域中的表面積，且在沿著垂直於基材之一方向上，第二磊晶層之一頂表面高於金屬層之一頂表面；以及形成一矽化物層在第二磊晶層上，且矽化物層與第二磊晶層接觸。
100‧‧‧鰭式場效電晶體元件
102‧‧‧基材
104‧‧‧鰭片
105‧‧‧源極區域
106‧‧‧隔離區域
107‧‧‧汲極區域
108‧‧‧閘極結構
110‧‧‧介面層
112‧‧‧閘極介電層
114‧‧‧金屬層
200‧‧‧方法
202-214‧‧‧步驟
300‧‧‧半導體元件
302‧‧‧鰭片元件
304‧‧‧通道區域
306‧‧‧源極/汲極結構
306A‧‧‧源極結構
306B‧‧‧汲極結構
308‧‧‧閘極結構
310‧‧‧氮化物層
310A‧‧‧氮化物層
312‧‧‧側壁間隔物
312A‧‧‧側壁間隔物
314‧‧‧層間介電層
316‧‧‧側壁間隔物
320‧‧‧間隙區域
322‧‧‧接觸蝕刻停止層
502‧‧‧犧牲式遮罩層
602‧‧‧源極開口
604‧‧‧汲極開口
702‧‧‧第二磊晶層
802‧‧‧矽化物層
1002‧‧‧接觸金屬
1003‧‧‧層間介電層
1004‧‧‧層間介電層
1006‧‧‧通孔金屬層
1102‧‧‧源極區域
1104‧‧‧閘極結構
1106‧‧‧汲極區域
N‧‧‧方向
VG‧‧‧閘極接觸
Wd‧‧‧汲極區域寬度
Ws‧‧‧源極區域寬度
Ld‧‧‧汲極區域長度
Ls‧‧‧源極區域長度
本揭露之態樣可從以下的詳細說明及隨附的圖式理解。值得在此註明的是，根據產業上的實際應用，各個特徵並未按照比例繪製，事實上，各個特徵的尺寸可以任意的放大或縮小，以利清楚地說明。
第1圖係根據本揭露一個或多個態樣中鰭式場效電晶體元件的一實施方式的透視圖；第2圖係根據本揭露一個或多個態樣中場效電晶體製程方法之流程圖；第3A至10B圖繪示對應第2圖之方法的一個或多個步驟的場效電晶體元件的一實施方式的剖面圖；第3A至6A圖、第9A圖與第10A圖為沿著與第1圖的AA’剖面實質上相同的剖面圖；第3B至6B圖、第9B圖與第10B圖為沿著與第1圖的BB’剖面實質上相同的剖面圖；以及第11圖係跟據本揭露一個或多個態樣提供複數場效電晶體元件的一實施方式的上視圖。
以下提供本揭露之多種不同的實施方式或實施方式，以實現本揭露的不同技術特徵。元件的實施方式和配置係如下所述以簡化本揭露。當然，這些敘述僅為示例，而非用以限制本揭露。舉例而言，第一特徵係形成於第二特徵上之敘述可包括第一特徵與第二特徵係直接接觸的實施方式，亦可包括額外特徵形成於第一與第二特徵之間的實施方式，使得第一特徵與第二特徵可非直接接觸。此外，本揭露可重複地使用元件符號於多個實施方式中。此重複係為了簡潔，並非用以討論各個實施方式及/或配置之間的關係。
另外，空間相對用語，如「下」、「下方」、「低」、「上」、「上方」等，是用以方便描述一元件或特徵與其他元件或特徵在圖式中的相對關係。除了圖式中所示之方位以外，這些空間相對用語亦可用來幫助理解元件在使用或操作時的不同方位。當元件被轉向其他方位(例如旋轉90度或其他方位)時，本文所使用的空間相對敘述亦可幫助理解。
在此註明，本揭露所示之實施方式為多閘極電晶體或鰭式多閘極電晶體形式，而此多閘極電晶體或鰭式多閘極電晶體在本文是稱為鰭式場效電晶體元件。這樣的一個元件可包含p型金屬氧化物半導體鰭式電晶體元件或是n型金屬氧化物半導體鰭式電晶體元件。鰭式電晶體元件可為雙閘極元件、三閘極元件、塊狀(bulk)元件、絕緣體上矽(silicon-on-insulator；SOI)元件及/或其他結構。本領域之通常知識者可瞭解到可從本揭露的各個態樣受益的其他 類型的半導體元件。例如，本文所描述的部分實施方式也可應用在環繞式閘極(gate-all-around；GAA)元件、Ω閘極(Omega-gate；Ω-gate)元件或Π閘極(Pi-gate；Π-gate)元件。
第1圖繪示一鰭式場效電晶體元件100。鰭式場效電晶體元件100包含一個或多個鰭式多閘極場效電晶體。鰭式場效電晶體元件100包含一基材102，從基材102延伸的至少一鰭片104，隔離區域106與設置在鰭片104上且環繞鰭片104的一閘極結構108。基材102可為半導體基材，例如矽基材。基材可包含許多層，包含形成在基材上的導電或絕緣層。如本領域所已知，基材可基於設計需求而包含各種摻雜配置。基材可更包含其他半導體如鍺、矽、碳化矽(SiC)、矽鍺(SiGe)或金鋼石。或者，基材可包含化合物半導體及/或合金半導體。此外，在部分實施方式中，基材可包含磊晶層(epitaxial layer；epi-layer)，基材可具有應變以提升元件性能，基材可包含絕緣體上矽(SOI)結構及/或基材可包含其他合適增強型特徵。
類似於基材102，鰭片104可包含矽或其他元素半導體，如鍺；化合物半導體包含碳化矽(SiC)、砷化鍺(GeAs)、磷化鍺(GeP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)；合金半導體包含矽鍺(SiGe)、砷磷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化銦鎵(InGaAs)、磷化鎵銦(GaInAs)及/或砷磷鎵銦(GaInAsP)；或其組合。鰭片104可使用合適的製程來形 成，例如光微影與蝕刻製程。光微影製程可包含：形成一光阻層在基材上，曝光光阻以形成圖案，執行曝光後烘烤製程，且顯影光阻以形成包含光阻的遮罩元件。在一些實施方式中，可使用電子束(electron beam；e-beam)光微影製程來圖案化光阻以形成遮罩元件。當蝕刻製程在矽層上形成凹陷時，遮罩元件則可用來保護基材的部分區域，因此留下一延伸的鰭片104。凹陷可藉由乾蝕刻(例如化學氧化物移除)、濕蝕刻及/或其他合適製程來形成。許多其他方法也可用來在基材102上形成鰭片104。
複數鰭片104的每一者也包含源極與汲極區域105、107，其中源極與汲極區域105、107可形成在鰭片104中，形成在鰭片104上及/或圍繞鰭片104。源極與汲極區域105、107可磊晶成長在鰭片104上。電晶體的通道區域是設置在鰭片104中，且在閘極結構108下，且沿著一實質上平行於第1圖的AA’剖面的平面。在一些實施例中，鰭片的通道區域包含高遷移率材料如鍺，以及上述所討論的任意化合物半導體或合金半導體及/或其組合。高遷移率材料包含具有比矽更高的電子遷移率的材料。例如高於矽之遷移率的一材料，其中矽在室溫下(300K)具有本徵(intrinsic)電子遷移率為約1350cm2/V-S，電遷移率洞為約480cm2/V-s。
隔離區域106可為淺溝槽隔離(shallow trench isolation；STI)特徵。或者，場氧化層(field oxide)、矽局部氧化特徵(LOCOS feature)及/或其他合適的隔離特徵可實施在基材102上及/或在基材102中。隔離區域106可由 氧化矽、氮化矽、氮氧化矽、氟摻雜的矽玻璃(fluorine-doped silicate glass；FSG)、低k介電常數、其組合及/或其他合適的且本領域已悉知的材料所組成。在一實施方式中，隔離結構為STI特徵且係藉由在基材102中蝕刻溝槽所形成。隨後溝槽可由隔離材料填充，接著執行化學研磨(chemical mechanical polishing；CMP)製程。然而，其他方式亦係可行的。在一些實施方式中，隔離區域106可包含多層結構，例如，具有一個或多個襯墊層。
閘極結構108包含閘極堆疊。此閘極堆疊具有一介面層110形成在鰭片104的通道區域上，閘極介電層112形成在介面層110上，以及金屬層114形成在閘極介電層112上。介面層110可包含介電材料如氧化矽層(SiO2)或氮氧化矽(SiON)。介面層110可由化學氧化、熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)及/或其他合適的方法所形成。閘極介電層112可包含高k介電層，如含鉿氧化物(HfO2)。或者，高k介電層可包含其他高k介電材料，如二氧化鈦(TiO2)、鋯酸鉿(HfZrO)、氧化鈦(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)，其組合，或其他合適的材料。在其他實施方式中，閘極介電層可包含二氧化矽或其他合適的介電材料。介電層可由原子層沉積、物理氣相沉積(physical vapor deposition；PVD)、氧化、及/或其他合適的方法形成。金屬層114可包含導電層例如：鎢(W)、氮化鈦(TiN)、氮化鉭(T)、氮化鎢(WN)、錸(Re)、 銥(Ir)、釕(Ru)、鉬(Mo)、鋁(Al)、銅(Cu)、鈷(Co)、鎳(Ni)其組合及/或其他合適的材料。在一些實施方式中，金屬層114可包含用於n型鰭式電晶體的第一金屬材料與用於p型鰭式電晶體的第二金屬材料。因此鰭式電晶體元件100可包含雙功函數金屬閘極的配置。例如，第一金屬材料(例如，用於n型元件)可包含金屬，其功函數實質上與基材導帶的功函數等高，或至少實質上與鰭片104的通道區域的導帶的功函數等高。相似地，舉例來說，第二金屬材料(例如，用於p型元件)可包含金屬，其功函數實質上與基材價帶的功函數等高，或至少實質上與鰭片104的通道區域的價帶的功函數等高。因此，金屬層114可提供一閘極電極於鰭式電晶體元件100，其包含n型與p型鰭式電晶體元件100。在一些實施方式中，金屬層114可選擇性地包含多晶矽層。金屬層114可使用物理氣相沉積、化學氣相沉積、電子束(electron beam；e-beam)蒸鍍及/或其他合適的製程所形成。在一些實施方式中，側壁間隔物係形成閘極結構108的側壁上。側壁間隔物可包含介電材料如氧化矽、氮化矽、碳化矽、氮氧化矽或其組合。
如上所述，鰭式電晶體元件的製程(例如，鰭式電晶體元件100)可包含在各個P型鰭式電晶體與n型鰭式電晶體中源極與汲極區域(例如，源極/汲極區域105、107)的磊晶成長，例如，藉由雙磊晶成長製程。然而傳統的雙磊晶成長製程受到的限制包含：接觸電阻與接觸面積(例如，矽化物接觸面積)因間距縮小而無法提升(例如，增加)，沒有 辦法與電容取得平衡，並且雙磊晶製程材料的選用受限於前端製程(front-end-of-line；FEOL)中的高熱積存。提升源極與汲極的應力源(例如，施加在元件通道上的應力)的可能性也受限於類似的原因。此外，由於傳統預先非晶化植入(pre-amorphization implant；PAI)製程造成了應力的下降。因此現有的技術無法滿足各方面的需求。
本揭露的實施方式提供優於現有技術的優勢，且可瞭解到，在其他實施方式可提供不同的優勢，並非所有的優勢都必須在本文一一論述，且沒有任何特定的優勢是需要存在於所有實施方式中。例如，本文所討論的實施方式包含方法與結構，用以提供特殊結構給鰭式電晶體之源極與汲極(S/D)特徵，以減小源極與汲極之接觸電阻，改善鰭式電晶體通道應力，並且降低電容。舉例來說，此源極與汲極特徵包含堆疊磊晶(epitaxial；EPI)層在各個源極與汲極區域。在一些實施方式中，在各個源極與汲極區域中的堆疊磊晶層可被稱為串接(cascaded)磊晶特徵。在一些示例中，串接磊晶特徵包含第一磊晶層，以及在第一磊晶層頂部上的第二磊晶層，其中第一磊晶層部分地嵌入在半導體基材上的鰭片中。舉例來說，兩個堆疊磊晶層可為晶格連接的，且可具有相同或不同的半導體材料。在包含一n型鰭式電晶體的一些實施方式中，第二磊晶層可具有小於矽的晶格常數。在包含p型鰭式電晶體的一些實施方式中，第二磊晶層可具有大於矽鍺(SiGe)的晶格常數。在各種不同示例中，第二磊晶層與第一磊晶層可部分地自我對齊，且第二磊晶層的形狀 可至少部分地被半導體基材上的層間介電(inter-layer dielectric；ILD)層中的開口所定義。在一些情況下，鰭式電晶體元件可更包含在第二磊晶層的頂表面上的矽化物特徵，其中矽化物特徵具有延伸表面以減少源極/汲極接觸電阻。其他實施方式與優點係於下文中所述，或者將可由本領域通常知識者可明白的。
現在參照第2圖，本圖繪示出半導體元件的製造方法200，此半導體元件包含鰭式電晶體元件。方法200可應用在鰭式半導體元件，方法200包含在各個鰭式電晶體源極與汲極區域中提供串接磊晶特徵之方法。在一些實施方式中，方法200可被用來形成元件100，如上文關於第1圖所述。因此，如上文關於元件100所述的一個或多個態樣也可應用於方法200。此外，第3至10圖系根據第2圖中方法200之一個或多個步驟所形成的示例性元件300的剖面圖。
可瞭解到，部分的方法200及/或半導體元件300可由已知的互補式金屬氧化物半導體(complementary metal oxide-semiconductor；CMOS)的技術流程所製程，因此一些製程僅在本文中簡略地描述。此外如上所述，元件300可共享元件100的多個態樣，因此為了保持本文的簡潔，本文僅簡略討論元件300的部分態樣及/或製程。另外，半導體元件300可包含各種其他元件與特徵，如額外的電晶體、雙極性電晶體、電阻、電容、二極體、熔斷器等。但為了更容易瞭解本揭露之發明概念，因此簡化半導體元件300之上述其他元件與特徵。另外，在一些實施方式中，半 導體元件300包含複數的半導體元件(例如，電晶體)，其半導體元件可互連。
在許多實施方式中，元件300可為在積體電路電路製作過程中所形成的中間階段之元件，或為積體電路的一部分，此元件300可包含靜態隨機存取記憶體(static random access memory；SRAM)及/或其他邏輯電路、被動元件如電阻、電容與電感、主動元件如p型通道場效電晶體(p-channel field-effect transistors；PFETs)、n型通道場效電晶體(n-channel field-effect transistors；NFETs)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistors；MOSFETs)、互補式金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)電晶體、雙極性電晶體、高壓電晶體、高頻電晶體、其他記憶單元及/或其組合。
現在參照方法200，方法200開始於步驟202，在步驟202中，提供一基材包含一個或多個元件，其元件包含第一源極/汲極磊晶(EPI)層。在一些實施方式中，一個或多個元件可包含一個或多個鰭式電晶體元件，此鰭式電晶體元件具有從基材延伸的鰭片元件、用來分隔一個或多個鰭式電晶體元件的多個隔離區域、以及形成在鰭片元件的通道區域上的閘極結構。基材可實質上相似於上文關於第1圖所述的基材102。鰭片與隔離區域也可實質上相似於上文關於第1圖元件100所述的鰭片元件104與隔離區域106。此外，閘 極結構可實質上相似於上文關於第1圖元件100所述的閘極結構108。參照第3A與3B圖的一示例，繪示出半導體元件300，其包含半導體基材，其中鰭片元件302從半導體基材延伸出去。元件300更繪示通道區域304與源極/汲極結構306。通道區域304位在相鄰之鰭式電晶體元件的鰭片元件302中，且源極/汲極結構306設置在通道區域304之間。在許多實施方式中，元件300更包含設置在通道區域304上的閘極結構308，與設置在各個閘極結構308上的氮化物層310。在一些示例中，氮化物層310可被視為犧牲層。在一些實施方式中，可藉由化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)或其他合適的製程來沉積氮化物層310。在一些實施方式中，部分的閘極結構308(例如，金屬層)可被回蝕，例如，以形成凹陷，而供氮化物層310形成於凹陷中。側壁間隔物312實質上相似於上文關於第1圖元件100所述的那些側壁間隔物，且也可形成在閘極結構308的側壁上。
第3B圖，其提供實質上相似於第1圖的剖面BB’的剖面圖，示出鄰近的源極/汲極結構306A、306B。在許多示例中，源極/汲極結構306可包含源極/汲極結構306A、306B兩者。舉例來說，可藉由磊晶成長半導體材料層(例如，於鰭片部分307上)來形成源極/汲極結構306A、306B。在許多實施方式中，被用來形成源極/汲極結構306A、306B的半導體材料層可包含鍺(Ge)，矽(Si)，硼化矽鍺(SiGeB)，砷化鎵(GaAs)，砷化鋁鎵(AlGaAs)，矽鍺 (SiGe)，磷砷化鎵(GaAsP)，磷化矽(SiP)，或其他合適的材料。源極/汲極結構306A、306B可藉由一個或多個磊晶(epi)製程來形成。然而，為了說明本揭露，源極/汲極結構306A/306B可被稱為「第一源極/汲極磊晶層」。如此一來，如下文更詳細討論到，「第二源極/汲極磊晶層」隨後形成在第一源極/汲極磊晶層上，因此形成了先前所述的串接磊晶特徵。此外，源極/汲極結構306、306A、306B的位置嵌入鰭片302中，源極/汲極結構306、306A、306B可被視為「嵌入式源極/汲極磊晶層」。在一些實施方式中，源極/汲極結構306A、306B可在磊晶製程期間被原位摻雜。例如，在一些實施方式中，磊晶成長矽鍺的源極/汲極結構306A、306B可摻雜硼以形成硼化矽鍺(SiGeB)。在一些實施方式中，磊晶成長矽磊晶的源極/汲極結構306A、306B可摻雜碳以形成碳摻雜的磊晶矽(Si：C)源極/汲極結構，可摻雜磷以形成磷摻雜的磊晶矽(Si：P)源極/汲極結構，或摻雜碳與磷以形成磷碳化矽(SiCP)源極/汲極結構。在一些實施方式中，源極/汲極結構306A、306B非原位摻雜，而係由離子佈植製程以摻雜源極/汲極結構306A、306B。在一些實施方式中，為了各個n型與p型源極/汲極結構306A、306B，可以用分開的製程來形成源極/汲極結構306A、306B。在一些實施方式中，在形成源極/汲極結構306A、306B之後，可執行磊晶退火製程。此外，在一些實施方式中，在形成源極/汲極結構306A、306B之後可形成側壁間隔物316。在許多實施方式中，取決於例如源極/汲極結構 306A、306B之間的間距，源極/汲極結構306A、306B可合併(例如，實體接觸彼此)以形成單一且合併的源極/汲極結構。此外，在一些示例中，間隙區域320(例如，中空的空隙)可形成在源極/汲極結構306A、306B之間的空間，如第3B圖所示。
如上所述且如第3A圖所示，源極/汲極結構306(或306A、306B)沉積在通道區域(例如，通道區域304)附近。如此一來，用於形成源極/汲極結構306、306A、306B的材料則可依據想要施加給鄰近通道區域的應力量(例如，拉伸應力或壓縮應力)來決定其材料。換句話說，源極/汲極結構306、306A、306B所使用的材料可不同於通道區域所使用的材料，因此可提供想要的應力。在至少一些傳統製程中，在形成想要的通道應力(例如，藉由鄰近的源極/汲極結構)之後，隨後的製程步驟如矽化物的預先非晶化佈植(pre-amorphization implant；PAI)或附加的源極/汲極離子佈植會對已形成的通道應力造成不利之影響(例如，會造成不想要的應力鬆弛)。本揭露的實施方式有利於藉由串接源極/汲極結構來避免這些影響與其他可能造成應力鬆弛的因素，如下文更詳細的說明。
再參照第3A/3B圖，層間介電(ILD)層314形成元件300上。在一些實施方式中，先形成接觸蝕刻停止層(contact etch stop layer；CESL)322，再形成層間介電層314。在一些示例中，接觸蝕刻停止層322包含氮化矽層、氧化矽層、氮氧化矽層及/或其他本領域已悉知的材料。接 觸蝕刻停止層322可由離子增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)製程及/或其他合適的沉積或氧化製程所形成。在一些實施方式中，層間介電層314包含材料如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜的矽玻璃、或已摻雜的氧化矽如硼磷矽玻璃(borophosphosilicate glass；BPSG)、熔融矽玻璃(fusedsilica glass；FSG)、磷矽玻璃(phosphosilicate glass；PSG)、硼矽玻璃(boron doped silicon glass；BSG)及/或其他合適的介電材料。層間介電層314可由離子增強化學氣相沉積製程或其他合適的沉積技術所沉積。在一些實施方式中，再形成層間介電層314之後，半導體元件300可被施以退火製程，例如，退火層間介電層314。在一些示例中，可執行平坦化過程(例如，CMP process)以平坦化半導體元件300的頂表面。
在一些實施方式中，方法200接著進行步驟204，以執行拉回製程。在一些實施方式中，「拉回」製程可稱為「回蝕」製程。參照第4A/4B圖的示例，各個氮化物層310(例如，犧牲層)的頂部部分與側壁間隔物312都由拉回製程的方式所凹陷，造成凹陷的氮化物層310A與凹陷的側壁間隔物312A。在一些實施方式中，凹陷製程可包含乾蝕刻製程，濕蝕刻製程，及/或其組合。
在許多實施方式中，方法200接著進行到步驟206，以沉積犧牲式遮罩層。例如，參照第5A/5B圖的示例， 犧牲式遮罩層502係沉積在氮化物層310A與側壁間隔312A之上。在一些實施方式中，犧牲式遮罩層502可包含多晶矽層、氮化物層(例如，氮化鈦、氮化鉭)、金屬氧化物層如氧化鉿(HfO2)或其他高k介電層(例如，如上文關於閘極介電層112所述)、或其他合適的介電材料。在許多實施方式中，犧牲式遮罩層502可由化學氣相沉積、原子層沉積、物理氣相沉積或其他合適的製程所沉積。在一些示例中，犧牲式遮罩層502的材料可不同於氮化物層310所使用的材料及/或側壁間隔物312所使用的材料。在許多示例中，犧牲式遮罩層502用來保護氮化物層310A、閘極結構308與側壁間隔物312A。在一些情況下，可選擇性地不沉積犧牲式遮罩層502。
舉例來說，方法200接著進行到步驟208，以形成開口。參照第6A/6B圖的示例，源極/汲極開口602、604形成以提供開口給源極/汲極結構306、306A、306B。舉例來說，開口602、604可由對層間介電層314進行合適的光微影圖案化與蝕刻(例如，濕或乾蝕刻)製程所形成。在一些實施方式中，因開口602、604的形成，所暴露出的接觸蝕刻停止層322可被移除(例如，由濕或乾蝕刻)。可瞭解的是，開口602、604的大小(例如，在實質上平行於基材102的表面的平面中的長度與寬度)可依特定元件(如元件300)的各個源極與汲極個別地調整。舉例來說，較大的開口可用於源極或汲極的其中之一，以在具有較大的開口的源極或汲極中提供較小的電阻，如下文更詳細地討論。或者，在一些 實施方式中，相似大的開口可用於源極與汲極兩者。開口602、604的大小之其餘細節可參照第11圖，其將於在下文討論。再參照第6A/6B圖的示例，且在至少一些傳統製程，此階段可執行矽化物的預先非晶化佈植(pre-amorphization implant；PAI)、矽化物的形成、與在現在已暴露的源極/汲極結構306、306A、306B上的接觸層的金屬沉積、以及可行的源極/汲極退火。然而，如上所述，如此可能會在鄰近的元件通道(例如，通道區域304)上導致不想要的應力鬆弛。因此，如下文更詳細地討論，本揭露的實施方式例如，在預先非晶化佈植、矽化物的形成、或接觸層的金屬沉積之前，先形成第二磊晶源極與汲極層在源極/汲極結構306、306A、306B上。此外，在許多實施方式中，如果存在犧牲式遮罩層502，則可在開口602、604形成之後移除犧牲式遮罩層502。舉例來說，可藉由使用乾蝕刻製程、濕蝕刻製程、及/或其組合來移除犧牲式遮罩層502。
在一些實施方式中，方法200接著進行到步驟210，其中第二源極/汲極磊晶(EPI)層形成在第一源極/汲極磊晶層之上。在一些實施方式中，對於各個n型元件與p型元件可以用分開的製程順序來形成第二源極/汲極磊晶層。為了討論之明確性，製程是為了示例性元件300所描述的，此元件300可包含n型元件或p型元件。參照第6B圖與第7圖的示例，第二磊晶層702形成在開口604中(也位於開口602中)的第一磊晶層上(例如，源極/汲極結構 306A/306B上)。在一些實施方式中，如果第一磊晶層未充分成長(例如，成長到想要的高度)，例如因為源極/汲極結構306A/306B的合併，第一磊晶層可被稱為「未填滿的第一磊晶層」。在這樣的狀況中，第二磊晶層702也可因此用來填充未填滿的第一磊晶層。舉例來說，第二磊晶層702可晶格連接第一磊晶層，且可包含與第一半導體層相同或不同的半導體材料。在一些包含n型鰭式電晶體實施方式中，第二磊晶層702可包含晶格常數小於矽(Si)的材料(例如，如碳磷化矽(SiCP)、鎵化合物、銦化合物、砷化合物或其他合適的材料)。在一些包含p型鰭式電晶體實施方式中，第二磊晶層702可包含晶格常數大於矽鍺(SiGe)的材料(例如，如鍺密度大於60%的硼化矽鍺(SiGeB)、硼化鍺(GeB)、硼化錫鍺(SnGeB)或其他合適的材料)。當然，在一些實施方式中，第二磊晶層702也可選擇性地包含鍺(Ge)、矽(Si)、砷化鋁鎵(AlGaAs)、矽鍺(SiGe)、磷砷化鎵(GaAsP)，磷化矽(SiP)、磷化鎵(GaP)、矽摻雜的磷化鎵(Si-doped GaP)，或其他合適的材料。如第7圖所示，可形成開口(例如，開口602、604)，如上所述，因此第二磊晶層702至少部分地自我對準到源極/汲極結構306A/306B。此外，在一些實施方式中，第二磊晶層702的形狀可至少部分地由開口602、604所定義，下文關於第11圖的敘述將更詳細地討論。例如，在一些示例中，第二磊晶層702可具有延伸表面(例如，沿著實質上平行於基材102的頂表面的一平面)，且其中矽化物層形成在此延伸表面上，如下文所討論。在一些 實施方式中，在形成第二磊晶層702之後，可執行磊晶退火製程。
此後，在一些實施方式中，方法200接著進行到步驟212，其中矽化物層形成第二源極/汲極磊晶層上。參照第7圖與第8圖的示例，矽化物層802形成第二磊晶層702上。舉例來說，對於各個n型與p型元件，矽化物層802可包含相同或不同的材料。在一些實施方式中，矽化物層802可包含雙矽化物製程(dual silicide process)與結構，其中第一材料用來作為n型元件，且第二材料用來作為p型元件。舉例來說，在一些示例中，對於n型元件矽化物層802可包含鈦矽(TiSi)、鐿摻雜的鈦矽(Yb-doped TiSi)、鋅摻雜的鈦矽(Zn-doped TiSi)及/或鐿/鋅摻雜的鈦矽(Yb/Zn-doped TiSi)。此外，在一些實施方式中，對於p型元件矽化物層802可包含鎳矽(NiSi)及/或鉑摻雜的鎳矽(Pt-doped NiSi)。在一些情況下，對於n型與p型元件，鈦矽都可用來作為矽化物層802。在一些實施方式中，矽化物層802也可包含相同或不同的材料的複數的金屬層。
在一些示例中，矽化物層802具有一延伸表面(例如，沿著實質上平行於基材102的頂表面延伸的一平面)，以用來減小源極與汲極接觸電阻。此外，在一些實施方式中，砷化銦鎵(InGaAs)層可形成在第二磊晶層702與矽化物層802之間以進一步減小源極與汲極接觸電阻。在一些示例中，在形成第二磊晶層702與部分的矽化物層802之後，可執行預先非晶化佈植(PAI)、金屬層沉積及/或退火。 跟據本揭露的實施方式，如上文所述，在形成第二磊晶層702之後所形成的矽化物層802是用來避免在鄰近的元件通道中(例如，通道區域304)產生不想要的應力鬆弛。如上文所述，在至少一些傳統製程中，矽化物層直接形成在暴露的源極/汲極結構306、306A、306B上，其將會導致應力鬆弛(例如，在元件通道區域)。藉由形成矽化物層802在較高位置上，例如形成在第二磊晶層702上且與鄰近的通道區域有一段距離，任何先前所產生的通道應力(例如，至少部分由源極/汲極結構306、306A、306B所提供的通道應力)可被維持(例如，避免應力鬆弛)。進一步來說，矽化物預先非晶化植入製程(例如，做為形成矽化物層802的部分製程)，附加的源極/汲極離子佈植、矽化物退火、或其他製程不會對應力(例如，通道應力)造成不利的影響。
參照第9A與9B圖的示例，其中這兩圖繪示在形成上述矽化物層802之後，元件300的剖面圖，其中第9A圖為沿著第1圖的剖面AA’，且第9B圖為沿著第1圖的剖面BB’。特別註明，在一些實施方式中，如第9A圖所示，在沿著垂直於半導體基材的方向「N」上，第二半導體層的頂表面高於金屬閘極的頂表面。第二半導體層的頂表面的位置提供矽化物層802形成在較高的水平面上，如上所述，因此避免不利的應力鬆弛。
在一些實施方式中，方法200接著進行到步驟214，其中接觸金屬形成在步驟212所形成的矽化物層上。在一些實施方式中，參照第10A與10B圖的示例，接觸金屬 1002形成矽化物層802之上，且接觸金屬1002與矽化物層802接觸。在一些實施方式中，接觸金屬1002包含鈦(Ti)、鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、鉬(Mo)、鎢鉬(MoW)、鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、矽氧化物、其組合、或其他合適的導電材料。因此，在一些示例中，接觸金屬1002可包含複數的層。在一些示例中，接觸金屬1002可沉積在開口(例如，開口602、604)中以接觸矽化物層802。或者，在形成矽化物層802之後，且在一些示例中，層間介電層1003(例如，相似於層間介電層314)可沉積於元件300上且被圖案化(例如，藉由合適的光微影圖案化以及濕及/或乾蝕刻之組合)，以形成暴露出矽化物層802的開口，且沉積接觸金屬1002在開口中。在一些示例中，在形成接觸金屬1002之後，可執行CMP製程以移除多餘的材料(例如，接觸金屬1002的多餘材料)且平坦化元件300的頂表面。接著，在一些實施方式中，在形成矽化物層之後，接觸金屬1002、層間介電層1004(例如，相似於層間介電層314與1003)可沉積於元件300上且被圖案化(例如，藉由合適的光微影圖案化以及濕及/或乾蝕刻之組合)，以形成暴露出接觸金屬1002的開口，並沉積通孔(VIA)金屬層1006在開口內部中。在一些實施方式中，通孔金屬層1006包含鈦(Ti)、鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、鉬(Mo)，鎢鉬(MoW)、鎢(W)，氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、矽氧化物、其組合，或其他合適的導電材料。在一些示例中，在形成通孔1006之後，可進行CMP製程以移除 多餘的材料(例如，通孔金屬層1006的多餘材料)且平坦化元件300的頂表面。
半導體元件300可被施以後續製程以形成本領域已悉知的各種特徵與區域。例如，後續製程可形成各種接觸/通孔/線路與多層互連特徵(例如，金屬層與層間介電層)基材102上，以連接各種特徵以形成可包含一個或多個鰭式電晶體元件的功能電路。為了促進示例，多層互連可包含垂直互連，如通孔或接觸，以及水平互連，如金屬線路。各種互連特徵可應用各種導電材料包含銅、鎢及/或矽化物。在一示例中，鑲嵌製程及/或雙鑲嵌製程可用來形成銅相關的多層互連結構。此外，在方法200之前、期間與之後，可實施額外的製程步驟，且根據方法200的各種實施方式之上述一些步驟可被取代或取消。
現在參照第11圖的示例，繪示根據本揭露的一個或多個態樣中複數的鰭式電晶體元件的實施方式的上視圖。具體來說，第11圖示出的鰭片元件1108、閘極結構1104、閘極接觸「VG」、源極區域1102與汲極區域1106。鰭片元件1108可為鰭片元件302，閘極結構1104可為閘極結構308。在一些實施方式中，源極/汲極區域1102、1106的形成方法可實質上同於上文之方法200(例如，源極/汲極結構306、306A、306B的形成，源極/汲極開口602、604的形成，第二磊晶層702與矽化物層802的形成，以及接觸金屬1002與通孔1006的形成)。如圖所示，源極區域1102具有源極區域寬度「Ws」與源極區域長度「Ls」，且汲極 區域1106具有汲極區域寬度「Wd」與汲極區域長度「Ld」。各個源極/汲極區域1102、1106的尺寸可由開口602、604所定義，如第6A/6B圖所示。因此各個源極/汲極區域1102、1106的尺寸也可由第二磊晶層702形狀及/或形成於第二磊晶層702上的矽化物層802的形狀所定義。此外，在第11圖繪示的形式中，第二磊晶層702及/或矽化物層802可具有延伸表面以用來降低接觸電阻。如上所述，元件源極與汲極兩者都可使用相似大的開口使得各個源極/汲極區域1102、1106可具有相似的尺寸。或者，元件源極或汲極其中之一可使用較大的開口以提供較小電阻予具有較大的開口的源極或汲極其中之一。舉例來說，參照第11圖，源極區域的開口(例如，開口602、604)可大於汲極區域的開口，因此源極區域的第二磊晶層702與矽化物層802也可大於汲極區域的第二磊晶層702與矽化物層802。在第11圖的示例中，沿著垂直於鰭片長度的方向，源極區域1102長於汲極區域1106。換句話說，以沿著鰭片長度方向延伸的中心面來看，存在不對稱的汲極區域1102。第11圖也繪示一方法，根據本實施方式，其中第一與第二開口(例如，開口602、604)可分開地形成在各個源極/汲極區域1102、1106中，因此可分開地控制各個源極/汲極區域1102、1106的尺寸。
在本文所述的各種實施方式提供許多優勢相較於現有的領域。可瞭解到，並非所有的優勢都必須在本文一一論述，且沒有任何特定的優勢是需要存在於所有實施方式中的，且在其他實施方式可提供不同的優勢。例如，在本文 所述的實施方式包含方法與結構以提供特殊的結構予鰭式電晶體之源極與汲極特徵，而此結構可提供減少的源極與汲極接觸電阻、改善的鰭式電晶體通道應力、與較低的電容。舉例來說，此些源極與汲極特徵包含在各個源極與汲極區域中堆疊的磊晶(EPI)層。在一些示例中，本文所提供的串接磊晶特徵包含第一磊晶層，其部分地嵌入在半導體基材上的鰭片中，而第二磊晶層在第一磊晶層的頂部。舉例來說，兩個堆疊磊晶層可晶格連接的，且可具有相同或不同的半導體材料。在許多示例中，第二磊晶層可部分地與第一磊晶層自我對準，且第二磊晶層的形狀至少部分地由位於半導體基材上的層間介電(ILD)層中的開口所定義。在一些情況下，鰭式電晶體元件可更包含在第二磊晶層頂表面上的矽化物特徵，其中特徵具有延伸表面以降低源極與汲極接觸電阻。
上述已概述數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類均等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。

Claims (10)

  1. 一種半導體元件，包含：一基材，具有從該基材延伸出去的一鰭片，該鰭片包含一通道區域以及一源極區域與一汲極區域，其中該些源極與汲極區域鄰近於該通道區域且在該通道區域的兩側；一閘極電極，位在該通道區域上，其中該閘極電極包含位在一介電層上的一金屬層；一第一磊晶層，至少部分地嵌入在該些源極與汲極區域中；一第二磊晶層，位在該第一磊晶層上，其中沿著垂直於該基材之一方向上該第二磊晶層的一頂表面高於該金屬層的一頂表面；以及一矽化物層，位在該第二磊晶層上，且該矽化物層接觸該第二磊晶層。
  2. 如請求項1所述之該半導體元件，其中該第二磊晶層在該源極區域的表面面積大於該第二磊晶層在汲極區域的表面面積。
  3. 如請求項1所述之該半導體元件，其中該第一磊晶層包含一材料，該材料不同於該通道區域所使用的材料。
  4. 如請求項1所述之該半導體元件，更包含一圖案化的介電層，至少部分地暴露出該第一磊晶層，使 得該第二磊晶層與該第一磊晶層為至少部分地自我對準。
  5. 如請求項1所述之該半導體元件，其中該半導體元件包含一n型鰭式電晶體，且其中該第二磊晶層包含一材料，該材料的晶格常數小於矽的晶格常數。
  6. 如請求項1所述之該半導體元件，其中該半導體元件包含一p型鰭式電晶體，且其中該第二磊晶層包含一材料，該材料的晶格常數大於矽鍺的晶格常數。
  7. 一種形成一半導體元件的方法，包含：提供一基材，該基材包含從該基材延伸的一鰭片，其中該鰭片包含一通道區域以及複數源極與汲極區域，其中該些源極與汲極區域鄰近於該通道區域且在該通道區域的兩側，其中一閘極結構位於該通道區域上；形成一第一磊晶層，該第一磊晶層至少部分地嵌入在該源極與汲極區域中；形成一介電層在該第一磊晶層上；蝕刻該介電層以形成一第一開口與一第二開口，該第一開口與該第二開口分別至少部分地暴露出在該源極區域與該汲極區域中該第一磊晶層之一頂表面；沉積一第二磊晶層在該第一磊晶層之該頂表面上，且該第二磊晶層與該第一磊晶層之該頂表面接觸，其中該第一磊晶層與該第二磊晶層提供一串接源極特徵與一串接汲極特徵分別在該源極區域與該汲極區域中；以及 形成一矽化物層在該第二磊晶層上，且該矽化物層與該第二磊晶層接觸。
  8. 如請求項7所述之形成該半導體元件的方法，其中該閘極結構包含一金屬層，且其中沿著垂直於該基材之一方向上，該第二磊晶層的一頂表面高於該金屬層的一頂表面。
  9. 一種形成一半導體元件的方法，包含：提供一基材，該基材包含從該基材延伸的一鰭片，其中該鰭片包含一通道區域以及複數源極與汲極區域，其中該些源極與汲極區域鄰近於該通道區域且在該通道區域的兩側，且其中一閘極結構係設置在該通道區域上，該閘極結構包含一金屬層；形成一第一磊晶層，該第一磊晶層至少部分地嵌入在該些源極與汲極區域中，其中該第一磊晶層對該通道區域施加應力；形成一第二磊晶層在該第一磊晶層上，且該第二磊晶層與該第一磊晶層接觸，其中該第二磊晶層在該源極區域中的表面積大於在該汲極區域中的表面積，且在沿著垂直於該基材之一方向上，該第二磊晶層之一頂表面高於該金屬層之一頂表面；以及形成一矽化物層在該第二磊晶層上，且該矽化物層與該第二磊晶層接觸。
  10. 如請求項9所述之形成該半導體元件的方法，更包含：在形成該第二磊晶層之前，形成一第一介電層在該第一磊晶層上；以及蝕刻該第一介電層以形成一第一開口與一第二開口，該第一開口與該第二開口分別在該源極區域與該汲極區域中至少部分地暴露出該第一磊晶層之一頂表面。
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