KR20170135660A - FinFET 구조체 및 그 제조 방법 - Google Patents

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Abstract

FinFET S/D 피처(feature)를 위한 독특한(unique) 구조체를 제공하기 위한 방법 및 구조체는, 기판으로부터 연장되는 핀(fin)을 갖는 이 기판을 포함하는 반도체 장치를 설명했고, 핀은 채널 영역과, 이 채널 영역에 인접하고 그 양쪽상에 배치된 소스 영역 및 드레인 영역을 포함한다. 다양한 실시예에서, 게이트 구조체는 채널 영역 위에 배치되고, 게이트 구조체는 유전층 위에 배치된 금속층을 포함한다. 일부 예시에서, 제1 에피택셜층은 소스 영역 및 드레인 영역 내에 적어도 부분적으로 매립된다. 또한, 제2 에피택셜층이 제1 에피택셜층 위에 배치되며, 제2 에피택셜층의 상단 표면은 기판의 법선 방향을 따라 금속층의 상단 표면보다 높다. 다양한 예시에서, 실리사이드층이 또한 제2 에피택셜층 위에 배치되고 제2 에피택셜층과 접촉한다.

Description

FinFET 구조체 및 그 제조 방법 {FINFET STRUCTURE AND METHODS THEREOF}
관련 출원들에 대한 상호 참조
이 출원은 2016년 5월 31일에 출원된 미국 가출원 제62/343,644호의 이익을 주장하고, 그 내용은 그 전체적으로 참조로 본 개시에 편입된다.
전자 산업은, 더 많은 점점 복잡하고 정교해지는 기능들을 동시에 지원할 수 있는, 더 작고 더 빠른 전자 장치들에 대한 끊임없이 증가하는 수요를 경험해 왔다. 따라서, 저비용, 고성능 및 저전력의 집적 회로(integrated circuit; IC)들을 제조하기 위한 반도체 산업에서의 지속적인 경향이 있다. 지금까지 이러한 목표들은 대부분 반도체 IC 치수들(예를 들면, 최소 피처 크기(minimum feature size))을 축소하여 생산 효율을 향상시키고 연관된 비용을 낮춤으로써 달성되어 왔다. 그러나, 이러한 스케일링(scaling)으로 인해 반도체 제조 프로세스에서 복잡성도 또한 증가되었다. 따라서, 반도체 IC들 및 장치들의 지속적인 발전을 실현하기 위해서는 반도체 제조 프로세스들 및 기술들의 유사한 발전이 필요하다.
최근, 게이트 채널 결합(gate-channel coupling)을 증가시켜 게이트 제어를 개선하고, 오프 상태(OFF-state) 전류를 감소시키며, 단채널 효과(short-channel effect; SCE)들을 감소시키기 위한 노력으로 다중 게이트(multi-gate) 장치들이 소개되었다. 소개된 하나의 그러한 다중 게이트 장치가 핀 전계효과 트랜지스터(fin field effect transistor; FinFET)이다. FinFET은 지느러미 같은(fin-like) 구조가 형성되고 FET 채널을 형성하는데 이용되는 기판으로부터 연장되는 지느러미 같은 구조로부터 그 이름을 얻게 되었다. FinFET은 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 프로세스들과 호환가능하고, FinFET의 3차원 구조는, 게이트 제어를 유지하고 SCE들을 완화시키면서, FinFET이 공격적으로 스케일링될 수 있도록 한다. 적어도 일부 예시에서, FinFET 제조는, 예를 들면, 이중-에피(dual-epi) 프로세스에 의해 p형 FinFET과 n형 FinFET 각각에서 소스 영역 및 드레인 영역의 에피택셜 성장을 포함할 수 있다. 하지만, 종래의 이중-epi 프로세스는, 접촉 저항 및 접촉 면적(예를 들면, 실리사이드 접촉 면적)이 커패시턴스의 트레이드오프 없이 피치 스케일링 때문에 향상(예컨대, 증가)될 수 있는 점을 감안하면 제한되고, 물질의 선택은 FEOL(front-end-of-line) 프로세스의 높은 열처리량(thermal budget)에 의해 제한된다. 소스/드레인 스트레서(예를 들면, 장치 채널에 인가되는 응력)를 향상시키기 위한 가능성은 또한 유사한 이유 때문에 제한된다. 또한, 종래의 PAI(pre-amorphization implant) 프로세스 (예컨대, 실리사이드 형성과 함께 사용됨) 때문에 발생하는 응력 감소가 있다. 따라서, 기존 기법들은 모든 측면들에서 완전히 만족스러운 것으로 입증되지는 못했다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 하나 이상의 양상에 따른 FinFET 장치의 일 실시예의 사시도이다.
도 2는 본 개시의 하나 이상의 양상에 따라 FinFET 장치를 제조하는 방법의 흐름도이다.
도 3 내지 10은 도 2의 방법의 하나 이상의 단계들에 대응하는 FinFET 장치의 일 실시예의 단면도를 예증한다.
도 3a - 6a, 9a 및 10a는 도 1의 섹션 AA’와 실질적으로 유사한 단면도를 따라 제공된다.
도 3b - 6b, 9b 및 10b는 도 1의 섹션 BB’와 실질적으로 유사한 단면도를 따라 제공된다.
도 11은 본 개시의 하나 이상의 양상에 따른 복수의 FinFET 장치들의 일 실시예의 평면도를 제공한다.
하기의 개시는 제공되는 청구 대상의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
본 개시는 본 명세서에서 FinFET 장치들로 칭해지는 다중 게이트 트랜지스터들(multi-gate transistors) 또는 핀형(fin-type) 다중 게이트 트랜지스터들의 형태로 실시예들을 제시한다는 것을 또한 주지해야 할 것이다. 그러한 장치는 P-형 금속 산화물 반도체 FinFET 장치(P-type metal-oxide-semiconductor FinFET device) 또는 N-형 금속 산화물 반도체 FinFET 장치를 포함할 수 있다. FinFET 장치는 이중 게이트(dual-gate) 장치, 삼중 게이트(tri-gate) 장치, 벌크(bulk) 장치, 절연체 상 실리콘(silicon-on-insulator, SOI) 장치, 및/또는 다른 구성일 수 있다. 당업자는, 본 개시의 양성으로부터 이익을 얻을 수 있는 반도체 장치의 다른 실시예들을 인식할 수 있다. 예를 들면, 본 명세서에서 설명하는 일부 실시예들은 또한 게이트 올 어라운드(gate-all-around, GAA) 장치들, 오메가 게이트(Omega-gate, Ω-gate) 장치들, 또는 파이 게이트(Pi-gate, Π-gate) 장치들에 적용될 수도 있다.
FinFET 장치(100)가 도 1에 예증된다. FinFET 장치(100)는 하나 이상의 핀 기반 다중 게이트 전계 효과 트랜지스터(field-effect transistor; FET)를 포함한다. FinFET 장치(100)는, 기판(102), 기판(102)으로부터 연장되는 적어도 하나의 핀 요소(104), 격리 영역(106), 및 핀 요소(104) 상에 그리고 그 주위에 배치된 게이트 구조체(108)를 포함한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판은, 반도체 기판상에 형성되는 전도성 또는 절연성 층들을 포함하는 다양한 층들을 포함할 수 있다. 기판은 본 개시가 속하는 기술분야에 알려진 바와 같은 설계 요건들에 종속되는 다양한 도핑 구성들을 포함할 수 있다. 기판은 또한, 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은, 다른 반도체를 포함할 수 있다. 대안적으로, 기판은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 일부 실시에에서, 기판은 에피택셜 층(epitaxial layer; epi-layer)을 포함할 수 있고, 기판은 성능 개선을 위해 변형될(strained) 수 있고, 기판은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조를 포함할 수 있으며, 그리고/또는 기판은 다른 적절한 개선 피처를 가질 수 있다.
기판(102)과 마찬가지로, 핀-요소(104)는, 실리콘(Si) 또는, 예컨대, 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 및/또는 이들의 조합을 포함할 수 있다. 핀(104)은, 포토리소그래피 및 에칭 프로세스를 포함한 적절한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판 위에 놓이는 (예컨대, 실리콘 층상에) 포토레지스트 층(레지스트)을 형성하는 동작, 레지스트를 패턴에 노출시키는 동작, 노광 후 굽기 프로세스를 수행하는 동작, 및 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 동작을 포함할 수 있다. 일부 실시예들에서, 레지스트를 패터닝하여 미스킹 요소를 형성하는 동작은, 전자 빔(electron beam; e-beam) 리소그래피 프로세스를 사용해서 수행될 수 있다. 그런 다음, 마스킹 요소가 기판의 영역을 보호하도록 사용될 수 있는 한편, 에칭 프로세스는 실리콘층 내로 리세스를 형성함으로써 연장 핀(104)을 남기게 된다. 리세스는 건식 에칭(예를 들면, 화학적 산화물 제거), 습식 에칭, 및/또는 다른 적절한 프로세스를 사용해서 에칭될 수 있다. 기판(102) 상에 핀들을 형성하기 위한 방법들의 많은 다른 실시예들이 또한 사용될 수 있다.
복수의 핀들(104) 각각은 또한 소스 영역(105) 및 드레인 영역(107)을 포함하며, 소스/드레인 영역들(105, 107)은 핀(104) 내에, 핀(104) 상에, 그리고/또는 핀(104) 주위에 형성된다. 소스/드레인 영역들(105, 107)은 핀(104) 위에 에피택셜하게 성장될 수 있다. 트랜지스터의 채널 영역은, 도 1의 섹션(AA’)에 의해 규정되는 평면에 실질적으로 평행한 평면을 따라, 게이트 구조체(108) 아래에 놓인 핀(104) 내에 배치된다. 일부 예시에서, 핀의 채널 영역은, 위에서 논의된 화합물 반도체 또는 합금 반도체, 그리고/또는 이것들의 조합뿐만 아니라, 게르마늄과 같은 고 이동성 물질을 포함한다. 고 이동도 물질은 실리콘보다 큰 전자 이동도를 가진 그러한 물질을 포함한다. 예를 들면, 실온(300 K)에서 약 1350 cm2/V-s의 고유 전자 이동도와 약 480 cm2/V-s의 정공 이동도를 갖는 Si보다 높은 고 이동도 물질이다.
격리 영역(106)은 쉘로우 트렌치 격리(shallow trench isolation; STI) 피처일 수 있다. 대안적으로, 필드 산화물(field oxide), LOCOS 피처, 및/또는 다른 적절한 격리 피처가 기판(102)상에 그리고/또는 기판(102) 내에 구현될 수 있다. 격리 영역(106)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불화물 도핑 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우-k 유전체, 이 물질들의 조합, 및/또는 당업계에 공지된 다른 적당한 절연 물질로 조성될 수 있다. 일 실시예에서, 격리 구조체는 STI 피처이고, 기판(102) 내에서 트렌치를 에칭함으로써 형성된다. 그런 다음, 트렌치가 격리 물질로 충전될 수 있고, 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스에 의해 후속된다. 그러나, 다른 실시예들이 가능하다. 일부 실시예에서, 격리 영역(106)은 예를 들면, 하나 이상의 라이너 층을 가진 다층 구조체를 포함할 수 있다.
게이트 구조체(108)는, 핀(104)의 채널 영역 위에 형성된 계면층(110)을 갖는 게이트 스택, 계면층(110) 위에 형성된 게이트 유전층(112), 및 게이트 유전층(112) 위에 형성된 금속층(114)을 포함한다. 계면층(110)은, 실리콘 산화물층(SiO2) 또는 실리콘 산화질화물(SiON)과 같은 유전 물질을 포함할 수 있다. 계면 층(110)은 화학적 산화, 열적 산화, 원자층 퇴적(atomic layer deposition; ALD), 화학 기상 퇴적(chemical vapor deposition; CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전층(112)은 하프늄 산화물(HfO2)과 같은 하이-k 유전층을 포함할 수 있다. 대안적으로, 하이-k 유전층은, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이 물질들의 조합, 또는 다른 적절한 물질과 같은, 다른 하이-k 유전체를 포함할 수 있다. 여전히 다른 실시예에서, 게이트 유전층은 실리콘 이산화물 또는 다른 적절한 유전체를 포함할 수 있다. 유전층은, ALD, 물리 기상 퇴적(PVD), 산화, 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 금속층(114)은, W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, 이 물질들의 조합, 및/또는 다른 적절한 조성물과 같은 전도성층을 포함할 수 있다. 일부 실시예에서, 금속층(114)은, N형 FinFET을 위한 제1 금속 물질과 P형 FinFET을 위한 제2 금속 물질을 포함할 수 있다. 따라서, FinFET 장치(100)는 이중 일함수 금속 게이트 구성을 포함할 수 있다. 예를 들면, 제1 금속 물질(예컨대, N형 장치를 위함)은, 기판 전도대(conduction band)의 일 함수(work function)와 실질적으로 정렬되거나, 적어도 핀(fin)(104)의 채널 영역의 전도대의 일함수와 실질적으로 정렬된 일 함수를 갖는 금속을 포함할 수 있다. 유사하게, 예를 들면, 제2 금속 물질(예컨대, P형 장치를 위함)은, 기판 가전자대(valence band)의 일 함수와 실질적으로 정렬되거나, 적어도 핀(104)의 채널 영역의 가전자대의 일함수와 실질적으로 정렬된 일 함수를 갖는 금속을 포함할 수 있다. 따라서, 금속층(114)은, N형 및 P형 FinFET 장치들(100) 둘 다를 포함하는, FinFET 장치(100)를 위한 게이트 전극을 제공할 수 있다. 일부 실시예에서, 금속층(114)은 폴리실리콘층을 대안적으로 포함할 수 있다. 금속층(114)은, PVD, CVD, 전자 빔(e-빔) 증발, 및/또는 다른 적절한 프로세스를 사용해서 형성될 수 있다. 일부 실시예에서, 측벽 스페이서는 게이트 구조체(108)의 측벽상에 형성된다. 측벽 스페이서는, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다.
위에서 논의된 바와 같이, FinFET 장치(예를 들면, FinFET 장치(100))의 제조는, 예를 들면, 이중-에피 프로세스에 의해 p형 FinFET과 n형 FinFET 각각에서 소스 영역 및 드레인 영역(예를 들면, 소스/드레인 영역들(105, 107))의 에피택셜 성장을 포함할 수 있다. 하지만, 종래의 이중-epi 프로세스는, 접촉 저항 및 접촉 면적(예를 들면, 실리사이드 접촉 면적)이 커패시턴스의 트레이드오프(trade-off) 없이 피치 스케일링 때문에 향상(예컨대, 증가)될 수 없다는 점을 감안하면 제한되고, 물질의 선택은 FEOL(front-end-of-line) 프로세스의 높은 열처리량(thermal budget)에 의해 제한된다. 소스/드레인 스트레서(예를 들면, 장치 채널에 인가되는 응력)를 향상시키기 위한 가능성은 또한 유사한 이유 때문에 제한된다. 또한, 종래의 PAI(pre-amorphization implant) 프로세스 (예컨대, 실리사이드 형성과 함께 사용됨) 때문에 발생하는 응력 감소가 있다. 따라서, 기존 기법들은 모든 측면들에서 완전히 만족스러운 것으로 입증되지는 못했다.
본 개시의 실시예들은 기존 기술보다 이점들을 제공하지만, 그러나 다른 실시예들은 상이한 이점들을 제공할 수 있고, 모든 이점들이 반드시 본 명세서에서 논의되는 것은 아니며, 모든 실시예들에 대해 아무런 특별한 이점도 요구되지는 않는다는 것을 이해해야 할 것이다. 예를 들면, 본 개시에서 논의되는 실시예는, 감소된 S/D 접촉 저항, 향상된 FinFET 채널 응력, 및 하부 커패시턴스를 제공하는, FinFET 소스 및 드레인(S/D) 피처들을 위한 독특한 구조체를 제공하기 위한 방법 및 구조체를 포함한다. 예시에 의해, 이러한 S/D 피처들은 S/D 영역들 각각 내에 적층된 에피택셜(stacked epitaxial; EPI) 층들을 포함한다. 일부 실시예에서, S/D 영역들 각각 내의 적층된 EPI 층들은 캐스케이디드 EPI 피처라고 지칭될 수 있다. 일부 예시에서, 캐스케이디드 EPI 피처는, 반도체 기판 위에 핀 내에 적어도 부분적으로 매립되는 제1 EPI 층과 제1 EPI 층 상단에 제2 EPI 층을 포함한다. 예시에 의해, 두 개의 적층된 EPI 층들은 격자로 연결될 수 있고, 동일하거나 상이한 반도체 물질(들)을 가질 수 있다. n형 FinFET을 포함하는 일부 실시예에서, 제2 EPI 층은 실리콘(Si)의 격자 상수보다 작은 격자 상수를 가질 수 있다. p형 FinFET을 포함하는 일부 실시예에서, 제2 EPI 층은 실리콘 게르마늄(SiGe)의 격자 상수보다 큰 격자 상수를 가질 수 있다. 다양한 예시에서, 제2 EPI 층은 제1 EPI 층과 부분적으로 자기 정렬(self-align)될 수 있고, 제2 EPI 층의 형태는, 반도체 기판 위에 배치된 층간 유전(inter-layer dielectric; ILD) 층 내의 개구에 의해 적어도 부분적으로 규정될 수 있다. 일부 경우에서, FinFET 장치는 제2 EPI 층의 상단 표면 위에 실리사이드 피처를 더 포함할 수 있고, 실리사이드 피처는 S/D 접촉 저항을 감소시키기 위한 연장된 표면적을 가진다. 추가적인 실시예 및 이점이 이하에서 논의되고 그리고/또는 이 개시를 가진 당업자에게 명백할 것이다.
이제 도 2를 참조하면, FinFET 장치를 포함하는 반도체 장치를 제조하는 방법(200)이 예증된다. 방법(200)은, FinFET 소스 및 드레인 영역 각각 내의 캐스케이디드 EPI 피처들을 제공하기 위한 방법을 포함하는 핀 기반 반도체 장치를 구현하기 위해 사용될 수 있다. 일부 실시예에서, 방법(200)은 도 1을 참조해서 위에서 설명된 장치(100)를 제조하기 위해 사용될 수 있다. 따라서, 장치(100)를 참조해서 위에서 논의된 하나 이상의 양상은 방법(200)에 또한 적용할 수 있다. 추가적으로, 도 3 내지 10은 도 2의 방법(200)의 하나 이상의 단계에 따라 제조되는 예시적인 장치(300)의 단면도를 제공한다.
방법(220) 및/또는 반도체 장치(300)의 부분들은, 주지의 상보적 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 기술 프로세스 흐름에 의해 제조될 수 있으며, 따라서 일부 프로세스는 본 개시에서 간단하게만 설명된다. 또한, 위에서 설명되는 바와 같이, 장치(300)는 장치(100)의 양상을 공유할 수 있고, 그리고/또는 장치(300)의 프로세스는 이해의 명확성을 위해 단지 간단히 논의된다. 또한, 반도체 장치(300)는, 추가적인 트랜지스터, 양극성 접합 트랜지스터(bipolar junction transistor), 저항, 커패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 장치 및 피처를 포함할 수 있지만, 본 개시의 진보적인 개념의 더 나은 이해를 위해 단순화된다. 또한, 일부 실시예에서, 반도체 장치(300)는, 상호 연결될 수 있는, 복수의 반도체 장치들(예컨대, 트랜지스터들)을 포함한다.
다양한 실시예에서, 장치(300)는 집적회로, 또는 집적회로의 일부분의 프로세싱 동안에 제조되는 중간 장치일 수 있으며, 이 중간 장치는, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및/또는 다른 논리 회로, 예컨대, 저항, 커패시터, 및 인덕터와 같은 수동(passive) 컴포넌트, 그리고 P-채널 전계 효과 트랜지스터(P-channel field effect transistor; PFET), N-채널 FET(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, 양극성 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀, 및/또는 이들의 조합들과 같은 능동(active) 컴포넌트들을 포함할 수 있다.
이제 방법(200)을 참조하면, 방법(200)은, 제1 소스/드레인 에피택셜(EPI) 층을 포함하는 하나 이상의 장치를 포함하는 기판이 제공되는 블록(202)에서 시작한다. 일부 실시예에서, 하나 이상의 장치는, 기판으로부터 연장되는 핀 요소를 갖는 하나 이상의 FinFET 장치와, 하나 이상의 FinFET 장치를 분리시키기 위한 격리 영역과, 핀 요소의 채널 영역 위에 형성된 게이트 구조체를 포함할 수 있다. 기판은 도 1을 참조하여 위에서 논의되는 기판(102)과 실질적으로 유사할 수 있다. 핀과 격리 영역은, 도 1의 장치(100)를 참조해서 위에서 또한 설명된, 핀 요소(104) 및 격리 영역(106)과 또한 실질적으로 유사할 수 있다. 추가적으로, 게이트 구조체는, 도 1의 장치(100)를 참조해서 위에서 설명된 게이트 구조체(108)와 실질적으로 유사할 수 있다. 도 3a/3b의 예시를 참조하면, 핀 요소(302)가 연장되는 반도체 기판을 포함하는 반도체 장치가 예증된다. 장치(300)는 또한, 이웃하는 FinFET 장치들의 핀 요소(302) 내의 채널 영역(304)과, 채널 영역들(304) 사이에 배치된 소스/뜨레인 구조체(306)를 예증한다. 다양한 실시예에서, 장치(300)는, 채널 영역들(304) 각각 위에 배치된 게이트 구조체(308)와, 게이트 구조체들(308) 각각 위에 배치된 질화물층을 더 포함한다. 일부 예시에서, 질화물층(310)은 희생층이라고 지칭될 수 있다. 일부 실시예에서, 질화물층(310)은, 화학적 기상 퇴적(chemical vapor deposition; CVD), 원자층 퇴적(atomic layer deposition; ALD), 물리적 기상 퇴적(physical vapor deposition; CVD), 및 다른 적절한 프로세스에 의해 퇴적될 수 있다. 일부 실시예에서, 게이트 구조체(308)(예컨대, 금속층)의 일부분은 예를 들면, 질화물층(310)이 그 내부에 형성된 리세스를 형성하도록 에칭백될 수 있다. 도 1의 장치(100)를 참조해서 위에서 설명된 것과 실질적으로 유사한 측벽 스페이서(312)가 또한 게이트 구조체(308)의 측벽 상에 형성될 수 있다.
도 1의 섹션(BB’)과 실질적으로 유사한 단면도를 제공하는 도 3b는 이웃하는 소스/드레인 구조체들(306A, 306B)을 도시한다. 다양한 예시에서, 소스/드레인 구조체(306)는 소스/드레인 구조체들(306A, 306B) 중 어느 하나를 포함할 수 있다. 예시에 의해, 소스/드레인 구조체들(306A, 306B)은 반도체 물질층을 (예컨대, 핀 부분(307) 위에) 에피택셜하게 성장시킴으로써 형성될 수 있다. 다양한 실시예들에서, 소스/드레인 구조체들(306A, 306B)을 형성하기 위해 사용되는 반도체 물질층은, Ge, Si, SiGeB, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적절한 물질을 포함할 수 있다. 소스/드레인 구조체들(306A, 306B)은 하나 이상의 에피택셜(epitaxial; epi) 프로세스에 의해 형성될 수 있다. 하지만, 본 개시를 위해, 소스/드레인 구조체들(306A/306B)은 “제1 소스/드레인 에피택셜층”이라고 지칭될 수 있다. 이와 같이, 그리고 이하에서 보다 상세히 설명되는 바와 같이, “제2 소스/드레인 에피택셜층”은 나중에 제1 소스/드레인 에피택셜층 위에 형성됨으로써, 이전에 설명된 캐스케이디드 EPI 피처들을 형성하게 된다. 또한, 소스/드레인 구조체들(306, 306A, 306B)은 핀(302) 내에 매립된 자신들의 위치 때문에, “매립된 소스/드레인 에피택셜층들”이라고 지칭될 수 있다. 일부 실시예들에서, 소스/드레인 구조체들(306A, 306B)은 에피 프로세스 동안 인-시츄 도핑될 수 있다. 예를 들면, 일부 실시예들에서, 에피택셜하게 성장된 SiGe 소스/드레인 구조체들(306A, 306B)은, SiGeB를 형성하도록 붕소로 도핑될 수 있다. 일부 실시예들에서, 에피택셜하게 성장된 Si 에피 소스/드레인 구조체들(306A, 306B)은 Si:C 소스/드레인 구조체들을 형성하기 위해 탄소로, Si:P 소스/드레인 구조체들을 형성하기 위해 인으로, 또는 SiCP 소스/드레인 구조체들을 형성하기 위해 탄소 및 인 둘 다로 도핑될 수 있다. 일부 실시예들에서, 소스/드레인 구조체들(306A, 306B)은 인-시츄 도핑되지 않고, 대신에 소스/드레인 구조체들(306A, 306B)을 도핑하기 위해 주입 프로세스가 수행된다. 일부 실시예들에서, 소스/드레인 구조체들(306A, 306B)의 형성은 N-형 및 P-형 소스/드레인 구조체들(306A, 306B) 각각에 대해 별도의 프로세싱 순서로 수행될 수 있다. 일부 실시예에서, 소스/드레인 구조체들(306A, 306B)의 형성 후에, epi 어닐링 프로세스가 수행될 수 있다. 추가적으로, 일부 실시예에서, 측벽 스페이서들(316)은, 소스/드레인 구조체들(306A, 306B)의 형성 후에 형성될 수 있다. 다양한 실시예들에서, 그리고 예를 들면 소스/드레인 구조체들(306A, 306B) 사이의 간격에 따라서, 소스/드레인 구조체들(306A, 306B)이 병합되어(예컨대, 물리적으로 서로 접촉함) 단일한 병합된 소스/드레인 구조체를 형성할 수 있다. 또한, 일부 예시에서, 갭 영역(320)(예컨대, 공동(hollow void))이 도 3b에 도시된 바와 같이 소스/드레인 구조체들(306A, 306B) 사이의 공간 내에 형성될 수 있다.
위에서 논의되고 도 3a에서 예시를 위해 도시된 바와 같이, 소스/드레인 구조체(306)(또는 306A, 306B)는 채널 영역(예컨대, 채널 영역(304))에 인접하게 배치된다. 이와 같이, 소스/드레인 구조체들(306, 306A, 306B)을 형성하기 위해 선택되는 물질은, 요구되는 응력량(예컨대, 인장 응력 또는 압축 응력)을 인접 채널 영역에 제공하도록 선택될 수 있다. 다른 말로 하면, 소스/드레인 구조체들(306, 306A, 306B)을 위해 사용되는 물질이 채널 영역을 위해 사용되는 물질과 다를 수 있어서 요구되는 응력을 제공할 수 있다. 적어도 일부 종래 프로세스에서, (예컨대, 인접한 소스/드레인 구조체에 의해) 요구되는 채널 응력의 형성 후에, 실리사이드 PAI(pre-amorphization implant) 또는 보충 소스/드레인 이온 주입과 같은 후속 프로세싱 단계들이 이전에 형성된 채널 응력에 해로운 영향을 끼칠 수 있다(예컨대, 원하지 않는 응력 완화가 발생할 수 있음). 본 개시의 실시예는, 이하에서 보다 상세히 설명되는 바와 같이, 캐스케이디드 소스/드레인 구조체들의 사용에 의한 응력 완화의 가능한 이러한 원인뿐만 아니라 다른 원인을 이롭게 회피한다.
도 3a/3b를 다시 참조하면, 층간 유전체(ILD)층(314)이 장치(300) 위에 형성된다. 일부 실시예들에서, 접촉 에칭 정지층(contact etch stop layer; CESL)(322)이 ILD 층(314)을 형성하기 이전에 또한 형성된다. 일부 예시에서, CESL(322)은 실리콘 질화물 층, 실리콘 산화물 층, 실리콘 산화질화물 층, 및/또는 당업계에서 알려진 다른 물질들을 포함한다. CESL(322)은 플라즈마 강화 화학 기상 퇴적(plasma-enhanced chemical vapor deposition; PECVD) 프로세스 및/또는 다른 적절한 퇴적 또는 산화 프로세스들에 의해 형성될 수 있다. 일부 실시예들에서, 상기 ILD 층(314)은, 테트라에틸오르소실리케이트(tetraethylorthosilicate; TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 용융 실리카 유리(fused silica glass; FSG), 포스포실리케이트 유리(phosphosilicate glass; PSG), 붕소 도핑된 실리콘 유리(boron doped silicon glass; BSG)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 물질들과 같은, 물질들을 포함한다. ILD 층(314)은 PECVD 프로세스 또는 다른 적절한 퇴적 기법에 의해 퇴적될 수 있다. 일부 실시예들에서, ILD 층(314)의 형성 후, 반도체 장치(300)는 예를 들면, ILD 층(314)을 어닐링하기 위해, 어닐링 프로세스를 거칠 수 있다. 일부 예시에서, 반도체 장치(300)의 상단 표면을 평탄화시키도록 평탄화 프로세스(예컨대, CMP 프로세스)가 수행될 수 있다.
일부 실시예에서, 방법(200)은 다음에 풀백(pull-back) 프로세스가 수행되는 블록(204)으로 진행한다. 일부 실시에에서, “풀백(pull-back)” 프로세스는 “에칭백” 프로세스라고 등가적으로 지칭될 수 있다. 도 4a/4b의 예시를 참조하면, 질화물층(310)(예컨대, 희생층) 및 측벽 스페이서(312) 각각의 상단 부분이 풀백 프로세스에 의해 리세스되어, 리세스된 질화물층(310A)과 리세스된 측벽 스페이서(312A)를 산출한다. 일부 실시예들에서, 리세싱(recessing) 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 포함할 수 있다.
다양한 실시예에서, 방법(200)은 다음에 희생 헬멧층(sacrificial helmet layer)이 퇴적되는 블록(206)으로 진행한다. 예를 들면, 도 5a/5b의 예시를 참조하면, 희생 헬멧층(502)이 질화물층(310A) 및 측벽 스페이서(312A) 위에 퇴적된다. 일부 실시예에서, 희생 헬멧층(502)은, 폴리실리콘층, 질화물층(예컨대, TiN, TaN), HfO2 또는 (예컨대, 게이트 유전층(112)을 참조해서 위에서 논의된 것과 같은) 다른 하이-k 유전층과 같은 금속 산화물층, 또는 다른 적절한 유전 물질을 포함할 수 있다. 다양한 실시예들에서, 희생 헬멧층(502)은 CVD, ALD, PVD, 또는 다른 적절한 프로세스에 의해 퇴적될 수 있다. 일부 예시에서, 희생 헬멧층(502)의 물질은 질화물층(310)을 위해 사용되는 물질 및/또는 측벽 스페이서(312)를 위해 사용되는 물질과는 상이할 수 있다. 다양한 예시들에서, 희생 헬멧층(502)은 질화물층(310A)과, 따라서, 게이트 구조체(308), 및 측벽 스페이서(312A)를 보호하기 위해 사용된다. 일부 경우에서, 희생 헬멧층(502)은 선택적이고, 따라서 퇴적되지 않는다.
예시에 의해, 방법(200)은 다음에 개구가 형성되는 블록(208)으로 진행한다. 도 6a/6b의 예시를 참조하면, 소스/드레인 개구(602, 604)가 형성되어 소스/드레인 구조체들(306, 306A, 306B)에 대한 액세스를 제공한다. 예시에 의해, 개구들(602, 604)은 ILD층(314)의 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 프로세스들의 적절한 조합에 의해 형성될 수 있다. 일부 실시예에서, 개구들(602, 604)의 형성의 결과로서 노출되는 CESL(322)의 부분들이 (예컨대, 습식 또는 건식 에칭에 의해) 제거될 수 있다. 개구들(602, 604)의 크기(예컨대, 기판(102)의 표면에 실질적으로 평행한 평면에서의 길이 및 폭)는, 장치(300)와 같은 주어진 장치의 소스 및 드레인 각각에 대해, 독립적으로 그리고 요구되는 대로 조정될 수 있다. 예시에 의해, 더 큰 개구는, 이하에서 더 자세히 설명되는 바와 같이, 더 큰 개구를 갖는 소스 또는 드레인 중 하나에서 더 작은 저항을 제공하도록, 장치 소스 또는 드레인 중 하나를 위해 사용될 수 있다. 대안적으로, 일부 실시예에서, 유사하게 큰 개구가 장치 소스 및 드레인 둘 다를 위해 사용될 수 있다. 개구들(602, 604)의 크기의 추가적인 세부사항이 도 11을 참조해서 이하에서 논의될 것이다. 도 6a/6b의 예시를 다시 참조해서, 그리고 적어도 일부 종래의 프로세스에서, 가능한 소스/드레인 어닐링뿐만 아니라, 실리사이드 사전-비정질화 주입(pre-amorphization implant; PAI), 실리사이드 형성, 및 이제 노출된 소스/드레인 구조체들(306, 306A, 306B) 위의 접촉층 금속 퇴적이 이 스테이지에서 수행될 수 있다. 하지만, 위에서 논의된 바와 같이, 이것은 인접 장치 채널(에컨대, 채널 영역(304)) 내에 바람직하지 않는 응력 완화를 야기할 수 있다. 따라서, 이하에서 더 상세히 설명되는 바와 같이, 본 개시의 실시예는 대신에, 예를 들면, 임의의 PAI, 실리사이드 형성, 또는 접촉층 금속 퇴적 이전에, 소스/드레인 구조체들(306, 306A, 306B) 위에 제2 에피택셜 소스 드레인층의 형성을 제공한다. 또한, 그리고 다양한 실시예들에서, 희생 헬멧층(502)은, 만약 존재한다면, 개구들(602, 604)의 형성 후에 제거될 수 있다. 예시에 의해, 희생 헬멧층(502)의 제거는, 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 이용하여 수행될 수 있다.
일부 실시예에서, 방법(200)은 그런 다음, 제2 소스/드레인 에피택셜(EPI)층이 제1 소스/드레인 EPI층 위에 형성되는 블록(210)으로 진행한다. 일부 실시예들에서, 제2 소스/드레인 EPI 층의 형성은, N형 장치 및 P형 장치 각각에 대해 별도의 프로세싱 순서로 수행될 수 있다. 논의의 명확성을 위해서, 프로세스는, N형 장치 또는 P형 장치를 포함할 수 있는 예시적인 장치(300)에 대해 설명된다. 도 6b 및 7의 예시를 참조하면, 제2 에피택셜층(702)은 (개구(602) 내에서 뿐만 아니라) 개구(604) 내의 제1 에피택셜층 위에 (예컨대, 소스/드레인 구조체들(306A/306B) 위에) 형성된다. 일부 실시예에서, 제1 에피택셜층이, 예를 들면 소스/드레인 구조체들(306A/306B)의 병합 때문에 (예컨대, 요구되는 높이까지) 충분히 성장되지 않았다면, 제1 에피택셜층은 “언더필드(under-filled) 제1 에피택셜층”으로서 설명될 수 있다. 이러한 경우에, 따라서 제2 에피택셜층(702)은 언더필드 제1 에피택셜층을 채우는 역할을 할 수 있다. 예시에 의해, 제2 에피택셜층(702)은 제1 에피택셜층에 격자-연결될 수 있고, 제1 반도체층과 동일하거나 상이한 반도체 물질(들)을 포함할 수 있다. n형 FinFET을 포함하는 일부 실시예에서, 제2 에피택셜층(702)은 실리콘(Si)의 격자 상수보다 작은 격자 상수를 가진 물질(예컨대, SiCP, Ga 화합물, In 화합물, As 화합물, 또는 다른 적절한 물질)을 포함할 수 있다. p형 FinFET을 포함하는 일부 실시예에서, 제2 에피택셜층(702)은 실리콘 게르마늄(SiGe)의 격자 상수보다 큰 격자 상수를 가진 물질(예컨대, 60%를 초과하는 Ge의 농도를 가진 SiGeB, GeB, SnGeB, 또는 다른 적절한 물질)을 포함할 수 있다. 확실히, 일부 실시예에서, 제2 에피택셜층(702)은 또한 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, GaP, Si-도핑된 GaP, 또는 다른 적절한 물질일 수 있거나 대안적으로 이러한 물질들을 포함할 수 있다. 도 7에 도시된 바와 같이, 개구들(예를 들면, 개구들(602, 604))이 위에서 설명된 바와 같이 형성될 수 있어서, 제2 에피택셜층(702)이 소스/드레인 구조체들(306A/306B)에 적어도 부분적으로 자기-정렬된다. 또한, 일부 실시예에서, 제2 에피택셜층(702)의 형상은, 도 11을 참조해서 이하에서 보다 상세히 설명되는 바와 같이, 개구들(602, 604)에 의해 적어도 부분적으로 규정될 수 있다. 예를 들면, 일부 경우에서, 제2 에피택셜층(702)은, 이하에서 논의되는 바와 같이, 실리사이드층이 위에 형성되는 (예컨대, 기판(102)의 표면에 실질적으로 평행한 평면을 따라) 연장된 표면적을 가질 수 있다. 일부 실시예에서, 제2 에피택셜층(702)의 형성 후에, epi 어닐링 프로세스가 수행될 수 있다.
그후에, 일부 실시예에서, 방법(200)은 그런 다음, 실리사이드층이 제2 소스/드레인 EPI층 위에 형성되는 블록(212)으로 진행한다. 도 7 및 8의 예시를 참조하면, 실리사이드층(802)은 제2 에피택셜층(702) 위에 형성된다. 예시에 의해, 실리사이드층(802)은 N형 장치 및 P형 장치 각각을 위해 동일하거나 상이한 물질(들)을 포함할 수 있다. 일부 실시예에서, 실리사이드층(802)은 이중 실리사이드 프로세스 및 구조체를 포함할 수 있으며, 제1 물질은 N형 장치를 위해 사용되고, 제2 물질은 P형 장치를 위해 사용된다. 예를 들면, 일부 경우에서, 실리사이드층(802)은 N형 장치를 위해 TiSi, Yb-도핑된 TiSi, Zn-도핑된 TiSi, 및/또는 Yb/Zn-도핑된 TiSi를 포함할 수 있다. 또한, 그리고 일부 실시예에서, 실리사이드층(802)은 P형 장치를 위해 NiSi 및/또는 Pt-도핑된 NiSi를 포함할 수 있다. 일부 경우에서, TiSi는 N형 장치 및 P형 장치 둘 다를 위한 실리사이드층(802)으로서 사용될 수 있다. 일부 실시예에서, 실리사이드층(802)은 동일하거나 상이한 물질(들)의 복수의 금속층들을 또한 포함할 수 있다.
일부 경우에서, 실리사이드층(802)은, S/D 접촉 저항을 감소시키는 역할을 하는, (예컨대, 기판(102)의 표면에 실질적으로 평행한 평면을 따라서) 연장된 표면적을 가진다. 추가적으로, 그리고 일부 실시예에서, InGaAs층은, S/D 접촉 저항을 더 감소시키기 위해 제2 에피택셜층(702)과 실리사이드층(802) 사이에 형성될 수 있다. 일부 예시에서, 제2 에피택셜층(702)의 형성 후에 그리고 실리사이드층(802)의 형성의 일부로서, 사전 비정질화 주입(PAI), 금속층 퇴적, 및/또는 어닐링이 수행될 수 있다. 본 개시의 실시예에 따라, 제2 에피택셜층(702)의 형성 후에 실리사이드층(802)의 형성은, 위에서 논의된 바와 같이 인접 장치 채널(에컨대, 채널 영역(304))에서 바람직하지 않은 응력 완화를 회피시는 역할을 한다. 위에서 논의된 바와 같이, 적어도 일부 종래의 프로세스에서, 실리사이드층이 노출된 소스/드레인 구조체들(306, 306A, 306B) 위에 직접 형성되어 이것은 응력 완화(예컨대, 장치 채널 영역에서)를 야기할 수 있다는 것을 상기하라. 실리사이드층(802)을 더 높은 레벨에서(예를 들면, 제2 에피택셜층(702) 위에) 그리고 인접 채널 영역으로부터 일정 거리를 이격시켜 형성함으로써, (예컨대, 소스/드레인 구조체(306, 306A, 306B)에 의해 적어도 부분적으로 제공될 수 있는) 임의의 이전에 도입된 채널 응력이 유지된다 (예컨대, 응력 완화가 회피된다). 보다 구체적으로, (예컨대, 실리사이드층(802)의 형성의 일부로서 수행되는) 실리사이드 PAI 프로세스, 보충적 소스/드레인 이온 주입, 실리사이드 어닐링, 또는 다른 이러한 프로세스들이 응력(예컨대, 채널 응력)에 해로운 영향을 끼치지 않을 것이다.
도 9a 및 9b의 예시를 참조해서, 위에서 논의된 실리사이드층(802)의 형성 후에, 도 1(도 9a)의 섹션 AA’를 따른 그리고 도 1(도 9b)의 섹션 BB’를 따른 장치(300)의 뷰들이 도 9a 및 9b 내에 예증된다. 특히, 일부 실시예에서 그리고 도 9a에 도시된 바와 같이, 제2 반도체층의 상단 표면이, 반도체 기판의 법선 방향 ‘N’을 따라 금속 게이트의 상단 표면보다 높다. 제2 반도체층의 상단 표면의 위치는, 위에서 논의된 바와 같이 더 높은 레벨에서 실리사이드층(802)의 형성을 제공함으로써 해로운 응력 완화를 회피시킨다.
일부 실시예에서, 방법(200)은 그런 다음, 접촉 금속이, 블록(212)에서 형성된 실리사이드층 위에 형성되는 블록(214)으로 진행한다. 일부 실시예에서, 도 10a 및 10b의 예시들을 참조하면, 접촉 금속(1002)이 실리사이드층(802) 위에서 실리사이드층(802)에 접촉되게 형성된다. 일부 실시예에서, 접촉 금속(1002)은, Ti, W, Co, Cu, Al, Mo, MoW, W, TiN, TaN, WN, 실리사이드, 이 물질들의 조합, 또는 다른 적절한 전도성 물질을 포함한다. 따라서, 일부 경우에서, 접촉 금속(1002)은 복수의 층들을 포함할 수 있다. 일부 예시에서, 접촉 금속(1002)이 개구들(예컨대, 개구들(602, 604) 내에 퇴적되어 실리사이드층(802)에 접촉할 수 있다. 대안적으로, 실리사이드층(802)의 형성 후에 그리고 일부 예시에서, (예컨대, ILD층(314)과 유사한) ILD층(1003)이 장치(300) 위에 퇴적되고 (예컨대, 리소그래픽 패터닝과 습식 및/또는 건식 에칭의 적절한 조합에 의해) 패터닝되어, 실리사이드층(802)을 노출시키고 그 내부에 접촉 금속(1002)이 퇴적되는 개구를 형성할 수 있다. 일부 예시에서, 접촉 금속(1002)의 형성 후에, CMP 프로세스가 수행되어 과잉 물질(예컨대, 접촉 금속(1002)의 과잉 물질)을 제거시키고 장치(300)의 상단 표면을 평탄화시킬 수 있다. 그후에, 일부 실시예에서 그리고 실리사이드층의 형성 후에, (예컨대, ILD층(314 및 1003)과 유사한) ILD층(1004)이 장치(300) 위에 퇴적되고 (예컨대, 리소그래픽 패터닝과 습식 및/또는 건식 에칭의 적절한 조합에 의해) 패터닝되어, 접촉 금속(1002)을 노출시키고 비아 금속층(1006)이 그 내부에 퇴적되는 개구를 형성할 수 있다. 일부 실시예에서, 비아 금속층(1006)은, Ti, W, Co, Cu, Al, Mo, MoW, W, TiN, TaN, WN, 실리사이드, 이 물질들의 조합, 또는 다른 적절한 전도성 물질을 포함한다. 일부 예시에서, 비아(1006)의 형성 후에, CMP 프로세스가 수행되어 과잉 물질(예컨대, 비아 금속층(1006)의 과잉 물질)을 제거시키고 장치(300)의 상단 표면을 평탄화시킬 수 있다.
상기 반도체 장치(300)는 본 개시가 속하는 기술분야에 알려진 다양한 피처들 및 영역들을 형성하기 위해 추가적인 프로세싱을 거칠 수 있다. 예를 들면, 후속 프로세싱은, 하나 이상의 FinFET 장치들을 포함할 수 있는 기능 회로(functional circuit)를 형성하기 위해 다양한 피처들을 연결하도록 구성되는, 기판(102) 상의 다양한 접촉부/비아/라인 및 다중층 상호연결 피처(예컨대, 금속층 및 층간 유전체)를 형성할 수 있다. 더 나아간 예로서, 다중층 상호연결부는 비아들 또는 접촉부들과 같은 수직 상호연결들, 및 금속 라인들과 같은 수평 상호연결들을 포함할 수 있다. 다양한 상호연결 피처들은 구리, 텅스텐, 및/또는 규화물을 포함하는 다양한 전도성 물질들을 이용할 수 있다. 일 예시에서, 다마신(damascene) 및/또는 이중 다마신 프로세스가 사용되어 구리 관련 다중층 상호 연결 구조체를 형성한다. 또한, 추가적인 프로세스 단계들이 상기 방법(200) 이전, 동안, 및 이후에 실시될 수 있으며, 상기 방법(200)의 다양한 실시예들에 따라 상기 설명된 일부 프로세스 단계들이 대체 또는 제거될 수 있다.
이제 도 11의 예시를 참조하면, 본 개시의 하나 이상의 양상에 따른 복수의 FinFET 장치들의 일 실시예의 평면도가 예증된다. 특히, 도 11은, 핀 요소(302)일 수 있는 핀 요소(1108), 게이트 구조체(308)일 수 있는 게이트 구조체(1104), 게이트 접촉부 ‘VG’, 소스 영역(1102), 및 드레인 영역(1106)을 도시한다. 일부 실시예에서, 소스/드레인 영역들(1102, 1106)은 방법(200)을 참조해서 위에서 설명된 것과 실질적으로 동일한 방식(예컨대, 소스/드레인 구조체들(306, 306A, 306B)의 형성, 소스/드레인 개구들(602, 604)의 형성, 제2 에피택셜층(702)과 실리사이드층(802)의 형성, 그리고 접촉 금속(1002)과 비아(1006)의 형성)으로 형성될 수 있다. 도시된 바와 같이, 소스 영역(1102)은 소스 영역 폭 ‘Ws’와 소스 영역 길이 ‘Ls’를 가지며, 드레인 영역(1106)은 드레인 영역 폭 ‘Wd’와 드레인 영역 길이 ‘Ld’를 가진다. 그러면, 소스/드레인 영역들(1102, 1106) 각각의 치수들은, 도 6a/6b에 도시된 바와 같이 개구들(602, 604)에 의해 규정될 수 있다. 따라서, 소스/드레인 영역들(1102, 1106) 각각의 치수들은 제2 에피택셜층(702) 및/또는 제2 에피택셜층(702) 위에 형성된 실리사이드층(802)의 형상을 또한 규정할 수 있다. 또한, 도 11은, 제2 에피택셜층(702) 및/또는 실리사이드층(802)이, 접촉 저항을 감소시키는 역할을 하는 연장된 표면적을 가질 수 있는 방식을 예증한다. 위에서 설명된 바와 같이, 유사하게 큰 개구가 장치 소스 및 드레인 둘 다를 위해 사용될 수 있어, 소스/드레인 영역들(1102, 1106) 각각이 유사한 치수들을 가지게 된다. 대안적으로, 더 큰 개구는, 더 큰 개구를 갖는 소스 또는 드레인 중 하나에서 더 작은 저항을 제공하도록, 장치 소스 또는 드레인 중 하나를 위해 사용될 수 있다. 예시에 의해, 그리고 도 11을 참조해서, 개구들(예컨대, 개구들(602, 604))은 드레인 영역에서보다 소스 영역에서 더 클 수 있고, 결과적으로 제2 에피택셜층(702)과 실리사이드층(802)은 또한 드레인 영역에서보다 소스 영역에서 더 클 수 있다. 도 11의 예시에서, 소스 영역(1102)은, 핀 길이 방향의 법선 방향을 따라 드레인 영역(1106)보다 길다. 다른 방식으로 말하면, 핀 길이 방향을 따라 핀을 중앙-절단(center-cut)하는 평면에 대해 비대칭이 존재한다. 도 11은 본 실시예에 따른 방법을 또한 예증하며, 이 방법에서 제1 및 제2 개구들(예컨대, 개구들(602, 604))은 소스/드레인 영역들(1102, 1106) 각각을 위해 별도로 형성될 수 있어서, 소스/드레인 영역들(1102, 1106) 각각의 크기들이 별도로 제어될 수 있다.
본 개시에서 설명되는 다양한 실시예들은 기존 기술에 대해 다수의 이점들을 제공한다. 모든 이점들이 본 개시에서 반드시 논의되지는 않았고, 어떠한 특정 이점도 모든 실시예를 위해 요구되지는 않으며, 다른 실시예가 상이한 이점을 제공할 수 있다는 것을 이해할 것이다. 예를 들면, 본 개시에서 논의되는 실시예는, 감소된 S/D 접촉 저항, 향상된 FinFET 채널 응력, 및 하부 커패시턴스를 제공하는, FinFET S/D 피처들을 위한 독특한 구조체를 제공하기 위한 방법 및 구조체를 포함한다. 예시에 의해, 이러한 S/D 피처들은 S/D 영역들 각각 내에 적층된 에피택셜(stacked epitaxial; EPI) 층들을 포함한다. 일부 예시에서, 본 개시에서 제공되는 캐스케이디드 EPI 피처는, 반도체 기판 위에 핀 내에 적어도 부분적으로 매립되는 제1 EPI 층과, 제1 EPI 층 위에 제2 EPI 층을 포함한다. 예시에 의해, 두 개의 적층된 EPI 층들은 격자로 연결될 수 있고, 동일하거나 상이한 반도체 물질(들)을 가질 수 있다. 다양한 예시에서, 제2 EPI 층은 제1 EPI 층과 부분적으로 자기 정렬(self-align)될 수 있고, 제2 EPI 층의 형태는, 반도체 기판 위에 배치된 층간 유전(inter-layer dielectric; ILD) 층 내의 개구에 의해 적어도 부분적으로 규정될 수 있다. 일부 경우에서, FinFET 장치는 제2 EPI 층의 상단 표면 위에 실리사이드 피처를 더 포함할 수 있고, 실리사이드 피처는 S/D 접촉 저항을 감소시키기 위한 연장된 표면적을 가진다.
따라서, 본 개시의 실시예들 중 하나는, 기판으로부터 연장되는 핀을 갖는 이 기판을 포함하는 반도체 장치를 설명했고, 핀은 채널 영역과, 이 채널 영역에 인접하고 그 양쪽상에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 다양한 실시예에서, 게이트 구조체는 채널 영역 위에 배치되고, 게이트 구조체는 유전층 위에 배치된 금속층을 포함할 수 있다. 일부 예시에서, 제1 에피택셜층은 소스 영역 및 드레인 영역 내에 적어도 부분적으로 매립될 수 있다. 또한, 제2 에피택셜층이 제1 에피택셜층 위에 배치되며, 제2 에피택셜층의 상단 표면은 기판의 법선 방향을 따라 금속층의 상단 표면보다 높을 수 있다. 다양한 예시에서, 실리사이드층이 또한 제2 에피택셜층 위에 배치되고 제2 에피택셜층과 접촉할 수 있다. 제2 에피택셜층은, 드레인 영역 내에서보다 소스 영역 내에서 더 큰 표면적을 가질 수 있다. 실리사이드층은, 드레인 영역 내에서보다 소스 영역 내에서 더 큰 표면적을 가질 수 있다. 제1 에피택셜층은, 채널 영역을 위해 사용되는 물질과는 상이한 물질을 포함할 수 있다. 반도체 장치는, 제2 에피택셜층과 제1 에피택셜층이 적어도 부분적으로 자기-정렬되도록(self-aligned), 제1 유전층을 적어도 부분적으로 노출시키는 패터닝된 유전층을 더 포함할 수 있다. 반도체 장치는 n형 FinFET을 포함하고, 제2 에피택셜층은, 실리콘(Si)의 격자 상수보다 작은 격자 상수를 가진 물질을 포함할 수 있다. 반도체 장치는 p형 FinFET을 포함하고, 제2 에피택셜층은, 실리콘 게르마늄(SiGe)의 격자 상수보다 큰 격자 상수를 가진 물질을 포함할 수 있다. 반도체 장치는 n형 FinFET을 포함하고, 실리사이드층은 TiSi, Yb-도핑된 TiSi, Zn-도핑된 TiSi, 및 Yb/Zn-도핑된 TiSi 중 적어도 하나를 포함할 수 있다. 반도체 장치는 p형 FinFET을 포함하고, 실리사이드층은 NiSi 및 Pt-도핑된 NiSi 중 적어도 하나를 포함할 수 있다. 제1 에피택셜층은, 핀 길이 방향을 따라 핀의 중앙을 절단(center-cut)하는 평면에 대해 대칭이고, 제2 에피택셜층은 소스 영역 내의 평면에 대해 비대칭이며, 드레인 영역 내의 평면에 대해 대칭일 수 있다.
실시예들 중 다른 실시예에서, 기판으로부터 연장되는 핀을 포함하는 이 기판이 제공되는 방법이 논의되며, 핀은 채널 영역과, 채널 영역에 인접하고 그 양쪽상에 배치된 소스 영역 및 드레인 영역을 포함하며, 게이트 구조체가 채널 영역 위에 배치될 수 있다. 예시에 의해, 제1 에피택셜층이 소스 영역 및 드레인 영역 내에 적어도 부분적으로 매립되게 형성되고, 유전층은 제1 에피택셜층 위에 있을 수 있다. 다양한 실시예들에서, 유전층이 에칭되어, 소스 영역 및 드레인 영역 각각 내에 제1 에피택셜층의 상단 표면을 적어도 부분적으로 노출시키는 제1 개구 및 제2 개구를 형성할 수 있다. 그후에, 다양한 예시들에서, 제2 에피택셜층이, 제1 에피택셜층의 상단 표면 위에 퇴적되고 이 상단 표면과 접촉할 수 있다. 일부 실시예에서, 제1 및 제2 에피택셜층은 소스 및 드레인 영역들 각각 내에 캐스케이디드 소스 및 드레인 에피택셜 피처들을 제공할 수 있다. 또한, 실리사이드층은, 제2 에피택셜층 위에서 제2 에피택셜층과 접촉하게 형성될 수 있다. 제1 개구는 제2 개구보다 클 수 있다. 방법은, 유전층을 에칭하기 전에, 게이트 구조체 위에 보호 희생층을 형성하는 단계를 더 포함할 수 있다. 유전층을 에칭하는 것은, 적어도 두 개의 물리적으로 분리되고 인접한 핀들 내의 제1 에피택셜층의 상단 표면을 노출시키고, 제2 에피택셜층을 퇴적시키는 것은, 소스 영역 및 드레인 영역 중 적어도 하나에서 단일의 병합된 에피택셜 영역을 형성하는 역할을 할 수 있다. 제2 에피택셜층은, 드레인 영역 내에서보다 소스 영역 내에서 더 큰 표면적을 가질 수 있다. 실리사이드층은, 드레인 영역 내에서보다 소스 영역 내에서 더 큰 표면적을 가질 수 있다. 게이트 구조체는 금속층을 포함하고, 제2 에피택셜층의 상단 표면은 기판의 법선 방향을 따라 금속층의 상단 표면보다 높을 수 있다.
실시예들 중 또 다른 실시예에서, 기판으로부터 연장되는 핀을 포함하는 이 기판이 제공되는 방법이 논의된다. 다양한 경우들에서, 핀은 채널 영역과, 채널 영역에 인접하고 그 양쪽상에 배치된 소스 영역 및 드레인 영역과, 채널 영역 위에 배치된 게이트 구조체를 포함할 수 있다. 게이트 구조는 게이트 유전층 위에 금속층을 포함할 수 있다. 다양한 실시예들에서, 제1 에피택셜층이 소스 영역 및 드레인 영역 내에 적어도 부분적으로 매립되게 형성되고, 제1 에피택셜층은 채널 영역에 응력을 가할 수 있다. 다양한 실시예들에서, 제2 에피택셜층이 제1 에피택셜층 위에서 제1 에피택셜층에 접촉되게 형성되고, 제2 에피택셜층은 드레인 영역에서보다 소스 영역에서 더 큰 표면적을 가질 수 있다. 또한, 일부 실시예에서, 제2 에피택셜층의 상단 표면은 기판의 법선 방향을 따라 금속층의 상단 표면보다 높을 수 있다. 예시에 의해, 실리사이드층이 또한, 제2 에피택셜층 위에서 제2 에피택셜층과 접촉되게 형성될 수 있다. 본 방법은, 제2 에피택셜층을 형성하기 전에, 제1 에피택셜층 위에 제1 유전층을 형성하는 단계; 및 제1 유전층을 에칭하여, 소스 영역 및 드레인 영역 각각 내에 제1 에피택셜층의 상단 표면을 적어도 부분적으로 노출시키는 제1 개구 및 제2 개구를 형성하는 단계를 포함할 수 있다. 본 방법은, 실리사이드층을 형성한 후에, 실리사이드층 위에 제2 유전층을 형성하는 단계; 실리사이드층을 노출시키는 접촉 개구를 형성하도록 제2 유전층을 패터닝하고, 접촉 개구 내에서 실리사이드층과 접촉하는 접촉 금속을 퇴적시키는 단계; 접촉 금속 위에 제3 유전층을 형성하는 단계; 및 접촉 금속을 노출시키는 비아 개구를 형성하도록 제3 유전층을 패터닝하고, 비아 개구 내에서 접촉 금속과 접촉하는 비아 금속을 퇴적시키는 단계를 포함할 수 있다.
상기한 것은 몇몇 실시형태들의 특징들의 개요를 기술하여, 당해 분야의 당업자들이 본 개시물의 양태들을 더 양호하게 이해할 수도 있다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 장치에 있어서,
    기판으로부터 연장되는 핀(fin)을 갖는 상기 기판으로서, 상기 핀은 채널 영역과, 상기 채널 영역에 인접하고 그 양쪽상에 배치된 소스 영역 및 드레인 영역을 포함하는 것인, 상기 기판;
    상기 채널 영역 위에 배치된 게이트 구조체로서, 상기 게이트 구조체는 유전층 위에 배치된 금속층을 포함하는 것인, 상기 게이트 구조체;
    상기 소스 영역과 상기 드레인 영역 내에 적어도 부분적으로 매립된 제1 에피택셜층;
    상기 제1 에피택셜층 위에 배치된 제2 에피택셜층으로서, 상기 제2 에피택셜층의 상단 표면은, 상기 기판의 법선 방향을 따라 상기 금속층의 상단 표면보다 높은 것인, 상기 제2 에피택셜층; 및
    상기 제2 에피택셜층 위에 배치되고 상기 제2 에피택셜층과 접촉하는 실리사이드층
    을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 에피택셜층은, 상기 드레인 영역 내에서보다 상기 소스 영역 내에서 더 큰 표면적을 가지는 것인, 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 에피택셜층과 상기 제1 에피택셜층이 적어도 부분적으로 자기-정렬되도록(self-aligned), 상기 제1 유전층을 적어도 부분적으로 노출시키는 패터닝된 유전층을 더 포함하는, 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 장치는 n형 FinFET을 포함하고, 상기 제2 에피택셜층은, 실리콘(Si)의 격자 상수보다 작은 격자 상수를 가진 물질을 포함하는 것인, 반도체 장치.
  5. 제1항에 있어서,
    상기 반도체 장치는 p형 FinFET을 포함하고, 상기 제2 에피택셜층은, 실리콘 게르마늄(SiGe)의 격자 상수보다 큰 격자 상수를 가진 물질을 포함하는 것인, 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 장치는 n형 FinFET을 포함하고, 상기 실리사이드층은 TiSi, Yb-도핑된 TiSi, Zn-도핑된 TiSi, 및 Yb/Zn-도핑된 TiSi 중 적어도 하나를 포함하는 것인, 반도체 장치.
  7. 제1항에 있어서,
    상기 반도체 장치는 p형 FinFET을 포함하고, 상기 실리사이드층은 NiSi와 Pt-도핑된 NiSi 중 적어도 하나를 포함하는 것인, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 에피택셜층은, 핀 길이 방향을 따라 상기 핀의 중앙을 절 단(center-cut)하는 평면에 대해 대칭이고, 상기 제2 에피택셜층은 상기 소스 영역 내의 평면에 대해 비대칭이며, 상기 드레인 영역 내의 평면에 대해 대칭인 것인, 반도체 장치.
  9. 반도체 장치 제조 방법에 있어서,
    기판으로부터 연장되는 핀(fin)을 포함하는 상기 기판을 제공하는 단계로서, 상기 핀은 채널 영역과, 상기 채널 영역에 인접하고 그 양쪽상에 배치된 소스 영역 및 드레인 영역을 포함하며, 게이트 구조체가 상기 채널 영역 위에 배치되는 것인, 상기 기판을 제공하는 단계;
    상기 소스 영역 및 상기 드레인 영역 내에 적어도 부분적으로 매립된 제1 에피택셜층을 형성하는 단계;
    상기 제1 에피택셜층 위에 유전층을 형성하는 단계;
    상기 유전층을 에칭하여, 상기 소스 영역 및 상기 드레인 영역 각각 내에 상기 제1 에피택셜층의 상단 표면을 적어도 부분적으로 노출시키는 제1 개구 및 제2 개구를 형성하는 단계;
    상기 제1 에피택셜층의 상단 표면 위에 그리고 이 상단 표면에 접촉하는 제2 에피택셜층을 퇴적시키는 단계로서, 상기 제1 에피택셜층과 상기 제2 에피택셜층은 상기 소스 영역과 상기 드레인 영역 각각 내에 캐스케이디드(cascaded) 소스 및 드레인 에피택셜 피처들을 제공하는 것인, 상기 퇴적시키는 단계; 및
    상기 제2 에피택셜층 위에 그리고 상기 제2 에피택셜층에 접촉하는 실리사이드층을 형성하는 단계
    를 포함하는, 반도체 장치 제조 방법.
  10. 방법에 있어서,
    기판으로부터 연장되는 핀을 포함하는 상기 기판을 제공하는 단계로서, 상기 핀은, 채널 영역과, 상기 채널 영역에 인접하고 그 양쪽상에 배치된 소스 영역 및 드레인 영역을 포함하고, 게이트 구조체는 상기 채널 영역 위에 배치되며, 상기 게이트 구조체는 금속층을 포함하는 것인, 상기 기판을 제공하는 단계;
    상기 소스 영역 및 상기 드레인 영역 내에 적어도 부분적으로 매립된 제1 에피택셜층을 형성하는 단계로서, 상기 제1 에피택셜층은 상기 채널 영역에 응력을 가하는(stress) 것인, 상기 제1 에피택셜층을 형성하는 단계;
    상기 제1 에피택셜층 위에 그리고 상기 제1 에피택셜층과 접촉하는 제2 에피택셜층을 형성하는 단계로서, 상기 제2 에피택셜층은 상기 드레인 영역에서보다 상기 소스 영역에서 더 큰 표면적을 가지며, 상기 제2 에피택셜층의 상단 표면은, 상기 기판의 법선 방향을 따라 상기 금속층의 상단 표면보다 높은 것인, 상기 제2 에피택셜층을 형성하는 단계; 및
    상기 제2 에피택셜층 위에 그리고 상기 제2 에피택셜층에 접촉하는 실리사이드층을 형성하는 단계
    를 포함하는, 방법.
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