KR20220049175A - 반도체 장치 - Google Patents

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drain
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이상훈
손창우
조근휘
백상원
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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 및 제2 소자 분리 영역, 제1 소자 분리 영역과 제2 소자 분리 영역 사이에 배치되고, 제1 방향으로 연장되는 제1 활성 영역, 제1 활성 영역 상에서 제1 방향으로 연장되는 제1 핀형 패턴, 제1 핀형 패턴 상에서 제1 방향으로 연장되는 제1 복수의 나노와이어, 제1 핀형 패턴 상에서 제1 방향과 다른 제2 방향으로 연장되고, 제1 복수의 나노와이어를 둘러싸는 게이트 전극, 제1 활성 영역 상에서 게이트 전극의 적어도 일 측에 배치되고, 제1 복수의 나노와이어 각각과 접하는 제1 소오스/드레인 영역, 및 제1 소오스/드레인 영역 상에 배치되고, 제1 소오스/드레인 영역의 상면 상에 배치되는 제1 부분 및 제1 소오스/드레인 영역의 측벽을 따라 제1 활성 영역을 향해 연장되는 제2 부분을 포함하고, 제1 및 제2 방향에 의해 정의되는 평면에서 제2 방향의 단부가 제1 및 제2 소자 분리 영역 중 어느 하나 상에 배치되는 제1 소오스/드레인 컨택을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 구체적으로, 본 발명은 MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
한편, 피치 크기가 줄어듦에 따라, 반도체 장치 내의 컨택들 사이에서 정전 용량 감소 및 전기적 안정성 확보하기 위한 연구가 필요하다.
본 발명이 해결하고자 하는 과제는, MBCFETTM(Multi-Bridge Channel Field Effect Transistor) 구조에서 소오스/드레인 컨택의 적어도 일부를 소자 분리 영역 상으로 연장시킴으로써 전류의 흐름을 개선하여 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 제1 및 제2 소자 분리 영역, 제1 소자 분리 영역과 제2 소자 분리 영역 사이에 배치되고, 제1 방향으로 연장되는 제1 활성 영역, 제1 활성 영역 상에서 제1 방향으로 연장되는 제1 핀형 패턴, 제1 핀형 패턴 상에서 제1 방향으로 연장되는 제1 복수의 나노와이어, 제1 핀형 패턴 상에서 제1 방향과 다른 제2 방향으로 연장되고, 제1 복수의 나노와이어를 둘러싸는 게이트 전극, 제1 활성 영역 상에서 게이트 전극의 적어도 일 측에 배치되고, 제1 복수의 나노와이어 각각과 접하는 제1 소오스/드레인 영역, 및 제1 소오스/드레인 영역 상에 배치되고, 제1 소오스/드레인 영역의 상면 상에 배치되는 제1 부분 및 제1 소오스/드레인 영역의 측벽을 따라 제1 활성 영역을 향해 연장되는 제2 부분을 포함하고, 제1 및 제2 방향에 의해 정의되는 평면에서 제2 방향의 단부가 제1 및 제2 소자 분리 영역 중 어느 하나 상에 배치되는 제1 소오스/드레인 컨택을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 제1 내지 제3 소자 분리 영역, 제1 소자 분리 영역과 제2 소자 분리 영역 사이에 배치되고, 제1 방향으로 연장되는 제1 활성 영역, 제2 소자 분리 영역과 제3 소자 분리 영역 사이에 배치되고, 제1 방향으로 연장되는 제2 활성 영역, 제1 활성 영역 상에서 제1 방향으로 연장되는 제1 복수의 나노와이어, 제2 활성 영역 상에서 제1 방향으로 연장되는 제2 복수의 나노와이어, 제1 및 제2 활성 영역 상에서 제1 방향과 다른 제2 방향으로 연장되고, 제1 및 제2 복수의 나노와이어를 둘러싸는 게이트 전극, 제1 활성 영역 상에서 게이트 전극의 적어도 일 측에 배치되고, 제1 및 제2 방향에 의해 정의되는 평면에서 제2 방향의 단부가 제1 및 제2 소자 분리 영역 중 어느 하나 상에 배치되는 제1 소오스/드레인 컨택, 및 제2 활성 영역 상에서 제1 소오스/드레인 컨택과 제2 방향으로 이격되고, 제1 및 제2 방향에 의해 정의되는 평면에서 제2 방향의 단부가 제2 및 제3 소자 분리 영역 중 어느 하나 상에 배치되는 제2 소오스/드레인 컨택을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, 제1 내지 제3 소자 분리 영역, 제1 소자 분리 영역과 제2 소자 분리 영역 사이에 배치되고, 제1 방향으로 연장되는 제1 활성 영역, 제2 소자 분리 영역과 제3 소자 분리 영역 사이에 배치되고, 제1 방향으로 연장되는 제2 활성 영역, 제1 활성 영역 상에서 제1 방향으로 연장되는 제1 핀형 패턴, 제2 활성 영역 상에서 제1 방향으로 연장되는 제2 핀형 패턴, 제1 핀형 패턴 상에서 제1 방향으로 연장되는 제1 복수의 나노와이어, 제2 핀형 패턴 상에서 제1 방향으로 연장되는 제2 복수의 나노와이어, 제1 및 제2 핀형 패턴 상에서 제1 방향과 다른 제2 방향으로 연장되고, 제1 및 제2 복수의 나노와이어 각각을 둘러싸는 게이트 전극, 제1 활성 영역 상에서 게이트 전극의 적어도 일 측에 배치되는 제1 소오스/드레인 영역, 제2 활성 영역 상에서 게이트 전극의 적어도 일 측에 배치되는 제2 소오스/드레인 영역, 제1 소오스/드레인 영역 상에 배치되고, 제1 및 제2 방향에 의해 정의되는 평면에서 제2 방향의 단부가 제1 및 제2 소자 분리 영역 중 어느 하나 상에 배치되는 제1 소오스/드레인 컨택, 및 제2 소오스/드레인 영역 상에 배치되고, 제1 및 제2 방향에 의해 정의되는 평면에서 제2 방향의 단부가 제2 및 제3 소자 분리 영역 중 어느 하나 상에 배치되는 제2 소오스/드레인 컨택을 포함하되, 제1 소오스/드레인 컨택의 최하면은 제1 소오스/드레인 영역의 하면과 동일 평면 상에 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 5는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 6은 도 5의 B-B' 선을 따라 절단한 단면도이다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 8은 도 7의 B-B' 선을 따라 절단한 단면도이다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 내지 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 1의 B-B' 선을 따라 절단한 단면도이다. 도 4는 도 1의 C-C' 선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 필드 절연막(105), 제1 내지 제4 핀형 패턴(F1, F2, F3, F4), 제1 게이트 구조체, 제2 게이트 구조체, 제1 소오스/드레인 영역(131), 제2 소오스/드레인 영역(132), 실리사이드막(135), 제1 소오스/드레인 컨택(140), 제2 소오스/드레인 컨택(150), 게이트 컨택(160), 제1 층간 절연막(170), 식각 정지막(175), 제2 층간 절연막(180), 제1 비아(191) 및 제2 비아(192)를 포함한다.
기판(100)은 제1 내지 제3 소자 분리 영역(IR1, IR2, IR3) 및 제1 및 제2 활성 영역(AR1, AR2)을 포함할 수 있다. 제1 및 제2 활성 영역(AR1, AR2)은 제1 내지 제3 소자 분리 영역(IR1, IR2, IR3)에 의해 정의될 수 있다. 도 3에 도시된 바와 같이, 제1 내지 제3 소자 분리 영역(IR1, IR2, IR3) 각각은 소자 분리 트렌치(DT)의 내부에 형성될 수 있다.
제1 내지 제3 소자 분리 영역(IR1, IR2, IR3) 각각은 예를 들어, 제1 방향(X)으로 연장될 수 있다. 제1 내지 제3 소자 분리 영역(IR1, IR2, IR3)은 제1 방향(X)과 다른 제2 방향(Y)으로 순차적으로 이격될 수 있다. 제1 활성 영역(AR1)은 제1 소자 분리 영역(IR1)과 제2 소자 분리 영역(IR2) 사이에 배치될 수 있다. 제2 활성 영역(AR2)은 제2 소자 분리 영역(IR2)과 제3 소자 분리 영역(IR3) 사이에 배치될 수 있다. 즉, 제2 소자 분리 영역(IR2)은 제1 활성 영역(AR1)과 제2 활성 영역(AR2) 사이에 배치될 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 각각은 제1 활성 영역(AR1)에 배치될 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 각각은 제1 방향(X)으로 연장될 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)은 제2 방향(Y)으로 서로 이격될 수 있다. 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 각각은 기판(100)으로부터 수직 방향(Z)으로 돌출될 수 있다.
제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4) 각각은 제2 활성 영역(AR2)에 배치될 수 있다. 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4) 각각은 제1 방향(X)으로 연장될 수 있다. 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)은 제2 방향(Y)으로 서로 이격될 수 있다. 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4) 각각은 기판(100)으로부터 수직 방향(Z)으로 돌출될 수 있다.
도 1에는 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 각각에 2개의 핀형 패턴이 배치되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 각각에는 1개 이상의 핀형 패턴이 배치될 수 있다.
제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 각각은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 각각은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 각각은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
필드 절연막(105)은 기판(100) 상에 배치될 수 있다. 필드 절연막(105)은 제1 내지 제3 소자 분리 영역(IR1, IR2, IR3) 및 제1 및 제2 활성 영역(AR1, AR2)에 걸쳐 배치될 수 있다. 필드 절연막(105)은 제1 및 제2 활성 영역(AR1, AR2)을 정의하는 소자 분리 트렌치(DT)를 채울 수 있다.
필드 절연막(105)은 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 각각의 측벽의 일부 상에 배치될 수 있다. 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 각각은 필드 절연막(105)의 상면보다 수직 방향(Z)으로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
복수의 나노와이어는 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 각각에서 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 상에 배치될 수 있다. 복수의 나노와이어는 수직 방향(Z)으로 서로 이격되어 적층된 복수개의 나노와이어를 포함할 수 있다. 도 2에는 복수의 나노와이어가 수직 방향(Z)으로 서로 이격되어 적층된 3개의 나노와이어를 포함하는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
예를 들어, 제1 복수의 나노와이어(NW1)는 제1 활성 영역(AR1)에서 제1 핀형 패턴(F1) 상에 배치될 수 있다. 제1 복수의 나노와이어(NW1)는 수직 방향(Z)으로 서로 이격되어 적층된 3개의 나노와이어를 포함할 수 있다. 제1 복수의 나노와이어(NW1)는 제1 방향(X)으로 연장될 수 있다.
제2 복수의 나노와이어(NW2)는 제1 활성 영역(AR1)에서 제1 핀형 패턴(F1) 상에 배치될 수 있다. 제2 복수의 나노와이어(NW2)는 제1 방향(X)으로 제1 복수의 나노와이어(NW1)와 이격될 수 있다. 제2 복수의 나노와이어(NW2)는 수직 방향(Z)으로 서로 이격되어 적층된 3개의 나노와이어를 포함할 수 있다. 제2 복수의 나노와이어(NW2)는 제1 방향(X)으로 연장될 수 있다.
제3 복수의 나노와이어(NW3)는 제2 활성 영역(AR2)에서 제4 핀형 패턴(F4) 상에 배치될 수 있다. 제3 복수의 나노와이어(NW3)는 제2 방향(Y)으로 제1 복수의 나노와이어(NW1)와 이격될 수 있다. 제3 복수의 나노와이어(NW3)는 수직 방향(Z)으로 서로 이격되어 적층된 3개의 나노와이어를 포함할 수 있다. 제3 복수의 나노와이어(NW3)는 제1 방향(X)으로 연장될 수 있다.
제1 게이트 구조체는 제1 게이트 전극(110), 제1 게이트 절연막(111), 제1 게이트 스페이서(112), 제1 캡핑 패턴(113) 및 제1 내부 스페이서(114)를 포함할 수 있다. 제2 게이트 구조체는 제2 게이트 전극(120), 제2 게이트 절연막(121), 제2 게이트 스페이서(122), 제2 캡핑 패턴(123) 및 제2 내부 스페이서(124)를 포함할 수 있다.
제1 게이트 구조체 및 제2 게이트 구조체 각각은 제1 내지 제3 소자 분리 영역(IR1, IR2, IR3) 및 제1 및 제2 활성 영역(AR1, AR2) 상에서 제2 방향(Y)으로 연장될 수 있다. 제2 게이트 구조체는 제1 방향(X)으로 제1 게이트 구조체와 이격될 수 있다.
제1 게이트 전극(110)은 제1 게이트 스페이서(112)에 의해 정의되는 제1 게이트 트렌치(GT1)의 내부에 배치될 수 있다. 제1 게이트 전극(110)은 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 전극(110)은 필드 절연막(105), 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 상에 배치될 수 있다. 제1 게이트 전극(110)은 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 각각과 교차될 수 있다. 제1 게이트 전극(110)은 제1 복수의 나노와이어(NW1) 및 제3 복수의 나노와이어(NW3) 각각을 둘러쌀 수 있다.
제1 게이트 전극(110)은 2개의 활성 영역(AR1, AR2)에 걸쳐 배치되는 것으로 도시되었지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 게이트 전극(110)은 두 부분으로 분리되어, 2개의 활성 영역(AR1, AR2) 상에 각각 배치될 수 있다.
제2 게이트 전극(120)은 제2 게이트 스페이서(122)에 의해 정의되는 제2 게이트 트렌치(GT2)의 내부에 배치될 수 있다. 제2 게이트 전극(120)은 제2 방향(Y)으로 연장될 수 있다. 제2 게이트 전극(120)은 필드 절연막(105), 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 상에 배치될 수 있다. 제2 게이트 전극(120)은 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 각각과 교차될 수 있다. 제2 게이트 전극(120)은 제2 복수의 나노와이어(NW2)를 둘러쌀 수 있다.
제2 게이트 전극(120)은 2개의 활성 영역(AR1, AR2)에 걸쳐 배치되는 것으로 도시되었지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 게이트 전극(120)은 두 부분으로 분리되어, 2개의 활성 영역(AR1, AR2) 상에 각각 배치될 수 있다.
제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
제1 게이트 절연막(111)은 제1 게이트 트렌치(GT1)의 내부에서 제1 게이트 트렌치(GT1)의 측벽 및 바닥면을 따라 배치될 수 있다. 또한, 제1 게이트 절연막(111)은 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 각각과 제1 게이트 전극(110) 사이, 제1 복수의 나노와이어(NW1)와 제1 게이트 전극(110) 사이, 제3 복수의 나노와이어(NW3)와 제1 게이트 전극(110) 사이, 제1 내부 스페이서(114)와 제1 게이트 전극(110) 사이에 배치될 수 있다. 제1 게이트 전극(110)은 제1 게이트 절연막(111) 상에서 제1 게이트 트렌치(GT1)의 내부를 채울 수 있다.
제2 게이트 절연막(121)은 제2 게이트 트렌치(GT2)의 내부에서 제2 게이트 트렌치(GT2)의 측벽 및 바닥면을 따라 배치될 수 있다. 또한, 제2 게이트 절연막(121)은 제1 내지 제4 핀형 패턴(F1, F2, F3, F4) 각각과 제2 게이트 전극(120) 사이, 제2 복수의 나노와이어(NW2)와 제2 게이트 전극(120) 사이, 제2 내부 스페이서(124)와 제2 게이트 전극(120) 사이에 배치될 수 있다. 제2 게이트 전극(120)은 제2 게이트 절연막(121) 상에서 제2 게이트 트렌치(GT2)의 내부를 채울 수 있다.
제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
다른 몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 절연막(111) 및 제2 게이트 절연막(121) 각각은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 스페이서(112)는 제1 게이트 전극(110)의 양 측벽을 따라 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 스페이서(112)는 제1 게이트 트렌치(GT1)를 정의할 수 있다. 제2 게이트 스페이서(122)는 제2 게이트 전극(120)의 양 측벽을 따라 제2 방향(Y)으로 연장될 수 있다. 제2 게이트 스페이서(122)는 제2 게이트 트렌치(GT2)를 정의할 수 있다.
제1 게이트 스페이서(112) 및 제2 게이트 스페이서(122) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내부 스페이서(114)는 예를 들어, 제1 게이트 전극(110)과 제1 소오스/드레인 영역(131) 사이 및 제1 복수의 나노와이어(NW1)와 제1 핀형 패턴(F1) 사이에 배치될 수 있다.
제2 내부 스페이서(124)는 예를 들어, 제2 게이트 전극(120)과 제1 소오스/드레인 영역(131) 사이 및 제2 복수의 나노와이어(NW2)와 제1 핀형 패턴(F1) 사이에 배치될 수 있다.
제1 내부 스페이서(114) 및 제2 내부 스페이서(124) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 캡핑 패턴(113)은 제1 게이트 전극(110), 제1 게이트 절연막(111) 및 제1 게이트 스페이서(112) 상에서 제2 방향(Y)으로 연장될 수 있다. 제1 캡핑 패턴(113)의 하면은 제1 게이트 전극(110)을 향해 볼록하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 캡핑 패턴(123)은 제2 게이트 전극(120), 제2 게이트 절연막(121) 및 제2 게이트 스페이서(122) 상에서 제2 방향(Y)으로 연장될 수 있다. 제2 캡핑 패턴(123)의 하면은 제2 게이트 전극(120)을 향해 볼록하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 캡핑 패턴(113) 및 제2 캡핑 패턴(123) 각각은 예들 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(131)은 제1 활성 영역(AR1) 상에서 제1 게이트 전극(110)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 영역(131)은 제1 활성 영역(AR1) 상에서 제1 게이트 전극(110)과 제2 게이트 전극(120) 사이에 배치될 수 있다. 제1 소오스/드레인 영역(131)은 제1 복수의 나노와이어(NW1)에 포함된 나노와이어 각각과 접할 수 있다. 또한, 제1 소오스/드레인 영역(131)은 제2 복수의 나노와이어(NW2)에 포함된 나노와이어 각각과 접할 수 있다.
제2 소오스/드레인 영역(132)은 제2 활성 영역(AR2) 상에서 제1 게이트 전극(110)의 적어도 일 측에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 영역(132)은 제2 활성 영역(AR2) 상에서 제1 게이트 전극(110)과 제2 게이트 전극(120) 사이에 배치될 수 있다. 제2 소오스/드레인 영역(131)은 제3 복수의 나노와이어(NW3)에 포함된 나노와이어 각각과 접할 수 있다.
도 3에는 제1 및 제2 소오스/드레인 영역(131, 132) 각각의 제2 방향(Y)의 단면 형상이 육각형 형상인 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 및 제2 소오스/드레인 영역(131, 132) 각각의 제2 방향(Y)의 단면 형상은 오각형 형상일 수 있다.
제1 소오스/드레인 컨택(140)은 제1 소오스/드레인 영역(131) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(140)은 제1 활성 영역(AR1) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(140)은 제1 방향(X) 및 제2 방향(Y)에 의해 정의되는 평면에서 제2 방향(Y)의 단부가 제1 소자 분리 영역(IR1) 및 제2 소자 분리 영역(IR2) 중 어느 하나 상에 배치될 수 있다.
예를 들어, 제1 소오스/드레인 컨택(140)은 제1 소자 분리 영역(IR1) 및 제1 활성 영역(AR1) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(140)의 제2 방향(Y)의 제1 단부(140a)는 제1 소자 분리 영역(IR1) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(140)의 제1 단부(140a)와 제2 방향(Y)으로 대향하는 제2 단부(140b)는 제1 활성 영역(AR1) 상에 배치될 수 있다.
제1 소오스/드레인 컨택(140)은 제1 부분(140_1) 및 제2 부분(140_2)을 포함할 수 있다. 제1 소오스/드레인 컨택(140)의 제1 부분(140_1)은 제1 소오스/드레인 영역(131)의 상면 상에 배치될 수 있다. 제1 소오스/드레인 컨택(140)의 제2 부분(140_2)은 제1 소오스/드레인 컨택(140)의 제1 부분(140_1)으로부터 제1 소오스/드레인 영역(131)의 측벽을 따라 제1 활성 영역(AR1)을 향해 연장될 수 있다.
예를 들어, 제1 소오스/드레인 컨택(140)의 제2 부분(140_2)의 하면(140_2a)은 필드 절연막(105)까지 연장될 수 있다. 즉, 제1 소오스/드레인 컨택(140)의 제2 부분(140_2)의 하면(140_2a)은 제1 소오스/드레인 영역(131)의 하면(131a)과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 소오스/드레인 컨택(140)의 제2 부분(140_2)의 하면(140_2a)은 필드 절연막(105)과 수직 방향(Z)으로 이격될 수 있다. 제1 소오스/드레인 컨택(140)의 제1 부분(140_1)의 적어도 일부 및 제1 소오스/드레인 컨택(140)의 제2 부분(140_2)의 적어도 일부 각각은 수직 방향(Z)으로 제1 소자 분리 영역(IR1)과 오버랩될 수 있다.
예를 들어, 제1 소오스/드레인 영역(131)에 인접한 제1 소오스/드레인 컨택(140)의 제2 부분(140_2)의 측벽은 제1 소오스/드레인 영역(131)의 측벽의 프로파일을 따라 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 소오스/드레인 컨택(140)은 제1 컨택 배리어막(141) 및 제1 컨택 필링막(142)을 포함할 수 있다. 제1 컨택 배리어막(141)은 제1 소오스/드레인 컨택(140)의 측벽 및 바닥면을 형성할 수 있다. 제1 컨택 필링막(142)은 제1 컨택 배리어막(141) 상에 배치될 수 있다.
제1 컨택 배리어막(141)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 제1 컨택 필링막(142)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제2 소오스/드레인 컨택(150)은 제2 소오스/드레인 영역(132) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(150)은 제2 활성 영역(AR2) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(150)은 제1 방향(X) 및 제2 방향(Y)에 의해 정의되는 평면에서 제2 방향(Y)의 단부가 제2 소자 분리 영역(IR2) 및 제3 소자 분리 영역(IR3) 중 어느 하나 상에 배치될 수 있다.
예를 들어, 제2 소오스/드레인 컨택(150)은 제3 소자 분리 영역(IR3) 및 제2 활성 영역(AR2) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(150)의 제2 방향(Y)의 제1 단부(150a)는 제2 활성 영역(AR2) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(150)의 제1 단부(150a)와 제2 방향(Y)으로 대향하는 제2 단부(150b)는 제3 소자 분리 영역(IR3) 상에 배치될 수 있다.
제2 소오스/드레인 컨택(150)은 제1 부분(150_1) 및 제2 부분(150_2)을 포함할 수 있다. 제2 소오스/드레인 컨택(150)의 제1 부분(150_1)은 제2 소오스/드레인 영역(132)의 상면 상에 배치될 수 있다. 제2 소오스/드레인 컨택(150)의 제2 부분(150_2)은 제2 소오스/드레인 컨택(150)의 제1 부분(150_1)으로부터 제2 소오스/드레인 영역(132)의 측벽을 따라 제2 활성 영역(AR2)을 향해 연장될 수 있다.
예를 들어, 제2 소오스/드레인 컨택(150)의 제2 부분(150_2)의 하면은 필드 절연막(105)까지 연장될 수 있다. 즉, 제2 소오스/드레인 컨택(150)의 제2 부분(150_2)의 하면은 제2 소오스/드레인 영역(132)의 하면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 소오스/드레인 컨택(150)의 제2 부분(150_2)의 하면은 필드 절연막(105)과 수직 방향(Z)으로 이격될 수 있다. 제2 소오스/드레인 컨택(150)의 제1 부분(150_1)의 적어도 일부 및 제2 소오스/드레인 컨택(150)의 제2 부분(150_2)의 적어도 일부 각각은 수직 방향(Z)으로 제3 소자 분리 영역(IR3)과 오버랩될 수 있다.
예를 들어, 제2 소오스/드레인 영역(132)에 인접한 제2 소오스/드레인 컨택(150)의 제2 부분(150_2)의 측벽은 제2 소오스/드레인 영역(132)의 측벽의 프로파일을 따라 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 소오스/드레인 컨택(150)은 제2 컨택 배리어막(151) 및 제2 컨택 필링막(152)을 포함할 수 있다. 제2 컨택 배리어막(151)은 제2 소오스/드레인 컨택(150)의 측벽 및 바닥면을 형성할 수 있다. 제2 컨택 필링막(152)은 제2 컨택 배리어막(151) 상에 배치될 수 있다.
제2 컨택 배리어막(151)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 제2 컨택 필링막(152)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
실리사이드막(135)은 제1 소오스/드레인 영역(131)과 제1 소오스/드레인 컨택(140) 사이에 배치될 수 있다. 실리사이드막(135)은 제1 소오스/드레인 영역(131)과 제1 소오스/드레인 컨택(140) 사이의 경계면의 프로파일을 따라 배치될 수 있다. 또한, 실리사이드막(135)은 제2 소오스/드레인 영역(132)과 제2 소오스/드레인 컨택(150) 사이에 배치될 수 있다. 실리사이드막(135)은 제2 소오스/드레인 영역(132)과 제2 소오스/드레인 컨택(150) 사이의 경계면의 프로파일을 따라 배치될 수 있다. 실리사이드막(135)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제1 층간 절연막(170)은 필드 절연막(105), 제1 소오스/드레인 영역(131) 및 제2 소오스/드레인 영역(132) 상에 배치될 수 있다. 예를 들어, 제1 층간 절연막(170)은 제1 캡핑 패턴(113) 및 제2 캡핑 패턴(123) 각각의 상면을 덮도록 배치될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제1 층간 절연막(170)의 상면은 제1 캡핑 패턴(113) 및 제2 캡핑 패턴(123) 각각의 상면과 동일 평면 상에 형성될 수 있다.
제1 층간 절연막(170)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
식각 정지막(175)은 제1 층간 절연막(170) 상에 배치될 수 있다. 도 2 내지 도 4에는 식각 정지막(175)이 단일막으로 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 식각 정지막(175)은 다중막으로 형성될 수 있다. 식각 정지막(175)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
게이트 컨택(160)은 예를 들어, 제1 캡핑 패턴(113) 및 제1 층간 절연막(170)을 수직 방향(Z)으로 관통하여 제1 게이트 전극(110)과 연결될 수 있다. 도 1에는 게이트 컨택(160)이 제2 소자 분리 영역(IR2) 상에 배치되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 게이트 컨택(160)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 중 어느 하나 상에 배치될 수 있다.
게이트 컨택(160)은 제3 컨택 배리어막(161) 및 제3 컨택 필링막(162)을 포함할 수 있다. 제3 컨택 배리어막(161)은 게이트 컨택(160)의 측벽 및 바닥면을 형성할 수 있다. 제3 컨택 필링막(162)은 제3 컨택 배리어막(161) 상에 배치될 수 있다.
제3 컨택 배리어막(161)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 제3 컨택 필링막(162)은 예를 들어, 알루미늄(Al), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(180)은 식각 정지막(175) 상에 배치될 수 있다. 제2 층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 비아(191)는 제2 층간 절연막(180) 및 식각 정지막(175)을 수직 방향(Z)으로 관통하여 제1 소오스/드레인 컨택(140) 및 제2 소오스/드레인 컨택(150) 각각에 연결될 수 있다. 제1 비아(191)는 제1 비아 배리어막(191_1) 및 제1 비아 배리어막(191_1) 상에 배치되는 제1 비아 필링막(191_2)을 포함할 수 있다.
제2 비아(192)는 제2 층간 절연막(180) 및 식각 정지막(175)을 수직 방향(Z)으로 관통하여 게이트 컨택(160)에 연결될 수 있다. 제2 비아(192)는 제2 비아 배리어막(192_1) 및 제2 비아 배리어막(192_1) 상에 배치되는 제2 비아 필링막(192_2)을 포함할 수 있다.
제1 비아 배리어막(191_1) 및 제2 비아 배리어막(192_1) 각각은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 배선 필링막(210b)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 MBCFETTM(Multi-Bridge Channel Field Effect Transistor) 구조에서 소오스/드레인 컨택의 적어도 일부를 소자 분리 영역 상으로 연장시킴으로써 전류의 흐름을 개선하여 반도체 장치의 성능을 향상시킬 수 있다.
이하에서, 도 5 및 도 6을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 6은 도 5의 B-B' 선을 따라 절단한 단면도이다.
도 5 및 도 6을 참조하면 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(240)의 제2 단부(240b)가 제1 활성 영역(AR1)과 정렬되고, 제2 소오스/드레인 컨택(250)의 제2 단부(250a)가 제2 활성 영역(AR2)과 정렬될 수 있다.
제1 소오스/드레인 컨택(240)의 제1 단부(240a)는 제1 소자 분리 영역(IR1) 상에 배치되고, 제2 소오스/드레인 컨택(250)의 제3 단부(250b)는 제3 소자 분리 영역(IR3) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(240)의 제2 단부(240b)는 제1 활성 영역(AR1)과 제2 소자 분리 영역(IR2) 사이의 경계선 상에 배치될 수 있다. 제2 소오스/드레인 컨택(250)의 제1 단부(250a)는 제2 활성 영역(AR2)과 제2 소자 분리 영역(IR2) 사이의 경계선 상에 배치될 수 있다.
제1 소오스/드레인 컨택(240)의 제1 부분(240_1)은 제1 소오스/드레인 영역(131)의 상면의 완전히 덮을 수 있다. 제2 소오스/드레인 컨택(250)의 제1 부분(250_1)은 제2 소오스/드레인 영역(132)의 상면의 완전히 덮을 수 있다.
이하에서, 도 7 및 도 8을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 8은 도 7의 B-B' 선을 따라 절단한 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(340)의 제2 단부(340b) 및 제2 소오스/드레인 컨택(350)의 제1 단부(350a)가 제2 소자 분리 영역(IR2) 상에 배치될 수 있다.
제1 소오스/드레인 컨택(340)의 제1 단부(340a)는 제1 활성 영역(AR1) 상에 배치되고, 제2 소오스/드레인 컨택(350)의 제2 단부(350b)는 제2 활성 영역(AR2) 상에 배치될 수 있다.
제1 소오스/드레인 컨택(340)의 제1 부분(340_1)의 적어도 일부 및 제1 소오스/드레인 컨택(340)의 제2 부분(340_2)의 적어도 일부 각각은 수직 방향(Z)으로 제2 소자 분리 영역(IR2)과 오버랩될 수 있다. 제2 소오스/드레인 컨택(350)의 제1 부분(350_1)의 적어도 일부 및 제2 소오스/드레인 컨택(350)의 제2 부분(350_2)의 적어도 일부 각각은 수직 방향(Z)으로 제2 소자 분리 영역(IR2)과 오버랩될 수 있다.
이하에서, 도 9를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(440)의 제2 단부(440b) 및 제2 소오스/드레인 컨택(450)의 제1 단부(450a)가 제2 소자 분리 영역(IR2) 상에 배치될 수 있다.
제1 소오스/드레인 컨택(440)의 제1 단부(440a)는 제1 활성 영역(AR1)과 제1 소자 분리 영역(IR1) 사이의 경계선 상에 배치될 수 있다. 제2 소오스/드레인 컨택(450)의 제2 단부(450b)는 제2 활성 영역(AR2)과 제3 소자 분리 영역(IR3) 사이의 경계선 상에 배치될 수 있다.
이하에서, 도 10을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 10은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(540)의 제1 단부(540a)가 제1 소자 분리 영역(IR1) 상에 배치되고, 제2 소오스/드레인 컨택(550)의 제1 단부(550a)가 제2 소자 분리 영역(IR2) 상에 배치될 수 있다.
제1 소오스/드레인 컨택(540)의 제2 단부(540b)는 제1 활성 영역(AR1) 상에 배치되고, 제2 소오스/드레인 컨택(550)의 제2 단부(550b)는 제2 활성 영역(AR2) 상에 배치될 수 있다.
이하에서, 도 11을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 11은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(640)의 제2 단부(640b)가 제2 소자 분리 영역(IR2) 상에 배치되고, 제2 소오스/드레인 컨택(650)의 제2 단부(650b)가 제3 소자 분리 영역(IR3) 상에 배치될 수 있다.
제1 소오스/드레인 컨택(640)의 제1 단부(640a)는 제1 활성 영역(AR1) 상에 배치되고, 제2 소오스/드레인 컨택(650)의 제1 단부(650a)는 제2 활성 영역(AR2) 상에 배치될 수 있다.
이하에서, 도 12를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 12는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 내부 스페이서(도 2의 114, 124)가 배치되지 않는다.
제1 복수의 나노와이어(NW1) 사이에 배치되는 제1 게이트 전극(710)의 제1 방향(X)의 폭은 제1 게이트 트렌치(GT1)의 내부에 배치되는 제1 게이트 전극(710)의 제1 방향(X)의 폭보다 클 수 있다. 또한, 제2 복수의 나노와이어(NW2) 사이에 배치되는 제2 게이트 전극(720)의 제1 방향(X)의 폭은 제2 게이트 트렌치(GT2)의 내부에 배치되는 제2 게이트 전극(720)의 제1 방향(X)의 폭보다 클 수 있다.
제1 게이트 절연막(711) 및 제2 게이트 절연막(721) 각각은 제1 소오스/드레인 영역(131)과 접할 수 있다.
이하에서, 도 13을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 13은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(840)이 수직 방향(Z)으로 돌출된 제3 부분(840_3)을 포함하고, 제2 소오스/드레인 컨택(850)이 수직 방향(Z)으로 돌출된 제3 부분(850_3)을 포함할 수 있다.
제1 소오스/드레인 컨택(840)의 제1 부분(840_1)은 제1 소오스/드레인 영역(131)의 상면 상에 배치될 수 있다. 제1 소오스/드레인 컨택(840)의 제2 부분(140_2)은 제1 소오스/드레인 컨택(840)의 제1 부분(840_1)으로부터 제1 소오스/드레인 영역(131)의 측벽을 따라 필드 절연막(105)까지 연장될 수 있다. 제1 소오스/드레인 컨택(840)의 제3 부분(840_3)은 제1 소오스/드레인 컨택(840)의 제1 부분(840_1)으로부터 수직 방향(Z)으로 돌출될 수 있다.
제1 소오스/드레인 컨택(840)의 제3 부분(840_3)의 제2 방향(Y)의 폭은 제1 소오스/드레인 컨택(840)의 제1 부분(840_1)의 제2 방향(Y)의 폭보다 작을 수 있다.
제2 소오스/드레인 컨택(850)의 제1 부분(850_1)은 제2 소오스/드레인 영역(132)의 상면 상에 배치될 수 있다. 제2 소오스/드레인 컨택(850)의 제2 부분(150_2)은 제2 소오스/드레인 컨택(850)의 제1 부분(850_1)으로부터 제2 소오스/드레인 영역(132)의 측벽을 따라 필드 절연막(105)까지 연장될 수 있다. 제2 소오스/드레인 컨택(850)의 제3 부분(850_3)은 제2 소오스/드레인 컨택(850)의 제1 부분(850_1)으로부터 수직 방향(Z)으로 돌출될 수 있다.
제2 소오스/드레인 컨택(850)의 제3 부분(850_3)의 제2 방향(Y)의 폭은 제2 소오스/드레인 컨택(850)의 제1 부분(850_1)의 제2 방향(Y)의 폭보다 작을 수 있다.
제1 비아(191)는 제1 소오스/드레인 컨택(840)의 제3 부분(840_3) 및 제2 소오스/드레인 컨택(850)의 제3 부분(850_3) 각각 상에 배치될 수 있다. 제1 비아(191)는 제1 소오스/드레인 컨택(840)의 제3 부분(840_3) 및 제2 소오스/드레인 컨택(850)의 제3 부분(850_3) 각각과 접기적으로 접속될 수 있다.
이하에서, 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(940)의 제2 부분(940_2)의 적어도 일부가 제1 소오스/드레인 영역(131)과 이격될 수 있다. 또한, 제2 소오스/드레인 컨택(950)의 제2 부분(950_2)의 적어도 일부는 제2 소오스/드레인 영역(132)과 이격될 수 있다.
제1 소오스/드레인 컨택(940)의 제2 부분(940_2)과 제1 소오스/드레인 영역(131) 사이에 제1 층간 절연막(170)이 배치될 수 있다. 제2 소오스/드레인 컨택(950)의 제2 부분(950_2)과 제2 소오스/드레인 영역(132) 사이에 제1 층간 절연막(170)이 배치될 수 있다.
이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 영역(131)에 인접한 제1 소오스/드레인 컨택(1040)의 제2 부분(1040_2)의 측벽이 일정한 경사 프로파일을 가질 수 있다. 또한, 제2 소오스/드레인 영역(132)에 인접한 제2 소오스/드레인 컨택(1050)의 제2 부분(1050_2)의 측벽이 일정한 경사 프로파일을 가질 수 있다.
제1 소오스/드레인 컨택(1040) 및 제2 소오스/드레인 컨택(1050) 각각을 형성하기 위해 트렌치를 식각하는 과정에서, 제1 소오스/드레인 영역(131)의 일부 및 제2 소오스/드레인 영역(132)의 일부가 식각됨으로써 도 15에 도시된 제1 소오스/드레인 컨택(1040) 및 제2 소오스/드레인 컨택(1050)이 형성될 수 있다.
이하에서, 도 16 내지 도 25를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 16 내지 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16 및 도 17을 참조하면, 기판(100) 상에 제1 내지 제3 소자 분리 영역(IR1, IR2, IR3)을 형성하여 제1 및 제2 활성 영역(AR1, AR2)이 정의될 수 있다. 이어서, 기판(100) 상에 제1 방향(X)으로 연장되는 제1 내지 제4 핀형 패턴(F1, F2, F3, F4)이 형성될 수 있다. 이어서, 예를 들어, 제1 핀형 패턴(F1) 상에 제1 반도체층(11) 및 제2 반도체층(12)이 교대로 적층된 적층 구조체(10)가 형성될 수 있다.
이어서, 제1 핀형 패턴(F1) 및 필드 절연막(105) 상에 제2 방향(Y)으로 연장되는 제1 더미 게이트(110D) 및 제2 더미 게이트(120D)가 형성될 수 있다. 제2 더미 게이트(120D)는 제1 더미 게이트(110D)와 제1 방향(X)으로 이격될 수 있다. 제1 게이트 스페이서(112)는 제1 더미 게이트(110D)의 양 측벽을 따라 형성되고, 제2 게이트 스페이서(122)는 제2 더미 게이트(120D)의 양 측벽을 따라 형성될 수 있다.
이어서, 제1 더미 게이트(110D) 및 제2 더미 게이트(120D)를 마스크로 이용하여 적층 구조체(10)를 식각하여 리세스(R)가 형성될 수 있다.
도 18을 참조하면, 제1 더미 게이트(110D)의 하부에서 식각된 제2 반도체층(12)은 제1 복수의 나노와이어(NW1)로 정의될 수 있다. 또한, 제2 더미 게이트(120D)의 하부에서 식각된 제2 반도체층(12)은 제2 복수의 나노와이어(NW2)로 정의될 수 있다. 리세스(R)를 통해 노출된 제1 반도체층(11)의 일부가 식각될 수 있다.
도 19 내지 도 22를 참조하면, 제1 더미 게이트(110D)의 하부에서 제1 반도체층(11)의 일부가 식각된 부분에 제1 내부 스페이서(114)가 형성될 수 있다. 또한, 제2 더미 게이트(120D)의 하부에서 제1 반도체층(11)의 일부가 식각된 부분에 제2 내부 스페이서(124)가 형성될 수 있다.
이어서, 리세스(R)의 내부에 소오스/드레인 영역이 형성될 수 있다. 구체적으로, 제1 활성 영역(AR1)에 형성된 리세스(R)의 내부에 제1 소오스/드레인 영역(131)이 형성되고, 제2 활성 영역(AR2)에 형성된 리세스(R)의 내부에 제2 소오스/드레인 영역(132)이 형성될 수 있다.
이어서, 제1 더미 게이트(110D), 제2 더미 게이트(120D), 제1 소오스/드레인 영역(131), 제2 소오스/드레인 영역(132) 및 필드 절연막(105)을 덮도록 제1 층간 절연막(170)이 형성될 수 있다. 이어서, 평탄화 공정(예를 들어, CMP 공정)을 수행하여 제1 더미 게이트(110D)의 상면 및 제2 더미 게이트(120D)의 상면이 노출될 수 있다.
이어서, 제1 더미 게이트(110D), 제2 더미 게이트(120D) 및 제1 반도체층(11)이 제거될 수 있다.
도 23을 참조하면, 제1 더미 게이트(110D) 및 제1 더미 게이트(110D)의 하부의 제1 반도체층(11)이 제거된 부분에 제1 게이트 절연막(111), 제1 게이트 전극(110) 및 제1 캡핑 패턴(113)이 형성될 수 있다. 또한, 제2 더미 게이트(120D) 및 제2 더미 게이트(120D)의 하부의 제1 반도체층(11)이 제거된 부분에 제2 게이트 절연막(121), 제2 게이트 전극(120) 및 제2 캡핑 패턴(123)이 형성될 수 있다.
이어서, 평탄화 공정(예를 들어, CMP 공정)을 수행한 후에, 제1 캡핑 패턴(113) 및 제2 캡핑 패턴(123)을 덮도록 제1 층간 절연막(170)이 추가적으로 형성될 수 있다.
도 24 및 도 25를 참조하면, 제1 활성 영역(AR1) 및 제1 소자 분리 영역(IR1) 상에서 제1 층간 절연막(170)을 식각하여 제1 소오스/드레인 영역(131)을 노출시키는 제1 컨택 트렌치가 형성될 수 있다. 또한, 제2 활성 영역(AR2) 및 제3 소자 분리 영역(IR3) 상에서 제1 층간 절연막(170)을 식각하여 제2 소오스/드레인 영역(132)을 노출시키는 제2 컨택 트렌치가 형성될 수 있다.
이어서, 제1 컨택 트렌치에 의해 노출된 제1 소오스/드레인 영역(131) 및 제2 컨택 트렌치에 의해 노출된 제2 소오스/드레인 영역(132) 각각에 실리사이드막(135)이 형성될 수 있다. 이어서, 제1 컨택 트렌치의 내부에 제1 소오스/드레인 컨택(140)이 형성되고, 제2 컨택 트렌치의 내부에 제2 소오스/드레인 컨택(150)이 형성될 수 있다.
도 1 내지 도 4를 참조하면, 제1 게이트 전극(110) 상에서 제1 층간 절연막(170) 및 제1 캡핑 패턴(113)을 수직 방향(Z)으로 관통하는 게이트 컨택(160)이 형성될 수 있다.
이어서, 제1 층간 절연막(170) 상에 식각 정지막(175) 및 제2 층간 절연막(180)이 순차적으로 형성될 수 있다. 이어서, 식각 정지막(175) 및 제2 층간 절연막(180)을 수직 방향(Z)으로 관통하는 제1 비아(191) 및 제2 비아(192)가 각각 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
AR1 및 AR2: 제1 및 제2 활성 영역
IR1 내지 IR3: 제1 내지 제3 소자 분리 영역
F1 내지 F4: 제1 내지 제4 핀형 패턴
NW1 내지 NW3: 제1 내지 제3 복수의 나노와이어
110: 제1 게이트 전극 120: 제2 게이트 전극
131: 제1 소오스/드레인 영역 132: 제2 소오스/드레인 영역
140: 제1 소오스/드레인 컨택 150: 제2 소오스/드레인 컨택
135: 실리사이드막 160: 게이트 컨택
170: 제1 층간 절연막 175: 식각 정지막
180: 제2 층간 절연막 191: 제1 비아
192: 제2 비아

Claims (10)

  1. 제1 및 제2 소자 분리 영역;
    상기 제1 소자 분리 영역과 상기 제2 소자 분리 영역 사이에 배치되고, 제1 방향으로 연장되는 제1 활성 영역;
    상기 제1 활성 영역 상에서 상기 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제1 핀형 패턴 상에서 상기 제1 방향으로 연장되는 제1 복수의 나노와이어;
    상기 제1 핀형 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 복수의 나노와이어를 둘러싸는 게이트 전극;
    상기 제1 활성 영역 상에서 상기 게이트 전극의 적어도 일 측에 배치되고, 상기 제1 복수의 나노와이어 각각과 접하는 제1 소오스/드레인 영역; 및
    상기 제1 소오스/드레인 영역 상에 배치되고, 상기 제1 소오스/드레인 영역의 상면 상에 배치되는 제1 부분 및 상기 제1 소오스/드레인 영역의 측벽을 따라 상기 제1 활성 영역을 향해 연장되는 제2 부분을 포함하고, 상기 제1 및 제2 방향에 의해 정의되는 평면에서 상기 제2 방향의 단부가 상기 제1 및 제2 소자 분리 영역 중 어느 하나 상에 배치되는 제1 소오스/드레인 컨택을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 소오스/드레인 컨택의 상기 제2 부분의 하면은 상기 제1 소오스/드레인 영역의 하면과 동일 평면 상에 형성되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 소오스/드레인 컨택의 상기 단부는 상기 제2 방향으로 서로 대향하는 제1 단부 및 제2 단부를 포함하되,
    상기 제1 소오스/드레인 컨택의 상기 제1 단부는 상기 제1 소자 분리 영역 상에 배치되고,
    상기 제1 소오스/드레인 컨택의 상기 제2 단부는 상기 제1 활성 영역 상에 배치되는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 소오스/드레인 컨택의 상기 단부는 상기 제2 방향으로 서로 대향하는 제1 단부 및 제2 단부를 포함하되,
    상기 제1 소오스/드레인 컨택의 상기 제1 단부는 상기 제1 소자 분리 영역 상에 배치되고,
    상기 제1 소오스/드레인 컨택의 상기 제2 단부는 상기 제1 활성 영역과 상기 제1 소자 분리 영역 사이의 경계선 상에 배치되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 소오스/드레인 컨택의 상기 제2 부분은 상기 제1 소오스/드레인 영역의 측벽의 프로파일을 따라 배치되는 반도체 장치.
  6. 제1 내지 제3 소자 분리 영역;
    상기 제1 소자 분리 영역과 상기 제2 소자 분리 영역 사이에 배치되고, 제1 방향으로 연장되는 제1 활성 영역;
    상기 제2 소자 분리 영역과 상기 제3 소자 분리 영역 사이에 배치되고, 상기 제1 방향으로 연장되는 제2 활성 영역;
    상기 제1 활성 영역 상에서 상기 제1 방향으로 연장되는 제1 복수의 나노와이어;
    상기 제2 활성 영역 상에서 상기 제1 방향으로 연장되는 제2 복수의 나노와이어;
    상기 제1 및 제2 활성 영역 상에서 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 및 제2 복수의 나노와이어를 둘러싸는 게이트 전극;
    상기 제1 활성 영역 상에서 상기 게이트 전극의 적어도 일 측에 배치되고, 상기 제1 및 제2 방향에 의해 정의되는 평면에서 상기 제2 방향의 단부가 상기 제1 및 제2 소자 분리 영역 중 어느 하나 상에 배치되는 제1 소오스/드레인 컨택; 및
    상기 제2 활성 영역 상에서 상기 제1 소오스/드레인 컨택과 상기 제2 방향으로 이격되고, 상기 제1 및 제2 방향에 의해 정의되는 평면에서 상기 제2 방향의 단부가 상기 제2 및 제3 소자 분리 영역 중 어느 하나 상에 배치되는 제2 소오스/드레인 컨택을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 소오스/드레인 컨택의 상기 단부는 상기 제2 방향으로 서로 대향하는 제1 단부 및 제2 단부를 포함하되,
    상기 제1 소오스/드레인 컨택의 상기 제1 단부는 상기 제1 소자 분리 영역 상에 배치되는 반도체 장치.
  8. 제 6항에 있어서,
    상기 제1 소오스/드레인 컨택의 상기 단부는 상기 제2 방향으로 서로 대향하는 제1 단부 및 제2 단부를 포함하되,
    상기 제1 소오스/드레인 컨택의 상기 제2 단부는 상기 제2 소자 분리 영역 상에 배치되는 반도체 장치.
  9. 제 6항에 있어서,
    상기 제2 소오스/드레인 컨택의 상기 단부는 상기 제2 방향으로 서로 대향하는 제1 단부 및 제2 단부를 포함하되,
    상기 제2 소오스/드레인 컨택의 상기 제1 단부는 상기 제2 소자 분리 영역 상에 배치되는 반도체 장치.
  10. 제 6항에 있어서,
    상기 제2 소오스/드레인 컨택의 상기 단부는 상기 제2 방향으로 서로 대향하는 제1 단부 및 제2 단부를 포함하되,
    상기 제2 소오스/드레인 컨택의 상기 제2 단부는 상기 제3 소자 분리 영역 상에 배치되는 반도체 장치.
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