CN115020340A - 半导体装置和用于制造半导体装置的方法 - Google Patents

半导体装置和用于制造半导体装置的方法 Download PDF

Info

Publication number
CN115020340A
CN115020340A CN202111651145.4A CN202111651145A CN115020340A CN 115020340 A CN115020340 A CN 115020340A CN 202111651145 A CN202111651145 A CN 202111651145A CN 115020340 A CN115020340 A CN 115020340A
Authority
CN
China
Prior art keywords
layer
source
semiconductor device
drain
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111651145.4A
Other languages
English (en)
Inventor
金文铉
科恩·瑞姆
河大元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN115020340A publication Critical patent/CN115020340A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

提供了一种半导体装置和用于制造半导体装置的方法。所述半导体装置包括：基底；有源图案，在基底上沿第一水平方向延伸；栅电极，在有源图案上沿不同于第一水平方向的第二水平方向延伸；源区/漏区，位于栅电极的至少一侧上；源极/漏极接触件，延伸到源区/漏区中，并且包括填充层和沿着填充层的侧壁的阻挡层；以及硅化物层，位于源区/漏区与填充层之间，硅化物层包括与填充层接触的第一侧壁和与源区/漏区接触的第二侧壁，其中，阻挡层不位于填充层与源区/漏区之间。

Description

半导体装置和用于制造半导体装置的方法
本申请要求于2021年3月3日在韩国知识产权局提交的第10-2021-0028003号韩国专利申请的优先权，该韩国专利申请的内容通过引用全部包含于此。
技术领域
本公开涉及半导体装置，诸如包括多桥沟道场效应晶体管(MBCFETTM)的半导体装置。
背景技术
在用于增大半导体装置的密度的缩放技术中，已经提出了其中在基底上形成鳍状或纳米线状硅体并且在硅体的表面上形成栅极的多栅极晶体管。
由于多栅极晶体管使用三维(3D)沟道，所以可以容易地实现多栅极晶体管的缩放。此外，可以在不增大多栅极晶体管的栅极长度的情况下改善电流控制能力。另外，可以有效地抑制其中沟道区的电位受到漏极电压的影响的短沟道效应(SCE)。
发明内容
本公开的方面提供了一种半导体装置以及一种用于制造半导体装置的方法，其中，通过增大源区/漏区与源极/漏极接触件之间的边界表面的面积来减小/最小化界面电阻。
本公开的方面还提供了一种半导体装置以及一种用于制造半导体装置的方法，其中，在去除形成在源区/漏区上的牺牲层之后形成源极/漏极接触件，从而抑制/防止源区/漏区在横向方向上突出。因此，通过降低半导体装置的驱动电力，可以改善半导体装置的可靠性。
根据本公开的示例实施例，提供了一种半导体装置，所述半导体装置包括：基底；有源图案，在基底上沿第一水平方向延伸；栅电极，在有源图案上沿不同于第一水平方向的第二水平方向延伸；源区/漏区，位于栅电极的至少一侧上；源极/漏极接触件，延伸到源区/漏区中，并且包括填充层和沿着填充层的侧壁的阻挡层；以及硅化物层，位于源区/漏区与填充层之间，硅化物层包括与填充层接触的第一侧壁和与源区/漏区接触的第二侧壁，其中，阻挡层不位于填充层与源区/漏区之间。
根据本公开的示例实施例，提供了一种半导体装置，所述半导体装置包括：基底；有源图案，在基底上沿第一水平方向延伸；多个纳米片，在有源图案上沿竖直方向堆叠为彼此间隔开；栅电极，在有源图案上沿不同于第一水平方向的第二水平方向延伸并且围绕所述多个纳米片；源区/漏区，位于栅电极的至少一侧上；源极/漏极接触件，延伸到源区/漏区中并且包括填充层和沿着填充层的侧壁的阻挡层；硅化物层，位于源区/漏区与填充层之间，包括与填充层接触的第一侧壁以及与源区/漏区接触的第二侧壁，并且具有与阻挡层接触的最上面的表面；层间绝缘层，位于源极/漏极接触件的侧壁上；以及衬垫层，位于源极/漏极接触件与栅电极之间以及位于源极/漏极接触件与层间绝缘层之间，其中，阻挡层包括与填充层接触的第一侧壁和与第一侧壁相对的第二侧壁，并且阻挡层的第一侧壁从硅化物层的第一侧壁延伸。
根据本公开的示例实施例，提供了一种用于制造半导体装置的方法，所述方法包括：在基底上形成其中第一半导体层和第二半导体层交替地堆叠的堆叠结构；在堆叠结构上形成虚设栅极；通过使用虚设栅极作为掩模蚀刻堆叠结构来形成沟槽；在沟槽中形成源区/漏区；在沟槽中在源区/漏区上形成牺牲层；在虚设栅极的侧壁上和牺牲层上形成衬垫材料层；去除虚设栅极和第一半导体层；在从其中去除虚设栅极和第一半导体层的区域中形成栅电极；通过去除衬垫材料层的形成在牺牲层上的部分而在栅电极的侧壁上形成衬垫层；去除牺牲层以暴露源区/漏区；在去除牺牲层之后，沿着源区/漏区中的每个的轮廓和衬垫层的侧壁形成阻挡材料层；通过对阻挡材料层的与源区/漏区接触的部分进行热处理来形成硅化物层；以及在硅化物层上形成填充层。
根据一些实施例的半导体装置可以包括基底和位于基底上的栅电极。半导体装置可以包括与栅电极相邻的源区/漏区。此外，半导体装置可以包括位于源区/漏区上的源极/漏极接触件。源极/漏极接触件的一部分可以在栅电极的下表面下方并且在源区/漏区的第一侧壁和第二侧壁之间延伸。
然而，本公开的方面不限于在此阐述的那些。通过参照下面给出的本公开的详细描述，本公开的上述和其它方面对于本公开所属领域的普通技术人员而言将变得更加明显。
附图说明
通过参照附图详细描述本公开的示例实施例，本公开的上述和其它方面及特征将变得更加明显，在附图中：
图1是示出根据本公开的一些实施例的半导体装置的布局图；
图2是沿着图1的线A-A'截取的剖视图；
图3是图2的区域R的放大图；
图4是沿着图1的线B-B'截取的剖视图；
图5是沿着图1的线C-C'截取的剖视图；
图6至图19是用于描述根据本公开的一些实施例的用于制造半导体装置的方法的图；
图20和图21是示出根据本公开的一些其它实施例的半导体装置的剖视图；
图22是示出根据本公开的又一其它实施例的半导体装置的剖视图；
图23是示出根据本公开的又一其它实施例的半导体装置的剖视图；
图24是示出根据本公开的一些其它实施例的半导体装置的剖视图；
图25是示出根据本公开的又一其它实施例的半导体装置的剖视图；
图26是示出根据本公开的又一其它实施例的半导体装置的布局图；以及
图27是沿着图26的线D-D'截取的剖视图。
具体实施方式
在下文中，将参照图1至图5描述根据本公开的一些实施例的半导体装置。
图1是示出根据本公开的一些实施例的半导体装置的布局图。图2是沿着图1的线A-A'截取的剖视图。图3是图2的区域R的放大图。图4是沿着图1的线B-B'截取的剖视图。图5是沿着图1的线C-C'截取的剖视图。
参照图1至图5，根据本公开的一些实施例的半导体装置包括基底100、第一有源图案101、第二有源图案102、场绝缘层105、第一栅电极110、栅极绝缘层111、外部间隔件112、盖图案113、内部间隔件114、第二栅电极120、衬垫层130、源区/漏区140、硅化物层145、第一层间绝缘层150、蚀刻停止层155、源极/漏极接触件160、第二层间绝缘层170和过孔180。
基底100可以是硅基底或绝缘体上硅(SOI)基底。可选地，基底100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓，但是本公开不限于此。
有源区AR可以在竖直方向DR3上从基底100突出。如图4中所示，有源区AR可以由深沟槽DT限定。
第一有源图案101可以在有源区AR上沿第一水平方向DR1延伸。第一有源图案101可以从有源区AR突出。第二有源图案102可以在有源区AR上沿第一水平方向DR1延伸。第二有源图案102可以在与第一水平方向DR1不同的第二水平方向DR2上与第一有源图案101间隔开。第二有源图案102可以从有源区AR突出。
在一些实施例中，第一有源图案101和第二有源图案102中的每个可以是例如鳍形图案。第一有源图案101和第二有源图案102中的每个可以用作晶体管的沟道图案。在图1中，两个有源图案101和102被示出为设置在有源区AR中，但是这是为了描述的简单，并且本公开不限于此。
第一有源图案101和第二有源图案102中的每个可以是基底100的一部分，并且可以包括从基底100生长的外延层。第一有源图案101和第二有源图案102中的每个可以包括例如作为元素半导体材料的硅或锗。另外，第一有源图案101和第二有源图案102中的每个可以包括化合物半导体(例如，IV-IV族化合物半导体或III-V族化合物半导体)。
IV-IV族化合物半导体可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种元素的二元化合物或三元化合物，或者掺杂有IV族元素的上述化合物。III-V族化合物半导体可以是例如通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种组合而形成的二元化合物、三元化合物或四元化合物。
场绝缘层105可以形成在基底100上。场绝缘层105可以填充深沟槽DT。有源区AR的侧壁可以被场绝缘层105围绕。场绝缘层105可以设置在第一有源图案101的侧壁的部分和第二有源图案102的侧壁的部分上。场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层或者它们的组合层。
多个纳米片可以布置在第一有源图案101和第二有源图案102中的每个上。多个纳米片可以包括在竖直方向DR3上堆叠为彼此间隔开的多个纳米片。
例如，多个第一纳米片NW1可以包括在第一有源图案101上方沿竖直方向DR3堆叠为彼此间隔开的三个纳米片。多个第二纳米片NW2可以包括在第一有源图案101上方沿竖直方向DR3堆叠为彼此间隔开的三个纳米片。多个第二纳米片NW2可以在第一水平方向DR1上与多个第一纳米片NW1间隔开。多个第三纳米片NW3可以包括在第二有源图案102上方沿竖直方向DR3堆叠为彼此间隔开的三个纳米片。多个第三纳米片NW3可以在第二水平方向DR2上与多个第一纳米片NW1间隔开。
在图2和图4中，示出了多个第一纳米片至多个第三纳米片NW1、NW2和NW3中的每者包括三个纳米片，但是这是为了描述的简单，并且本公开不限于此。在一些其它实施例中，多个第一纳米片至多个第三纳米片NW1、NW2和NW3中的每者可以包括在竖直方向DR3上堆叠为彼此间隔开的四个或更多个纳米片。
第一栅电极110可以在基底100上方沿第二水平方向DR2延伸。第一栅电极110可以在第一有源图案101和第二有源图案102上方与第一有源图案101和第二有源图案102中的每个交叉。第一栅电极110可以围绕多个第一纳米片NW1中的每个和多个第三纳米片NW3中的每个。
第二栅电极120可以在基底100上方沿第二水平方向DR2延伸。第二栅电极120可以在第一有源图案101和第二有源图案102上方与第一有源图案101和第二有源图案102中的每个交叉。第二栅电极120可以在第一水平方向DR1上与第一栅电极110间隔开。第二栅电极120可以围绕多个第二纳米片NW2。
第一栅电极110和第二栅电极120中的每个可以包括例如氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、钌(Ru)、铝化钛(TiAl)、碳氮化钛铝(TiAlC-N)、碳化钛铝(TiAlC)、碳化钛(TiC)、碳氮化钽(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、氮化铌(NbN)、碳化铌(NbC)、钼(Mo)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)及其组合中的至少一种。第一栅电极110和第二栅电极120中的每个可以包括导电金属氧化物、导电金属氮氧化物等，并且可以包括前述材料的氧化形式。
栅极绝缘层111可以设置在多个第一纳米片NW1与第一栅电极110之间。栅极绝缘层111可以设置在多个第二纳米片NW2与第二栅电极120之间。栅极绝缘层111可以设置在多个第三纳米片NW3与第一栅电极110之间。
栅极绝缘层111可以设置在第一栅电极110与第一有源图案101和第二有源图案102中的每个之间。栅极绝缘层111可以设置在第二栅电极120与第一有源图案101和第二有源图案102中的每个之间。栅极绝缘层111可以设置在场绝缘层105与第一栅电极110之间以及在场绝缘层105与第二栅电极120之间。栅极绝缘层111可以设置在外部间隔件112与第一栅电极110之间以及在外部间隔件112与第二栅电极120之间。
栅极绝缘层111可以包括氧化硅、氮氧化硅、氮化硅以及具有比氧化硅的介电常数高的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
根据一些其它实施例的半导体装置可以包括使用负电容器的负电容场效应晶体管(NCFET)。例如，栅极绝缘层111可以包括具有铁电性质的铁电材料层以及具有顺电性质的顺电材料层。
铁电材料层可以具有负电容，顺电材料层可具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器的电容具有正值时，总电容变得小于每个电容器的电容。另一方面，当串联连接的两个或更多个电容器的电容中的至少一个具有负值时，总电容可以具有正值并且可以大于每个电容的绝对值。
当具有负电容的铁电材料层和具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容值可以增大。通过利用总电容值的增大，包括铁电材料层的晶体管在室温下可以具有小于60mV/十进位(decade)的亚阈值摆幅(SS)。
铁电材料层可以具有铁电性质。铁电材料层可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛以及氧化铅锆钛中的至少一种。在这种情况下，作为一个示例，氧化铪锆可以是包含掺杂有锆(Zr)的氧化铪的材料。作为另一示例，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层还可以包括掺杂在其中的掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)以及锡(Sn)中的至少一种。包括在铁电材料层中的掺杂剂的类型可以根据铁电材料层中包括哪种铁电材料而变化。
当铁电材料层包括氧化铪时，包括在铁电材料层中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)以及钇(Y)中的至少一种。
当掺杂剂是铝(Al)时，铁电材料层可以包括3至8原子百分比(at％)的铝。在这种情况下，掺杂剂的比率可以是铝与铪和铝的总和的比率。
当掺杂剂是硅(Si)时，铁电材料层可以包括2at％至10at％的硅。当掺杂剂是钇(Y)时，铁电材料层可以包括2at％至10at％的钇。当掺杂剂是钆(Gd)时，铁电材料层可以包括1at％至7at％的钆。当掺杂剂是锆(Zr)时，铁电材料层可以包括50at％至80at％的锆。
顺电材料层可以具有顺电性质。顺电材料层可以包括例如氧化硅和具有高介电常数的金属氧化物中的至少一种。包括在顺电材料层中的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但不限于此。
铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电性质，但是顺电材料层可不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪的晶体结构不同于包括在顺电材料层中的氧化铪的晶体结构。
铁电材料层可以具有表现铁电性质的厚度。铁电材料层的厚度可以例如在0.5纳米(nm)至10纳米的范围内，但不限于此。由于每种铁电材料表现出铁电性质的临界厚度可以不同，所以铁电材料层的厚度可以根据铁电材料而变化。
在一个示例中，栅极绝缘层111可以包括一个铁电材料层。在另一示例中，栅极绝缘层111可以包括彼此间隔开的多个铁电材料层。栅极绝缘层111可以具有其中多个铁电材料层和多个顺电材料层交替地层压的层压层结构。
外部间隔件112可以在多个第一纳米片NW1的最上面的纳米片上沿着第一栅电极110的侧壁设置。外部间隔件112可以在有源区AR和场绝缘层105中的每个上沿着第一栅电极110的侧壁设置。另外，外部间隔件112可以在多个第二纳米片NW2的最上面的纳米片上沿着第二栅电极120的侧壁设置。外部间隔件112可以在有源区AR和场绝缘层105中的每个上沿着第二栅电极120的侧壁设置。
外部间隔件112可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、氮化硼硅(SiBN)、氮化硼氧硅(SiOBN)、碳氧化硅(SiOC)以及其组合中的至少一种。
盖图案113可以设置在第一栅电极110和第二栅电极120中的每个上。在图2中，盖图案113被示出为在外部间隔件112的内壁之间设置在栅极绝缘层111的顶表面上，但是本公开不限于此。在一些其它实施例中，盖图案113可以设置在外部间隔件112的顶表面、栅极绝缘层111的顶表面、第一栅电极110的顶表面和第二栅电极120的顶表面上。
盖图案113可以包括例如具有相对于第一层间绝缘层150的蚀刻选择性的材料。盖图案113可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)及其组合中的至少一种。
源区/漏区140可以设置到在有源区AR上方的第一栅电极110的至少一侧。源区/漏区140可以与多个第一纳米片NW1接触。另外，源区/漏区140可以设置到在有源区AR上方的第二栅电极120的至少一侧。源区/漏区140可以与多个第二纳米片NW2接触。
例如，源区/漏区140可以设置在形成在第一栅电极110与第二栅电极120之间的第一沟槽T1内部。如图2中所示，在沿着第一水平方向DR1截取的剖视图中，源区/漏区140可以沿着第一沟槽T1的侧表面和底表面以衬垫形状设置。然而，本公开不限于此。
在图2中，源区/漏区140的顶表面被示出为形成为高于多个第一纳米片NW1的最上面的纳米片的顶表面和多个第二纳米片NW2的最上面的纳米片的顶表面，但是本公开不限于此。
内部间隔件114可以设置在多个第一纳米片NW1之间的第一栅电极110的相对侧上。内部间隔件114可以设置在多个第一纳米片NW1的最下面的纳米片与第一有源图案101之间的第一栅电极110的相对侧上。另外，内部间隔件114可以设置在多个第二纳米片NW2之间的第二栅电极120的相对侧上。内部间隔件114可以设置在多个第二纳米片NW2的最下面的纳米片与第一有源图案101之间的第二栅电极120的相对侧上。内部间隔件114可以设置在栅极绝缘层111与源区/漏区140之间。
内部间隔件114可以与源区/漏区140接触。内部间隔件114可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、氮化硼硅(SiBN)、氮化硼氧硅(SiOBN)、碳氧化硅(SiOC)以及其组合中的至少一种。然而，本公开不限于此。
第一层间绝缘层150可以设置在外部间隔件112、盖图案113、场绝缘层105和源区/漏区140上(例如，设置为覆盖外部间隔件112、盖图案113、场绝缘层105和源区/漏区140)。第一层间绝缘层150可以包括例如氧化硅、氮化硅、氮氧化硅以及低k(低介电常数)材料中的至少一种。低介电常数材料可以包括例如氟化原硅酸四乙酯(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、原硅酸四甲酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、硼酸三甲硅烷酯(TMSB)、二乙酰氧基二叔丁氧基硅氧烷(DADBS)、磷酸三甲硅烷酯(TMSP)、聚四氟乙烯(PTFE)、东燃硅氮烷(tonen silazene，TOSZ)、氟硅酸盐玻璃(FSG)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、碳掺杂的氧化硅(CDO)、有机硅酸盐玻璃(OSG)、蚕丝、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或者它们的组合，但是本公开不限于此。
源极/漏极接触件160可以设置在源区/漏区140上/上方。源极/漏极接触件160可以在竖直方向DR3上穿透第一层间绝缘层150以延伸到源区/漏区140的内部。如图2中所示，源极/漏极接触件160的下部可以在第一栅电极110的下表面(例如，第一栅电极110的在多个第一纳米片NW1上方的部分的下表面)下方(即，比第一栅电极110的下表面靠近基底100)延伸以及在源区/漏区140的相对的第一侧壁和第二侧壁之间延伸。例如，源极/漏极接触件160的下部可以在多个第一纳米片NW1的最上面的纳米片的下表面下方延伸(在一些实施例中，在多个第一纳米片NW1的最下面的纳米片的上表面下方延伸)。因此，源区/漏区140可以环绕源极/漏极接触件160的下部。结果，源区/漏区140与源极/漏极接触件160之间的叠置的面积可以增大。在一些实施例中，源区/漏区140的相对的第一侧壁和第二侧壁中的每个可以在第一水平方向DR1上比源极/漏极接触件160的在第一水平方向DR1上的宽度薄。此外，源极/漏极接触件160的侧壁的上部可以位于第一层间绝缘层150上(例如，被第一层间绝缘层150覆盖)。
第一层间绝缘层150可以不设置在第一栅电极110与源极/漏极接触件160之间以及在第二栅电极120与源极/漏极接触件160之间。然而，本公开不限于此。在一些其它实施例中，第一层间绝缘层150可以设置在第一栅电极110与源极/漏极接触件160之间以及在第二栅电极120与源极/漏极接触件160之间。
源极/漏极接触件160可以包括第一部分至第三部分160_1、160_2和160_3。例如，源极/漏极接触件160的第一部分160_1可以设置在第一有源图案101上方。源极/漏极接触件160的第二部分160_2可以设置在第二有源图案102上方。源极/漏极接触件160的第一部分160_1可以在第二水平方向DR2上与源极/漏极接触件160的第二部分160_2间隔开。第一层间绝缘层150可以设置在源极/漏极接触件160的第一部分160_1与源极/漏极接触件160的第二部分160_2之间。
如图5中所示，在沿着第二水平方向DR2截取的剖视图中，源极/漏极接触件160的第一部分160_1的底表面和顶表面可以形成为具有比中心部分的宽度小的宽度。源极/漏极接触件160的第一部分160_1的这种形状是通过蚀刻源区/漏区140以形成源极/漏极接触件160的第一部分160_1而引起的。源极/漏极接触件160的第二部分160_2的形状可以类似于源极/漏极接触件160的第一部分160_1的形状。
源极/漏极接触件160的第三部分160_3可以设置在源极/漏极接触件160的第一部分160_1和源极/漏极接触件160的第二部分160_2上。源极/漏极接触件160的第三部分160_3可以与源极/漏极接触件160的第一部分160_1和源极/漏极接触件160的第二部分160_2中的每个接触。源极/漏极接触件160的第三部分160_3可以将源极/漏极接触件160的第一部分160_1连接(例如，电连接)到源极/漏极接触件160的第二部分160_2。
源极/漏极接触件160可以包括第一阻挡层161和第一填充层162。
第一填充层162可以设置在由第一阻挡层161和硅化物层145限定的第二沟槽T2内部。如图2中所示，硅化物层145可以在第一填充层162与源区/漏区140的第一侧壁之间以及在第一填充层162与源区/漏区140的相对的第二侧壁之间延伸，使得硅化物层145环绕第一填充层162的下部。例如，第一填充层162可以完全填充第二沟槽T2。第一填充层162可以包括例如铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)以及钼(Mo)中的至少一种。然而，本公开不限于此。
第一阻挡层161可以沿着第一填充层162的侧壁设置。第一阻挡层161可以不设置在第一填充层162与源区/漏区140之间。第一阻挡层161可以包括第一侧壁161s1和与第一侧壁161s1相对的第二侧壁161s2。第一阻挡层161的第一侧壁161s1可以与第一填充层162接触。第一阻挡层161的第二侧壁161s2可以与衬垫层130和第一层间绝缘层150接触。
第一阻挡层161可以包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)以及铑(Rh)中的至少一种。然而，本公开不限于此。
衬垫层130可以设置在源极/漏极接触件160与第一栅电极110之间、在源极/漏极接触件160与第二栅电极120之间以及在源极/漏极接触件160与第一层间绝缘层150之间。另外，如图5中所示，衬垫层130可以设置在源区/漏区140与第一层间绝缘层150之间以及在硅化物层145与第一层间绝缘层150之间。例如，衬垫层130可以共形地形成。衬垫层130可与外部间隔件112接触。
衬垫层130可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)、氮化硼硅(SiBN)、氮化硼氧硅(SiOBN)、碳氧化硅(SiOC)以及其组合中的至少一种。
硅化物层145可以设置在源区/漏区140与第一填充层162之间。硅化物层145可以沿着源区/漏区140与源极/漏极接触件160之间的边界表面的轮廓设置。如图5中所示，在沿第二水平方向DR2截取的剖视图中，硅化物层145未设置在源极/漏极接触件160的侧壁上。
硅化物层145可以包括第一侧壁145s1和与第一侧壁145s1相对的第二侧壁145s2。硅化物层145的第一侧壁145s1可以与第一填充层162接触。硅化物层145的第二侧壁145s2可以与源区/漏区140接触。硅化物层145的最上面的表面可以与第一阻挡层161(例如，与第一阻挡层161的最下面的表面)接触。衬垫层130可以例如与源区/漏区140的最上面的表面和硅化物层145的最上面的表面中的每个接触。
硅化物层145的第一侧壁145s1可以具有与第一阻挡层161的第一侧壁161s1连续的斜坡轮廓。例如，硅化物层145的第一侧壁145s1可以在竖直方向DR3上从第一阻挡层161的第一侧壁161s1延伸(例如，与第一阻挡层161的第一侧壁161s1对齐)，使得第一侧壁145s1和第一侧壁161s1共同地形成连续的线/轮廓。硅化物层145可以包括例如金属硅化物材料。
蚀刻停止层155可以设置在第一层间绝缘层150上。蚀刻停止层155可以位于源极/漏极接触件160的顶表面的一部分上(例如，可以覆盖源极/漏极接触件160的顶表面的一部分)。图2示出了蚀刻停止层155形成为单层，但是本公开不限于此。在一些其它实施例中，蚀刻停止层155可以形成为多层结构。蚀刻停止层155可以包括例如氧化硅、氮化硅、氮氧化硅以及低介电常数材料中的至少一种。
第二层间绝缘层170可以设置在蚀刻停止层155上。第二层间绝缘层170可以包括例如氧化硅、氮化硅、氮氧化硅以及低介电常数材料中的至少一种。低介电常数材料可以包括例如氟化原硅酸四乙酯(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、原硅酸四甲酯(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、硼酸三甲硅烷酯(TMSB)、二乙酰氧基二叔丁氧基硅氧烷(DADBS)、磷酸三甲硅烷酯(TMSP)、聚四氟乙烯(PTFE)、东燃硅氮烷(TOSZ)、氟硅酸盐玻璃(FSG)、聚酰亚胺纳米泡沫(诸如聚环氧丙烷)、碳掺杂的氧化硅(CDO)、有机硅酸盐玻璃(OSG)、蚕丝、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或者它们的组合，但是本公开不限于此。
过孔180可以在竖直方向DR3上穿透第二层间绝缘层170和蚀刻停止层155，以连接(例如，电连接)到源极/漏极接触件160。过孔180可以包括第二阻挡层181和第二填充层182。第二阻挡层181可以形成过孔180的侧壁和底表面。第二填充层182可以设置在第二阻挡层181上。
第二阻挡层181可以包括例如钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钌(Ru)、钴(Co)、镍(Ni)、镍硼(NiB)、钨(W)、氮化钨(WN)、锆(Zr)、氮化锆(ZrN)、钒(V)、氮化钒(VN)、铌(Nb)、氮化铌(NbN)、铂(Pt)、铱(Ir)以及铑(Rh)中的至少一种。然而，本公开不限于此。
第二填充层182可以包括例如铝(Al)、铜(Cu)、钨(W)、钴(Co)、钌(Ru)以及钼(Mo)中的至少一种。然而，本公开不限于此。
在下文中，将参照图2和图6至图19描述根据本公开的一些实施例的半导体装置。
图6至图19是用于描述根据本公开的一些实施例的用于制造半导体装置的方法的图。
参照图6，可以在基底100上方形成其中第一半导体层11和第二半导体层12交替地堆叠的堆叠结构10。例如，可以在堆叠结构10的最下面的部分处形成第一半导体层11，并且可以在堆叠结构10的最上面的部分处形成第二半导体层12。然而，本公开不限于此。第一半导体层11可以包括例如硅锗(SiGe)。第二半导体层12可以包括例如硅(Si)。
随后，可以在基底100上形成深沟槽DT(见图4)，以限定有源区AR(见图4)。此后，可以在有源区AR上形成第一有源图案101和第二有源图案102(见图4)。
参照图7，可以在堆叠结构10上形成第一虚设栅极110D和第二虚设栅极120D。第一虚设栅极110D和第二虚设栅极120D中的每个可以沿第二水平方向DR2延伸。第二虚设栅极120D可以在第一水平方向DR1上与第一虚设栅极110D间隔开。另外，可以在第一虚设栅极110D和第二虚设栅极120D中的每个上形成虚设盖图案113D。虚设盖图案113D可以在竖直方向DR3上与第一虚设栅极110D和第二虚设栅极120D中的每个完全叠置。
随后，可以在堆叠结构10、第一虚设栅极110D、第二虚设栅极120D和虚设盖图案113D上形成外部间隔件材料层112M(例如，可以形成外部间隔件材料层112M以覆盖堆叠结构10、第一虚设栅极110D、第二虚设栅极120D和虚设盖图案113D)。可以例如共形地形成外部间隔件材料层112M。
参照图8，可以使用第一虚设栅极110D、第二虚设栅极120D、虚设盖图案113D和外部间隔件材料层112M作为掩模来蚀刻堆叠结构10，以形成第一沟槽T1。
通过第一沟槽T1分开的第二半导体层12可以形成多个纳米片。例如，保留在第一虚设栅极110D下面的第二半导体层12形成多个第一纳米片NW1，并且保留在第二虚设栅极120D下面的第二半导体层12可以形成多个第二纳米片NW2。
当形成第一沟槽T1时，可以蚀刻外部间隔件材料层112M的形成在虚设盖图案113D的顶表面和堆叠结构10的顶表面上的部分。因此，可以在第一虚设栅极110D、第二虚设栅极120D和虚设盖图案113D中的每个的侧壁上形成外部间隔件112。例如，第一沟槽T1可以延伸到第一有源图案101的内部。另外，第一沟槽T1可以在外部间隔件112下方延伸。
参照图9，可以蚀刻通过第一沟槽T1暴露的第一半导体层11的侧壁的部分。因此，可以将第一半导体层11的侧壁形成为比多个第一纳米片NW1的侧壁和多个第二纳米片NW2的侧壁中的每个更加凹入。随后，可以在蚀刻第一半导体层11的部分中形成内部间隔件114。
参照图10，可以在第一沟槽T1内部形成源区/漏区140。可以沿着第一沟槽T1的侧壁和底表面形成源区/漏区140。例如，源区/漏区140可以从暴露于第一沟槽T1的多个第一纳米片NW1、多个第二纳米片NW2和第一有源图案101中的每者外延生长。
随后，可以在第一沟槽T1中在源区/漏区140上形成牺牲层190(例如，可以在源区/漏区140上形成牺牲层190以填充第一沟槽T1)。例如，牺牲层190可以完全填充第一沟槽T1的内部，但是本公开不限于此。在图10中，牺牲层190的顶表面被示出为与源区/漏区140的顶表面形成在同一平面上，但是这是为了描述的简单，并且本公开不限于此。
源区/漏区140和牺牲层190可以包括具有蚀刻选择性的不同成分的材料。例如，源区/漏区140可以包括硅(Si)或者包含具有第一浓度的锗(Ge)的硅锗(SiGe)。牺牲层190可以包括包含具有比第一浓度高的第二浓度的锗(Ge)的硅锗(SiGe)。
在一些其它实施例中，源区/漏区140可以包括包含具有第三浓度的锗(Ge)的硅锗(SiGe)。牺牲层190可以包括硅(Si)或者包含具有比第三浓度低的第四浓度的锗(Ge)的硅锗(SiGe)。
在又一其它实施例中，可以在基底100中限定NMOS区域和PMOS区域。设置在NMOS区域中的源区/漏区140可以包括硅(Si)或者包含具有第一浓度的锗(Ge)的硅锗(SiGe)。设置在NMOS区域中的牺牲层190可以包括包含具有比第一浓度高的第二浓度的锗(Ge)的硅锗(SiGe)。另外，设置在PMOS区域中的源区/漏区140可以包括包含具有比第一浓度高的第三浓度的锗(Ge)的硅锗(SiGe)。设置在PMOS区域中的牺牲层190可以包括硅(Si)或者包含具有比第三浓度低的第四浓度的锗(Ge)的硅锗(SiGe)。
由于源区/漏区140和牺牲层190形成为包括具有蚀刻选择性的不同成分的材料，所以可以在后续工艺中选择性地去除牺牲层190。
参照图11，可以在虚设盖图案113D的顶表面上、在外部间隔件112的侧壁上、在牺牲层190上以及在源区/漏区140上形成衬垫材料层130M。例如，可以共形地形成衬垫材料层130M，但是本公开不限于此。随后，可以在衬垫材料层130M上形成第一层间绝缘层150。
参照图12，可以通过平坦化工艺(例如，CMP工艺)去除第一层间绝缘层150的一部分、衬垫材料层130M的一部分、外部间隔件112的一部分以及虚设盖图案113D。因此，可以暴露第一虚设栅极110D和第二虚设栅极120D中的每个。
参照图13，可以去除第一虚设栅极110D、第二虚设栅极120D和第一半导体层11。
参照图14，可以在去除第一虚设栅极110D和第一半导体层11的部分/区域中形成栅极绝缘层111、第一栅电极110和盖图案113。另外，可以在去除第二虚设栅极120D和第一半导体层11的部分/区域中形成栅极绝缘层111、第二栅电极120和盖图案113。
参照图15，可以在盖图案113上另外形成第一层间绝缘层150(例如，可以另外形成第一层间绝缘层150以覆盖盖图案113)。然而，本公开不限于此。在一些其它实施例中，可以省略在盖图案113上另外形成第一层间绝缘层150的工艺。
参照图16，可以形成用于形成源极/漏极接触件160(见图2)的第三沟槽T3。第三沟槽T3可以在竖直方向DR3上穿透第一层间绝缘层150并且延伸到源区/漏区140。可以通过第三沟槽T3暴露源区/漏区140。
在形成第三沟槽T3时，可以去除牺牲层190和衬垫材料层130M的形成在牺牲层190的顶表面上的部分。因此，可以形成在外部间隔件112的侧壁上形成的衬垫层130。例如，形成在外部间隔件112的侧壁上的衬垫层130的侧壁可以从源区/漏区140的侧壁延伸(例如，具有与源区/漏区140的侧壁连续的斜坡轮廓)，使得衬垫层130的侧壁和源区/漏区140的侧壁共同地形成连续的线/轮廓。
参照图17，可以沿着第三沟槽T3的侧壁和底表面形成阻挡材料层161M。可以沿着源区/漏区140中的每个的轮廓和衬垫层130的侧壁形成阻挡材料层161M。例如，可以共形地形成阻挡材料层161M。
参照图18，可以通过对阻挡材料层161M的与源区/漏区140接触的部分进行热处理来形成硅化物层145。例如，当对阻挡材料层161M执行热处理时，也可以将源区/漏区140的与阻挡材料层161M接触的部分转换为硅化物层145。
阻挡材料层161M的在形成硅化物层145之后的剩余的部分可以被限定为第一阻挡层161。另外，可以通过硅化物层145和第一阻挡层161来限定第二沟槽T2。暴露于第二沟槽T2的第一阻挡层161的侧壁可以从暴露于第二沟槽T2的硅化物层145的侧壁延伸(例如，具有与暴露于第二沟槽T2的硅化物层145的侧壁连续的斜坡轮廓)，使得第一阻挡层161的侧壁和硅化物层145的侧壁共同地形成连续的线/轮廓。
参照图19，可以在第二沟槽T2中的硅化物层145和第一阻挡层161上形成第一填充层162(例如，可以在硅化物层145和第一阻挡层161上形成第一填充层162以填充第二沟槽T2)。
再次参照图2，可以在第一层间绝缘层150和源极/漏极接触件160上顺序地形成蚀刻停止层155和第二层间绝缘层170。随后，可以形成过孔180以在竖直方向DR3上穿透第二层间绝缘层170和蚀刻停止层155。过孔180可以与源极/漏极接触件160接触。通过该制造方法，可以制造图2中所示的半导体装置。
在根据本公开的一些实施例的半导体装置和用于制造半导体装置的方法中，可以增大源区/漏区140与源极/漏极接触件160之间的边界表面的面积，从而减小/最小化界面电阻。另外，在根据本公开的一些实施例的半导体装置和用于制造半导体装置的方法中，在去除形成在源区/漏区140上的牺牲层190之后形成源极/漏极接触件160，从而抑制/防止源区/漏区140在横向方向上突出。因此，可以通过降低半导体装置的驱动功率来提高半导体装置的可靠性。
在下文中，将参照图20和图21描述根据本公开的一些其它实施例的半导体装置。将主要描述与图1至图5中所示的半导体装置的不同。
图20和图21是示出根据本公开的一些其它实施例的半导体装置的剖视图。
参照图20和图21，根据本公开的一些其它实施例的半导体装置可以具有鳍型晶体管(FinFET)结构。
例如，第一有源图案201和第二有源图案202中的每个可以在竖直方向DR3上从有源区AR突出。如图21中所示，第一有源图案201和第二有源图案202中的每个可以延伸到第一栅电极210的内部。
第一栅电极210可以在第一有源图案201和第二有源图案202上沿第二水平方向DR2延伸。第二栅电极220可以在第一有源图案201和第二有源图案202上沿第二水平方向DR2延伸。第二栅电极220可以在第一水平方向DR1上与第一栅电极210间隔开。
栅极绝缘层211可以沿着第一栅电极210的侧壁和底表面设置。另外，栅极绝缘层211可以沿着第二栅电极220的侧壁和底表面设置。
在下文中，将参照图22描述根据本公开的又一其它实施例的半导体装置。将主要描述与图1至图5中所示的半导体装置的不同。
图22是示出根据本公开的又一其它实施例的半导体装置的剖视图。
参照图22，根据本公开的又一其它实施例的半导体装置可以包括绝缘体上硅(SOI)基底。例如，第一有源图案301可以包括第一层301_1、绝缘层301_2和第二层301_3。SOI基底可以被限定为包括基底100和第一有源图案301。
第一层301_1可以设置在基底100上。第一层301_1可以包括例如硅(Si)或硅锗(SiGe)。绝缘层301_2可以设置在第一层301_1上。绝缘层301_2可以包括绝缘材料。绝缘层301_2可以包括例如氧化硅(SiO2)，但是本公开不限于此。第二层301_3可以位于绝缘层301_2上。第二层301_3可以包括例如硅(Si)。例如，源区/漏区140的至少一部分可以设置在第二层301_3的内部。然而，本公开不限于此。
在下文中，将参照图23描述根据本公开的又一其它实施例的半导体装置。将主要描述与图1至图5中所示的半导体装置的不同。
图23是示出根据本公开的又一其它实施例的半导体装置的剖视图。
参照图23，根据本公开的又一其它实施例的半导体装置可以包括绝缘体上硅锗(SGOI)基底。例如，第一有源图案401可以包括第一层401_1和绝缘层401_2。SGOI基底可以被限定为包括基底100和第一有源图案401。
第一层401_1可以设置在基底100上。第一层401_1可以包括例如硅锗(SiGe)。绝缘层401_2可以设置在第一层401_1上。绝缘层401_2可以包括绝缘材料。绝缘层401_2可以包括例如氧化硅(SiO2)，但是本公开不限于此。例如，源区/漏区140的至少一部分可以设置在绝缘层401_2的内部。然而，本公开不限于此。
在下文中，将参照图24描述根据本公开的又一其它实施例的半导体装置。将主要描述与图1至图5中所示的半导体装置的不同。
图24是示出根据本公开的一些其它实施例的半导体装置的剖视图。
参照图24，在根据本公开的又一其它实施例的半导体装置中，不设置内部间隔件114(见图2)。
第一栅电极510的设置在多个第一纳米片NW1之间的第一部分的在第一水平方向DR1上的宽度可以大于第一栅电极510的设置在外部间隔件112之间的第二部分的在第一水平方向DR1上的宽度。另外，第二栅电极520的设置在多个第二纳米片NW2之间的第一部分的在第一水平方向DR1上的宽度可以大于第二栅电极520的设置在外部间隔件112之间的第二部分的在第一水平方向DR1上的宽度。栅极绝缘层511可以与源区/漏区140接触。
在下文中，将参照图25描述根据本公开的又一其它实施例的半导体装置。将主要描述与图1至图5中所示的半导体装置的不同。
图25是示出根据本公开的又一其它实施例的半导体装置的剖视图。
参照图25，在根据本公开的又一其它实施例的半导体装置中，硅化物层645可以与内部间隔件114接触。
源区/漏区640可以设置在多个第一纳米片NW1的相对侧上。源区/漏区640可以设置为在第一水平方向DR1上从多个第一纳米片NW1凸出地突出。源区/漏区640可以设置在多个第二纳米片NW2的相对侧上。源区/漏区640可以设置为在第一水平方向DR1上从多个第二纳米片NW2凸出地突出。此外，源区/漏区640中的一些可以设置为在竖直方向DR3上从第一有源图案101凸出地突出。
在一些实施例中，与多个第一纳米片NW1接触的源区/漏区640中的第一组源区/漏区640可以在竖直方向DR3上彼此间隔开。另外，与多个第二纳米片NW2接触的源区/漏区640中的第二组源区/漏区640可以在竖直方向DR3上彼此间隔开。
硅化物层645可以设置在源极/漏极接触件660的第一填充层662与源区/漏区640之间。源极/漏极接触件660的第一阻挡层661不设置在硅化物层645与第一填充层662之间。硅化物层645可以与源区/漏区640之间的内部间隔件114接触。
在下文中，将参照图26和图27描述根据本公开的一些其它实施例的半导体装置。将主要描述与图1至图5中所示的半导体装置的不同。
图26是示出根据本公开的又一其它实施例的半导体装置的布局图。图27是沿着图26的线D-D'截取的剖视图。
参照图26和图27，在根据本公开的又一其它实施例的半导体装置中，源极/漏极接触件760可以延伸到由深沟槽DT限定的元件隔离区域上。也就是说，源极/漏极接触件760可以横跨有源区AR和元件隔离区域设置。
有源图案701可以在有源区AR上沿第一水平方向DR1延伸。在图26中，一个有源图案701被示出为设置在有源区AR上，但是本公开不限于此。在一些其它实施例中，两个或更多个有源图案可以设置在有源区AR上。
源极/漏极接触件760可以包括第一部分760_1和第二部分760_3。例如，源极/漏极接触件760的第一部分760_1可以设置在有源图案701上。
如图26中所示，在沿着第二水平方向DR2截取的剖视图中，源极/漏极接触件760的第一部分760_1的底表面和顶表面可以形成为具有比第一部分760_1的中心部分的宽度小的宽度。源极/漏极接触件760的第一部分760_1的这种形状是通过蚀刻源区/漏区140以形成源极/漏极接触件760的第一部分760_1而引起的。
源极/漏极接触件760的第二部分760_3可以设置在源极/漏极接触件760的第一部分760_1上。源极/漏极接触件760的第二部分760_3可以与源极/漏极接触件760的第一部分760_1接触。源极/漏极接触件760的第二部分760_3可以横跨有源区AR和元件隔离区域设置。
源极/漏极接触件760可以包括第一阻挡层761和设置在第一阻挡层761上的第一填充层762。
过孔780可以在竖直方向DR3上穿透第二层间绝缘层170和蚀刻停止层155，以连接(例如，电连接)到源极/漏极接触件760。过孔780可以设置在由深沟槽DT限定的元件隔离区域上。
过孔780可以包括第二阻挡层781和第二填充层782。第二阻挡层781可以形成过孔780的侧壁和底表面。第二填充层782可以设置在第二阻挡层781上。
在总结详细描述时，本领域技术人员将理解的是，在基本不脱离本公开的原理的情况下，可以对示例实施例进行许多变化和修改。因此，所公开的发明的示例实施例仅在一般和描述性意义上使用，而不是为了限制的目的。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底；
有源图案，在基底上沿第一水平方向延伸；
栅电极，在有源图案上沿不同于第一水平方向的第二水平方向延伸；
源区/漏区，位于栅电极的至少一侧上；
源极/漏极接触件，延伸到源区/漏区中，并且包括填充层和沿着填充层的侧壁的阻挡层；以及
硅化物层，位于源区/漏区与填充层之间，硅化物层包括与填充层接触的第一侧壁和与源区/漏区接触的第二侧壁，
其中，阻挡层不位于填充层与源区/漏区之间。
2.根据权利要求1所述的半导体装置，
其中，阻挡层包括与填充层接触的第一侧壁和与第一侧壁相对的第二侧壁，并且
其中，阻挡层的第一侧壁从硅化物层的第一侧壁延伸。
3.根据权利要求1所述的半导体装置，其中，硅化物层的最上面的表面与阻挡层的最下面的表面接触。
4.根据权利要求1所述的半导体装置，所述半导体装置还包括：
层间绝缘层，位于源极/漏极接触件的侧壁上；以及
衬垫层，位于源极/漏极接触件与栅电极之间，
其中，衬垫层与源区/漏区的最上面的表面和硅化物层的最上面的表面中的每者接触。
5.根据权利要求1所述的半导体装置，所述半导体装置还包括：
层间绝缘层，位于源极/漏极接触件的侧壁上，
其中，层间绝缘层不位于栅电极与源极/漏极接触件之间。
6.根据权利要求1所述的半导体装置，其中，源极/漏极接触件包括：
第一部分；
第二部分，在第二水平方向上与第一部分间隔开；以及
第三部分，位于第一部分和第二部分上并且将第一部分电连接到第二部分。
7.根据权利要求1所述的半导体装置，其中，有源图案包括：
第一层，位于基底上并且包括硅或硅锗；以及
绝缘层，位于第一层上并且包括绝缘材料。
8.根据权利要求7所述的半导体装置，其中，有源图案还包括：
第二层，位于绝缘层上并且包括硅。
9.根据权利要求1所述的半导体装置，所述半导体装置还包括多个纳米片，所述多个纳米片在有源图案上沿竖直方向堆叠为彼此间隔开并且被栅电极围绕。
10.根据权利要求9所述的半导体装置，所述半导体装置还包括位于栅电极与源区/漏区之间并且与源区/漏区接触的栅极绝缘层。
11.根据权利要求9所述的半导体装置，所述半导体装置还包括在所述多个纳米片之间的栅电极的相对侧上的内部间隔件，
其中，内部间隔件与硅化物层接触。
12.一种半导体装置，所述半导体装置包括：
基底；
有源图案，在基底上沿第一水平方向延伸；
多个纳米片，在有源图案上沿竖直方向堆叠为彼此间隔开；
栅电极，在有源图案上沿不同于第一水平方向的第二水平方向延伸并且围绕所述多个纳米片；
源区/漏区，位于栅电极的至少一侧上；
源极/漏极接触件，延伸到源区/漏区中并且包括填充层和沿着填充层的侧壁的阻挡层；
硅化物层，位于源区/漏区与填充层之间，包括与填充层接触的第一侧壁以及与源区/漏区接触的第二侧壁，并且具有与阻挡层接触的最上面的表面；
层间绝缘层，位于源极/漏极接触件的侧壁上；以及
衬垫层，位于源极/漏极接触件与栅电极之间以及位于源极/漏极接触件与层间绝缘层之间，
其中，阻挡层包括与填充层接触的第一侧壁和与第一侧壁相对的第二侧壁，并且
其中，阻挡层的第一侧壁从硅化物层的第一侧壁延伸。
13.根据权利要求12所述的半导体装置，其中，阻挡层不位于填充层与源区/漏区之间。
14.根据权利要求12所述的半导体装置，其中，衬垫层与源区/漏区的最上面的表面和硅化物层的最上面的表面中的每者接触。
15.根据权利要求12所述的半导体装置，其中，源极/漏极接触件包括：
第一部分；
第二部分，在第二水平方向上与第一部分间隔开；以及
第三部分，位于第一部分和第二部分上并且将第一部分电连接到第二部分，并且
其中，层间绝缘层位于第一部分与第二部分之间。
16.一种用于制造半导体装置的方法，所述方法包括：
在基底上形成第一半导体层和第二半导体层交替地堆叠的堆叠结构；
在堆叠结构上形成虚设栅极；
通过使用虚设栅极作为掩模蚀刻堆叠结构来形成沟槽；
在沟槽中形成源区/漏区；
在沟槽中在源区/漏区上形成牺牲层；
在虚设栅极的侧壁上和牺牲层上形成衬垫材料层；
去除虚设栅极和第一半导体层；
在从其去除了虚设栅极和第一半导体层的区域中形成栅电极；
通过去除衬垫材料层的形成在牺牲层上的部分而在栅电极的侧壁上形成衬垫层；
去除牺牲层以暴露源区/漏区；
在去除牺牲层之后，沿着源区/漏区中的每个的轮廓和衬垫层的侧壁形成阻挡材料层；
通过对阻挡材料层的与源区/漏区接触的部分进行热处理来形成硅化物层；以及
在硅化物层上形成填充层。
17.根据权利要求16所述的方法，其中，阻挡材料层的与填充层接触的侧壁从硅化物层的与填充层接触的侧壁延伸。
18.根据权利要求16所述的方法，其中，去除牺牲层以暴露源区/漏区的步骤包括：去除牺牲层使得衬垫层的侧壁和源区/漏区的侧壁共同地形成连续的线。
19.根据权利要求16所述的方法，
其中，源区/漏区包括硅或者包含具有第一浓度的锗的硅锗，并且
其中，牺牲层包括包含具有比第一浓度高的第二浓度的锗的硅锗。
20.根据权利要求16所述的方法，
其中，源区/漏区包括包含具有第一浓度的锗的硅锗，并且
其中，牺牲层包括硅或者包含具有比第一浓度低的第二浓度的锗的硅锗。
CN202111651145.4A 2021-03-03 2021-12-30 半导体装置和用于制造半导体装置的方法 Pending CN115020340A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210028003A KR20220124426A (ko) 2021-03-03 2021-03-03 반도체 장치 및 이의 제조 방법
KR10-2021-0028003 2021-03-03

Publications (1)

Publication Number Publication Date
CN115020340A true CN115020340A (zh) 2022-09-06

Family

ID=83064991

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111651145.4A Pending CN115020340A (zh) 2021-03-03 2021-12-30 半导体装置和用于制造半导体装置的方法

Country Status (3)

Country Link
US (1) US11973111B2 (zh)
KR (1) KR20220124426A (zh)
CN (1) CN115020340A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11670701B2 (en) * 2019-12-18 2023-06-06 Samsung Electronics Co., Ltd. Semiconductor devices
US20240128355A1 (en) * 2022-10-18 2024-04-18 Applied Materials, Inc. Sacrificial source/drain for metallic source/drain horizontal gate all around architecture

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9653462B2 (en) 2014-12-26 2017-05-16 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102246880B1 (ko) 2015-02-10 2021-04-30 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
KR102290538B1 (ko) 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9741812B1 (en) 2016-02-24 2017-08-22 International Business Machines Corporation Dual metal interconnect structure
KR102276650B1 (ko) * 2017-04-03 2021-07-15 삼성전자주식회사 반도체 소자의 제조 방법
KR102283024B1 (ko) 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10553679B2 (en) * 2017-12-07 2020-02-04 International Business Machines Corporation Formation of self-limited inner spacer for gate-all-around nanosheet FET
KR102606237B1 (ko) 2018-02-09 2023-11-24 삼성전자주식회사 모스 트랜지스터를 포함하는 집적 회로 반도체 소자
US10553492B2 (en) * 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
US10522622B2 (en) 2018-05-14 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor device and method for forming the same
US11245005B2 (en) * 2018-05-14 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with extended contact structure
KR102403737B1 (ko) 2018-05-23 2022-05-31 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10714578B2 (en) 2018-05-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming recesses in source/drain regions and devices formed thereof
US11424338B2 (en) * 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
US11276643B2 (en) * 2020-07-22 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside spacer and methods of forming the same

Also Published As

Publication number Publication date
US11973111B2 (en) 2024-04-30
US20220285493A1 (en) 2022-09-08
KR20220124426A (ko) 2022-09-14

Similar Documents

Publication Publication Date Title
US20220130970A1 (en) Semiconductor device
US11916123B2 (en) Semiconductor device
US11973111B2 (en) Semiconductor devices and methods for fabricating the same
KR20220086217A (ko) 반도체 장치
US20220406939A1 (en) Semiconductor devices
US11843053B2 (en) Semiconductor devices
US11804528B2 (en) Semiconductor device
US20220077292A1 (en) Semiconductor device and method for fabricating the same
KR20220096442A (ko) 반도체 장치
US20240038841A1 (en) Semiconductor device and method for fabricating the same
US20230011153A1 (en) Semiconductor Device
US11869938B2 (en) Semiconductor device
US11978770B2 (en) Semiconductor device
US20220310805A1 (en) Semiconductor devices
US20220254881A1 (en) Semiconductor device
US11837638B2 (en) Semiconductor device
US12009397B2 (en) Semiconductor device
US11843000B2 (en) Semiconductor device
US20230352523A1 (en) Semiconductor device
US20230402382A1 (en) Semiconductor device
US20240038840A1 (en) Semiconductor device
US20230326964A1 (en) Semiconductor devices and methods for fabricating the same
US20230402456A1 (en) Semiconductor device
US20220320301A1 (en) Semiconductor device
US20230378264A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination