TW201725630A - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TW201725630A
TW201725630A TW105141025A TW105141025A TW201725630A TW 201725630 A TW201725630 A TW 201725630A TW 105141025 A TW105141025 A TW 105141025A TW 105141025 A TW105141025 A TW 105141025A TW 201725630 A TW201725630 A TW 201725630A
Authority
TW
Taiwan
Prior art keywords
layer
fin
semiconductor
channel
dielectric
Prior art date
Application number
TW105141025A
Other languages
English (en)
Other versions
TWI707404B (zh
Inventor
陳奕升
吳政憲
葉致鍇
育佳 楊
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201725630A publication Critical patent/TW201725630A/zh
Application granted granted Critical
Publication of TWI707404B publication Critical patent/TWI707404B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導體裝置的形成方法包含提供從基底延伸的鰭，且鰭具有源極/汲極區和通道區，鰭包含第一層、第二層設置於第一層上方及第三層設置於第二層上方，透過從通道區移除第二層的至少一部分以形成間隙，第一材料形成於通道區中，以形成第一界面層部分和第二界面層部分，分別至少部分地環繞第一層和第三層，第二材料沉積於通道區中，以形成第一高介電常數介電層部分和第二高介電常數介電層部分，分別至少部分地環繞第一界面層部分和第二界面層部分，沿通道區中的第一高介電常數介電層部分和第二高介電常數介電層部分的相對側壁形成包含清除材料的金屬層。

Description

半導體裝置的形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置的形成方法。
半導體工業為了追求較高裝置密度、較高效能和較低成本已進入奈米科技製程節點。雖然在材料和製造上有突破性的進展，但是在平面裝置例如傳統金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)的微縮化上確實具有挑戰性。為了克服這些挑戰，電路設計者尋找新穎的結構來表現出改善的效能。一個研究途徑為三維設計的發展，例如鰭式場效電晶體(fin-like field effect transistor，FinFET)。可將鰭式場效電晶體視為典型的平面裝置從基底突出並進入閘極。典型的鰭式場效電晶體以有著從基底延伸出之薄“鰭”(或鰭結構)製造而成。場效電晶體(FET)的通道形成於此垂直的鰭中，且提供閘極於鰭的通道區上方(例如環繞鰭的通道區)。使閘極環繞鰭增加了通道區與閘極之間的接觸面積，並讓閘極可從多個側邊控制通道，這可以在一些方面，且在一些應用上受到影響，鰭式場效電晶體提供縮小的短通道效應、減少漏電流和較高的電流。換言之，鰭式場效 電晶體相較於平面裝置較快、較小且較有效率。
持續的鰭式場效電晶體(FinFET)微縮化也出現關鍵挑戰。舉例來說，當鰭式場效電晶體通過各個科技節點微縮化，已實施具有高介電常數(例如高介電常數(high-k)介電質)之閘極介電材料的閘極堆疊。在實施高介電常數/金屬閘極堆疊時，重要的是適當地縮放閘極結構的等效氧化層厚度(equivalent oxide thickness，EOT)以改善裝置效能。然而，可能需要界面層在閘極介電層(例如HfO2)與通道之間，界面層也對閘極結構的等效氧化層厚度(EOT)作出貢獻。再者，界面層可影響鰭式場效電晶體的平帶電壓(flat band voltage)及/或臨界電壓(threshold voltage)。因此，當鰭式場效電晶體的尺寸縮減，界面層的厚度及/或均勻性變得越來越重要。
因此，需要改善的多閘極結構和製造方法。
在一些實施例中，提供半導體裝置的形成方法，此方法包含提供從基底延伸的鰭，該鰭具有源極/汲極區和通道區，其中該鰭包含第一層設置於基底上方、第二層設置於第一層上方及第三層設置於第二層上方，從通道區移除第二層的至少一部分，以形成間隙於第一層與該第三層之間，形成第一材料於通道區中，以形成至少部分地環繞第一層的第一界面層部分，並形成至少部分地環繞第三層的第二界面層部分，沉積第二材料於通道區中，以形成至少部分地環繞第一界面層部分的第一高介電常數介電層部分，並形成至少部分地環繞第二界面層部分的第二高介電常數介電層部分，以及沿通道區中的第 一高介電常數介電層部分和第二高介電常數介電層部分的相對側壁形成金屬層，其中金屬層包含清除材料(scavenging material)。
在一些其他實施例中，提供半導體裝置的形成方法，此方法包含形成包含第一半導體層、第二半導體層和第三半導體層的鰭元件，從鰭元件的通道區移除第二半導體層的至少一部分，以形成間隙於第一半導體層與第三半導體層之間，形成中介部件於通道區中，其中中介部件包含至少部分地環繞第一半導體層的第一界面層部分，至少部分地環繞第一界面層部分的第一高介電常數介電層部分，至少部分地環繞第二半導體層的第二界面層部分，及至少部分地環繞第二界面層部分的第二高介電常數介電層部分，以及沉積至少部分地環繞中介部件的金屬層，其中金屬層包含清除材料。
在另外一些實施例中，提供半導體裝置，此半導體裝置包含鰭元件從基底延伸，其中鰭元件的通道區包含第一半導體層，第二半導體層設置於第一半導體層上方且透過間隔區域與第一半導體層垂直地隔開，至少部分地環繞第一半導體層的第一高介電常數介電層部分，至少部分地環繞第二半導體層的第二高介電常數介電層部分，以及金屬層沿第一高介電常數介電層部分和第二高介電常數介電層部分的相對側壁形成，其中金屬層包含清除材料，且其中間隔區域不具有清除材料。
100、150‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、152、154、156、158、160、162、164、166、168‧‧‧方塊
200‧‧‧裝置
202‧‧‧基底
204‧‧‧應變鬆弛緩衝層
206、208‧‧‧半導體層
209、302‧‧‧溝槽
210‧‧‧隔離部件
212‧‧‧堆疊
214A、214B、1314A、1314B、1314C‧‧‧鰭元件
216‧‧‧光阻
402‧‧‧硬遮罩
500‧‧‧第一區
501‧‧‧第二區
502、920、1006‧‧‧覆蓋層
504‧‧‧虛設閘極電極層
506‧‧‧虛設閘極結構
508、708‧‧‧介電層
510‧‧‧源極/汲極區
512‧‧‧通道區
602‧‧‧源極/汲極部件
702‧‧‧層間介電層
704‧‧‧接觸蝕刻停止層
706、804‧‧‧開口
710‧‧‧閘極間隙壁
902A、902B、1066A、1066B、1254‧‧‧間隙
904‧‧‧通道剖面輪廓
908、908A、908B‧‧‧通道層
910‧‧‧支撐層
912‧‧‧間隔距離
914‧‧‧通道層寬度
916‧‧‧支撐層寬度
918‧‧‧通道層高度
1002‧‧‧界面層
1004‧‧‧高介電常數介電層
1012A、1012B‧‧‧間隔區域
1024‧‧‧中介部件
1028、1060、1062、1064、1104、1250、1252‧‧‧厚度
1102‧‧‧清除層
1200‧‧‧退火製程
1202‧‧‧處理過的界面層
1204‧‧‧第一層
1206‧‧‧第二層
1208‧‧‧區域
1258‧‧‧最大清除距離
1302、1304、1306‧‧‧曲線
1506‧‧‧閘極堆疊
1508‧‧‧閘極金屬層
A、B、C‧‧‧區域
H‧‧‧高度
T‧‧‧清除臨界值
W‧‧‧寬度
θ1、θ2、θ3‧‧‧角度
根據以下的詳細說明並配合所附圖式可以更加理 解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。
第1A和1B圖為依據本發明實施例的一個或多個方面之製造半導體裝置或其中一部分的方法的流程圖。
第2A、2B、2C、2D和2E圖為依據本發明的一實施例之半導體裝置的一部分的剖面示意圖。
第3A、3B、3C和3D圖為依據本發明的一實施例之半導體裝置的一部分的剖面示意圖。
第4A、4B、4C、4D、4E和4F圖為依據本發明的一實施例之半導體裝置的一部分的剖面示意圖。
第5A圖為依據本發明的一實施例之半導體裝置的一部分的等角視圖(isometric View)。
第5B圖為依據本發明的一實施例之半導體裝置的一部分的剖面示意圖。
第6圖為依據本發明的一實施例之半導體裝置的一部分的剖面示意圖。
第7A、7B、7C、7D和7E圖為依據本發明的一實施例之半導體裝置的一部分的剖面示意圖。
第7F圖為依據本發明的一實施例之半導體裝置的一部分的等角視圖。
第8A圖為依據本發明的一實施例之半導體裝置的一部分的剖面示意圖。
第8B圖為依據本發明的一實施例之半導體裝置的一部分 的等角視圖。
第9A、9B和9C圖為依據本發明的一實施例之半導體裝置的一部分的剖面示意圖。
第10A、10B和10C圖為依據本發明的各種實施例之半導體裝置的一部分的剖面示意圖。
第11A、11B和11C圖為依據本發明的各種實施例之半導體裝置的一部分的剖面示意圖。
第12A、12B、12C和12D圖為依據一些實施例之半導體裝置的一部分的剖面示意圖。
第13A、13B和13C圖顯示依據各種實施例之界面層的最大清除距離作為相鄰的通道半導體層之間的間距的函數之曲線圖以及通道的剖面輪廓圖。
第14A、14B和14C圖為依據一些實施例之半導體裝置的一部分的剖面示意圖。
第15圖為依據一些實施例之半導體裝置的一部分的透視圖。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施揭露內容之不同部件(feature)。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件 與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。另外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。例如，若翻轉圖式中的裝置，描述為位於其他元件或部件“下方”或“在...之下”的元件，將定位為位於其他元件或部件“上方”。因此，範例的用語“下方”可涵蓋上方及下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
可以注意到本發明的一些實施例為多閘極電晶體或此處被稱為鰭式場效電晶體(FinFET)裝置的鰭式多閘極電晶體的形式。這樣的裝置可包含P型金屬氧化物半導體鰭式場效電晶體裝置或N型金屬氧化物半導體鰭式場效電晶體裝置。鰭式場效電晶體裝置可為閘極全包覆式(gate-all-around，GAA)裝置、Ω形閘極(omega-gate，Ω-gate)裝置、π形閘極(pi-gate，π-gate)裝置、雙閘極裝置、三閘極裝置、塊體裝置、絕緣層上覆矽(silicon on insulator，SOT)裝置及/或其他配置。在本發明技術領域中具有通常知識者可由本揭露的觀點而得知可受益 之半導體裝置的其他例子。
第1A圖顯示形成包含半導體層在基底上方之鰭(fin)元件的半導體製造的方法100。請參照第1A圖，方法100開始於方塊102，在此提供基底。請參照第2A圖的例子，在方塊102的一實施例中，提供基底202。在一些實施例中，基底202可為半導體基底例如矽基底。基底202也可包含其他半導體例如鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)或鑽石。或者，基底202可包含化合物半導體及/或合金半導體。基底202可包含各種層，其包含形成於半導體基底上的導電層或絕緣層。基底202可包含依據本發明技術領域已知的設計需求的各種摻雜配置。舉例來說，不同的摻雜輪廓(例如n型井、p型井)可形成於基底202上對於不同裝置類型(例如n型場效電晶體(n-type field effect transistor，NFET)、p型場效電晶體(p-type field effect transistor，PFET))設計的區域中。合適的摻雜可包含摻雜物的離子佈植及/或擴散製程。基底202通常具有隔離部件(例如淺溝槽隔離(shallow trench isolation，STI)部件)與提供不同裝置類型的區域穿插(interpose)。再者，基底202可選擇性地包含磊晶層(epitaxial layer，epi-layer)，基底202可應變以提高裝置效能，基底202可包含絕緣層上覆矽(silicon on insulator，SOI)結構及/或具有其他合適的增強部件。
請參照第1A圖，方法100進行至方塊104，在此應變鬆弛緩衝(strain relaxed buffer，SRB)層204成長於基底202上方。請參照第2A圖的例子，應變鬆弛緩衝層204透過使用原子層沉積(atomic layer deposition，ALD)、化學氣相沉積 (chemical vapor deposition，CVD)、高密度電漿化學氣相沉積(high-density plasma CVD，HDP-CVD)、物理氣相沉積(physical vapor deposition，PVD)及/或其他合適的沉積製程成長於基底202上方。應變鬆弛緩衝層204可為不同於基底202的組成，以在與基底202的界面產生晶格應變(lattice strain)。舉例來說，在一些實施例中，基底202包含矽且大致不具有鍺，而應變鬆弛緩衝層204包含SiGe。在各種這樣的例子中，應變鬆弛緩衝層204具有在約25原子百分比至約100原子百分比的範圍內的鍺濃度。
請參照第1A圖，在方塊104形成應變鬆弛緩衝(SRB)層204於基底202上方之後，可使用方法100的各種實施例以形成鰭元件於基底上方。在一實施例中，方法100進行至方塊106，在此形成包含多個半導體層的堆疊於基底上方。請參照第2B圖的例子，半導體層的堆疊212形成於基底202上方。在包含應變鬆弛緩衝層204設置於基底202上的實施例中，半導體層的堆疊212可設置於應變鬆弛緩衝層204上。半導體層的堆疊212可包含不同組成的交替層。舉例來說，在一些實施例中，堆疊212包含第一組成的半導體層206與第二組成的半導體層208交替設置。雖然在此顯示三個半導體層206和三個半導體層208，可以理解的是，堆疊212可包含任何合適組成的任何數目的層之各種例子，其包含2至10個半導體層206和2至10個半導體層208。如下所解釋，堆疊212中層(例如半導體層206和半導體層208)的不同組成可用來選擇性地處理一些層。因此，這些組成可具有不同的氧化速率、對蝕刻劑的靈敏度及/或其他不 同的性質。
在一些實施例中，半導體層206和208的任一個可包含矽。在一些實施例中，半導體層206和208的任一個可包含其他材料例如鍺；化合物半導體例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體例如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP；或前述之組合。在一些實施例中，半導體層206和208可為未摻雜或大致無摻雜物(即具有在約0cm-3至約1*1017cm-3的外來摻雜物濃度)，舉例來說，在磊晶成長製程期間沒有實施摻雜。或者，可將半導體層208摻雜。舉例來說，半導體層206或208可為了形成p型通道摻雜例如硼(B)、鋁(Al)、銦(In)和鎵(Ga)的p型摻雜物，或為了形成n型通道摻雜例如磷(P)、砷(As)、銻(Sb)的n型摻雜物。
可依據裝置效能考量選擇半導體層206和208具有的厚度。在一些實施例中，半導體層206具有約2-15奈米(nm)的厚度範圍。在一些實施例中，堆疊212的半導體層206的厚度可大致均勻。在一些實施例中，半導體層208具有約2-15奈米的厚度範圍。在一些實施例中，堆疊212的半導體層208的厚度可大致均勻。
舉例來說，堆疊212的層的成長可透過分子束磊晶(molecular beam epitaxy，MBE)製程、金屬有機化學氣相沉積(metalorganic CVD，MOCVD)製程及/或其他合適的磊晶成長製程實施。
請參照第1A圖，方法100進行至方塊108，在此形 成鰭元件。請參照第2C圖的例子，鰭元件214A和214B可透過使用包含光微影製程和蝕刻製程的合適的製程製造。在一些實施例中，光阻216形成於堆疊212上方，並透過使用微影製程圖案化。接著，可使用光阻216(也被稱為圖案化光阻)保護基底202的一些區域和形成於這些區域上的一些層，而蝕刻製程則穿過光阻216、穿過堆疊212並進入應變鬆弛緩衝(SRB)層204，在未保護的區域中形成溝槽209。堆疊212的餘留部分成為鰭元件214A和214B，其包含半導體層206和208。在一些實施例中，控制光阻216中的圖案，如此一來，得到鰭元件214A和214B的期望寬度W。可依據裝置效能考量選擇寬度W。在一些實施例中，寬度W大致與半導體層206或208的厚度相同，且具有約2-15奈米(nm)的範圍。
請參照第1A圖，方法100進行至方塊110，在此形成隔離部件。請參照第2D圖的例子，介電材料例如氧化矽可沉積於溝槽209中以形成隔離部件210。可實施化學機械研磨(chemical mechanical planarization，CMP)製程以將裝置200的頂表面平坦化。在一些實施例中，用以將裝置200的頂表面平坦化的化學機械研磨製程也可用來移除鰭元件214A和214B上的光阻。在一些實施例中，光阻的移除可另外選擇透過使用合適的蝕刻製程(例如乾蝕刻或濕蝕刻)實施。
請參照第1A和2E圖，方法100進行至方塊112，在此將隔離部件210凹陷。請參照第2E圖的例子，將與鰭元件214A和214B穿插的隔離部件210凹陷，藉此留下鰭元件214A和214B延伸於隔離部件210上方。在一些實施例中，此凹陷製程可包 含乾蝕刻製程、濕蝕刻製程及/或前述之組合。在一些實施例中，控制凹陷的深度(例如透過控制蝕刻時間)，如此一來，得到鰭元件214A和214B之暴露的上部的期望高度H。可依據裝置效能考量選擇高度H。在一些實施例中，高度H在約8奈米(nm)至約300奈米的範圍內。
請再參照第1A圖，在方法100的另一個替代的實施例中，在方塊104形成應變鬆弛緩衝(SRB)層204於基底202上方之後，方法100進行至方塊114，在此形成隔離部件於基底上方。請參照第3A圖的例子，隔離部件210可透過使用包含光微影製程、蝕刻製程和沉積製程的合適的製程形成，且應變鬆弛緩衝層204的一部分與隔離部件210穿插。
請參照第1A和3B圖，方法100進行至方塊116，在此形成溝槽302於隔離部件210之間。請參照第3B圖的例子，至少部分地蝕刻與隔離部件210穿插之應變鬆弛緩衝(SRB)層204的部分，以形成溝槽302。
請參照第1A和3C圖，方法100接著進行至方塊118，在此形成包含半導體層206和208的堆疊212於溝槽302中，且形成鰭元件214A和214B。
請參照第1A和3D圖，方法100接著進行至方塊120，在此將隔離部件210凹陷，以提供鰭元件214A和214B延伸於隔離部件210的頂表面上方。
請再參照第1A圖，在方法100的又另一個替代的實施例中，在方塊104形成應變鬆弛緩衝(SRB)層204於基底202上方之後，方法100進行至方塊122，在此形成硬遮罩於基底上 方。請參照第4A圖的例子，硬遮罩402形成於應變鬆弛緩衝層204上方。在一些實施例中，硬遮罩402可包含介電質例如半導體氧化物、半導體氮化物及/或半導體碳化物。
請參照第1A和4B圖，方法100進行至方塊124，在此將硬遮罩402圖案化並蝕刻。請參照第1A和4C圖，方法100進行至方塊126，在此透過使用包含光微影製程、蝕刻製程和沉積製程的合適的製程，形成隔離部件210相鄰於硬遮罩402的餘留部分。請參照第1A和4D圖，方法100進行至方塊128，在此可使用蝕刻製程來移除硬遮罩402的餘留部分，藉此形成溝槽302於隔離部件210之間。請參照第1A和4E圖，方法100進行至方塊130，在此包含半導體層206和208的堆疊212成長於溝槽302中，以形成鰭元件214A和214B。請參照第1A和4F圖，方法100進行至方塊132，在此使隔離部件210凹陷，以提供鰭元件214A和214B延伸於隔離部件210的頂表面上方。
在一些實施例中，形成鰭元件214A和214B可更包含修整(trim)製程，以縮減鰭元件214A和214B的寬度W及/或高度H。修整製程可包含乾蝕刻製程或濕蝕刻製程。可依據裝置效能考量選擇鰭元件214A和214B的寬度W和高度H。
請參照第1B圖，其顯示形成多閘極裝置之半導體製造的方法150。方法150開始於方塊152，在此接收包含鰭元件的基底，此鰭元件包含半導體層堆疊於基底上方。鰭元件可透過上述方法100的實施例或本技術領域已知的其他合適的方法形成。請參照第5A和5B圖的例子，提供包含鰭元件214A和214B的基底202，鰭元件214A和214B包含半導體層206和208。 在一些實施例中，鰭元件214A為N型金屬氧化物半導體(N-type metal-oxide semiconductor，NMOS)元件的一部分，鰭元件214B為P型金屬氧化物半導體(P-type metal-oxide semiconductor，PMOS)元件的一部分。如第5B圖所示，鰭元件214A從基底202的第一區500(也被稱為NMOS區)延伸，且鰭元件214B從基底202的第二區501(也被稱為PMOS區)延伸。
請參照第1B、5A和5B圖，方法150接著進行至方塊154，在此形成虛設(dummy)閘極結構506於基底202上。如下所述，虛設閘極結構506可在後續製造階段被高介電常數(high-k，HK)介電層和金屬閘極(metal gate，MG)電極取代。在一些實施例中，虛設閘極結構506形成於基底202上方，且至少部份地設置於鰭元件214A和214B上方。位於虛設閘極結構506下方之鰭元件214A和214B的部分可稱為通道區512。虛設閘極結構506也可定義出鰭元件214A和214B的源極/汲極區510，舉例來說，例如與通道區512相鄰且在通道區512的相對之鰭元件214A和214B的部分。
請參照第5B圖，其顯示沿第5A圖的線A-A’，裝置200的實施例的一部分的剖面示意圖。如第5B圖所示的例子，虛設閘極結構506可包含覆蓋層502形成於鰭元件214A和214B上。在一些實施例中，覆蓋層502包含SiO2、氮化矽、高介電常數介電材料或其他合適的材料。在各種例子中，覆蓋層502可透過化學氣相沉積(CVD)製程、次常壓化學氣相沉積(subatmospheric CVD，SACVD)製程、流動式化學氣相沉積製程(flowable CVD，FCVD)、原子層沉積(ALD)製程、物理氣相 沉積(PVD)製程或其他合適的製程沉積。舉例來說，覆蓋層502可用以防止鰭元件214A和214B受後續的製程(例如後續之虛設閘極結構的形成)損害。在一些實施例中，虛設閘極結構506可包含虛設閘極電極層504形成於鰭元件214A和214B上的覆蓋層502上方。在一些例子中，虛設閘極電極層504可包含多晶矽(polycrystalline silicon，polysilicon)。在一些實施例中，虛設閘極結構506可包含介電層508形成於虛設閘極電極層504上方。
在一些實施例中，虛設閘極結構506可透過各種製程步驟例如層沉積、圖案化、蝕刻和其他合適的製程步驟形成。例示性的層沉積製程包含化學氣相沉積(CVD)(包含低壓化學氣相沉積和電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)兩者)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化、電子束蒸鍍或其他合適的沉積技術或前述之組合。以形成虛設閘極結構506為例子來說，圖案化製程包含微影製程(例如光微影或電子束微影)，微影製程可更包含光阻塗佈(例如旋轉塗佈)、軟烤、光罩對準、曝光、曝光後烘烤、光阻顯影、清洗(rinsing)、乾燥(例如旋轉乾燥及/或硬烤)、其他合適的微影技術及/或前述之組合。在一些實施例中，蝕刻製程可包含乾蝕刻(例如反應性離子蝕刻(reactive ion etching，RIE))、濕蝕刻及/或其他蝕刻方法。
在一些實施例中，閘極間隙壁(gate spacer)可形成於虛設閘極結構506的側壁上。閘極間隙壁可包含一種或多種介電材料例如氮化矽、氧化矽、碳化矽、碳氧化矽(SiOC)、碳 氮氧化矽(SiOCN)、其他材料或前述之組合。此間隙壁層可包含一層或多層結構。此間隙壁層可透過化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適的方法形成。
請參照第1B和6圖，方法150接著進行至方塊156，在此形成源極/汲極部件。請參照第6圖，其顯示沿第5A圖之在線B-B’源極/汲極區510中，裝置200的一實施例的一部分的剖面示意圖。源極/汲極部件可透過實施磊晶成長製程形成，磊晶成長製程提供磊晶材料包覆鰭元件214A和214B的源極/汲極區510中之半導體層206及/或208的部分。在第6圖的例子中，源極/汲極部件602形成於基底202上方之鰭元件214A和214B上，與虛設閘極結構506相鄰且相關聯。
在各種實施例中，源極/汲極部件602包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。在一些實施例中，在磊晶成長製程期間，源極/汲極部件602可為原位(in-situ)摻雜。舉例來說，在一些實施例中，源極/汲極部件602可摻雜硼。在一些實施例中，源極/汲極部件602可摻雜碳以形成Si：C源極/汲極部件，摻雜磷以形成Si：P源極/汲極部件，或摻雜碳和磷兩者以形成SiCP源極/汲極部件。在一些實施例中，源極/汲極部件602並非原位摻雜，而是實施佈植製程以將源極/汲極部件602摻雜。
在一些實施例中，於方塊156，在形成源極/汲極部件之後，形成蝕刻停止層(例如接觸蝕刻停止層(contact etch stop layer，CESL)704)和各種介電層(例如層間介電(inter-layer dielectric，ILD)層702)於基底202上。請參照第7A圖，其顯示沿第5A圖的線C-C’(沿鰭元件214B)，裝置200的實施例的一部分的剖面示意圖。在一些實施例中，接觸蝕刻停止層704形成於閘極間隙壁710和虛設閘極結構506上方。在一些例子中，接觸蝕刻停止層704包含氮化矽層、氮碳化矽層、氮氧化矽層及/或其他本技術領域已知的材料。接觸蝕刻停止層704可透過原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)或其他合適的沉積或氧化製程形成。層間介電層702可形成於接觸蝕刻停止層704上方。在一些實施例中，層間介電層702包含材料例如四乙氧基矽烷(tetraethylorthosilicate，TEOS)氧化物、未摻雜矽酸鹽玻璃，或摻雜矽酸鹽玻璃例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融矽石玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、摻雜硼矽玻璃(boron doped silicon glass，BSG)及/或其他合適的介電材料。層間介電層702可透過電漿增強化學氣相沉積(PECVD)製程、流動式化學氣相沉積製程(FCVD)或其他合適的沉積技術形成。
請參照第7B圖的例子，在一實施例中，在沉積接觸蝕刻停止層(CESL)704和層間介電(ILD)層702之後，可實施平坦化製程例如化學機械研磨(CMP)製程以暴露虛設閘極結構506的頂表面。化學機械研磨製程可移除覆蓋虛設閘極結構506之接觸蝕刻停止層704和層間介電層702的部分，且可將裝置200的頂表面平坦化。此外，化學機械研磨製程可移除部分的虛設閘極結構506，以暴露虛設閘極電極層504。
請參照第7C圖的例子，在一些實施例中，可實施蝕刻製程於層間介電(ILD)層702，以移除層間介電層702的頂部，藉此形成開口706於層間介電層702的頂部。請參照第7D圖的例子，介電材料(例如氮化矽)可沉積於基底202上方以填入開口706，藉此形成介電層708。
請參照第7E和7F圖的例子，其分別顯示在實施化學機械研磨(CMP)製程將裝置200的頂表面平坦化之後，裝置200的剖面示意圖和等角視圖。在一些實施例中，化學機械研磨製程可移除部分的介電層708，以從裝置200的頂表面暴露虛設閘極電極層504。
請參照第1B、8A和8B圖，方法150接著進行至方塊158，在此移除虛設閘極結構506，以暴露鰭元件的通道區。請參照第8A和8B圖，虛設閘極結構506的移除形成暴露出鰭元件214A和214B之通道區512的開口804。在一實施例中，方塊158包含一或多個蝕刻製程，例如濕蝕刻、乾蝕刻或其他蝕刻技術。
請參照第1B和9A圖，方法150接著進行至方塊160，透過開口804移除通道區中部分選定之半導體層。方塊160可包含第一移除製程以移除第一區500中之選定的半導體層(例如半導體層206)和第二移除製程以移除第二區501中之選定的半導體層(例如半導體層208)。
在一些實施例中，第一移除製程包含透過微影製程形成第一圖案化光阻層於基底202上方。第一圖案化光阻層可包含開口暴露出第一區500，並保護第二區501。第一移除製程可包含第一蝕刻製程，第一蝕刻製程通過第一圖案化光阻層 的開口實施於第一區500中。在第9A圖的例子中，在第一區500中，完全地移除通道區512中鰭元件214A的半導體層206。鰭元件214A的半導體層208保持大致上未被蝕刻。在以下的討論中，將通道區中鰭元件214A的部分的半導體層208稱為通道層908A。在第9A圖的例子中，通道層908A具有正方形的通道剖面輪廓904並懸掛在開口804中。間隙902A形成於相鄰的半導體層208之間。在一些實施例中，第一蝕刻製程包含選擇性濕蝕刻製程，且可包含氟化氫(HF)蝕刻劑。在完成第一蝕刻製程之後，移除第一圖案化光阻層。
在一些實施例中，第二移除製程包含透過微影製程形成第二圖案化光阻層於基底202上方。第二圖案化光阻層可包含開口暴露出第二區501，並保護第一區500。第二移除製程可包含第二蝕刻製程，第二蝕刻製程通過第二圖案化光阻層的開口實施於第二區501中。如第9A圖的例子所示，在第二區501中，部分地移除通道區512中鰭元件214B的半導體層208以形成支撐層910，其支撐通道區512中的半導體層206(之後將其稱為通道層908B)。在第9A圖的例子中，通道層908B具有正方形的通道剖面輪廓904。相鄰的通道層908B可透過支撐層910和沿支撐層910的相對側壁形成的間隙902B隔開。在一些實施例中，鰭元件214B的通道層908B的底表面大致與應變鬆弛緩衝(SRB)層204的頂表面共平面。在一些實施例中，第二蝕刻製程包含選擇性濕蝕刻製程，且可包含氟化氫(HF)蝕刻劑。在完成第二蝕刻製程之後，移除第二圖案化光阻層。
另外，在一些實施例中，在第二區501中，部分地 移除通道區512中鰭元件214B的半導體層206以形成支撐層910，且通道區512中鰭元件214B的半導體層208形成通道層908B。在一些例子中，支撐層910的底表面大致應變鬆弛緩衝(SRB)層204的頂表面共平面。
在一些實施例中，在第二區501中，為了隔離的目的將支撐層910氧化。進一步在此實施例中，氧化製程可包含溼氧化製程、乾氧化製程或前述之組合。在一例子中，裝置200暴露於水蒸氣或蒸汽作為氧化劑的溼氧化製程。在支撐層910包含SiGe的例子中，氧化的支撐層910包含氧化矽鍺。
請參照第9B圖，在一些實施例中，透過一或多個選擇性濕蝕刻製程，輕微地蝕刻通道層908A、908B及/或支撐層910，以得到通道區512中的各種期望的尺寸和形狀。在一些例子中，選擇性濕蝕刻製程可與用來移除第一區500和第二區501中選定之半導體層的第一及/或第二濕蝕刻製程相同，或者可包含不同的蝕刻製程。在一些實施例中，可控制蝕刻條件，使得通道層908A和908B可具有特別形狀的通道剖面輪廓，例如磨圓的方形(rounded square)、圓形、菱形、橢圓形或其他幾何形狀。在第9B圖的例子中，通道層908A和908B具有相同形狀(例如磨圓的方形)的通道剖面輪廓904。另外，在一些例子中，通道層908A和908B可具有不同形狀的輪廓。在一些實施例中，可控制蝕刻製程的蝕刻條件，使得通道層908A和908B具有期望的通道層寬度914和期望的通道層高度918，支撐層910具有期望的支撐層寬度916，且相鄰的通道層908A和908B具有期望的間隔距離(spacing distance)912。可依據裝置效能考 量選擇各種期望的尺寸和形狀。
請參照第9C圖，在一些實施例中，包含矽的覆蓋層920可圍繞通道層908A或908B成長(例如當通道層908A或908B具有在約30原子百分比至約100原子百分比的範圍內的鍺濃度)。覆蓋層920可成為通道層908A或908B的一部分，且可能影響通道層寬度914、通道層高度918、間隔距離912和通道剖面輪廓904。在一些例子中，覆蓋層920具有約0.5奈米(nm)至約2奈米的厚度。舉例來說，覆蓋層920的成長可透過分子束磊晶(MBE)製程、金屬有機化學氣相沉積(MOCVD)製程及/或其他合適的磊晶成長製程實施。
請參照第1B、10A、10B和10C圖，方法150進行至方塊162，在此形成中介部件(interposing feature)1024於鰭元件的通道區中。請參照第10A、10B和10C圖的例子，在各種實施例中，相鄰通道層908A或908B之間的間隔距離912可影響中介部件1024的配置(例如部分的中介部件1024設置於間隙902A和902B中)。
請參照第10A圖的例子，中介部件1024形成於通道區512中的基底202上方。部分的中介部件1024完全地填滿間隙902A和902B，以形成間隔區域1012A和1012B。
在一些實施例中，中介部件1024包含至少一界面層1002設置於通道區512中。在一些實施例中，界面層1002具有小約或等於約1.5奈米(nm)的厚度1060。在一些實施例中，界面層1002具有小約或等於約0.6奈米的厚度1060。在第10A圖的例子中，界面層1002完全地環繞鰭元件214A的通道層908A， 界面層1002部分地環繞鰭元件214B的通道層908B。
在一些實施例中，界面層1002可包含含氧材料例如氧化矽或氮氧化矽，且可透過使用氧化劑(例如過氧化氫(H2O2)、臭氧(O3))的化學氧化、電漿增強原子層沉積、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)及/或其他合適的方法形成。在一些實施例中，鰭元件214A的界面層1002和鰭元件214B的界面層1002包含相同材料。在一些實施例中，鰭元件214A和鰭元件214B的界面層1002可分別形成且包含不同材料。在一些實施例中，在界面層1002形成於開口804中之前，可實施清潔製程，例如閘極前氫氟酸最後(HF-last pre-gate)的清潔製程(舉例來說，使用氫氟(HF)酸溶液)。
在一些實施例中，中介部件1024包含高介電常數介電材料的至少一高介電常數介電層1004設置於開口804中的界面層1002上方及/或圍繞界面層1002。在一些實施例中，高介電常數介電層1004可具有約0.5奈米(nm)至約5奈米的厚度1062。在第10A圖的例子中，高介電常數介電層1004完全地環繞鰭元件214A的通道層908A，且高介電常數介電層1004部分地繞鰭鰭元件214B的通道層908B。在一些實施例中，鰭元件214A和214B的高介電常數介電層1004包含相同材料。在一些實施例中，鰭元件214A和214B的高介電常數介電層1004分別形成且包含不同材料。
在一些實施例中，高介電常數介電材料具有高介電常數，舉例來說，大於熱氧化矽的介電常數(約3.9)。高介電常數介電材料可包含氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭 (La2O3)、氧化鋁(Al2O3)、氧化鈦(TiO2)、氧化釔、鈦酸鍶、氮氧化鉿(HfOxNy)、其他合適的金屬氧化物或前述之組合。高介電常數介電層1004可透過原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、遠端電漿化學氣相沉積(remote plasma CVD，RPCVD)、電漿增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、濺鍍、其他合適的製程或前述之組合形成。
在一些實施例中，中介部件1024包含覆蓋材料的至少一覆蓋層1006設置於開口804中的高介電常數介電層1004上方及/或圍繞高介電常數介電層1004。覆蓋層1006可具有約0.5奈米(nm)至約5奈米的厚度1064。覆蓋材料可包含氮化鈦、氮化鉭、碳化鉭、其他合適的材料及/或前述之組合。覆蓋材料可透過原子層沉積(ALD)及/或其他合適的方法形成。另外，在一些實施例中，中介部件1024不包含覆蓋層。
在一些實施例中，中介部件1024的側壁具有約1奈米(nm)至約6奈米的厚度1028，其可等於界面層1002的厚度1060、高介電常數介電層1004的厚度1062和覆蓋層1006的厚度1064(如果有)的合併厚度。
在第10A圖的例子中，間隔距離912等於或小於界面層1002和高介電常數介電層1004的合併厚度的兩倍。如第10A圖所示，對於鰭元件214A，間隔區域1012A被兩個界面層1002的一部分和兩個高介電常數介電層1004的一部分完全填滿，在此兩個高介電常數介電層1004在間隔區域1012A中融合。對於鰭元件214B，沿支撐層910的兩個間隔區域1012B的每 一個被部分的界面層1002和部分的高介電常數介電層1004完全填滿。
請參照第10B圖的例子，其中間隔距離912大於界面層1002和高介電常數介電層1004的合併厚度的兩倍，但是等於或小於中介部件1024的厚度1028的兩倍。如第10B圖所示，對於鰭元件214A，間隔區域1012A被兩個界面層1002的一部分、兩個高介電常數介電層1004的一部分和兩個覆蓋層1006的一部分完全填滿，在此兩個覆蓋層1006在間隔區域1012A中融合。對於鰭元件214B，沿著支撐層910的每一個間隔區域1012B被部分的界面層1002、部分的高介電常數介電層1004和部分的覆蓋層1006完全填滿。
請參照第10C圖的例子，其顯示鰭元件214A和214B的間隔距離912大於中介部件1024的厚度1028的兩倍。如第10C圖所示，間隔區域1012A被兩個界面層1002的一部分、兩個高介電常數介電層1004的一部分和兩個覆蓋層1006的一部分部分地填充。在第10C圖的例子中，對於鰭元件214A，間隔區域1012A包含間隙1066A設置於兩個覆蓋層1006的一部分之間。對於鰭元件214B，沿支撐層910的相對側壁的兩個間隔區域1012B的每一個被部分的界面層1002、部分的高介電常數介電層1004和部分的覆蓋層1006部分地填充，且包含間隙1066B設置於間隔區域1012B中部份的覆蓋層1006之間。
請參照第1B、11A、11B和11C圖，方法150進行至方塊164，在此沉積清除(scavenging)金屬層於鰭元件的通道區中。請參照第11A、11B和11C圖的例子，在各種實施例中，相 鄰通道層908A或908B之間的間隔距離912可不同，其可影響清除層1102的配置(例如設置於間隙902A和902B中之部分的清除層1102)。在一些例子中，間隔區域1012A和1012B不包含任何清除材料。在一些例子中，間隔區域1012A和1012B包含至少一清除層1102的一部分。
請參照第11A和11B圖的例子，其分別顯示第10A和10B圖的裝置200在清除層1102(也被稱為清除金屬層)設置於開口804中之後的實施例，在此間隔距離912等於或小於兩倍之中介部件1024的厚度1028。在第11A和11B圖的例子中，清除層1102至少部分地環繞鰭元件214A和214B的中介部件1024。在一些實施例中，清除層1102可具有約0.5奈米(nm)至約6奈米的厚度1104。清除層1102可包含清除材料，例如鈦、鉿、鋯、鉭、氮化鈦、氮化鉭、氮化鉭矽、氮化鈦矽、其他合適的材料或前述之組合。可將清除材料配置為促進界面層1002上的清除製程。在第11A和11B圖的例子中，間隔區域1012A和1012B沒有清除材料。
請參照第11C圖的例子，其顯示第10C圖的裝置200在清除層1102設置於開口804中之後的實施例，在此間隔距離912大於中介部件1024的厚度1028的兩倍。如第11C圖所示的例子，間隔區域1012A包含兩個清除層1102的一部分，清除層1102至少部分地填充鰭元件214A的間隔區域1012A中的間隙1066A。在第11圖的例子中，間隔區域1012B包含部分的清除層1102，清除層1102至少部分地填充鰭元件214B的間隔區域1012B中的間隙1066B。
在一些實施例中，清除層1102可透過原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、遠端電漿化學氣相沉積(RPCVD)、電漿增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、濺鍍、其他合適的製程或前述之組合形成。
請參照第1、12A、12B、12C、12D、13A、13B和13C圖，方法150進行至方塊166，在此實施清除製程於界面層1002，以形成處理過的界面層1202。請參照第12A和12C圖的例子，可實施一或多個退火製程1200以促成對界面層1002的清除製程。
在各種實施例中，退火製程1200可包括快速熱退火(rapid thermal annealing，RTA)、雷射退火製程或其他合適的退火製程。舉例來說，退火製程1200可包含採用在約600℃至約1000℃的範圍內之溫度的高溫熱退火步驟，而其他實施例可使用不同範圍內的溫度。
在各種實施例中，清除製程可用以改善裝置效能。舉例來說，清除製程可用以縮減閘極結構的等效氧化層厚度(equivalent oxide thickness，EOT)。再舉例來說，清除製程可用以縮減界面層1002與高介電常數介電層1004之間的界面偶極(interface dipole)，使得裝置200的平帶電壓(flat band voltage)Vfb及/或臨界電壓Vt可調整。再舉例來說，清除製程可幫助增加臨界電壓Vt，增加的電壓在約50mV至約200mV的範圍內。
為了達到期望的裝置效能改善，在一些實施例 中，在清除製程期間清除界面層1002的全部區域，以形成均勻的處理過的界面層1202。未清除區域可能導致處理過的界面層1202的不均勻性，其可產生與不均勻的裝置開啟或閘極結構中的有效區域縮減相關的問題。在一些例子中，在清除製程期間不清除界面層1002的特定區域，因為此特定區域至清除層1102的距離(也將其稱為清除距離)大於預定的清除臨界值T(例如6奈米(nm))。
在各種實施例中，界面層1002的全部區域的最大清除距離可影響處理過的界面層1202的均勻性，此距離也被稱為界面層1002的最大清除距離。為了確保清除界面層1002的全部區域以形成均勻的處理過的界面層1202，可將界面層1002的最大清除距離1258設計為等於或小於預定的清除臨界值T。
請參照第12A和12B圖的例子，在一些實施例中，清除界面層1002的全部區域以形成均勻的處理過的界面層1202。如第12A圖所示，清除層1102完全地環繞界面層1002，且最大清除距離1258(例如等於中介部件1024的厚度1028)小於預定的清除臨界值T。如第12B圖所示，清除界面層1002的全部區域以形成均勻的處理過的界面層1202。處理過的界面層1202可包含第一層1204。在一些實施例中，第一層1204為磊晶成長矽層，且可成為通道層908的一部分。
在一些實施例中，界面層1002可完全地轉變為第一層1204(例如調整清除層1102的氧親和力及/或退火參數)。在一例子中，第一層1204具有厚度1250，其約等於界面層1002的厚度1060。可僅由高介電常數介電層1004的等效氧化層厚度 (EOT)定義介電堆疊之最終的等效氧化層厚度。
另外，請參照第12B圖的例子，在一些實施例中，經處理過的界面層1202可包含第二層1206，其厚度1252有著小於界面層1002之厚度1060(例如透過調整清除層1102的氧親和力及/或退火參數)。在一些例子中，第二層1206包含相同於界面層1002的材料。可由第二層1206的等效氧化層厚度(EOT)和高介電常數介電層1004的等效氧化層厚度定義介電堆疊之最終的等效氧化層厚度。
請參照第12C和12D圖，在一些實施例中，在清除製程期間不清除界面層1002的一些區域。如第12C圖所示，清除層1102包含間隙1254，且沒有均勻地環繞界面層1002。最大清除距離1258等於區域1208的清除距離，且大於預定的清除臨界值T。如此一來，在清除製程期間不清除區域1208。請參照第12D圖的例子，處理過的界面層1202包含區域1208(也被稱為未清除區域)，區域1208影響處理過的界面層1202的均勻性。在一些實施例中，區域1208延伸於第一層1204與第二層1206之間。在第12D圖的例子中，第二層1206、區域1208和高介電常數介電層1004的等效氧化層厚度(EOT)可影響介電堆疊之最終的等效氧化層厚度。
請參照第13A、13B和13C圖，在一些實施例中，相鄰的通道層之間的間隔距離912及/或通道層的通道剖面輪廓904可影響鰭元件的界面層1002的最大清除距離1258。可以注意的是，為了簡化討論，在第13A、13B和13C圖的例子中，鰭元件1314A、1314B、1314C的中介部件1024具有相同的厚度 1028(例如Y6)，且鰭元件1314A、1314B、1314C的通道層908具有相同的通道層寬度914(例如W1)和通道層高度918(例如W1)。雖然此處討論的通道剖面輪廓的形狀包含正方形、磨圓的方形和圓形，可以理解的是，通道剖面輪廓的形狀可能為其他形狀(例如菱形、橢圓形、矩形)，並且其在本發明實施例的範圍內。
請參照第13A圖，例示性的曲線1302、1304和1306顯示最大清除距離1258為間隔距離912和通道剖面輪廓904的函數。特別來說，曲線1302、1304和1306分別對應至具有正方形、磨圓的方形和圓形之通道剖面輪廓904的鰭元件1314A、1314B、1314C。在第13A圖中，水平軸“X”代表間隔距離912，且垂直軸“Y”代表界面層1002的最大清除距離1258。如第13A圖所示，在X1與X4之間的特定的間距中，有著各種通道剖面輪廓的鰭元件1314A、1314B、1314C可具有不同的最大清除距離1258。在一些實施例中，X4等於兩倍的中介部件1024的厚度1028(例如Y6)。
請參照第13B和13C圖的例子，簡化的鰭元件1314A、1314B和1314C更顯示通道層908的通道剖面輪廓904可影響最大清除距離1258。
如第13B和13C圖所示的例子，當間隔距離912縮減時，最大清除距離1258可增加。在第13B圖的例子中，鰭元件1314A具有間隔距離912(例如大於兩倍的Y6)，使得其間隔區域1012A包含一部分的清除層1102設置於界面層1002的區域A正下方。因此，鰭元件1314A具有從區域A垂直地延伸至清除層 1102的內表面1364的最大清除距離1258(例如Y6)。請參照第13C圖的例子，當鰭元件1314A的間隔距離912縮減(例如縮減至小於兩倍的Y6)，間隔區域1012A變得更小，且沒有清除層1102設置於區域A的正下方。因此，鰭元件1314A的最大清除距離1258增加，且在與垂直線呈角度θ1(例如90度)的方向從區域A延伸至清除層1102。
相似地，如第13C圖的例子所示，當間隔距離912縮減時，鰭元件1314B和1314C的最大清除距離1258也可增加。然而，因為不同的通道剖面輪廓，各自的最大清除距離1258可在不同方向(例如與垂直線分別呈角度θ2和θ3，其中角度θ2可小於角度θ1，且/或角度θ3可小於角度θ2)上從區域B和C延伸至清除層1102，且具有不同的數值。舉例來說，具有圓形通道剖面輪廓的鰭元件1314C的最大清除距離1258可小於鰭元件1314A和1314B兩者的最大清除距離1258。
在一些實施例中，可依據裝置效能考量(例如通道半導體層密度、清除均勻性、等效氧化層厚度(EOT)及/或平帶電壓Vfb及/或臨界電壓Vt的調整)依據清除製程中使用的預定清除臨界值T，選擇間隔距離912及/或通道剖面輪廓904。
請參照第13A圖，其顯示三個清除臨界值T1、T2和T3。清除臨界值T1大於Y1，清除臨界值T2(相同於Y3)介於Y1與Y6之間，且清除臨界值T3小於Y6。
在使用清除臨界值T1的清除製程之一些實施例中，無論何種間隔距離和通道剖面輪廓，可清除所有鰭元件1314A、1314B和1314C的界面層1002的全部區域，以形成不包 含任何區域1208的處理過的界面層1202。
或者，在使用清除臨界值T3的清除製程之一些實施例中，對於每一個鰭元件1314A、1314B和1314C，無論何種間隔距離和通道剖面輪廓，至少不清除界面層1002的一區域1208，且處理過的界面層1202包含區域1208，區域1208影響處理過的界面層1202的均勻性。
或者，在清除製程使用大於Y6但小於Y1的清除臨界值T2的一些實施例中，可依據清除臨界值T2及/或期望的通道層密度選擇間隔距離912及/或通道剖面輪廓904，以形成均勻的處理過的界面層1202(例如不包含任何的區域1208)。如第13A圖所示，對於鰭元件1314A、1314B和1314C，確保清除界面層1002的全部區域的最小間隔距離分別為X4、X2和X6。因為X6小於X2，X2小於X4，鰭元件1314C可具有大於鰭元件1314B的通道層密度，鰭元件1314B可具有大於鰭元件1314A的通道層密度。
在一些實施例中，其他參數(例如支撐層910的寬度)可影響界面層1002的最大清除距離1258。
請參照第14A、14B和14C圖的例子，其顯示在實施清除製程之後，有著磨圓的方形通道剖面輪廓之各種間隔距離之有著鰭元件214A和214B的裝置200。在一些例子中，鰭元件214A和214B中的一個或兩者對應至第13A圖的曲線1304。
請參照第14A圖的例子，鰭元件214A和214B具有X6的間隔距離912和Y7的最大清除距離1258。如第13A和14A圖所示，因為界面層1002的最大清除距離Y7大於清除臨界值 T2，在一些實施例中，在清除製程期間不清除界面層1002的區域1208，且處理過的界面層1202包含區域1208。
在第14B圖的例子中，鰭元件214A和214B具有小於X4之X3的間隔距離912和Y4的最大清除距離1258。如第13A和14B圖所示，因為界面層1002的最大清除距離Y4小於清除臨界值T2，在清除製程期間清除界面層1002的全部區域，且處理過的界面層1202不包含任何區域1208。
在第14C圖的例子中，鰭元件214A和214B具有大於X4之X5的間隔距離912和Y6的最大清除距離1258。如第13A和14C圖所示，因為界面層1002的最大清除距離Y6小於清除臨界值T2，在清除製程期間清除界面層1002的全部區域，且處理過的界面層1202不包含任何區域1208。
在一些實施例中，在實施清除製程之後，可透過合適的蝕刻製程(例如乾蝕刻或濕蝕刻)移除清除層1102。
請參照第1、15圖，方法150進行至方塊168，在此形成金屬層於基底202上方。為方便參考，第15圖的閘極堆疊1506中省略中介部件1024和清除層1102，且也省略層間介電(ILD)層702、接觸蝕刻停止層(CESL)704和介電層708。
請參照第15圖的例子，閘極堆疊1506可形成於鰭元件214A和214B的通道區中，且可分別為第一裝置和第二裝置的一部分。閘極堆疊1506可包含閘極金屬層1508設置於通道區512中。閘極金屬層1508可包含單一層或者多層結構，例如有著選定功函數以增強裝置效能的金屬層(功函數金屬層)、襯墊層、潤濕層、黏著層、金屬合金或金屬矽化物的各種組合。 舉例來說，閘極堆疊1506的閘極金屬層1508可包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適的金屬材料或前述之組合。在各種實施例中，閘極堆疊1506的閘極金屬層1508可透過原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、電子束蒸鍍或其他合適的製程形成。再者，閘極金屬層1508可針對N型場效電晶體(N-FET)(例如鰭元件214A)和P型場效電晶體(P-FET)(例如鰭元件214B)使用不同的金屬層分開形成。在各種實施例中，可實施化學機械研磨(CMP)製程以從閘極堆疊1506的閘極金屬層1508移除多餘的金屬，且進而提供閘極堆疊1506的閘極金屬層1508之大致上平坦的頂表面。此外，閘極金屬層1508可提供N型或P型功函數，其可作為電晶體(例如鰭式場效電晶體(FinFET))閘極電極，且在至少一些實施例中，閘極金屬層1508可包含多晶矽層。
裝置200(也被稱為半導體裝置)可經過更多製程來形成本技術領域已知的各種部件和區域。舉例來說，後續的製程形成接觸窗開口、接觸金屬、各種接點、導通孔(vias)、導線、多層互連部件(例如金屬層和層間介電質)於基底202上，其配置來連接各種部件以形成包含一或多個多閘極裝置的功能性電路。再舉例來說，多層互連可包含垂直互連例如導通孔和接點，以及水平互連例如金屬線。各種互連部件可採用各種導電材料包含銅、鎢及/或矽化物。在一例子中，使用鑲嵌及/或雙鑲嵌製程來形成與銅相關的多層互連結構。再者，可實施其他製程步驟於方法150之前、期間或之後，且依據方法150的各 種實施例可取代或刪除一些上述的製程步驟。
本發明的實施例提供優於現有技術的優點。雖然可以理解不同的實施例可提供不同的優點，但是並非所有的優點必須於此處討論，且對於所有實施例並沒有特別需求的優點。透過使用在此揭露的方法和結構，在不需要清除金屬層設置於垂直地相鄰的奈米線之間的情況下，可均勻地清除在垂直堆疊的奈米線上或周圍的界面層，其可縮減奈米線的間隔要求並提高奈米線的密度。在一例子中，可依據清除臨界值及/或期望的奈米線密度來塑造奈米線使其具有預定形狀的剖面輪廓，如此一來，在清除製程期間可清除界面層的全部區域，以形成均勻的處理過的界面層。透過均勻地微縮化界面層，可改善介電堆疊的等效氧化層厚度(EOT)，且可均勻地調整平帶電壓Vfb及/或臨界電壓Vt，其可改善整體的裝置效能。
因此，本發明實施例的一方面包含半導體裝置的形成方法，提供從基底延伸的鰭，鰭具有源極/汲極區和通道區，且包含第一層設置於基底上方、第二層設置於第一層上方及第三層設置於第二層上方。第二層的至少一部分從通道區移除，以形成間隙於第一層與第三層之間。第一材料形成於通道區中，以形成至少部分地環繞第一層的第一界面層部分，以及至少部分地環繞第三層的第二界面層部分。第二材料沉積於通道區中，以形成至少部分地環繞第一界面層部分的第一高介電常數介電層部分，以及至少部分地環繞第二界面層部分的第二高介電常數介電層部分，沿通道區中的第一高介電常數介電層部分和第二高介電常數介電層部分的相對側壁形成包含清除 材料的金屬層。
在一些其他實施例中，其中第一層和第三層的每一個具有磨圓的輪廓。
在一些其他實施例中，其中磨圓的輪廓具有圓形的形狀。
在一些其他實施例中，其中在形成金屬層之後，間隙不具有清除材料。
在一些其他實施例中，上述方法更包含透過成長第一矽鍺層形成第一層，透過成長矽層於第一矽鍺層正上方形成第二層，以及透過成長第二矽鍺層於矽層正上方形成第三層。
在一些其他實施例中，上述方法更包含從通道區移除第二層的至少一部分之後，成長矽層於第一層和第三層上。
在一些其他實施例中，上述方法更包含對金屬層實施退火製程，產生對第一界面層部分和第二界面層部分的清除製程。
本發明實施例的另一方面包含一方法，此方法包含形成包含第一半導體層、第二半導體層和第三半導體層的鰭元件。從鰭元件的通道區移除第二半導體層的至少一部分，以形成間隙於第一半導體層與第三半導體層之間。中介部件形成於通道區中，中介部件包含至少部分地環繞第一半導體層的第一界面層部分，至少部分地環繞第一界面層部分的第一高介電常數介電層部分，至少部分地環繞第二半導體層的第二界面層 部分以及至少部分地環繞第二界面層部分的第二高介電常數介電層部分。沉積至少部分地環繞中介部件的金屬層，金屬層包含清除材料。
在一些其他實施例中，其中第二半導體層的厚度小於兩倍之中介部件的側壁的寬度。
在一些其他實施例中，上述方法更包含蝕刻第一半導體層和第三半導體層，使第一半導體層和第三半導體層的每一個具有磨圓的輪廓。
在一些其他實施例中，其中磨圓的輪廓為圓形的形狀。
在一些其他實施例中，其中在沉積金屬層之後，間隙不具有清除材料。
在一些其他實施例中，上述方法更包含對金屬層實施退火製程，產生對第一界面層部分和第二界面層部分的清除製程。
在一些其他實施例中，其中在清除製程期間清除第一界面層部分和第二界面層部分的全部區域。
在一些其他實施例中，上述方法更包含透過成長第一矽鍺層形成第一半導體層，透過成長矽層於第一矽鍺層正上方形成第二半導體層，以及透過成長第二矽鍺層於矽層正上方形成第三半導體層。
在一些其他實施例中，上述方法更包含透過成長第一鍺層形成第一半導體層，透過成長矽鍺層於第一鍺層正上方形成第二半導體層，以及透過成長第二鍺層於矽鍺層正上方 形成第三半導體層。
本發明實施例的另一方面包含半導體裝置，半導體裝置包含從基底延伸的鰭元件，鰭元件的通道區包含第一半導體層，第二半導體層設置於第一半導體層上方且透過間隔區域與第一半導體層垂直地隔開，至少部分地環繞第一半導體層的第一高介電常數介電層部分，至少部分地環繞第二半導體層的第二高介電常數介電層部分，以及金屬層沿第一高介電常數介電層部分和第二高介電常數介電層部分的相對側壁形成，金屬層包含清除材料，且其中間隔區域不具有清除材料。
在一些其他實施例中，其中第一半導體層和第二半導體層的每一個具有磨圓的輪廓。
在一些其他實施例中，其中第二半導體層包含矽鍺和鍺中的至少一者。
在一些其他實施例中，其中鰭元件的通道區更包含第三半導體層，第三半導體層包含矽至少部分地環繞第二半導體層。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。
150‧‧‧方法
152、154、156、158、160、162、164、166、168‧‧‧方塊

Claims (1)

  1. 一種半導體裝置的形成方法，包括：提供從一基底延伸的一鰭，該鰭具有一源極/汲極區和一通道區，其中該鰭包含一第一層設置於該基底上方、一第二層設置於該第一層上方及一第三層設置於該第二層上方；從該通道區移除該第二層的至少一部分，以形成一間隙於該第一層與該第三層之間；形成一第一材料於該通道區中，以形成至少部分地環繞該第一層的一第一界面層部分，並形成至少部分地環繞該第三層的一第二界面層部分；沉積一第二材料於該通道區中，以形成至少部分地環繞該第一界面層部分的一第一高介電常數介電層部分，並形成至少部分地環繞該第二界面層部分的一第二高介電常數介電層部分；以及沿該通道區中的該第一高介電常數介電層部分和該第二高介電常數介電層部分的相對側壁形成一金屬層，其中該金屬層包含一清除材料(scavenging material)。
TW105141025A 2016-01-13 2016-12-12 半導體裝置及其形成方法 TWI707404B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/994,399 US9660033B1 (en) 2016-01-13 2016-01-13 Multi-gate device and method of fabrication thereof
US14/994,399 2016-01-13

Publications (2)

Publication Number Publication Date
TW201725630A true TW201725630A (zh) 2017-07-16
TWI707404B TWI707404B (zh) 2020-10-11

Family

ID=58708320

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105141025A TWI707404B (zh) 2016-01-13 2016-12-12 半導體裝置及其形成方法

Country Status (3)

Country Link
US (6) US9660033B1 (zh)
CN (1) CN106992124B (zh)
TW (1) TWI707404B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI726280B (zh) * 2018-08-17 2021-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199502B2 (en) 2014-08-15 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D contact and method of making same
US9660033B1 (en) * 2016-01-13 2017-05-23 Taiwan Semiconductor Manufactuing Company, Ltd. Multi-gate device and method of fabrication thereof
US10103065B1 (en) * 2017-04-25 2018-10-16 International Business Machines Corporation Gate metal patterning for tight pitch applications
US10566245B2 (en) * 2017-04-26 2020-02-18 Samsung Electronics Co., Ltd. Method of fabricating gate all around semiconductor device
KR102388463B1 (ko) * 2017-08-21 2022-04-20 삼성전자주식회사 채널 패턴을 포함하는 반도체 소자 및 그 제조 방법
CN109427779B (zh) * 2017-08-22 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427582B (zh) * 2017-08-22 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10516032B2 (en) * 2017-09-28 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US10833157B2 (en) 2017-12-18 2020-11-10 International Business Machines Corporation iFinFET
US10325820B1 (en) 2018-01-10 2019-06-18 International Business Machines Corporation Source and drain isolation for CMOS nanosheet with one block mask
KR102452925B1 (ko) * 2018-02-23 2022-10-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10658521B2 (en) * 2018-05-15 2020-05-19 International Business Machines Corporation Enabling residue free gap fill between nanosheets
US11329136B2 (en) * 2018-06-01 2022-05-10 International Business Machines Corporation Enabling anneal for reliability improvement and multi-Vt with interfacial layer regrowth suppression
US11362001B2 (en) 2018-08-14 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing nanostructures with various widths
US10720503B2 (en) * 2018-08-14 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device
US10573723B1 (en) * 2018-08-23 2020-02-25 International Business Machines Corporation Vertical transport FETs with asymmetric channel profiles using dipole layers
US11101360B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN111697072B (zh) * 2019-03-13 2023-12-12 联华电子股份有限公司 半导体结构及其制作工艺
US11532619B2 (en) * 2019-03-27 2022-12-20 Intel Corporation Transistor structures including a non-planar body having variable and complementary semiconductor and insulator portions
KR20200142153A (ko) * 2019-06-11 2020-12-22 삼성전자주식회사 반도체 소자
US11264285B2 (en) * 2019-07-08 2022-03-01 Tokyo Electron Limited Method for forming film stacks with multiple planes of transistors having different transistor architectures
KR20210018573A (ko) 2019-08-05 2021-02-18 삼성전자주식회사 활성 영역 및 게이트 구조물을 갖는 반도체 소자
CN110896027A (zh) * 2019-12-05 2020-03-20 中国科学院微电子研究所 一种半导体器件纳米线及其制备方法
US11302692B2 (en) * 2020-01-16 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices having gate dielectric layers of varying thicknesses and methods of forming the same
DE102021103178A1 (de) * 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Rundum-gate-transistorvorrichtung und fertigungsverfahren
US11948972B2 (en) * 2020-06-30 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. High-voltage nano-sheet transistor

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
KR100718159B1 (ko) * 2006-05-18 2007-05-14 삼성전자주식회사 와이어-타입 반도체 소자 및 그 제조 방법
US20080003752A1 (en) * 2006-06-30 2008-01-03 Metz Matthew V Gate dielectric materials for group III-V enhancement mode transistors
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8776734B1 (en) 2008-05-19 2014-07-15 Innovative Environmental Solutions, Llc Remedial system: a pollution control device for utilizing and abating volatile organic compounds
US8679962B2 (en) 2008-08-21 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit metal gate structure and method of fabrication
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8609518B2 (en) 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
US8766379B2 (en) 2011-09-22 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer scavenging metal gate stack for ultra-thin interfacial dielectric layer
US8597995B2 (en) * 2011-09-24 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate device with low temperature oxygen scavenging
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
CN104054181B (zh) * 2011-12-30 2017-10-20 英特尔公司 全包围栅晶体管的可变栅极宽度
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
CN102610529A (zh) * 2012-03-31 2012-07-25 上海华力微电子有限公司 基于体硅的三维阵列式后栅型SiNWFET制备方法
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8633516B1 (en) 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8497177B1 (en) 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
KR102069609B1 (ko) * 2013-08-12 2020-01-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9263338B2 (en) * 2013-10-23 2016-02-16 Stmicroelectronics, Inc. Semiconductor device including vertically spaced semiconductor channel structures and related methods
US9508712B2 (en) * 2014-01-02 2016-11-29 Globalfoundries Inc. Semiconductor device with a multiple nanowire channel structure and methods of variably connecting such nanowires for current density modulation
US9966471B2 (en) * 2014-06-27 2018-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked Gate-All-Around FinFET and method forming the same
US9450046B2 (en) * 2015-01-08 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9666581B2 (en) 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
US9716145B2 (en) * 2015-09-11 2017-07-25 International Business Machines Corporation Strained stacked nanowire field-effect transistors (FETs)
US10038053B2 (en) * 2015-10-12 2018-07-31 International Business Machines Corporation Methods for removal of selected nanowires in stacked gate all around architecture
US9660033B1 (en) * 2016-01-13 2017-05-23 Taiwan Semiconductor Manufactuing Company, Ltd. Multi-gate device and method of fabrication thereof
US9570551B1 (en) * 2016-02-05 2017-02-14 International Business Machines Corporation Replacement III-V or germanium nanowires by unilateral confined epitaxial growth

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI726280B (zh) * 2018-08-17 2021-05-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US10998430B2 (en) 2018-08-17 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US11367783B2 (en) 2018-08-17 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
US11894446B2 (en) 2018-08-17 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device

Also Published As

Publication number Publication date
CN106992124A (zh) 2017-07-28
US20170256615A1 (en) 2017-09-07
US20240105778A1 (en) 2024-03-28
US11855151B2 (en) 2023-12-26
US20210313429A1 (en) 2021-10-07
US20200135862A1 (en) 2020-04-30
US10134843B2 (en) 2018-11-20
US10522625B2 (en) 2019-12-31
US20190088743A1 (en) 2019-03-21
US9660033B1 (en) 2017-05-23
TWI707404B (zh) 2020-10-11
CN106992124B (zh) 2022-08-16
US11043561B2 (en) 2021-06-22

Similar Documents

Publication Publication Date Title
US11043561B2 (en) Multi-gate device and method of fabrication thereof
TWI642111B (zh) 半導體裝置及其製造方法
TWI637430B (zh) 半導體裝置的形成方法
TWI607544B (zh) 半導體元件及場效電晶體形成方法
TWI570915B (zh) 半導體裝置以及製造鰭式場效電晶體裝置的方法
US9773786B2 (en) FETs and methods of forming FETs
TWI557905B (zh) 半導體裝置及其製造方法
KR102429611B1 (ko) 반도체 장치 제조 방법
TWI721575B (zh) 半導體裝置及其形成方法
TWI731468B (zh) 半導體裝置及其製造方法
TWI681444B (zh) 半導體裝置及其製造方法
US9899382B2 (en) Fin field effect transistor (FinFET) device structure with different gate profile and method for forming the same
US20230387253A1 (en) Self-aligned inner spacer on gate-all-around structure and methods of forming the same
TWI787773B (zh) 積體電路結構及形成半導體元件的方法
KR102623749B1 (ko) 갭충전 구조물 및 그 제조 방법
US11942479B2 (en) Semiconductor device and manufacturing method thereof
TWI780706B (zh) 半導體結構及其形成方法
US20240113206A1 (en) Manufacturing method of semiconductor device
TW202245270A (zh) 半導體裝置結構
TW202345221A (zh) 半導體裝置及其形成方法
TW202341474A (zh) 半導體裝置及其形成方法