CN106206732B

CN106206732B - 半导体器件及其制造方法

Info

Publication number: CN106206732B
Application number: CN201510349960.3A
Authority: CN
Inventors: 刘致为; 张弘志; 彭成毅; 张智胜
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-01-20
Filing date: 2015-06-23
Publication date: 2019-07-16
Anticipated expiration: 2035-06-23

Abstract

本发明公开了半导体器件及其制造方法。在一些实施例中，半导体器件包括：第一鳍式场效应晶体管(FinFET)，设置在衬底上方；以及第二FinFET器件，设置在第一FinFET上方。结隔离材料设置在第一FinFET的源极与第二FinFET的源极之间。

Description

半导体器件及其制造方法

技术领域

本发明一般地涉及半导体技术领域，更具体地涉及半导体器件及其制造方法。

背景技术

半导体器件用于各种电子应用，作为实例，诸如计算机、手机、数码相机和其他的电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方顺序地沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化各种材料层，以在衬底上形成电路组件和元件。

晶体管是广泛地用于半导体器件的元件。例如，在一些应用中可以有数以千计的晶体管位于单个集成电路(IC)上。半导体器件制造所使用的一种通用型的晶体管是金属氧化物半导体场效应晶体管(MOSFET)。

半导体技术中最近开发的多栅极场效应晶体管(MuGFET)通常是单个器件中包括一个以上的栅极的MOSFET。可以通过单个栅电极来控制多个栅极，其中多个栅极表面在电路上用作单个栅极。也可以通过独立的栅电极来控制多个栅极。一种类型的MuGFET是指鳍式场效应晶体管(FinFET)器件，该FinFET器件是具有垂直地凸起到集成电路的硅表面之外的鳍状半导体沟道的晶体管结构。

发明内容

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：第一鳍式场效应晶体管(FinFET)，设置在衬底上方；第二FinFET，设置在所述第一FinFET上方；以及结隔离区域，设置在所述第一FinFET的源极与所述第二FinFET的源极之间。

在该半导体器件中，所述结隔离区域包括：p型区域和耦合至所述p型区域的n型区域。

在该半导体器件中，所述第一FinFET包括正沟道FET(PFET)，并且所述第二FinFET包括负沟道FET(NFET)，或者所述第一FinFET包括NFET，并且所述第二FinFET包括PFET。

在该半导体器件中，所述PFET和所述NFET包括反相器。

在该半导体器件中，所述第一FinFET包括PFET，并且所述第二FinFET包括NFET，所述PFET的栅极耦合至所述NFET的栅极，并且所述PFET漏极耦合至所述NFET的漏极。

在该半导体器件中，所述PFET的源极耦合至电源电压(Vdd)接触件，所述NFET的源极耦合至接地电压(GND)接触件，所述PFET的栅极和所述NFET的栅极耦合至输入电压(Vin)接触件，并且所述PFET的漏极和所述NFET的漏极耦合至输出电压(Vout)接触件。

在该半导体器件中，所述第一FinFET或所述第二FinFET包括单个沟道或多个沟道。

根据本发明的另一方面，提供了一种半导体器件，包括：第一半导体材料，设置在衬底上方，所述第一半导体材料包括：第一掺杂区域，包括第一鳍式场效应晶体管(FinFET)的源极；第二掺杂区域，包括所述第一FinFET的漏极；和所述第一FinFET的沟道区域，设置在所述第一FinFET的源极与漏极之间；结隔离材料，设置在所述第一FinFET的源极和漏极上方；第二半导体材料，设置在所述结隔离材料和所述第一半导体材料上方，所述第二半导体材料包括：第一掺杂区域，包括第二FinFET的源极；第二掺杂区域，包括所述第二FinFET的漏极；和所述第二FinFET的沟道区域，设置在所述第二FinFET的源极与漏极之间；以及栅极介电层和栅极，设置为围绕所述第一FinFET的沟道区域和所述第二FinFET的沟道区域，其中，所述第一FinFET的漏极和所述第二FinFET的漏极耦合在一起，并且所述第一FinFET和所述第二FinFET包括反相器。

在该半导体器件中，所述第一半导体材料或所述第二半导体材料包括SiGe、Ge或III-V族材料。

在该半导体器件中，所述第一FinFET的源极和漏极包括P+材料，并且所述第二FinFET的源极和漏极包括N+材料。

在该半导体器件中，所述第二FinFET的源极设置在所述第一FinFET的源极上方，所述第二FinFET的漏极设置在所述第一FinFET的漏极上方，并且所述第二FinFET的沟道区域设置在所述第一FinFET的沟道区域上方。

根据本发明的又一方面，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成第一半导体材料；在所述第一半导体材料上方形成第二半导体材料；在所述第二半导体材料上方形成第三半导体材料；在所述第三半导体材料上方形成第四半导体材料；将包括第一掺杂剂类型的第一掺杂剂注入所述第一半导体材料，以形成第一FinFET的源极区域和漏极区域；以及将包括第二掺杂剂类型的第二掺杂剂注入所述第四半导体材料，以形成第二FinFET的源极区域和漏极区域，其中，部分所述第二半导体材料和部分所述第三半导体材料包括结隔离材料。

该方法还包括：图案化所述第一半导体材料和所述第四半导体材料，以分别形成所述第一FinFET和所述第二FinFET。

在该方法中，图案化所述第一半导体材料和所述第四半导体材料还包括：图案化所述第二半导体材料和所述第三半导体材料。

在该方法中，注入所述第一掺杂剂和注入所述第二掺杂剂包括：在图案化所述第一半导体材料和所述第四半导体材料之后，注入所述第一掺杂剂以及注入所述第二掺杂剂。

在该方法中，图案化所述第一半导体材料和所述第四半导体材料还包括：在所述第一FinFET的源极区域与漏极区域之间以及在所述第二FinFET的源极区域与漏极区域之间形成沟道区域。

在该方法中，注入所述第一掺杂剂包括：在形成所述第一半导体材料之后注入所述第一掺杂剂；并且注入所述第二掺杂剂包括：在形成所述第四半导体材料之后注入所述第二掺杂剂。

在该方法中，注入所述第一掺杂剂和注入所述第二掺杂剂包括：在形成所述第四半导体材料之后，注入所述第一掺杂剂以及注入所述第二掺杂剂。

在该方法中，将所述第一掺杂剂注入所述第一半导体材料或将所述第二掺杂剂注入所述第四半导体材料还包括：形成第三FinFET的源极区域和漏极区域。

在该方法中，所述第三FinFET包括非堆叠式器件或堆叠式器件。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1至图11是示出了根据本发明的一些实施例的处于各个阶段的制造半导体器件的方法的顶视图和截面图。

图12是根据一些实施例的半导体器件的示意图。

图13是根据一些实施例的半导体器件的截面图。

图14至图18是示出了根据一些实施例的处于各个阶段的制造半导体器件的方法的截面图和顶视图。

图19至图24是示出了根据一些实施例的处于各个阶段的制造半导体器件的方法的截面图。

图25是根据一些实施例的半导体器件的截面图。

图26是根据一些实施例的半导体器件的截面图。

图27至图33是示出了根据一些实施例的处于各个制造阶段的半导体器件的截面图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间相对关系描述符可同样地作相应地解释。

本发明公开了半导体器件及其制造方法，其中形成耦合在一起并且包括反相器的堆叠式FinFET。FinFET的源极之间的结隔离材料或区域自对准。也可以在用于材料层(用于形成堆叠式FinFET反相器)的多个制造步骤和工艺期间形成附加的堆叠式或非堆叠式FinFET。该反相器包括具有单个沟道或多个沟道的堆叠式NFET和堆叠式PFET。

本文所述的一些实施例参考特定背景，即，形成鳍式场效应晶体管(FinFET)器件。本发明的方面也可以应用于其他背景，诸如形成其他类型的器件或半导体器件。为了说明的目的，下文中给出特定尺寸，以用于给定的技术节点，诸如用于大约15nm技术节点或更小的技术节点。尤其在不同的技术节点下，其他的实施例涉及不同的尺寸。下文中讨论的示图没有必要按比例绘制。

图1至图11是示出了根据本发明的一些实施例的处于制造工艺的各个阶段的包括三维(3D)堆叠式FinFET器件的半导体器件100的制造方法的截面图和顶视图。在示出的实施例中，形成堆叠式FinFET器件，其中包括FinFET的负沟道FET(NFET)134堆叠在包括FinFET的正沟道FET(PFET)132上方(参见图10)。如图1至图3所示，PFET 132材料首先形成在衬底102上方，然后，如图4和图5所示，NFET 134材料形成在PFET 132材料上方。然后，如图6至图8所示，图案化PFET 132材料和NFET 134材料，并且如图9至图11所示，继续半导体器件100的处理，以形成栅极介电层、栅极和接触件。在其他的实施例中，可以形成堆叠式FinFET器件，其中PFET堆叠在NFET上方。

在图1至图11所示的实施例中，使用循环的外延生长和注入工艺。首先参考图1，示出了半导体器件100的顶视图。图2示出了半导体器件100沿着x平面的截面图。为了制造根据一些实施例的半导体器件100，提供衬底102。衬底102可以是晶圆的一部分。作为实例，衬底102可以包括半导体衬底，诸如硅衬底、硅碳衬底、硅锗衬底或由其他的半导体材料所形成的衬底。衬底102可以包括块状衬底、绝缘体上半导体(SOI)衬底或其他可接受的类型的衬底。在图1和图2所示的一些实施例中，衬底102包括由绝缘材料104和半导体材料层106组成的SOI衬底，绝缘材料104包括诸如二氧化硅的氧化物，半导体材料层106包括设置在绝缘材料104上的硅。例如，在一些实施例中，绝缘材料104包括掩埋氧化物(BOX)。半导体材料106可以轻掺杂有p型杂质。在示出的实施例中，作为实例，半导体材料106掺杂有浓度为大约1×10¹⁵cm^-3至大约1×10¹⁶cm^-3的p型杂质，诸如B、Ga或In。也可以使用其他的材料将半导体材料106注入到其他的浓度水平。例如，在堆叠式FinFET器件包括堆叠在NFET上方的PFET的其他的实施例中，半导体材料106可以注入有n型杂质。作为实例，绝缘材料104包括大约100um至大约500um或大约250um至大约350um的厚度，并且半导体材料106包括大约20nm至大约50nm或大约30nm至大约40nm的厚度。衬底102也可以包括其他的材料和尺寸。本发明的附图中示出了半导体器件100的一部分，例如，在一些实施例中，在顶视图中，半导体器件100最初可以包括圆形或其他的形状。例如，根据一些实施例，多个PFET、NFET和其他的器件形成在半导体器件100的表面上。在其他的实施例中，衬底102未包括SOI衬底，并且作为另一个实例，附图中所示的部分半导体器件100形成在衬底102的浅沟槽隔离(STI)区域、BOX区域或其他隔离区域上方。

如图2的截面图所示，第一半导体材料108形成在衬底102的半导体材料106上方。例如，在一些实施例中，使用外延生长工艺来形成第一半导体材料108。可以使用金属有机物CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或它们的组合来形成第一半导体材料108。例如，在一些实施例中，第一半导体材料108包括SiGe、Ge或III-V族材料。在第一半导体材料108包括III-V族材料的实施例中，作为实例，第一半导体材料108可以包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP。例如，在一些实施例中，第一半导体材料108包括大约3nm至大约30nm或大约10nm至大约20nm的厚度。例如，在一些实施例中，第一半导体材料108原位掺杂有期望的掺杂水平，以用于PFET 132的沟道区域。第一半导体材料108也可以包括其他的材料和尺寸，并且可以使用其他的方法来形成该第一半导体材料。

如图3的截面图所示，注入工艺用于将掺杂剂注入第一半导体材料108的一部分，以在第一半导体材料108中形成源极和漏极区域112。在一些实施例中，掩模110用于防止掺杂剂进入部分第一半导体材料108，诸如设置在源极与漏极区域112之间的沟道区域。掩模110包括使用旋涂技术或其他的方法沉积在衬底102上方的光刻胶或其他的材料。使用光刻来图案化掩模110，保留图3中的虚像(如，虚线)所示的设置在第一半导体材料108的区域上方的掩模110。然后，对第一半导体材料108执行注入工艺，以形成第一FinFET器件的源极和漏极区域112。在示出的实施例中，注入的掺杂剂包括p型掺杂剂。作为实例，p型杂质可以包括注入浓度为大约1×10²⁰cm^-3至大约5×10²¹cm^-3的B、Ga或In。在堆叠式FinFET器件包括堆叠在NFET上方的PFET的其他的实施例中，注入的掺杂剂也可以包括n型掺杂剂。在一些实施例中，第一半导体材料108利用与衬底102的半导体材料106掺杂的掺杂剂相同类型(即，n型或p型)的掺杂剂来掺杂在源极和漏极区域112中。源极和漏极区域112也可以使用其他材料注入到其他的浓度水平。在注入工艺之后，可以使用可接受的灰化工艺和/或蚀刻工艺来去除掩模110。例如，灰化工艺可以包括含氧等离子体。

例如在一些实施例中，源极和漏极区域112包括P+材料。源极和漏极区域112包括PFET 132(参见图7)的源极(S)和漏极(D)区域112，并且第一半导体材料108设置在源极与漏极区域112之间的其他部分将用于形成PFET 132的沟道区域。例如，在堆叠式FinFET器件包括堆叠在NFET上方的PFET的其他的实施例中，源极和漏极区域112也可以包括N+材料。例如，在一些实施例中，第一半导体材料108包括与衬底102的半导体材料106的材料不同的材料。

如图4的截面图所示，第二半导体材料114形成在第一半导体材料108上方。在一些实施例中，第二半导体材料114包括注入有n型掺杂剂的硅。例如，在堆叠式FinFET器件包括堆叠在NFET上方的PFET的其他实施例中，第二半导体材料114也可以包括注入有p型掺杂剂的硅。在一些实施例中，第二半导体材料114掺杂的掺杂剂类型(即，n型或p型)不同于第一半导体材料108中的源极和漏极区域112掺杂的掺杂剂类型。例如，在一些实施例中，利用包括原位掺杂的外延生长工艺来外延生长第二半导体材料114。作为实例，第二半导体材料114掺杂有浓度为大约1×10¹⁵cm^-3至大约1×10¹⁶cm^-3的n型掺杂剂，诸如P、As或Sb。第二半导体材料114包括大约10nm至大约30nm或大约15nm至大约25nm的厚度。第二半导体材料114也可以包括其他的材料、尺寸、掺杂剂、掺杂剂浓度水平和形成方法。作为其他实例，可以外延生长或沉积第二半导体材料114，并且注入工艺可以用于掺杂第二半导体材料114。

仍如图4所示，第三半导体材料116形成在第二半导体材料114上方。在一些实施例中，第三半导体材料116包括注入有p型掺杂剂的硅。例如，在堆叠式FinFET器件包括堆叠在NFET上方的PFET的其他实施例中，第三半导体材料116也可以包括注入有n型掺杂剂的硅。在一些实施例中，第三半导体材料116掺杂的掺杂剂类型(即，n型或p型)不同于第二半导体材料114掺杂的掺杂剂类型。例如，利用包括原位掺杂的外延生长工艺来外延生长第三半导体材料116。作为实例，第三半导体材料116掺杂有浓度为大约1×10¹⁵cm^-3至大约1×10¹⁶cm^-3的p型掺杂剂，诸如B、Ga或In。第三半导体材料116包括大约10nm至大约30nm或大约15nm至大约25nm的厚度。第三半导体材料116也可以包括其他的材料、尺寸、掺杂剂、掺杂剂浓度水平和形成方法。作为其他实例，可以外延生长或沉积第三半导体材料116，并且注入工艺可以用于掺杂该第三半导体材料116。

在一些实施例中，随后图案化第二半导体材料114和第三半导体材料116，以形成有利地自对准的结隔离材料130(参见图7)，本文中将进一步对其进行描述。

然后，如图5的截面图所示，使用外延生长工艺在第三半导体材料116上方形成第四半导体材料118。当沉积第四半导体材料118时，该第四半导体材料118包括与所述的第一半导体材料108类似的材料和尺寸。例如，在一些实施例中，第四半导体材料118原位掺杂有期望的掺杂水平，以用于NFET 134的沟道区域。类似于掩模110的掩模120(如图5中的虚像所示)沉积在第四半导体材料118上方，其中，该掩模110用于将掺杂剂注入形成在第一半导体材料108中的源极和漏极区域112。然后注入工艺用于将掺杂剂注入第四半导体材料118，并且在第四半导体材料118中形成源极和漏极区域122。注入第四半导体材料118的掺杂剂包括与注入第一半导体材料108的掺杂剂不同的类型(即，p型或n型)。

在一些实施例中，第四半导体材料118注入有n型掺杂剂，以形成源极和漏极区域122。例如，在堆叠式FinFET器件包括堆叠在NFET上方的PFET的其他实施例中，第四半导体材料118也可以注入有p型掺杂剂。在一些实施例中，第四半导体材料118掺杂的掺杂剂的类型(即，n型或p型)不同于第一半导体材料108中的源极和漏极区域112掺杂的掺杂剂的类型。在一些实施例中，此外，第四半导体材料118掺杂的掺杂剂类型(即，n型或p型)不同于第三半导体材料116掺杂的掺杂剂类型。作为实例，第四半导体材料118掺杂有浓度为大约1×10²⁰cm^-3至大约1×10²¹cm^-3的n型掺杂剂，诸如P、As或Sb。第四半导体材料118也可以以其他的掺杂剂浓度水平注入有其他掺杂剂。

例如，在一些实施例中，源极和漏极区域122包括N+材料。源极和漏极区域122包括NFET 134(参见图10)的源极(S)和漏极(D)区域122，并且第四半导体材料118设置在源极与漏极区域122之间的其他部分将用于形成NFET 134的沟道区域。例如，在堆叠式FinFET器件包括堆叠在NFET上方的PFET的其他实施例中，源极和漏极区域122也可以包括P+材料。在注入工艺用于掺杂第四半导体材料118以形成源极和漏极区域122之后，使用灰化工艺和/或蚀刻工艺来去除掩模120。

例如，在注入工艺用于掺杂第四半导体材料118以形成源极和漏极区域122之后，和/或在注入工艺用于掺杂第一半导体材料108以形成源极和漏极区域112之后，预定的时间段内，通过将半导体器件100加热至预定的温度来激活注入的掺杂剂。

然后，如图6的顶视图、图7的x平面截面图和图8的y平面截面图所示，使用光刻来图案化半导体器件100，以分别形成由第一半导体材料108和第四半导体材料118所组成的沟道区域108’和118’。部分第一半导体材料108在图案化工艺之后包括沟道区域108’，并且部分第四半导体材料118在图案化工艺之后包括沟道区域118’。在用于沟道区域108’和118’的图案化工艺期间，还限定了源极和漏极区域112和122。例如，在图案化工艺中限定源极(S)和漏极(D)区域112和122的形状。

诸如光刻胶的掩蔽材料(未示出)沉积在第四半导体材料118上方，并且将该掩蔽材料分别图案化为PFET 132和NFET 134(参见图10)的沟道区域108’和118’以及源极(S)和漏极(D)区域112和122的期望形状。使用合适的蚀刻工艺(诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE))、四甲基氢氧化铵(TMAH)、氢氧化铵(NH₄OH)、湿蚀刻剂(能够蚀刻硅并且在硅与绝缘材料104的材料之间具有良好的蚀刻选择性)等或它们的组合并且使用掩蔽材料作为蚀刻掩模来执行图案化工艺。作为实例，蚀刻工艺可以是各向异性的或各向同性的并且可以包括选择性的蚀刻工艺。用于形成PFET 132和NFET 134的沟道区域108’和118’以及源极(S)和漏极(D)区域112和122的蚀刻工艺还可以包括其他类型的蚀刻工艺和特性。然后使用灰化工艺和/或蚀刻工艺来去除掩蔽材料。

如图6的顶视图所示，在一些实施例中，沟道区域108’和118’的宽度包括尺寸W，其中尺寸W为大约5nm至大约50nm或大约10nm至大约30nm。沟道区域108’和118’的厚度包括尺寸T(参见图7)，其中尺寸T包括第一半导体材料108的厚度和第四导电材料118的厚度。例如，在一些实施例中，尺寸T为大约3nm至大约30nm或大约10nm至大约20nm。尺寸W和T也可以包括其他的值。如图7的x平面的截面图和图8的y平面的截面图所示，沟道区域108’设置在沟道区域118’下方。沟道区域108’和118’可以包括在如图8所示的y平面的截面图中近似为正方形和矩形的形状。作为用于图案化第一和第四半导体材料108和118的蚀刻工艺的结果，沟道区域108’和118’也可以包括具有圆角的近似为正方形和矩形的形状。

在图1至图10所示的实施例中，沟道区域108’和118’包括单个沟道。沟道区域108’和118’中的任何一个或两者可以包括在水平方向(参见图11)或在垂直方向(参见图32和图33)上形成的多个沟道。

如图6和图7所示，在一些实施例中，在蚀刻工艺期间，以比蚀刻第一和第四半导体材料108和118更快的速率来蚀刻衬底102的半导体材料106、第二半导体材料114和第三半导体材料116，使得半导体材料106、第二半导体材料114和第三半导体材料116包括第一和第四半导体材料108和118下方和/或上面的底切。可以使用选择性的蚀刻工艺，以形成预定数量的关于源极(S)和漏极(D)区域112和122的下方和上面的底切。在一些实施例中，底切的数量大约为尺寸W的一半或大约为1/2*W。底切的数量也可以包括其他值以及与包括尺寸W的沟道区域108’和118’的相对值。底切可以形成在半导体材料106、第二半导体材料114和第三半导体材料116的一个或多个侧面上。

如图9的半导体器件100的顶视图、图10的半导体器件100的x平面的截面图和图11的半导体器件100的y平面的截面图所示，围绕沟道区域108’和118’的每一个形成栅极介电层123和栅极材料124/125，并且形成耦合至栅极(G)124/125的接触件126a以及耦合至PFET132和NFET134的漏极(D)区域112和122的接触件126b。例如，在一些实施例中，栅极介电层123和栅极124/125包括围绕沟道区域108’和118’的全环栅(GAA)结构。

作为实例，栅极介电层123可以包括SiO₂、Al₂O₃、ZrO₂、HfO₂、TiO₂或它们的多层的组合。在一些实施例中，栅极介电层123可以包括介电常数的k值大于SiO₂的介电常数(诸如约大于3.9)的材料。作为实例，可以通过诸如ALD、PEALD、CVD、PECVD、氧化工艺或它们的组合的沉积工艺来形成栅极介电层123。作为实例，栅极介电层123可以包括大约1nm至大约3nm(诸如大约2nm)的厚度。PFET 132和NFET 134的栅极介电层123也可以包括其他的材料和尺寸，并且可以使用其他的方法来形成该栅极介电层。

在一些实施例中，栅极(G)124/125包括第一栅极材料124和第二栅极材料125。例如，第一栅极材料124可以包括通过PVD或ALD形成的厚度为大约0.5nm至大约3nm(诸如大约1nm至大约2nm)的TiN或TiSiN。第一栅极材料124形成为围绕设置在沟道区域108’和118’上的栅极介电层123。第二栅极材料125形成在第一栅极材料124上方，并且作为实例，该第二栅极材料可以包括TiAl、TaAl、TiAlC、TaAlC、W、Co、WAl、CoA、TiN、TaN、WSi或者它们的组合或多层。可以使用诸如PVD或ALD的沉积工艺来形成第二栅极材料125。例如，在一些实施例中，第二栅极材料125包括金属栅极(MG)填充。例如，作为沟道区域108’和118’以及整个半导体器件100的宽度和厚度的函数，栅极(G)124/125的总宽度和厚度可以变化。PFET 132和NFET 134的栅极(G)124/125也可以包括其他材料和尺寸，并且可以使用其他方法来形成该栅极(G)。

应该注意，为了简化附图，图10所示的栅极介电层123未被示出在本发明的其他附图中，作为实例，诸如图13、图16、图17、图24、图26和图32。然而，在图13、图16、图17、图24、图26和图32所示的实施例中，栅极介电层123也设置为围绕栅极材料124/125下方的FinFET132和134的沟道区域108’和118’。

通过以下步骤来形成或沉积栅极介电层123材料和栅极(G)124/125材料，然后使用光刻工艺进行图案化：沉积光刻胶(未示出)；图案化光刻胶；以及使用蚀刻工艺并且使用光刻胶作为蚀刻掩模来图案化栅极介电层123材料和栅极(G)124/125材料，从而保持栅极介电层123材料和栅极(G)124/125材料设置为在期望位置处围绕沟道区域108’和118’。然后去除光刻胶。然后通过以下步骤来形成接触件126a和126b：沉积接触材料，诸如W、WSi_x、Al、AlSi_x、Cu或它们的多层的组合，并且该接触材料具有的厚度为大约5nm至大约50nm(诸如大约15nm至大约40nm)；以及使用光刻工艺来图案化接触材料。作为实例，接触件126a和126b可以在顶视图中包括为大约3nm至大约15nm、或者其他的尺寸的直径或宽度。在一些实施例中，可以在光刻工艺中形成侧面接触件128，以分别电连接至PFET 132和NFET 134的漏极(D)区域112和122。例如，在一些实施例中，单次光刻工艺可以用于图案化并且形成接触件126a、126b、侧面接触件128、栅极124/125和栅极介电层123。

例如，在一些权利要求中，本文中的PFET 132也称为第一FinFET 132，并且NFET134也称为第二FinFET 134。

图10还示出了一些实施例中的PFET 132与NFET 134的电连接，其中，PFET 132和NFET 134耦合在一起并用作反相器。通过第二栅极材料125将PFET 132与NFET 134的栅极(G)124/125耦合在一起，并且通过侧面接触件128或其他类型的接触件将PFET 132与NFET134的漏极(D)112与122耦合在一起。在一些实施例中，耦合第一FinFET 132和第二FinFET134的栅极(G)124以及漏极(D)112与122形成了反相器。

例如，在一些实施例中，图10所示的半导体器件100包括3D堆叠式FinFET互补金属氧化物半导体(CMOS)反相器。由于结构和制造方法，半导体器件100的结隔离材料或区域130有利地自对准。例如，在用于形成PFET 132和NFET 134的源极(S)112和122、漏极(D)112和122以及沟道区域108’和118’的相同的图案化工艺中图案化包括n型材料的第二半导体材料114和包括p型材料的第三半导体材料116，因此，结隔离材料或区域130与PFET 132和NFET 134自对准。

作为实例，为了将反相器电连接至半导体器件100外部的器件或设置在半导体器件100上的其他器件，通过衬底102的部分半导体材料106来将PFET 132的源极(S)112耦合至电源电压(Vdd)接触件。NFET 134的源极(S)122耦合至接地电压(GND)接触件。PFET 132和NFET 134的栅极(G)124/125耦合至输入电压(Vin)接触件。PFET 132和NFET 134的漏极(D)112和122分别耦合至输出电压(Vout)接触件。图10中未示出接地电压(GND)接触件和电源电压(Vdd)接触件；参见图13所示的实施例，本文将对其进行进一步描述。

图11所示的半导体器件100的y平面的截面图还示出了：PFET 132和NFET 134的沟道区域108’和/或118’可以分别包括多个沟道108’和118’。如截面图中的虚像所示，可以图案化第一半导体材料108和/或第四半导体材料118，以在水平方向上包括两个或多个沟道108’和/或118’。

图12是根据一些实施例的半导体器件100的示意图136。如图9、图10和图11所示，半导体器件100包括反相器，该反相器包括PFET 132FinFET和NFET 134FinFET。在示意图136中示出了参考图10所示的半导体器件100的截面图所示和所描述的电连接。半导体器件100的示意图136也可以包括其他配置。

图13是根据一些实施例的半导体器件100的截面图。图13示出了根据一些实施例的半导体器件100的附加元件。绝缘材料138包括在形成FinFET 132和134之前或之后设置在衬底102上方的隔离氧化物。绝缘材料138可以包括厚度为大约20nm至大约100nm(诸如大约40nm至大约60nm)的SiO₂、SiON或其他的氧化物材料。绝缘材料138也可以包括其他材料和尺寸。可以在形成第一半导体材料108之前在衬底102上方沉积绝缘材料138，并且可以使用光刻工艺来图案化绝缘材料138。例如，然后通过图案化的绝缘材料138来外延生长第一半导体材料108。也可以在形成FinFET 132和134之后沉积绝缘材料138。

在图13所示的虚像中，附加的绝缘材料138’可以形成在绝缘材料138上方。例如，在一些实施例中，绝缘材料138’可以包括一种或多种层间介电(ILD)材料，并且绝缘材料138’可以包括与关于绝缘材料138所述类似的材料和尺寸。通过以下步骤使用镶嵌工艺在绝缘材料138’和138中形成接触件140a、140b、140c和140d：将绝缘材料138’和138图案化为用于接触件140a、140b、140c和140d的期望图案；以及利用导电材料来填充图案化的绝缘材料138’和138。然后使用CMP工艺和/或蚀刻工艺从绝缘材料138’上方去除导电材料的多余部分。作为实例，接触件140a、140b、140c和140d可以包括与关于接触件126a和126b所述的类似材料，诸如W、WSi_x、Al、AlSi_x、Cu或它们的组合或多层，并且接触件140a、140b、140c和140d在顶视图中具有的直径为大约3nm至大约15nm(或其他的尺寸)。随后，包括导线、通孔和凸点下金属化(UBM)层的附加的金属化层(未示出)可以形成在绝缘材料138’上方。

接触件140a、140b、140c和140d电连接至包括堆叠式FinFET反相器的半导体器件100的多个部分。接触件140a包括电源电压(Vdd)接触件，并且通过衬底的部分半导体材料106将该接触件耦合至PFET 132的源极(S)。接触件140b包括接地(GND)接触件，并且该接触件耦合至NFET134的源极(S)122。接触件140c包括输入电压(Vin)接触件，并且该接触件与耦合至PFET 132和NFET 134的栅极(G)124/125的接触件126a耦合。接触件140d耦合至PFET132和NFET 134的漏极(D)112和122，并且除了图10所示的侧面接触件128之外，该接触件140d示出了电连接至漏极(D)112和122的另一种方法。接触件140a、140b、140c和140d包括在随后沉积的绝缘材料138’和半导体器件100的其他的材料层中形成的插塞接触件。

根据一些实施例，图13还示出了设置在栅极(G)124/125的侧壁上的侧壁间隔件142。在一些实施例中，在形成栅极(G)124/125之后，通过以下步骤来形成侧壁间隔件142：沉积侧壁间隔件142材料；以及使用干RIE工艺或其他的蚀刻工艺各向异性地蚀刻该侧壁间隔件材料，从而保留栅极(G)124/125的侧壁上的侧壁间隔件142。例如，侧壁间隔件142可以包括SiO₂、Si₃N₄或SiCN，并且该侧壁间隔件的厚度为大约1nm至大约10nm或大约3nm至大约7nm。侧壁间隔件142也可以包括其他材料、尺寸和形成方法。例如，侧壁间隔件142可以防止栅极(G)124/125与源极和漏极112、122的短路。尽管其他附图中未示出侧壁间隔件142，但是本文所述的其他实施例中也可以包括侧壁间隔件142。

在图1至图11中，根据一些实施例，示出了使用多次循环的外延生长和注入工艺来形成3D堆叠式FinFET CMOS反相器的方法。在其他实施例中，可以在形成外延层之后进行多种掺杂剂材料的注入。

例如，图14至图18是根据一些实施例的处于各个阶段的制造半导体器件100的方法的顶视图和截面图，其中在形成关于图1至图11所述的外延生长的半导体材料层108、114、116和118之后，向这些半导体材料层注入掺杂剂。在图14中，使用外延生长工艺在衬底102上方形成第一半导体材料108，在第一半导体材料108上方外延生长第二半导体材料114，在第二半导体材料114上方外延生长第三半导体材料116，以及在第三半导体材料116上方外延生长第四半导体材料118。该生长工艺类似于关于图1至图5所示和所述的生长工艺。在图15中，蚀刻工艺用于图案化第一和第四半导体材料108和118，从而形成源极和漏极区域以及沟道区域108’和118’的期望的形状。该蚀刻工艺类似于关于图6至图8所述的蚀刻工艺。如关于先前的实施例所述，还可以对源极和漏极区域进行底切(未示出)。如图16所示，并且如关于本文先前的实施例所述，形成栅极介电层(未示出)、栅极(G)124/125和栅极接触件126a。然后，如图17所示，执行两次注入工艺，以分别将用于PMOS FinFET 132的P+掺杂剂和用于NMOSFinFET 134的N+掺杂剂注入第一和第四半导体材料108和118，从而分别形成PMOS FinFET 132和NMOS FinFET 134的源极(S)和漏极(D)区域112和122。例如，将注入工艺控制为到达半导体器件100的顶面中的预定深度，以将掺杂剂注入期望的材料层。图18示出了图17所示的半导体器件100的顶视图。然后，例如，通过在预定的时间段内将半导体器件100加热至预定的温度来激活注入的掺杂剂。

根据一些实施例，本文所述的用于半导体器件100的制造方法可以有利地集成有相同的半导体器件100上的其他器件的制造。例如，可以在制造本文所述的FinFET反相器的同时制造其他的堆叠式或非堆叠式器件、FET和/或FinFET。

例如，图19至图24是根据一些实施例的处于各个阶段的制造半导体器件100的方法的截面图，其中当形成本文所述的3D堆叠式FinFET反相器的一部分时，同时形成非堆叠式FinFET 132’。例如，在图19中，通过使用光刻工艺图案化衬底102的半导体材料106在衬底102上限定区域150和152。设置在区域150与152之间的绝缘材料104提供了两个区域150与152之间的隔离。区域150包括形成3D堆叠式FinFET反相器的堆叠区域，并且区域152包括形成非堆叠式FinFET的衬底102的非堆叠区域。

如关于图2所述以及如图19所示，在堆叠区域150中的半导体材料106上方外延生长第一半导体材料108。同时在非堆叠区域152中也外延生长第一半导体材料108。形成掩模(在图19中未示出，参见图3的虚像所示的掩模110)，以限定沟道区域，并且如关于图3所述以及如图20所示，通过注入掺杂剂在第一半导体材料108中形成源极和漏极区域112。然后去除掩模。源极和漏极区域112包括P+区域。源极和漏极区域112形成在堆叠区域150和非堆叠区域152两者中。包括FinFET的部分非堆叠式PFET形成在非堆叠区域152中。应该注意，在本发明的其他实施例中，可以首先通过在第一半导体材料108注入N+区域来形成NFET，然后，通过在第四半导体材料118注入P+区域来较晚地形成PFET。

如图21所示，另一掩模154形成在半导体器件100上。使用光刻工艺来图案化掩模154，以从堆叠区域150去除掩模154。在一些实施例中，掩模154包括硬掩模。硬掩模154可以包括SiO₂/Si₃N₄/SiCN材料堆叠件或其他的材料。然后，如图21所示，继续处理堆叠区域150，诸如在第一半导体材料108上方顺序地形成第二和第三半导体材料114和116，并且如图22所示，在第三半导体材料116上方形成第四半导体材料118，该第四半导体材料118注入有掺杂剂，以形成源极和漏极区域122。因为外延生长工艺用于形成第二半导体材料114、第三半导体材料116和第四半导体材料118，所以第二半导体材料114、第三半导体材料116和第四半导体材料118未形成在非堆叠区域152中的硬掩模154上方。

然后，如图23所示，去除非堆叠区域152上方的掩模154，并且图案化工艺和蚀刻工艺用于在堆叠区域150中形成沟道108’和118’以及在非堆叠区域152中形成沟道108’。在非堆叠区域152中的对衬底102的半导体材料106的位于第一半导体材料108下方的部分进行底切，其中在该第一半导体材料中形成有源极(S)和漏极(D)区域112以及沟道108’。如图24所示，形成并且图案化栅极介电层(未示出，参见图10所示的栅极介电层123)和栅极(G)124/125材料。接触件126a耦合至非堆叠区域152中的PFET 132’的栅极(G)124/125。例如，在一些实施例中，非堆叠式PFET 132’的源极(S)112可通过接地(GND)接触件耦合至接地电压，耦合至非堆叠式PFET 132’的栅极(G)124/125的接触件126a可耦合至输入电压(Vin)接触件，以及非堆叠式PFET 132’的漏极(D)112可耦合至电源电压(Vdd)接触件。其他类型的电连接件也可以连接至非堆叠区域152中的非堆叠式PFET 132’。

有利地，与用于形成堆叠区域150中的堆叠式NFET 134和堆叠式PFET132的制造工艺步骤和材料层同时地，制造非堆叠区域152中的非堆叠式PFET 132’。与形成堆叠区域150中的堆叠式NFET 134和堆叠式PFET 132同时地，也可以在非堆叠区域152中形成NFET 134。例如，如图19所示，将第一半导体材料108形成在衬底102的半导体材料106上方之前，可以在非堆叠区域152上形成包括硬掩模或光刻胶的掩模。如图19和图20所示，在堆叠区域150中，外延地形成第一半导体材料108，并且该第一半导体材料注入有掺杂剂，以及在堆叠区域150中外延地形成第二半导体材料114和第三半导体材料116。然后从非堆叠区域152去除掩模。因为掩模存在于非堆叠区域152中，所以通过外延生长所形成的第一半导体材料108、第二半导体材料114和第三半导体材料116未形成在非堆叠区域152中。然后沉积第四半导体材料118，并对该第四半导体材料进行注入，以形成非堆叠区域152中的NFET和堆叠区域150中的NFET 134的源极和漏极区域。因此，形成堆叠区域150中的反相器的NFET 134的同时可以形成非堆叠式NFET。与使用其他的方法形成堆叠区域150中的PFET 132和/或NFET134同时地，也可以形成非堆叠式PFET 132’或非堆叠式NFET。

图25和图26是根据一些实施例的半导体器件100的截面图。与形成堆叠区域150中的反相器的同时地，也可以使用本文中先前所述的相同的沉积、外延生长、注入和蚀刻工艺在其他的堆叠区域154和154’中形成PFET132’和NFET 134’，其中，该堆叠区域中的反相器由衬底102的半导体材料106以及第一、第二、第三和第四半导体材料108、114、116和118形成。如图26所示，在一些实施例中，部分半导体器件100可以包括伪部件158。例如，堆叠区域154包括设置在未电连接的伪部件158上方的NFET 134’。同样地，堆叠区域154’包括设置在未电连接的伪部件158下方的PFET132’。示出了用于NFET 134’和PFET 132’的与接地电压(GND)、输入电压(Vin)和电源电压(Vdd)的电连接。

例如，在一些权利要求中，形成在非堆叠区域152或堆叠区域154或154’中的附加的PFET 132’和NFET 134’在本文中还称为第三FinFET。第三FinFET具有源极和漏极区域，并且当对包括PFET 132的第一FinFET的源极和漏极区域进行注入或当对包括NFET 134的第二FinFET的源极和漏极区域进行注入时形成该源极和漏极区域。例如，形成第三FinFET包括形成非堆叠式器件或堆叠式器件。

在图1至图11和图13至图26所示的一些实施例中，反相器的PFET 132和NFET 134包括具有单个沟道的沟道区域108’和118’。在其他的实施例中，反相器的PFET和NFET的沟道区域可以包括多个沟道。在图11中，示出了在水平方向上形成的多个沟道。在其他的实施例中，可以在垂直方向上形成多个沟道。例如，图27至图33是根据一些实施例的处于各个制造阶段的半导体器件100的截面图。在图27中，半导体器件100包括衬底102，衬底102包括设置在绝缘体104上方的半导体材料106。为了形成具有多个沟道的PFET，在衬底102的半导体材料106上方顺序地形成多个半导体材料层160a、162a、160b、162b、160c和162c。例如，在一些实施例中，外延生长半导体材料层160a、162a、160b、162b、160c和162c。交替的半导体材料层160a、162a、160b、162b、160c和162c包括相同的材料。例如，半导体材料层160a、160b和160c可以包括n型材料，诸如掺杂有n型掺杂剂的硅，并且半导体材料层162a、162b和162c可以包括与先前的实施例的第一半导体材料108所述的类似材料，诸如SiGe、Ge或III-V族材料。例如，半导体材料层160a、160b和160c可以原位掺杂有n型材料。半导体材料层160a、162a、160b、162b、160c和162c也可以包括其他的材料，并且可以使用其他的方法来形成这些半导体材料层。半导体材料层160a、162a、160b、162b、160c和162c中的每一个都可以包括大约0.5nm至大约10nm(诸如大约1nm至大约7nm，或其他的尺寸)的厚度。

在图28中，如先前的实施例所述，沉积并图案化掩模(未示出)，半导体材料层160a、162a、160b、162b、160c和162c注入有P+掺杂剂，以形成源极和漏极区域112。然后去除掩模。在图29中，第二半导体材料114形成在最上部的半导体材料层162c上方，并且第三半导体材料116形成在第二半导体材料114上方。然后，也如图29所示，在第三半导体材料116上方顺序地形成半导体材料层162d、164a、162e、164b、162f和164c。例如，半导体材料层162d、164a、162e、164b、162f和164c可以包括与半导体材料层160a、162a、160b、162b、160c和162c所述的类似材料和形成方法。在一些实施例中，半导体材料层164a、164b和164c原位掺杂有p型材料。半导体材料层162d、164a、162e、164b、162f和164c中的每一个都可以包括大约0.5nm至大约10nm(诸如大约1nm至大约7nm，或其他的尺寸)的厚度。

在图30中，如先前的实施例所述，沉积和图案化掩模(未示出)，并且对半导体材料层162d、164a、162e、164b、162f和164c进行注入，以形成源极和漏极区域112。然后去除掩模。如先前的实施例所述，半导体材料层162d、164a、162e、164b、162f和164c注入有N+掺杂剂，以形成源极和漏极区域122。在图31中，选择性的蚀刻工艺用于去除部分半导体材料层160a、160b、160c、164a、164b、164c以及衬底102的部分半导体材料106，从而如图32所示，保留剩余的部分半导体材料层162a、162b、162c、162d、162e和162f，以形成PFET 132和NFET134的多个沟道。如图32所示以及如先前的实施例所述，形成栅极介电层123、栅极材料124/125、接触件126a和126b以及侧面接触件128。

在图32所示的PFET 132的沟道区域108’的附图33中，示出了与图32所示的示图垂直的截面图。PFET 132的沟道区域108’包括三个沟道162a、162b和162c。NFET 134的沟道区域118’包括类似的形状以及三个沟道162d、162e和162f。图27至图33所示的一些实施例示出了包括三个沟道的PFET 132和NFET 134；然而，包括堆叠式PFET 132和堆叠式NFET134的反相器也可以包括两个沟道或四个或更多的沟道(未示出)。在一些实施例中，PFET 132和NFET 134包括相同数量的沟道。在其他的实施例中，反相器的PFET 132和NFET 134包括不同数量的沟道。

本发明的一些实施例的一些优点包括提供半导体器件，该半导体器件包括具有晶体管的反相器，该反相器包括堆叠式FinFET。反相器包括具有GAA沟道结构的高迁移率的结隔离3D堆叠式FinFET CMOS器件。可以使用循环且顺序的外延生长和注入工艺或在形成所有的外延层之后使用注入工艺来制造反相器。其他的区域中的附加的堆叠式或非堆叠式FinFET器件的制造方法可以集成在用于反相器的制造工艺流程中。反相器具有良好的电路性能，并反相器适用于在低压下工作，诸如大约0.7V；例如，大约1V或小于1V。作为实例，通过使用外延生长工艺和选择性的蚀刻工艺来图案化并且形成沟道区域、源极和漏极区域以及结隔离区域或反相器的晶体管的材料，避免了对于衬底穿孔(TSV)制造、复杂的光刻对准、晶圆与晶圆或芯片与芯片接合以及高纵横比蚀刻技术的需要。

反相器实现了较高的速度和较高的电路性能。通过用于多个半导体材料层的选择性的蚀刻工艺来自对准结隔离区域。结隔离区域自然地被夹断并且具有小泄漏电流或没有泄漏电流。反相器制造工艺包括3DIC技术，从而导致更高的产量。本文中所述的反相器包括具有极小的物理尺寸和有效的布局使用率的3D堆叠式FinFET/纳米线反相器。此外，可以很容易地在现有的制造工艺流程中实现本文所述的制造工艺流程和结构。

在一些实施例中，半导体器件包括：第一FinFET，设置在衬底上方；第二FinFET，设置在第一FinFET上方；以及结隔离材料，设置在第一FinFET的源极与第二FinFET的源极之间。

在其他的实施例中，半导体器件包括设置在衬底上方的第一半导体材料。第一半导体材料包括：第一掺杂区域，包括第一FinFET的源极；第二掺杂区域，包括第一FinFET的漏极；以及第一FinFET的沟道区域，设置在源极与漏极之间。结隔离材料设置在第一FinFET的源极和漏极上方。第二半导体材料设置在结隔离材料和第一半导体材料上方。第二半导体材料包括：第一掺杂区域，包括第二FinFET的源极；第二掺杂区域，包括第二FinFET的漏极；以及第二FinFET的沟道区域，设置在源极与漏极之间。栅极介电层和栅极设置为围绕第一FinFET和第二FinFET的沟道区域。第一FinFET和第二FinFET的漏极耦合在一起。第一FinFET和第二FinFET包括反相器。

在其他的实施例中，一种制造半导体器件的方法包括：在衬底上方形成第一半导体材料；在第一半导体材料上方形成第二半导体材料；以及在第二半导体材料上方形成第三半导体材料。第四半导体材料形成在第三半导体材料上方。方法包括：将包括第一掺杂剂类型的第一掺杂剂注入第一半导体材料，以形成第一FinFET的源极和漏极区域；以及将包括第二掺杂剂类型的第二掺杂剂注入第四半导体材料，以形成第二FinFET的源极和漏极区域。部分第二半导体材料和部分第三半导体材料包括结隔离材料。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims

1.一种半导体器件，包括：

第一鳍式场效应晶体管FinFET，设置在衬底上方；

第二FinFET，设置在所述第一FinFET上方；以及

结隔离区域，设置在所述第一FinFET的源极与所述第二FinFET的源极之间，所述结隔离区域包括半导体材料。

2.根据权利要求1所述的半导体器件，其中，所述结隔离区域包括：p型区域和耦合至所述p型区域的n型区域。

3.根据权利要求1所述的半导体器件，其中，所述第一FinFET包括正沟道FET(PFET)，并且所述第二FinFET包括负沟道FET(NFET)，或者所述第一FinFET包括负沟道FET，并且所述第二FinFET包括正沟道FET。

4.根据权利要求3所述的半导体器件，其中，所述正沟道FET和所述负沟道FET包括反相器。

5.根据权利要求4所述的半导体器件，其中，所述第一FinFET包括正沟道FET，并且所述第二FinFET包括负沟道FET，所述正沟道FET的栅极耦合至所述负沟道FET的栅极，并且所述正沟道FET漏极耦合至所述负沟道FET的漏极。

6.根据权利要求5所述的半导体器件，其中，所述正沟道FET的源极耦合至电源电压(Vdd)接触件，所述负沟道FET的源极耦合至接地电压(GND)接触件，所述正沟道FET的栅极和所述负沟道FET的栅极耦合至输入电压(Vin)接触件，并且所述正沟道FET的漏极和所述负沟道FET的漏极耦合至输出电压(Vout)接触件。

7.根据权利要求1所述的半导体器件，其中，所述第一FinFET或所述第二FinFET包括单个沟道或多个沟道。

8.一种半导体器件，包括：

第一半导体材料，设置在衬底上方，所述第一半导体材料包括：第一掺杂区域，包括第一鳍式场效应晶体管FinFET的源极；第二掺杂区域，包括所述第一FinFET的漏极；和所述第一FinFET的沟道区域，设置在所述第一FinFET的源极与漏极之间；

结隔离材料，设置在所述第一FinFET的源极和漏极上方；

第二半导体材料，设置在所述结隔离材料和所述第一半导体材料上方，所述第二半导体材料包括：第一掺杂区域，包括第二FinFET的源极；第二掺杂区域，包括所述第二FinFET的漏极；和所述第二FinFET的沟道区域，设置在所述第二FinFET的源极与漏极之间；以及

栅极介电层和栅极，设置为围绕所述第一FinFET的沟道区域和所述第二FinFET的沟道区域，其中，所述第一FinFET的漏极和所述第二FinFET的漏极耦合在一起，并且所述第一FinFET和所述第二FinFET包括反相器。

9.根据权利要求8所述的半导体器件，其中，所述第一半导体材料或所述第二半导体材料包括SiGe、Ge或III-V族材料。

10.根据权利要求8所述的半导体器件，其中，所述第一FinFET的源极和漏极包括P+材料，并且所述第二FinFET的源极和漏极包括N+材料。

11.根据权利要求8所述的半导体器件，其中，所述第二FinFET的源极设置在所述第一FinFET的源极上方，所述第二FinFET的漏极设置在所述第一FinFET的漏极上方，并且所述第二FinFET的沟道区域设置在所述第一FinFET的沟道区域上方。

12.一种制造半导体器件的方法，所述方法包括：

在衬底上方形成第一半导体材料；

在所述第一半导体材料上方形成第二半导体材料；

在所述第二半导体材料上方形成第三半导体材料；

在所述第三半导体材料上方形成第四半导体材料；

将包括第一掺杂剂类型的第一掺杂剂注入所述第一半导体材料，以形成第一鳍式场效应晶体管FinFET的源极区域和漏极区域；以及

将包括第二掺杂剂类型的第二掺杂剂注入所述第四半导体材料，以形成第二FinFET的源极区域和漏极区域，其中，部分所述第二半导体材料和部分所述第三半导体材料包括结隔离材料。

13.根据权利要求12所述的方法，还包括：图案化所述第一半导体材料和所述第四半导体材料，以分别形成所述第一FinFET和所述第二FinFET。

14.根据权利要求13所述的方法，其中，图案化所述第一半导体材料和所述第四半导体材料还包括：图案化所述第二半导体材料和所述第三半导体材料。

15.根据权利要求13所述的方法，其中，注入所述第一掺杂剂和注入所述第二掺杂剂包括：在图案化所述第一半导体材料和所述第四半导体材料之后，注入所述第一掺杂剂以及注入所述第二掺杂剂。

16.根据权利要求13所述的方法，其中，图案化所述第一半导体材料和所述第四半导体材料还包括：在所述第一FinFET的源极区域与漏极区域之间以及在所述第二FinFET的源极区域与漏极区域之间形成沟道区域。

17.根据权利要求12所述的方法，其中，注入所述第一掺杂剂包括：在形成所述第一半导体材料之后注入所述第一掺杂剂；并且注入所述第二掺杂剂包括：在形成所述第四半导体材料之后注入所述第二掺杂剂。

18.根据权利要求12所述的方法，其中，注入所述第一掺杂剂和注入所述第二掺杂剂包括：在形成所述第四半导体材料之后，注入所述第一掺杂剂以及注入所述第二掺杂剂。

19.根据权利要求12所述的方法，其中，将所述第一掺杂剂注入所述第一半导体材料或将所述第二掺杂剂注入所述第四半导体材料还包括：形成第三FinFET的源极区域和漏极区域。

20.根据权利要求19所述的方法，其中，所述第三FinFET包括非堆叠式器件或堆叠式器件。