JP2008059633A - 不揮発性半導体メモリ - Google Patents

Abstract

【課題】読み出し動作時の不揮発性半導体メモリ中の貫通電流を低減すること。
【解決手段】本発明に係る不揮発性半導体メモリ１０は、相補データを記憶する不揮発性メモリセル１１と、読み出し動作時に相補データのそれぞれに応じた電位が現れる相補ビット線と、相補ビット線の電位に基づいて相補データをセンスするセンスアンプ回路１３と、相補ビット線に接続されたビット線チャージ回路１６と、を備える。相補ビット線は、第１ビット線ＢＬＴと第２ビット線ＢＬＢからなる。読み出し動作時、第２ビット線ＢＬＢには第１ビット線ＢＬＴよりも高い電位が現れる。ビット線チャージ回路１６は、読み出し動作中のあるタイミングで、第２ビット線ＢＬＢと電源ＶＤＤとを接続し、且つ、読み出し動作が終了するまでに、第２ビット線ＢＬＢと電源ＶＤＤとの接続を切断する。
【選択図】図３

Description

本発明は、半導体メモリに関する。特に、本発明は、ビット線をチャージする回路を備える不揮発性半導体メモリに関する。

一般的に、ＳＲＡＭやＤＲＡＭ等の半導体メモリは、データ読み出し時に相補ビット線（complementary bit lines）に現れる電位の差を増幅するセンスアンプ回路を有している。そのようなセンスアンプ回路は、ダイナミック型センスアンプ回路（dynamic sense amplifier）と呼ばれている。

図１は、特許文献１に記載されたＳＲＡＭの構成を示す回路図である。図１に示されたＳＲＡＭは、複数のメモリセル１ａ、書き込み制御回路２、センスアンプ回路３、書き込み許可制御回路４、ビット線チャージ回路５、アドレスデコーダ６、プリチャージ回路７、複数のワード線（ＷＡ０、ＷＡｌ、・・・）、及び複数のビット線（ＢＬ０，／ＢＬ０、ＢＬｍ、／ＢＬｍ、・・・）を備えている。ビット線ＢＬ０，／ＢＬ０やビット線ＢＬｍ，／ＢＬｍは、相補ビット線を構成している。以下、相補ビット線ＢＬ０，／ＢＬ０に関連する回路だけ説明する。

メモリセル１ａは、ＳＲＡＭセルであり、２個のインバータから構成されたラッチ部と、２個の選択トランジスタとを有している。２個の選択トランジスタのゲート端子は、いずれかのワード線に共通に接続されている。また、２個の選択トランジスタは、相補ビット線ＢＬ０，／ＢＬ０のそれぞれに接続されている。アドレスデコーダ６は、アクセス対象のメモリセル１ａにつながるワード線を選択する。

書き込み制御回路２は、相補ビット線ＢＬ０、／ＢＬ０に接続されている。書き込み動作時、書き込み制御回路２は、書き込み許可信号ＷＥＬに応答して、ビット線ＢＬ０、／ＢＬ０に書き込みデータＤＩＮ０に応じた電位を印加する。書き込み許可制御回路４は、書き込み許可信号ＷＥＬを出力する。

センスアンプ回路３は、相補ビット線ＢＬ０、／ＢＬ０に接続されたダイナミック型センスアンプ回路である。読み出し動作時、センスアンプ回路３は、相補ビット線ＢＬ０、／ＢＬ０の電位に基づいて、メモリセル１ａに記憶されたデータをセンスする。センスされたデータは、出力データＤｏｕｔとして出力される。プリチャージ回路７は、読み出し動作時に、相補ビット線ＢＬ０、／ＢＬ０をプリチャージする。

ビット線チャージ回路５は、ＰＭＯＳトランジスタＰ１〜Ｐ４を有している。ＰＭＯＳトランジスタＰ１、Ｐ２のゲート端子は、それぞれビット線／ＢＬ０、ＢＬ０に接続されている。ＰＭＯＳトランジスタＰ１、Ｐ２のドレイン端子は、それぞれビット線ＢＬ０、／ＢＬ０に接続されている。ＰＭＯＳトランジスタＰ１、Ｐ２のソース端子は、それぞれＰＭＯＳトランジスタＰ３、Ｐ４のドレイン端子に接続されている。ＰＭＯＳトランジスタＰ３、Ｐ４のソース端子は、電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ３、Ｐ４のゲート端子には、書き込み許可信号ＷＥＬが印加される。書き込み動作時、ビット線チャージ回路５は、書き込み許可信号ＷＥＬによって非活性化される。一方、読み出し動作時、ビット線チャージ回路５は活性化される。具体的には、ビット線チャージ回路５のＰＭＯＳトランジスタＰ３、Ｐ４はＯＮし、ＰＭＯＳトランジスタＰ１、Ｐ２のソース端子に電源電位ＶＤＤが印加される。

読み出し動作に関して更に説明する。読み出し動作時、まず、プリチャージ回路７は、相補ビット線ＢＬ０、／ＢＬ０の電位をＨレベルにプリチャージする。この時、ビット線チャージ回路５のＰＭＯＳトランジスタＰ１、Ｐ２はＯＦＦする。プリチャージ後、プリチャージ回路７は非活性化され、また、１本のワード線が選択される。その結果、メモリセル１ａのデータが相補ビット線ＢＬ０、／ＢＬ０に出力される。例えば、ビット線／ＢＬ０の電位はＨレベルのままであり、ビット線ＢＬ０の電位がＨレベルからＬレベルに変わるとする。ここで、Ｈレベルのデータはメモリセル１ａ中の選択トランジスタを通してビット線／ＢＬ０に出力されるため、ビット線／ＢＬ０の電位は、１段落ちの電位となる。ビット線ＢＬ０の電位がＬレベルに変わると、ＰＭＯＳトランジスタＰ２がＯＮする。その結果、ビット線／ＢＬ０の電位は、電源電位まで上昇する。ビット線ＢＬ０の電位は、グランド電位まで減少する。センスアンプ回路３は、相補ビット線ＢＬ０、／ＢＬ０の電位に基づいて、メモリセル１ａに記憶されたデータをセンスする。

特許文献２には、同様に、ビット線の電位を電源電位まで上昇させる回路が記載されている。特許文献３には、ダイナミック型センスアンプ回路を備えたＳＲＡＭが記載されている。

特開平０５−１０１６７６号公報 特開平１０−１６２５８０号公報 特開２００５−１７４５０４号公報

本願発明者は、次の点に着目した。ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）のような不揮発性半導体メモリの場合、浮遊ゲートと制御ゲートを有するメモリセルトランジスタが、記憶素子として用いられる。そのメモリセルトランジスタの閾値電位は、浮遊ゲート中の電荷量に依存して変動する。よって、閾値電位の大小によって、データ“１”と“０”の区分が可能である。例えば、比較的低い閾値電位を有するメモリセルトランジスタ（以下、「ＯＮセル」と参照される）は、データ“１”に対応付けられ、比較的高い閾値電位を有するメモリセルトランジスタ（以下、「ＯＦＦセル」と参照される）は、データ“０”に対応付けられる。

データプログラム時、浮遊ゲートには電子が注入され、閾値電位は高くなる。その結果、メモリセルトランジスタはＯＦＦセルとなる。データ消去時、浮遊ゲートから電子が引き抜かれ、閾値電位は低くなる。その結果、メモリセルトランジスタはＯＮセルとなる。データリード時、ＯＮセルの閾値電位とＯＦＦセルの閾値電位の間に設定されたリード電位が、メモリセルトランジスタの制御ゲートに印加される。この時、ＯＮセルはＯＮし、ＯＦＦセルはＯＮしない。メモリセルトランジスタがＯＮするか否かを検知することによって、そのメモリセルトランジスタがＯＮセルかＯＦＦセルか、すなわち、そのメモリセルトランジスタに格納されたデータが“１”か“０”かを判定することが可能である。

メモリセルトランジスタがＯＮするか否かを検知（センス）するのは、センスアンプ回路である。例えば、センスアンプ回路は、１本のビット線を介してメモリセルトランジスタに接続されており、そのビット線を流れるセル電流と所定のリファレンス電流の比較を行う。ＯＮセルの場合、セル電流がビット線に流れ、ＯＦＦセルの場合、セル電流は流れにくい。従って、セル電流を所定のリファレンス電流と比較することによって、データ判定を行うことが可能である。このようなセンスアンプ回路は、スタティック型センスアンプ回路（static sense amplifier）と呼ばれている。

近年、不揮発性半導体メモリにおいて、動作電圧を低減し、消費電力を削減することが要求されている。しかしながら、動作電圧が低くなるにつれ、ＯＮセルの場合のセル電流とＯＦＦセルの場合のセル電流の差はより小さくなってしまう。その場合、データ判定に用いられるリファレンス電流の設定は、非常に困難になる。場合によっては、データの誤判定が発生してしまう。

そこで、スタティック型センスアンプ回路の代わりに、ダイナミック型センスアンプ回路を不揮発性半導体メモリに適用することが考えられる。ダイナミック型センスアンプ回路は、相補ビット線のそれぞれに現れる電位の差を増幅することにより、リファレンス電流を用いずにデータ判定を行うことができる。

図２は、図１中のＳＲＡＭセル１ａが不揮発性メモリセル１ｂで置換された場合の回路構成を示している。相補ビット線ＢＬ０、／ＢＬ０に相補的な電位を発生させるため、不揮発性メモリセル１ｂは、データを相補的に記憶するように構成されている。

具体的には、不揮発性メモリセル１ｂは、２個のメモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２から構成されている。メモリセルトランジスタＭＣＥＬＬ１、ＭＥＣＬＬ２の各々は、制御ゲートと浮遊ゲートを有している。メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２の制御ゲート（ゲート端子）は、ワード線に接続されている。メモリセルトランジスタＭＣＥＬＬ１のソース端子とドレイン端子の一方はビット線ＢＬ０に接続され、他方はグランドに接続されている。メモリセルトランジスタＭＣＥＬＬ２のソース端子とドレイン端子の一方はビット線／ＢＬ０に接続され、他方はグランドに接続されている。メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２には、相補データがそれぞれ書き込まれる。すなわち、メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２の一方がＯＮセルとなり、他方がＯＦＦセルとなる。

図２で示された回路における読み出し動作は次の通りである。例として、メモリセルトランジスタＭＣＥＬＬ１がＯＮセルであり、メモリセルトランジスタＭＣＥＬＬ２がＯＦＦセルである場合を考える。読み出し動作の期間中、ビット線チャージ回路５のＰＭＯＳトランジスタＰ３、Ｐ４はＯＮし、ＰＭＯＳトランジスタＰ１、Ｐ２のソース端子に電源電位ＶＤＤが印加される。

まず、プリチャージ回路７は、相補ビット線ＢＬ０、／ＢＬ０の電位をＨレベルにプリチャージする。この時、ビット線チャージ回路５のＰＭＯＳトランジスタＰ１、Ｐ２はＯＦＦする。プリチャージ後、プリチャージ回路７は非活性化され、また、１本のワード線が選択される。この時、ビット線ＢＬ０側のメモリセルトランジスタＭＣＥＬＬ１がＯＮセルであり、メモリセルトランジスタＭＣＥＬＬ１がＯＮする。従って、ビット線ＢＬ０の電位は、プリチャージの結果であるＨレベル（プリチャージレベル）から、放電によって、Ｌレベルに変化していく。ビット線ＢＬ０の電位がＬレベルに変わると、ＰＭＯＳトランジスタＰ２がＯＮする。その結果、ビット線／ＢＬ０が、電源ＶＤＤに接続される。

ここで、浮遊ゲートを有する不揮発性半導体メモリに特有の問題として、浮遊ゲートからの電子の漏れが挙げられる。それは、プログラム・消去の繰り返しによるゲート絶縁膜の劣化や経年変化により引き起こされる。浮遊ゲートから電子が漏れ出すと、ＯＦＦセルの閾値電位が減少する。この場合、読み出し動作において、ＯＦＦセルは十分にＯＦＦせず、弱いＯＮ状態となる。従って、ビット線／ＢＬ０が電源ＶＤＤに接続されると、その電源ＶＤＤから、ＰＭＯＳトランジスタＰ４、Ｐ２、ビット線／ＢＬ０、メモリセルトランジスタＭＣＥＬＬ２を通して、グランドに貫通電流（through current）が流れる。電源ＶＤＤとビット線／ＢＬ０との接続が切れるまで、すなわち、読み出し動作の終了時まで、この貫通電流は流れ続ける。

このように、ＯＦＦセルが弱いＯＮ状態となると、そのＯＦＦセルに接続されたビット線／ＢＬ０を介して、ビット線チャージ回路５からメモリセル１ｂに余計な貫通電流が流れる。このような貫通電流を低減することができる技術が望まれる。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る不揮発性半導体メモリ（１０）は、相補データを記憶する不揮発性メモリセル（１１）と、読み出し動作時に相補データのそれぞれに応じた電位が現れる相補ビット線（ＢＬＴ、ＢＬＢ）と、相補ビット線（ＢＬＴ、ＢＬＢ）の電位に基づいて相補データをセンスするセンスアンプ回路（１３）と、相補ビット線（ＢＬＴ、ＢＬＢ）に接続されたビット線チャージ回路（１６）と、を備える。相補ビット線（ＢＬＴ、ＢＬＢ）は、第１ビット線（ＢＬＴ）と第２ビット線（ＢＬＢ）からなる。読み出し動作時、第２ビット線（ＢＬＢ）には第１ビット線（ＢＬＴ）よりも高い電位が現れる。ビット線チャージ回路（１６）は、読み出し動作中のあるタイミングで、第２ビット線（ＢＬＢ）と電源（ＶＤＤ）とを接続し、且つ、読み出し動作が終了するまでに、第２ビット線（ＢＬＢ）と電源（ＶＤＤ）との接続を切断する。

このような構成により、第２ビット線（ＢＬＢ）を介した不揮発性メモリセル（１１）と電源（ＶＤＤ）との間の電気的接続が、読み出し動作が終了するまでに切断される。従って、図２に示された構成と比較して、ビット線チャージ回路（１６）からメモリセル（１１）に貫通電流が流れ込む期間が短縮される。その結果、貫通電流の総量が低減される。

言い換えれば、ビット線チャージ回路（１６）は、読み出し動作が終了するまでに非活性化され、その活性期間は制限される。活性期間を制限するために、ビット線チャージ回路（１６）には停止信号（ＣＨＧＳＴＰ）が供給される。ビット線チャージ回路（１６）の活性期間が停止信号（ＣＨＧＳＴＰ）によって制限されるため、ビット線チャージ回路（１６）から不揮発性メモリセル（１１）に貫通電流が流れ込む期間が短縮される。その結果、貫通電流の総量が低減される。

本発明に係る不揮発性半導体メモリによれば、読み出し動作中に、ビット線チャージ回路からメモリセルに貫通電流が流れ込む期間が短縮される。その結果、貫通電流の総量が低減される。

添付図面を参照して、本発明の実施の形態に係る不揮発性半導体メモリを説明する。

１．構成
図３は、本発明の実施の形態に係る不揮発性半導体メモリ１０の構成を示す回路図である。不揮発性半導体メモリ１０は、メモリセル１１、プリチャージ回路１２、センスアンプ回路１３、タイミング生成回路１４、１５、１７、ビット線チャージ回路１６、ＯＲ回路ＯＲ１、ワード線ＷＬ、及びビット線ＢＬＴ、ＢＬＢを備えている。ビット線ＢＬＴ、ＢＬＢは、相補ビット線を構成している。

メモリセル１１は、電気的に消去・プログラムが可能な不揮発性メモリセルである。本実施の形態において、メモリセル１１は、相補データを記憶するように構成されている。具体的には、メモリセル１１は、２個のメモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２を有している。メモリセルトランジスタＭＣＥＬＬ１、ＭＥＣＬＬ２の各々は、制御ゲートと浮遊ゲートを有しており、各々が不揮発性メモリセルとして機能する。メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２の制御ゲート（ゲート端子）は、ワード線ＷＬに接続されている。メモリセルトランジスタＭＣＥＬＬ１のソース端子とドレイン端子の一方はビット線ＢＬＴに接続され、他方はグランドに接続されている。メモリセルトランジスタＭＣＥＬＬ２のソース端子とドレイン端子の一方はビット線ＢＬＢに接続され、他方はグランドに接続されている。メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２には、相補データがそれぞれ書き込まれる。すなわち、メモリセルトランジスタＭＣＥＬＬ１、ＭＣＥＬＬ２の一方がＯＮセルとなり、他方がＯＦＦセルとなる。メモリセル１１に格納された相補データの読み出し時、相補ビット線ＢＬＴ、ＢＬＢのそれぞれには、その相補データに応じた電位が相補的に現れる。

プリチャージ回路１２は、相補ビット線ＢＬＴ、ＢＬＢに接続されており、その相補ビット線ＢＬＴ、ＢＬＢに対してプリチャージ動作を行う。つまり、プリチャージ回路１２は、センスアンプ回路１３の活性化の前に、相補ビット線ＢＬＴ、ＢＬＢの電位を所定の電位（プリチャージレベル）に設定する。より詳細には、プリチャージ回路１２は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３を有している。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のソース端子は電源ＶＤＤに接続され、そのドレイン端子はビット線ＢＬＴ、ＢＬＢのそれぞれに接続されている。ＰＭＯＳトランジスタＭＰ３のソース／ドレイン端子は、ビット線ＢＬＴ、ＢＬＢのそれぞれに接続されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３のゲート端子には、プリチャージ制御信号ＰＲＥＣＨＧが印加される。プリチャージ制御信号ＰＲＥＣＨＧは、プリチャージ回路１２を活性化／非活性化する信号である。プリチャージ制御信号ＰＲＥＣＨＧがＬレベルの時、プリチャージ回路１２は活性化され、プリチャージ制御信号ＰＲＥＣＨＧがＨレベルの時、プリチャージ回路１２は非活性化される。

センスアンプ回路１３は、ダイナミック型のセンスアンプ回路である。このセンスアンプ回路１３は、相補ビット線ＢＬＴ、ＢＬＢに接続されており、その相補ビット線ＢＬＴ、ＢＬＢの電位に基づいて、メモリセル１１に格納されたデータをセンスする。センスアンプ回路１３の動作は、センスアンプ制御信号（センスアンプ停止信号）ＳＡＳＴＰにより制御される。センスアンプ制御信号ＳＡＳＴＰがＬレベルの時、センスアンプ回路１３は活性化され、センスアンプ制御信号ＳＡＳＴＰがＨレベルの時、センスアンプ回路１３は非活性化される。

より詳細には、センスアンプ回路１３は、ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＰ６と、ＮＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６を有している。ＰＭＯＳトランジスタＭＰ４、ＭＰ５、ＭＮ５は、電源ＶＤＤとグランドとの間に直列に接続されている。また、ＰＭＯＳトランジスタＭＰ４、ＭＰ６、ＭＮ６は、電源ＶＤＤとグランドとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ４のソース端子は電源ＶＤＤに接続され、そのドレイン端子はＰＭＯＳトランジスタＭＰ５、ＭＰ６のソース端子に接続されている。ＰＭＯＳトランジスタＭＰ４のゲート端子には、センスアンプ制御信号ＳＡＳＴＰが印加される。ＰＭＯＳトランジスタＭＰ５とＮＭＯＳトランジスタＭＮ５のゲート端子は、ビット線ＢＬＴに共通に接続され、それらのドレイン端子は、ノードＮ５に接続されている。また、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６のゲート端子は、ビット線ＢＬＢに共通に接続され、それらのドレイン端子は、ノードＮ６に接続されている。ＮＭＯＳトランジスタＭＮ５、ＭＮ６のソース端子はグランドに接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のソース端子はグランドに接続され、そのドレイン端子はノードＮ５、Ｎ６のそれぞれに接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート端子には、センスアンプ制御信号ＳＡＳＴＰが印加される。ノードＮ５、Ｎ６は、センスアンプ回路１３の相補出力端子に接続されており、ノードＮ５、Ｎ６の電位は、センスアンプ回路１３の相補出力ＤＢ、ＤＴとして相補出力端子から出力される。

ＯＲ回路ＯＲ１の入力端子は、センスアンプ回路１３の相補出力端子（ノードＮ５、Ｎ６）に接続されている。つまり、センスアンプ回路１３の相補出力ＤＢ、ＤＴが、ＯＲ回路ＯＲ１に入力される。ＯＲ回路ＯＲ１は、論理和演算の結果をリード検出信号ＤＥＴＥＣＴとして出力する。相補出力ＤＢ、ＤＴの少なくとも一方がＨレベルになると、リード検出信号ＤＥＴＥＣＴはＨレベルになる。つまり、このリード検出信号ＤＥＴＥＣＴは、センスアンプ回路１３によってデータがセンスされたことを示す信号である。ＯＲ回路ＯＲ１は、相補出力ＤＢ、ＤＴの変化を検出し、センスアンプ回路１３がリード動作を完了したことを検出する回路であると言える。

タイミング生成回路１４は、１段のインバータで構成された遅延回路ＤＥＬＡＹ１と、ＡＮＤ回路ＡＮＤ１を有している。遅延回路ＤＥＬＡＹ１による遅延時間はΔＴ１である。プリチャージ制御信号ＰＲＥＣＨＧは、ＡＮＤ回路ＡＮＤ１の一方の入力端子に入力され、また、遅延回路ＤＥＬＡＹ１を通してＡＮＤ回路ＡＮＤ１の他方の入力端子に入力される。ＡＮＤ回路ＡＮＤ１の出力端子は、ノードＮＡに接続されている。このような構成により、プリチャージ制御信号ＰＲＥＣＨＧのＬレベルからＨレベルへの遷移に応答して、ノードＮＡの電位は期間ΔＴ１だけＨレベルとなる。

タイミング生成回路１５の入力端子は、ノードＮＡとＯＲ回路ＯＲ１の出力に接続され、その出力端子はセンスアンプ回路１３に接続されている。タイミング生成回路１５の出力は、センスアンプ制御信号ＳＡＳＴＰである。つまり、タイミング生成回路１５は、プリチャージ制御信号ＰＲＥＣＨＧやリード検出信号ＤＥＴＥＣＴの変動に応じてセンスアンプ制御信号ＳＡＳＴＰを変化させる回路である。特に、タイミング生成回路１５は、リード検出信号ＤＥＴＥＣＴの変化時から所定の遅延時間後にセンスアンプ制御信号ＳＡＳＴＰを変化させるように構成されている。

より詳細には、タイミング生成回路１５は、遅延回路ＤＥＬＡＹ２、ＮＯＲ回路ＮＯＲ１、ＮＯＲ２、及びインバータＩＮＶ１を有している。遅延回路ＤＥＬＡＹ２は２段のインバータで構成されており、その遅延時間はΔＴ２である。遅延回路ＤＥＬＡＹ２の入力端子は、ＯＲ回路ＯＲ１の出力に接続されており、その出力端子はノードＮＢに接続されている。ＮＯＲ回路ＮＯＲ１の入力端子は、ノードＮＢとＮＯＲ回路ＮＯＲ２の出力端子に接続されている。ＮＯＲ回路ＮＯＲ２の入力端子は、ノードＮＡとＮＯＲ回路ＮＯＲ１の出力端子に接続されている。また、ＮＯＲ回路ＮＯＲ１の出力端子は、インバータＩＮＶ１の入力端子に接続されている。インバータＩＮＶ１の出力が、センスアンプ制御信号ＳＡＳＴＰである。ＮＯＲ回路ＮＯＲ１、ＮＯＲ２は、ＲＳラッチ回路を構成している。プリチャージ制御信号ＰＲＥＣＨＧはセンスアンプ制御信号ＳＡＳＴＰのリセット信号として機能し、リード検出信号ＤＥＴＥＣＴはセンスアンプ制御信号ＳＡＳＴＰのセット信号として機能する。

ビット線チャージ回路１６は、相補ビット線ＢＬＴ、ＢＬＢに接続されている。メモリセル１１に格納されたデータの読み出し時、ビット線チャージ回路１６は、相補ビット線ＢＬＴ、ＢＬＢの一方の電位を電源電位に固定する。この処理は、後述されるように、センスアンプ回路１３内での貫通電流を低減する役割を果たす。ビット線チャージ回路１６の動作は、チャージ停止信号ＣＨＧＳＴＰにより制御される。チャージ停止信号ＣＨＧＳＴＰがＬレベルの時、ビット線チャージ回路１６は活性化される。一方、チャージ停止信号ＣＨＧＳＴＰがＨレベルの時、ビット線チャージ回路１６は非活性化される。つまり、ビット線のチャージの停止を示すチャージ停止信号ＣＨＧＳＴＰが活性化されると、ビット線チャージ回路１６は非活性化される。

より詳細には、ビット線チャージ回路１６は、ＰＭＯＳトランジスタＭＰ７、ＭＰ８、ＭＰ９を有している。ＰＭＯＳトランジスタＭＰ７、ＭＰ９は、電源ＶＤＤとビット線ＢＬＴとの間に直列に接続されている。また、ＰＭＯＳトランジスタＭＰ８、ＭＰ９は、電源ＶＤＤとビット線ＢＬＢとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ７のゲート端子及びドレイン端子は、ビット線ＢＬＢ、ＢＬＴにそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ８のゲート端子及びドレイン端子は、ビット線ＢＬＴ、ＢＬＢにそれぞれ接続されている。ＰＭＯＳトランジスタＭＰ７、ＭＰ８のソース端子は、ＰＭＯＳトランジスタＭＰ９のドレイン端子に接続されている。ＰＭＯＳトランジスタＭＰ９のソース端子は、電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ９のゲート端子には、チャージ停止信号ＣＨＧＳＴＰが印加される。

チャージ停止信号ＣＨＧＳＴＰがＬレベルの場合、ＰＭＯＳトランジスタＭＰ９がＯＮする。更に、相補ビット線ＢＬＴ、ＢＬＢの一方の電位がＬレベルになると、相補ビット線ＢＬＴ、ＢＬＢの他方が電源ＶＤＤに接続される。例えば、一方のビット線ＢＬＴの電位がＬレベルになると、ＰＭＯＳトランジスタＭＰ８がＯＮする。その結果、他方のビット線ＢＬＢが電源ＶＤＤに電気的に接続され、ビット線ＢＬＢの電位が電源電位に固定される。チャージ停止信号ＣＨＧＳＴＰがＨレベルの場合、ＰＭＯＳトランジスタＭＰ９はＯＦＦし、電源ＶＤＤと相補ビット線ＢＬＴ、ＢＬＢとの間の電気的接続は切断される。このように、チャージ停止信号ＣＨＧＳＴＰをビット線チャージ回路１６に入力することによって、ビット線チャージ回路１６の活性化／非活性化を能動的に制御することができる。

タイミング生成回路１７の入力端子は、ノードＮＡとＯＲ回路ＯＲ１の出力に接続され、その出力端子はビット線チャージ回路１６に接続されている。タイミング生成回路１７の出力は、チャージ停止信号ＣＨＧＳＴＰである。つまり、タイミング生成回路１７は、プリチャージ制御信号ＰＲＥＣＨＧやリード検出信号ＤＥＴＥＣＴの変動に応じてチャージ停止信号ＣＨＧＳＴＰを変化させる回路である。特に、タイミング生成回路１７は、リード検出信号ＤＥＴＥＣＴの変化時から所定の遅延時間後にチャージ停止信号ＣＨＧＳＴＰを変化させるように構成されている。

より詳細には、タイミング生成回路１７は、遅延回路ＤＥＬＡＹ３、ＮＯＲ回路ＮＯＲ３、ＮＯＲ４、及びインバータＩＮＶ２を有している。遅延回路ＤＥＬＡＹ３は２段のインバータで構成されており、その遅延時間はΔＴ３である。遅延回路ＤＥＬＡＹ３の入力端子は、ＯＲ回路ＯＲ１の出力に接続されており、その出力端子はノードＮＣに接続されている。ＮＯＲ回路ＮＯＲ３の入力端子は、ノードＮＣとＮＯＲ回路ＮＯＲ４の出力端子に接続されている。ＮＯＲ回路ＮＯＲ４の入力端子は、ノードＮＡとＮＯＲ回路ＮＯＲ３の出力端子に接続されている。また、ＮＯＲ回路ＮＯＲ３の出力端子は、インバータＩＮＶ２の入力端子に接続されている。インバータＩＮＶ２の出力が、チャージ停止信号ＣＨＧＳＴＰである。ＮＯＲ回路ＮＯＲ３、ＮＯＲ４は、ＲＳラッチ回路を構成している。プリチャージ制御信号ＰＲＥＣＨＧはチャージ停止信号ＣＨＧＳＴＰのリセット信号として機能し、リード検出信号ＤＥＴＥＣＴはチャージ停止信号ＣＨＧＳＴＰのセット信号として機能する。

２．動作
図４は、図３で示された回路のデータリード動作の一例を示すタイミングチャートである。例として、メモリセルトランジスタＭＣＥＬＬ１がＯＮセルであり、メモリセルトランジスタＭＣＥＬＬ２がＯＦＦセルである場合を考える。

（プリチャージ期間）
時刻ｔ１からプリチャージ期間が開始する。プリチャージ期間において、ワード線ＷＬの電位はＬレベルであり、プリチャージ制御信号ＰＲＥＣＨＧもＬレベルである。プリチャージ制御信号ＰＲＥＣＨＧがＬレベルの時、プリチャージ回路１２は活性化される。ＰＭＯＳトランジスタＭＰ１〜ＭＰ３がＯＮし、プリチャージ回路１２は、相補ビット線ＢＬＴ、ＢＬＢをＨレベルにプリチャージする。ゲート端子がビット線ＢＬＴ、ＢＬＢのそれぞれに接続されたＰＭＯＳトランジスタＭＰ５、ＭＰ６はＯＦＦする。一方、ゲート端子がビット線ＢＬＴ、ＢＬＢのそれぞれに接続されたＮＭＯＳトランジスタＭＮ５、ＭＮ６はＯＮする。

また、プリチャージ期間において、センスアンプ制御信号ＳＡＳＴＰはＨレベルである。センスアンプ制御信号ＳＡＳＴＰがＨレベルの時、センスアンプ回路１３は非活性化されている。ＰＭＯＳトランジスタＭＰ４はＯＦＦし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＯＮする。この時、ノードＮ５、Ｎ６の電位はＬレベルとなる。センスアンプ回路１３の出力ＤＢ、ＤＴは共にＬレベルであり、リード検出信号ＤＥＴＥＣＴもＬレベルである。

また、プリチャージ期間において、チャージ停止信号ＣＨＧＳＴＰはＨレベルである。チャージ停止信号ＣＨＧＳＴＰがＨレベルの時、ビット線チャージ回路１６は非活性化されている。チャージ停止信号ＣＨＧＳＴＰがＨレベルであるため、ＰＭＯＳトランジスタＭＰ９はＯＦＦしている。また、相補ビット線ＢＬＴ、ＢＬＢの電位がＨレベルであるため、ＰＭＯＳトランジスタＭＰ７、ＭＰ８もＯＦＦしている。

（サンプリング期間）
時刻ｔ２において、プリチャージ制御信号ＰＲＥＣＨＧがＬレベルからＨレベルに変わり、プリチャージ回路１２はハイインピーダンス状態となる。プリチャージ制御信号ＰＲＥＣＨＧの立ち上がりに応答して、タイミング生成回路１４により、ノードＮＡの電位は、時刻ｔ２から遅延時間ΔＴ１だけＨレベルとなる。

ノードＮＡの電位の変化に応答して、タイミング生成回路１５の出力であるセンスアンプ制御信号ＳＡＳＴＰは、ＨレベルからＬレベルに変わる。センスアンプ制御信号ＳＡＳＴＰがＬレベルの時、センスアンプ回路１３は活性化される。ＰＭＯＳトランジスタＭＰ４はＯＮし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＯＦＦする。また、ノードＮＡの電位の変化に応答して、タイミング生成回路１７の出力であるチャージ停止信号ＣＨＧＳＴＰは、ＨレベルからＬレベルに変わる。その結果、ビット線チャージ回路１６は活性化され、ＰＭＯＳトランジスタＭＰ９がＯＮする。但し、ＰＭＯＳトランジスタＭＰ７、ＭＰ８はＯＦＦのままである。

また、時刻ｔ２において、ワード線ＷＬの電位がＬレベルからＨレベルに変わる。これにより、メモリセル１１に保持されているデータが相補ビット線ＢＬＴ、ＢＬＢに読み出される。具体的には、ビット線ＢＬＴ側のメモリセルトランジスタＭＣＥＬＬ１がＯＮセルであり、メモリセルトランジスタＭＣＥＬＬ１がＯＮする。従って、ビット線ＢＬＴの電位は、プリチャージの結果であるＨレベル（プリチャージレベル）から、放電によって、Ｌレベルに徐々に変化していく。

次に、ＯＦＦセル側のビット線ＢＬＢについて考える。メモリセルトランジスタＭＣＥＬＬ２が完全なＯＦＦセルの場合、ビット線ＢＬＢの電位はプリチャージレベルに保たれる。しかしながら、メモリセルトランジスタＭＣＥＬＬ２の浮遊ゲートから電子が漏れた場合、サンプリング期間において、メモリセルトランジスタＭＣＥＬＬ２は弱いＯＮ状態となる可能性がある。その場合、ビット線ＢＬＢの電位も、放電により、徐々に減少してしまう。図４で示された例において、時刻ｔ２以降、ＯＮセル側のビット線ＢＬＴと同様に、ビット線ＢＬＢの電位も徐々に減少している。その減少は、ビット線ＢＬＴの電位の減少（図中の点線参照）より緩やかである。つまり、ビット線ＢＬＢには、ビット線ＢＬＴよりも高い電位が現れる。

時刻ｔ３において、ビット線ＢＬＴの電位は、ビット線チャージ回路１６中のＰＭＯＳトランジスタＭＰ８の閾値電圧ＶＴＰに達する。その結果、ＰＭＯＳトランジスタＭＰ８はＯＮし、電源ＶＤＤとビット線ＢＬＢが電気的に接続される。すなわち、ビット線チャージ回路１６は、このタイミングで、電源ＶＤＤとビット線ＢＬＢとを接続する。これにより、ＯＦＦセル側のビット線ＢＬＢの電位は、電源電位に上昇する。

ＯＦＦセル側のビット線ＢＬＢの電位を電源電位に上昇させる理由は、次の通りである。ビット線ＢＬＢの電位がプリチャージレベルのとき、ＰＭＯＳトランジスタＭＰ６はＯＦＦし、ＮＭＯＳトランジスタＭＮ６はＯＮしている。その後のサンプリング期間において、ＯＦＦセルが弱いＯＮ状態である場合、上述の通り、ビット線ＢＬＢの電位も徐々に減少してしまう。従って、ＰＭＯＳトランジスタＭＰ６には、徐々に電流が流れやすくなる。このことは、電源ＶＤＤからＰＭＯＳトランジスタＭＰ４、ＭＰ６、ＮＭＯＳトランジスタＭＮ６を通してグランドに流れ込む貫通電流の原因となる。つまり、弱いＯＮ状態になったＯＦＦセルは、センスアンプ回路１３中の貫通電流の原因となる。このようなセンスアンプ回路１３中の貫通電流を抑制するためには、ＯＦＦセル側のビット線ＢＬＢの電位が電源電位に固定されるとよい。そのために、ビット線チャージ回路１６が設けられている。

尚、図３で示されるように、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６のゲート端子は、ビット線ＢＬＢに共通に接続されている。つまり、ＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６のゲート端子には、ビット線ＢＬＢの電位が共通に印加される。従って、ＰＭＯＳトランジスタＭＰ６が徐々にＯＮするにつれて、逆に、ＮＭＯＳトランジスタＭＮ６が徐々にＯＦＦしていく。ビット線ＢＬＢの電位が徐々に減少する時、ＰＭＯＳトランジスタＭＰ６には徐々に電流が流れやすくなる一方、ＮＭＯＳトランジスタＭＮ６には徐々に電流が流れにくくなる。その結果、センスアンプ回路１３において貫通電流が制限無く流れることが防止される。このようなセンスアンプ回路１３の構成は、時刻ｔ２〜ｔ３の期間における貫通電流の抑制に効果的である。ビット線ＢＬＢの電位が電源電位に引き戻される時刻ｔ３以降は、上記ビット線チャージ回路１６によって、センスアンプ回路１３中の貫通電流が防止される。

次に、時刻ｔ４において、ビット線ＢＬＴの電位は、センスアンプ回路１３中のＰＭＯＳトランジスタＭＰ５の閾値電圧ＶＴＴに達する。その結果、ＰＭＯＳトランジスタＭＰ５はＯＮし、ノードＮ５の電位はＨレベルとなる。この時、ビット線ＢＬＢの電位は電源電位に固定されているため、ＮＭＯＳトランジスタＭＮ６はＯＮしており、ノードＮ６の電位はＬレベルのままである。ノードＮ５の電位がＨレベルとなるので、センスアンプ回路１３の出力ＤＢがＬレベルからＨレベルに変わる。一方、ノードＮ６の電位はＬレベルのままであり、センスアンプ回路１３の出力ＤＴはＬレベルのままである。このようにして、メモリセル１１に保持されているデータに応じた相補出力ＤＢ、ＤＴが出力される。この時、ＯＲ回路ＯＲ１の出力であるリード検出信号ＤＥＴＥＣＴは、ＬレベルからＨレベルに変わる。

時刻ｔ４において、リード検出信号ＤＥＴＥＣＴは、タイミング生成回路１５の遅延回路ＤＥＬＡＹ２に入力される。時刻ｔ４から遅延時間ΔＴ２後の時刻ｔ５において、ノードＮＢの電位は、ＬレベルからＨレベルに変わる。それに応答して、センスアンプ制御信号ＳＡＳＴＰも、ＬレベルからＨレベルに変わる。その結果、センスアンプ回路１３は非活性化される。つまり、タイミング生成回路１５は、リード検出信号ＤＥＴＥＣＴに応答して、時刻ｔ４から遅延時間ΔＴ２後にセンスアンプ回路１３を非活性化する。これにより、ＰＭＯＳトランジスタＭＰ４はＯＦＦし、ＮＭＯＳトランジスタＭＮ３、ＭＮ４はＯＮする。ノードＮ５、Ｎ６の電位はＬレベルとなり、相補出力ＤＢ、ＤＴは共にＬレベルとなる。リード検出信号ＤＥＴＥＣＴもＬレベルとなる。このように、センスアンプ制御信号ＳＡＳＴＰは、リード検出信号ＤＥＴＥＣＴの変化に連動して変化し、センスアンプ回路１３は、データがセンスされたことが検出された後に自動的に非活性化される。リード検出信号ＤＥＴＥＣＴの立ち上がりからセンスアンプ回路１３の非活性化までの間には、遅延時間ΔＴ２が設けられており、その遅延時間ΔＴ２の間に、相補出力ＤＢ、ＤＴを確実にラッチすることができる。

また、時刻ｔ４において、リード検出信号ＤＥＴＥＣＴは、タイミング生成回路１７の遅延回路ＤＥＬＡＹ３にも入力される。時刻ｔ４から遅延時間ΔＴ３後の時刻ｔ６において、ノードＮＣの電位は、ＬレベルからＨレベルに変わる。それに応答して、チャージ停止信号ＣＨＧＳＴＰも、ＬレベルからＨレベルに変わる。その結果、ビット線チャージ回路１６は非活性化される。つまり、タイミング生成回路１７は、リード検出信号ＤＥＴＥＣＴに応答して、時刻ｔ４から遅延時間ΔＴ３後にチャージ停止信号ＣＨＧＳＴＰを活性化する。これにより、ＰＭＯＳトランジスタＭＰ９はＯＦＦし、電源ＶＤＤとビット線ＢＬＢとの間の電気的接続が切断される。すなわち、ビット線チャージ回路１６は、時刻ｔ６に、電源ＶＤＤとビット線ＢＬＢとの接続を切断する。その結果、ビット線ＢＬＢの電位は、弱いＯＮ状態のＯＦＦセルを通した放電により、電源電位から再度減少し始める。

このように、チャージ停止信号ＣＨＧＳＴＰは、リード検出信号ＤＥＴＥＣＴの変化に連動して変化し、ビット線チャージ回路１６は、データがセンスされたことが検出された後に自動的に非活性化される。リード検出信号ＤＥＴＥＣＴの立ち上がりからビット線チャージ回路１６の非活性化までの間には、遅延時間ΔＴ３が設けられている。この遅延時間ΔＴ３は、上記遅延時間ΔＴ２よりも長くなるように設計されると好適である（ΔＴ２＜ΔＴ３）。すなわち、センスアンプ回路１３が非活性化された後に、ビット線チャージ回路１６が非活性化されることが好適である。その理由は次の通りである。上述の通り、時刻ｔ６の後、ビット線ＢＬＢの電位は、弱いＯＮ状態のＯＦＦセルを通した放電により、電源電位から再度減少し始める。その場合、センスアンプ回路１３内で上述の貫通電流が流れる可能性がある。従って、ビット線ＢＬＢの電位が減少する前に、センスアンプ回路１３が非活性化されればよい。遅延時間ΔＴ２を遅延時間ΔＴ３よりも短く設計することによって、貫通電流が流れ始める前にセンスアンプ回路１３を非活性化することが可能となる。

その後、時刻ｔ７においてサンプリング期間が終了し、プリチャージ期間が再度開始する。

３．効果
上述の通り、時刻ｔ３において、ＰＭＯＳトランジスタＭＰ８がＯＮし、電源ＶＤＤとビット線ＢＬＢが電気的に接続される。これにより、センスアンプ回路１３内に貫通電流が流れることが防止される。しかしながら、メモリセルトランジスタＭＣＥＬＬ２が弱いＯＮ状態であるため、ビット線ＢＬＢが電源ＶＤＤに接続されると、その電源ＶＤＤから、ビット線ＢＬＢ及びメモリセルトランジスタＭＣＥＬＬ２を通して、グランドに貫通電流が流れ込むことになる。つまり、センスアンプ回路１３内の貫通電流が防止される一方、ビット線チャージ回路１６からメモリセル１１に貫通電流が流れてしまう。

従来の構成によれば、そのような貫通電流は、読み出し動作の終了時まで流れ続ける。図４で示されたタイミングチャートを参照すると、期間Ｔ１（時刻ｔ３〜ｔ７）の間、貫通電流が流れ続ける。それは、読み出し動作の最中にビット線チャージ回路１６を非活性化させる手段がなかったからである。

一方、本発明によれば、ビット線チャージ回路１６を非活性化させるためのチャージ停止信号ＣＨＧＳＴＰが用意される。そのチャージ停止信号ＣＨＧＳＴＰは、リード検出信号ＤＥＴＥＣＴの変化に連動して、読み出し動作の最中に、自動的に活性化される。図４を参照すると、時刻ｔ４にリード検出信号ＤＥＴＥＣＴが活性化され、それに連動して、時刻ｔ６においてチャージ停止信号ＣＨＧＳＴＰが活性化される。その時刻ｔ６は、読み出し動作が終了する時刻ｔ７より前である。チャージ停止信号ＣＨＧＳＴＰが活性化されると、ビット線チャージ回路１６は、電源ＶＤＤとビット線ＢＬＢとの接続を切断する。その結果、ビット線チャージ回路１６からメモリセル１１へ貫通電流は流れなくなる。つまり、本発明によれば、貫通電流が流れる期間は、時刻ｔ３から時刻ｔ６までの期間Ｔ２に抑えられる。この期間Ｔ２は、従来の期間Ｔ１よりも短い。従って、貫通電流の総量が低減される。

このように、本発明によれば、ビット線チャージ回路１６は、読み出し動作が終了するまでに非活性化され、その活性期間は制限される。活性期間を制限するために、ビット線チャージ回路１６にはチャージ停止信号ＣＨＧＳＴＰが供給される。ビット線チャージ回路１６の活性期間がチャージ停止信号ＣＨＧＳＴＰによって制限されるため、ビット線チャージ回路１６からメモリセル１１に貫通電流が流れ込む期間が短縮される。その結果、貫通電流の総量が低減される。

尚、本発明に係る回路構成は、実施の形態で示された不揮発性半導体メモリだけでなく、上述の問題が発生し得る半導体メモリであれば同様に適用可能である。

図１は、従来の半導体メモリの構成を示す回路図である。 図２は、本発明が解決しようとする課題を説明するための回路図である。 図３は、本発明の実施の形態に係る不揮発性半導体メモリの構成を示す回路図である。 図４は、本発明の実施の形態に係る不揮発性半導体メモリの動作を示すタイミングチャートである。

符号の説明

１０ 不揮発性半導体メモリ
１１ メモリセル
１２ プリチャージ回路
１３ センスアンプ回路
１４ タイミング生成回路
１５ タイミング生成回路
１６ ビット線チャージ回路
１７ タイミング生成回路
ＷＬ ワード線
ＢＬＴ 第１ビット線
ＢＬＢ 第２ビット線
ＭＣＥＬＬ１ 第１メモリセル
ＭＣＥＬＬ２ 第２メモリセル
ＰＲＥＣＨＧ プリチャージ制御信号
ＳＡＳＴＰ センスアンプ制御信号
ＤＥＴＥＣＴ リード検出信号
ＣＨＧＳＴＰ チャージ停止信号

Claims (7)

1. 相補データを記憶する不揮発性メモリセルと、
   読み出し動作時、前記相補データのそれぞれに応じた電位が現れる相補ビット線と、
   前記相補ビット線の電位に基づいて前記相補データをセンスするセンスアンプ回路と、
   前記相補ビット線に接続されたビット線チャージ回路と
   を備え、
   前記相補ビット線は、第１ビット線と第２ビット線からなり、
   前記読み出し動作時、前記第２ビット線には前記第１ビット線よりも高い電位が現れ、
   前記ビット線チャージ回路は、前記読み出し動作中のあるタイミングで、前記第２ビット線と電源とを接続し、且つ、前記読み出し動作が終了するまでに、前記第２ビット線と前記電源との接続を切断する
   不揮発性半導体メモリ。
2. 請求項１に記載の不揮発性半導体メモリであって、
   前記ビット線チャージ回路は、前記読み出し動作において、停止信号の活性化に応答して前記第２ビット線と前記電源との接続を切断する
   不揮発性半導体メモリ。
3. 請求項２に記載の不揮発性半導体メモリであって、
   前記停止信号は、前記センスアンプ回路によって前記相補データがセンスされた後に活性化される
   不揮発性半導体メモリ。
4. 請求項３に記載の不揮発性半導体メモリであって、
   更に、
   前記センスアンプ回路の出力に基づいて、前記相補データがセンスされたことを示す検出信号を生成する検出回路と、
   前記停止信号を前記ビット線チャージ回路に出力する第１タイミング生成回路と
   を備え、
   前記第１タイミング生成回路は、前記検出回路から前記検出信号を受け取り、前記検出信号の受け取りから第１遅延時間後に前記停止信号を活性化する
   不揮発性半導体メモリ。
5. 請求項４に記載の不揮発性半導体メモリであって、
   更に、前記センスアンプ回路の動作を制御する第２タイミング生成回路を備え、
   前記第２タイミング生成回路は、前記検出回路から前記検出信号を受け取り、前記検出信号の受け取りから第２遅延時間後に前記センスアンプ回路を非活性化し、
   前記第２遅延時間は前記第１遅延時間より短い
   不揮発性半導体メモリ。
6. 請求項２乃至５のいずれかに記載の不揮発性半導体メモリであって、
   前記ビット線チャージ回路は、第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、及び第３ＰＭＯＳトランジスタを有し、
   前記第１ＰＭＯＳトランジスタと前記第３ＰＭＯＳトランジスタは、前記電源と前記第１ビット線との間に直列に接続され、
   前記第２ＰＭＯＳトランジスタと前記第３ＰＭＯＳトランジスタは、前記電源と前記第２ビット線との間に直列に接続され、
   前記第１ＰＭＯＳトランジスタのゲート端子は、前記第２ビット線に接続され、
   前記第２ＰＭＯＳトランジスタのゲート端子は、前記第１ビット線に接続され、
   前記第３ＰＭＯＳトランジスタのゲート端子には、前記停止信号が印加される
   不揮発性半導体メモリ。
7. 請求項１乃至６のいずれかに記載の不揮発性半導体メモリであって、
   前記不揮発性メモリセルは、前記相補データをそれぞれ記憶する第１メモリセルトランジスタと第２メモリセルトランジスタとを有し、
   前記第１メモリセルトランジスタのソース端子及びドレイン端子の一方は前記第１ビット線に接続され、他方はグランドに接続され、
   前記第２メモリセルトランジスタのソース端子及びドレイン端子の一方は前記第２ビット線に接続され、他方はグランドに接続された
   不揮発性半導体メモリ。

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