KR19990077873A

KR19990077873A - 반도체 메모리 장치

Info

Publication number: KR19990077873A
Application number: KR1019990008567A
Authority: KR
Inventors: 오구라다케시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1998-03-16
Filing date: 1999-03-15
Publication date: 1999-10-25
Also published as: KR100323324B1; US6144600A; CN1229994A; EP0944089A1; TW419669B

Abstract

광범위의 전원 전압에서 동작할 수 있고, 데이터를 안정하게 검출할 수 있는 반도체 메모리 장치는, 비트선의 기생 용량에 대응하는 기생 용량을 갖는 의사 비트선의 전위를 검출하는 전위 검출기와, 각 비트선에 대응하여 제공되고, 선충전 신호에 응답하여 각 비트선을 선충전하고, 전위 검출기의 출력에 응답하여 선충전 동작을 종료하는 다수의 제 2 선충전 회로를 포함한다.

Description

반도체 메모리 장치{Semiconcuctor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 비트선을 소정의 전압으로 선충전하는 선충전 회로를 갖는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치의 이용 분야는 최근에 광범위해 졌으며, 반도체 메모리 장치는 개인용 컴퓨터, 텔레비전 수상기, 휴대용 텔레비전과 같은 다양한 전자 장치에 사용되고 있다. 이들 전자 장치의 전원 전압은 주로 5V였지만, 최근의 휴대용 텔레비전의 인기에 의해 전원 전압은 2 내지 3V 로 낮아지고 있다. 따라서, 최근의 반도체 메모리 장치는 1.8V 내지 5V의 넓은 전원 전압 범위내에서 동작할 것이 요구된다. 반도체 메모리 장치로는, 판독 전용 메모리(ROM), 다이내믹 랜덤 액세스 메모리(DRAM)와 스태틱 랜덤 액세스 메모리(SRAM)와 같은 판독/기록 메모리, 전원이 단절되더라도 저장된 정보를 보유할 수 있는, 소거가능한 프로그래머블 ROM(EPROM) 및 전기적으로 소거가능한 PROM(EEPROM)과 같은 다양한 메모리들이 있다. 특히, 이 중에서도 SRAM에 저장된 정보는 두 개의 상보형 신호선(비트선)을 사용하여 판독되므로, 전원 전압이 변하더라도 비교적 안정하게 정보를 판독할 수 있다.

그러나, ROM 및 EPROM에서는, 메모리 셀 행마다 하나의 비트선만이 제공되는 것이 일반적이다. 비트선에는 감지 증폭기가 접속되고, 감지 증폭기는 메모리셀로부터 판독된 소신호를 증폭하여 최초에 저장된 정보 "0" 또는 "1"을 복원한다. 그런 감지 증폭기에서, 저장된 정보가 "0" 인지 "1" 인지를 판단하기 위해, 메모리셀로부터 판독된 저장된 정보는 특정 기준과 비교된다. 따라서, 메모리셀측과 기준측이 모두 전압 변동에 대해 유사하게 변할 경우에는 문제가 존재하지 않지만, 한쪽의 특성의 변동 정도가 다른쪽과 다르다면 최초에 저장된 정보를 복원하는 것이 불가능해 진다.

일본 특허 공개 제 7-130189 호는 상기 문제점을 해소할 수 있는 반도체 메모리 장치를 개시한다. 개시된 반도체 메모리 장치는 이하 "종래기술 1"로 언급될 것이다. 종래기술 1에 따르면, 감지 증폭기 회로의 전압 동작 범위는 저전압에서도 정상 판독 동작이 가능하도록 확장된다. 즉, 종래기술 1에서는, 다수의 선택기를 통해 다수의 데이터선에 접속된 공통 데이터선을 선충전하는 선충전 회로와, 선충전 전류를 제어하는 스위치 수단으로 구성된 바이어스 회로가 제공되고, 전원 전압이 감소될 때 선충전 전류는 억제된다.

ROM은 저장된 특정 데이터를 판독하는데에 주로 사용되고, 데이터 기록은 보통 한 번한 행해질 수 있다. 데이터를 여러번 기록하는 것이 가능하더라도, 비교적 장시간이 소요된다. 예컨대, ROM에서, 프로그램은 웨이퍼 제조중에 사용된 마스크에서 사용자에 의해 요구된 특정 데이터를 기록함으로써 수행된다. 마스크 ROM을 구성하는 메모리셀로는 nMOS 트랜지스터가 주로 사용되며, 메모리셀의 데이터를 판독하기 위해 전압 감지형 판독 회로 또는 전류 감지형 판독 회로가 사용된다.

종래기술 1에서, 감지 증폭기는 전류 감지형이다. 전류 감지형 증폭기는 비트선의 전류 변동을 검출함으로써 최초에 저장된 정보를 판정하는 것이므로, 판정에 필요한 감지 시간은 방전 속도에 의존하지 않고, 따라서 고속으로 데이터를 판독할 수 있다. 그러나, 고속 판독을 달성하기 위해서는 증가된 큰 전류를 흘리는 것이 필요하고, 그에 따라 전력 소모가 증가된다. 따라서, 배터리에 의해 구동되는 휴대용 텔레비전과 같은 전자 장치에서는 배터리의 수명이 단축된다. 감지 증폭기의 전력 소모가 감소된다는 점에서 전압 감지형 감지 증폭기가 바람직하다.

도 7은 전압 감지형 반도체 메모리 장치의 일반적인 구성을 도시하는 블록도이다. 도 7에 도시된 반도체 메모리 장치는 메모리셀 어레이(701) 및 주변 회로부(702)를 포함한다. 주변 회로부(702)는, X 어드레스가 입력되는 X 디코더(703), Y 어드레스가 입력되는 Y 디코더(704), X 어드레스 및 Y 어드레스에 의해 지정된 특정 메모리셀로부터 데이터를 판독하는 데이터 래치 회로부(706), 외부 클록 신호 및 제어 신호에 응답하여 선충전 신호 및 샘플링 클록 신호를 포함하는 내부 클록 신호를 발생시키는 타이밍 발생기 회로(705)를 포함한다.

도 8은 종래기술 2의 데이터 래치 회로부(706) 및 메모리셀 어레이(701)의 구성을 도시하는 블록도이다. 메모리 어레이(706)는 매트릭스로 배열된 다수의 메모리 블록으로 구성되고, 각 메모리 블록은 메모리셀(m1 내지 m4) 및 선택기 트랜지스터(S)로 구성된다. 선택기 트랜지스터(S) 및 메모리셀(m1 내지 m4)은 서브 비트선(subBL)상에 직렬로 접속되고, 메모리셀(m4)의 소스는 접지된다. 메모리 블록은 비트선(BL)에 의해 행방향으로 선택되고, 워드선(WL) 및 선택선(SL)에 의해 열방향으로 선택된다. 데이터 래치 회로부(706)는, 메모리 어레이(701)의 각 행에 대해 배열된 비트선(BL1 내지 BLn)에 대응하여 배열되는, 선충전 트랜지스터(Q1 내지 Qn), 감지 증폭기(SA1 내지 SAn), 래치 회로(L1 내지 Ln)로 구성된다.

메모리셀로부터 데이터를 판독할 때, 먼저 타이밍 발생기 회로(705)에 의해 발생된 선충전 신호(/PR)에 응답하여 선충전 트랜지스터(Q1 내지 Qn)가 동시에 온되어, 각 비트선(BL1 내지 BLn)을 소정의 전위(Vref)로 선충전하는데, 여기서 /PR의 "/"는 바이고, /PR은 활성 로우 신호를 나타낸다. 이 예에서, 트랜지스터(Q1 내지 Qn)의 임계 전압은 공통적으로 0V이고, 게이트 전압(Vref)은 그 자체로 소스의 출력이 된다.

다음에, 데이터 판독 기간에서, 메모리셀 어레이의 X 어드레스에 의해 지정된 선택선(SL) 중 하나가 "1"이 되고, 대응하는 메모리 블록이 선택된다. 선택된 메모리 블록에 접속된 워드선(WL) 중에서 X 어드레스에 의해 지정된 한 워드선이 "0"이 되고 나머지 워드선은 "1"이 된다. 워드선(WL)은 메모리셀의 게이트에 접속되고, 워드선(WL) 및 선택선(SL)이 "1"이 되는 메모리셀 및 선택 트랜지스터는 온된다.

워드선(WL)이 "0"이 되는 메모리 셀은 메모리 내용에 따라 전류가 흐르는지 아닌지를 판단한다. 선택된 메모리셀을 통해 전류가 흐를 때, 선충전된 전하는 선택 트랜지스터(S) 및 메모리셀(m1 내지 m4)을 통해 방전된다. 따라서, 비트선(BL)의 전위는 L(로우)로 변경된다. 반대로, 선택된 메모리셀을 통해 전류가 흐르지 않을 때, 선충전된 전하는 그대로 보유되고, 따라서, 비트선(BL)의 전위는 H(하이)로 유지된다. 이 전위는 감지 증폭기(SA)에 의해 판정되고, 샘플링 클록(CLK)의 에지에서 "H" 또는 "L"인 신호가 각 래치 회로(L1 내지 Ln)에 의해 래치되어 데이터 버스를 통해 외부로 출력된다.

도 9a는 도 7에 도시된 타이밍 발생기 회로(705)의 세부적인 선충전 신호 발생기부를 도시한다. 선충전 신호 발생기부은, 다수의 직렬 접속된 인버터(901)로 이루어져 소정의 지연 시간을 획득하는 아날로그 지연 회로 및 OR 게이트(902)로 구성된다.

직렬 접속된 인버터(901) 중 홀수 번째 인버터들은 제 1 임계 전압을 가지며, 짝수 번째 인버터들은 제 2 임계 전압을 가지므로, 각 인버터단의 지연 시간은 커진다. 샘플링 클록(CLK)의 상승 에지에 응답하여 홀수 번째 인버터들의 출력이 감소되고 짝수 번째 인버터들의 출력이 상승하며, 샘플링 클록(CLK)의 하강 에지에 응답하여 홀수 번째 인버터들의 출력이 상승하고 짝수 번째 인버터들의 출력이 감소된다.

도 9b는 선충전 신호(/PR)의 타이밍도를 도시한다. 선충전 신호(/PR)는 입력 클록 신호(CLK)와 지연 신호(DEL)의 OR 연산에 의해 발생된다. 높은 전원 전압(Vdd), 예컨대 5V에서 최적의 지연 시간이 획득되는 인버터(901)를 설계하기 위해, 각 인버터단의 임계값은 4V 또는 1V로 설정될 수 있다. 이 상태에서 전원 전압이 2V로 낮아질 경우, 전단의 인버터의 출력은 후단의 인버터의 임계값을 초과하지 않으며, 따라서, 직렬 접속된 인버터(901)는 작동되지 않는다. 한편, OR 게이트(902)의 임계값은 전원 전압의 절반으로 설정되므로, 선충전 신호 발생기부는 전원 전압이 2V가 되더라도 동작한다. 따라서, 샘플링 클록(CLK)과 사실상 동일한 신호가 선충전 신호(/PR)로서 출력된다.

반면에, 낮은 전원 전압(Vdd), 예컨대 2V에서 최적의 지연 시간이 획득되는 직렬 접속된 인버터(901)가 설계될 경우, 각 인버터단의 임계값은 1.5V 또는 0.8V로 설정될 수 있다. 이런 상태에서 전원 전압이 5V로 증가되면, 선단의 인버터의 출력은 후단의 인버터의 임계값을 즉시 초과하게 되고, 따라서, 충분한 지연 시간을 획득하는 것이 불가능해 진다. 각 지연 시간과 샘플링 클록(CLK)의 OR 연산이 수행되어도, 선충전 신호(/PR)가 L인 기간은 매우 짧아진다.

도 9c는 동일한 감지 증폭기(SA1 내지 SAn) 각각의 회로 구성을 도시한다. 감지 증폭기(SA1)를 예로 들면, 이것은 래치 회로(L1)와 트랜지스터(Q1) 사이에 직렬 접속된 인버터(801 및 802) 및, 인버터(801)의 입력과 전원 전압을 공급하는 전원선 사이에 접속된 소스-드레인 회로와 선충전 신호(/PR)가 공급되는 게이트를 갖는 PMOS 트랜지스터(803)로 구성된다. 감지 증폭기(SA1)의 PMOS 트랜지스터(803)는, 선충전 신호(/PR)가 활성화될 때, 즉, 로우 레벨이 될 때 도통되어, PMOS 트랜지스터(Q1)를 통해 비트선(BL1)을 기준 전압(Vref)까지 선충전한다. 그 후, 감지 증폭기(SA1)는, 선충전 신호(/PR)가 비활성화, 즉 하이 레벨일 때, 인버터(801 및 802)로 구성된 회로를 통한 비트선의 전위 변동에 응답하여 출력이 하이 레벨 또는 로우 레벨이 되도록 동작한다. 이 예에서는, 전류 공급 기능이 메모리셀을 구성하는 PMOS 트랜지스터, 선택 트랜지스터(SL) 및 트랜지스터(m1 내지 m4)의 기능보다 작은 것으로 가정한다.

도 10a는 종래의 반도체 메모리 장치에서 전원 전압이 정상인 경우의 선충전 동작의 신호 타이밍도를 도시하고, 도 10b는 전원 전압이 하강하는 경우의 높은 전원 전압용으로 설계된 반도체 메모리 장치의 신호 타이밍도를 도시하고, 도 10c는 전원 전압이 증가되는 경우의 낮은 전원 전압용으로 설계된 반도체 메모리 장치의 신호 타이밍도를 도시한다. 도 10a, 도 10b, 도 10c 각각에서, 메모리셀의 내용은 제 1 판독 사이클에서 "0"(온)이고, 제 2 판독 사이클에서 "1"(오프)인 것으로 가정한다.

도 10a에서, 비트선(BL)은, 선충전 신호(/PR)가 활성화되는 기간(tp)에서 기준 전압(Vref)까지 선충전되고, 샘플링 기간(ts)에서 정상적으로 방전되므로, 감지 증폭기는 비트선의 "H" 또는 "L" 상태를 정확하게 인식한다. 여기서, 메모리셀로의 어드레스 공급은 선충전 신호(/PR)에 응답하여 수행된다는 점에 주목해야 한다.

도 10b에서, 전원 전압이 감소될 때, 선충전 신호(/PR)의 펄스폭은 넓어지고, 선충전 기간(tp)은 더 길어진다. 따라서, 비트선상의 전하는, 선충전 신호(/PR)의 상승에 따른 어드레스 공급에 응답하여 수행된 제 1 판독 사이클의 샘플링 기간(ts) 중에 충분히 방전될 수 없으므로, 비트선의 전압은 선충전 트랜지스터(Q1 내지 Qn)의 임계 전압(Vth) 미만으로 감소될 수 없다. 따라서, 선택된 메모리셀에 저장된 정보가 "0"(온)이더라도, "1"(오프)로 잘못 판정된다.

도 10c에서, 선충전 신호 발생기부의 OR게이트(902)의 출력은 선충전 신호(/PR)의 희망 펄스폭(tp)보다 좁아진다. 따라서, 비트선은 선충전 기간(tp) 중에 충분히 방전되지 않고, 비트선의 전위는 선충전 트랜지스터(Q1 내지 Qn)의 임계 전압(Vt) 미만으로 감소되므로, 선택된 메모리셀에 저장된 정보가 "1"이더라도, "0"으로 잘못 판정된다.

전술된 것처럼, 반도체 메모리 장치에 대한 전원 전압은 낮아지고 있으며, 반도체 메모리 장치는 1.8V 내지 5V의 넓은 범위의 전원 전압에 의해 동작할 것이 요구된다. 그런 넓은 전원 전압 범위에서 동작할 수 있는 반도체 메모리 장치를 획득하기 위해서는, 타이밍 발생기 회로부에 의해 발생된 선충전 신호의 폭에 의한 비트선상의 신호의 잘못된 검출의 문제를 해소하는 것이 요구된다.

도 1은 본 발명의 제 1 실시예에 따른 반도체 메모리 장치의 회로도.

도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 도시하는 타이밍도.

도 3은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 회로도.

도 4는 도 3에 도시된 반도체 메모리 장치의 동작을 도시하는 타이밍도.

도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 회로도.

도 6은 도 5에 도시된 반도체 메모리 장치의 동작을 도시하는 타이밍도.

도 7은 일반적인 반도체 메모리 장치의 기본 구성을 도시하는 블록도.

도 8은 제 1의 종래의 반도체 메모리 장치의 회로도.

도 9a는 도 8에 도시된 제 1의 종래의 반도체 메모리 장치의 선충전 신호 타이밍 발생기 회로를 도시하는 도면.

도 9b는 도 9a에 도시된 선충전 신호 타이밍 발생기 회로의 타이밍도.

도 9c는 도 8에 도시된 제 1의 종래의 반도체 메모리 장치의 감지 증폭기 회로를 도시하는 도면.

도 10a는 전원 전압이 정상인 경우의 제 2의 종래의 반도체 메모리 장치의 선충전 타이밍도.

도 10b는 전원 전압이 증가되는 경우의 제 2의 종래의 반도체 메모리 장치의 선충전 타이밍도.

도 10c는 전원 전압이 감소되는 경우의 제 2의 종래의 반도체 메모리 장치의 선충전 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

701 : 메모리셀 어레이 702 : 주변 회로부

703 : X 디코더 704 : Y 디코더

705 : 타이빙 발생기 회로 706 : 데이터 래치 회로부

707 : 의사 회로부

본 발명의 목적은 넓은 범위의 전원 전압에 의해 동작할 수 있고 데이터를 안정하게 검출할 수 있는 반도체 메모리 장치를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명에 따른 반도체 메모리 장치는, 다수의 메모리셀이 각각 접속되는 다수의 비트선 및, 각각의 비트선에 대응하여 제공되어 선충전 신호에 응답하여 각각의 비트선을 제 1 전위로 선충전하는 다수의 제 1 선충전 수단을 포함하며, 각각의 비트선에 대응하여 제공되어 선충전 신호에 응답하여 각각의 비트선을 제 2 전위로 선충전하는 다수의 제 2 선충전 수단을 더 포함하는 것을 특징으로 한다.

본 발명의 반도체 메모리 장치는, 비트선의 전위가 소정의 전위로 증가한 것을 각각 검출하는 다수의 전위 검출 수단을 더 포함하며, 양호하게는, 전위 검출 수단이 소정의 전위로의 비트선의 전위 증가를 검출한 경우 제 2 선충전 수단이 선충전 동작을 종료한다.

본 발명의 반도체 메모리 장치는 메모리셀을 포함하는 각각의 비트선의 기생 용량에 대응하는 용량을 갖는 다수의 의사 비트선을 더 포함하고, 양호하게는, 전위 검출 수단은 의사 비트선의 전위가 소정의 전위까지 상승된 것을 검출한다. 이 경우에, 양호하게는, 의사 비트선은 각 비트선에 접속된 메모리셀의 부분에 대응하는 의사 메모리셀에 접속된다.

제 2 선충전 수단이 제공되는 본 발명의 반도체 메모리 장치에는, 전원 전압이 낮아지거나 상승될 경우에도 안정된 선충전이 달성될 수 있으므로, 광범위의 동작 전압에서 메모리 내용을 안정하게 판독할 수 있게 된다.

본 발명에서, 도 10b를 참조로 설명된 문제는, 전원 전압이 낮아지더라도 메모리 셀 내용의 정상 판독이 가능하도록 도 9에 도시된 선충전 신호 발생기부의 구성을 최적화함으로써 해소된다. 이 최적화는 종래의 선충전 신호 발생기부의 인버터를 구성하는 트랜지스터의 임계 전압의 절대값을 작게 함으로써 실현될 수 있다. 그러나, 그런 회로 구성에서는, 도 10c를 참조로 설명된 문제가 발생한다. 따라서, 본 발명에 따르면, 종래의 반도체 소자의 선충전 회로와 병렬로 다수의 제 2 선충전 회로를 제공함으로써 도 10c와 관련된 문제를 해소하면서, 선충전 신호 발생기의 구성을 전술된 것처럼 최적화함으로써 제 10b도에 도시된 문제점을 해소한다.

이제, 본 발명을 도면을 참조하여 상세히 설명한다. 본 발명에 따른 반도체 메모리 장치의 기본 구성은 도 7에 도시된 것과 유사하다. 즉, 반도체 메모리 장치는, 메모리셀 어레이부(701) 및 주변 회로부(702)로 구성된다. 주변 회로부(702)는, X 어드레스가 입력되는 X 디코더(703), Y 어드레스가 입력되는 Y 디코더(704), X 및 Y 어드레스에 의해 지정된 메모리셀로부터 메모리 데이터가 판독되는 데이터 래치 회로(706) 및, 외부 클록 신호가 입력되고 선충전 신호 및 샘플링 클록 신호를 발생시키는 타이밍 발생기 회로(705)를 포함한다.

본 발명의 제 1 실시예를 도시하는 도 1에 도시된 것처럼, 메모리셀 어레이부(701)는, 행 및 열 매트릭스로 배열된 다수의 메모리셀 및, 메모리셀의 열마다 배열된 다수의 비트선(BL1 내지 BLn)을 포함한다. 다수의 서브 비트선(SubBL)은 각각, 직렬로 접속된 4개의 셀 트랜지스터(m1 내지 m4) 및 하나의 선택 트랜지스터(S)를 각각 포함하는 다수의 셀 트랜지스터군을 포함한다. 메모리셀 중에서 각 비트선과 관련된 하나의 메모리셀을 선택하기 위해, 대응하는 선택 트랜지스터(S)가 온되고, 대응하는 워드선(WL)이 활성상태("L")가 되고 다른 워드선(WL)은 비활성 상태("H")가 된다. 이렇게 선택된 메모리셀의 내용이 "1"(오프)이면, 비트선의 전위는 샘플링 시점에서 "H"가 되고, 내용이 "0"(온)이면, 비트선의 전위는 샘플링 시점에서 "L"이 된다.

데이터 래치 회로부(706)는, 선충전 트랜지스터(Q1 내지 Qn), 감지 증폭기(SA1 내지 SAn), 래치 회로(L1 내지 Ln), p형 트랜지스터(P1 내지 Pn), n형 트랜지스터(N1 내지 Nn)로 구성되며, 이들은 모두 각 비트선(BL1 내지 BLn)에 대해 배열된다. p형 트랜지스터(P1 내지 Pn)와 n형 트랜지스터는 제 2 선충전 회로부를 각각 형성한다.

선택된 메모리셀로부터 데이터를 판독할 때, 데이터 래치 회로부(706)는 선충전 신호(/PR)가 활성 상태일 경우 선충전 트랜지스터(Q1 내지 Qn)를 통해 비트선을 충전한다. 선충전 트랜지스터(Q1 내지 Qn)의 게이트에는 기준 전압(Vref)이 인가되므로, 각 비트선은, 기준 전압(Vref)에서 선충전 트랜지스터의 임계 전압을 감산함으로써 획득된 전압까지 충전된다. 이 실시예에서, 임계 전압(Vth)은 0V이므로, 비트선의 전위는 Vref가 된다. 감지 증폭기(SA1 내지 SAn)는 샘플링 시간에서 비트선의 전압 변화를 검출하여 "H" 또는 "L"을 출력한다. 즉, 비트선의 전위가 기준 전압(Vref)의 절반인 임계 전압(Vth)보다 더 클 때, 감지 증폭기는 "H" 데이터를 출력하고, 임계 전압(Vth)보다 더 작을 때, 감지 증폭기는 "L" 데이터를 출력한다.

도 1 및, 신호 타이밍도를 도시하는 도 2를 참조하여 제 1 실시예의 동작을 설명한다. 선충전 신호(/PR)가 "L"이 될 때, p형 트랜지스터(p1 내지 Pn)는 온된다. 또한, 기준 전압(Vref)이 인가된 게이트를 갖는 n형 트랜지스터(N1 내지 Nn)가 온된다. 따라서, 제 1 선충전 수단을 형성하는 감지 증폭기(SA1 내지 SAn) 및 n형 트랜지스터(Q1 내지 Qn)에 의한 충전에 추가하여, 제 2 선충전 수단에 의한 충전이 시작되므로, 비트선의 전위는 전위 Vref - Vth 까지 증가된다. 여기서 Vth는 n형 트랜지스터의 임계 전압이다. 이 경우 임계 전압(Vth)이 0V이므로, 비트선 전위는 Vref까지 증가된다.

선충전 신호(/PR)의 상승 에지에 응답하여, 어드레스에 대응하는 워드선이 선택되고, 선택된 메모리셀에 저장된 정보가 "0"일 때 비트선의 전하는 방전되고, 정보가 "1"일 때 비트선의 전하는 방전되지 않는다. 도 2에 도시된 예에서는, 제 1 및 제 3 판독 사이클에서 선택된 메모리셀에 저장된 정보가 "0"이고, 비트선이 선충전 전압까지 충전되고 난 후 전위가 감소된다. 제 2 판독 사이클에서는 선택된 메모리 셀에 저장된 정보가 "1"이다. 따라서, 비트선은 선충전 전압까지 충전되고, 그후 방전이 사실상 존재하지 않으므로, 비트선은 고전위로 유지된다.

비트선의 전위는 샘플링 클록이 "H"가 될 때 감지 증폭기(SA1,..., SAn)에 의해 검출된다. 이 경우, 샘플링 클록(CLK)의 상승 에지에서, 선택된 메모리셀에 저장된 정보가 "0"인지 "1"인지가 판정된다. 판정된 데이터는 래치 회로(L1,..., Ln)에 보유된 후 외부로 출력된다.

이 실시예의 반도체 메모리 장치에서, 비트선은, 종래의 회로인 제 1 선충전 회로 및, 제 2 선충전 회로에 의해 충전된다. 따라서, 고전원 전압에서 선충전 신호의 펄스폭이 작을 때에도 단시간내에 충분한 선충전 전압을 획득하는 것이 가능하다. 따라서, 제 1 내지 제 3 판독 사이클에서 감지 증폭기(SA1,..., SAn)의 검출 에러는 발생하지 않는다. 비트선상에 선충전된 전하는 전원(Vdd)으로부터 트랜지스터(Pn 및 Nn)를 통해 공급된다. 트랜지스터(pn 및 Nn)의 구동 능력은 크므로 단시간내의 선충전이 가능하고, 트랜지스터(Nn)의 게이트 전압이 Vref 이므로, 전원 전위, 즉 비트선 전위는 Vref보다 커지지 않는다. 따라서, 트랜지스터(Pn 및 Nn)에 의한 선충전은 자동적으로 정지되므로, 불필요한 전류가 흐르지 않고 전력 소모가 최소한도로 제한될 수 있다.

도 3은 본 발명의 제 2 실시예에 따른 반도체 메모리 장치의 구성을 도시한다. 도 3에 도시된 반도체 메모리 장치는, 제 2 선충전 회로가, 인버터(In), NAND 게이트 회로(NAND1 내지 NANDn), 비교기(CMP1 내지 CMPn), p형 트랜지스터(P1 내지 Pn)로 구성된다는 점에서, 도 1에 도시된 반도체 메모리 장치와 다르다. 도 3에 도시된 제 2 실시예에 따른 반도체 메모리 장치의 나머지 부분은 도 1에 도시된 제 1 실시예에서와 유사하게 구성된다.

선충전 신호(/PR)는, NAND 게이트(NAND1 내지 NANDn)의 한 입력에 접속되는 출력을 갖는 인버터의 입력에 공급된다. 비교기(CMP1 내지 CMPn)의 정극성 입력은 기준 전압(Vref)에 접속되고, 부극성 입력은 각 비트선(BL1 내지 BLn)에 접속된다. 비교기의 출력은 각 NAND 게이트(NAND1 내지 NANDn)의 다른 입력에 접속된다.

NAND 게이트(NAND1 내지 NANDn)의 출력은, 전원(Vdd)에 접속되는 소스 및 각 비트선(BL1 내지 BLn)에 접속되는 드레인을 갖는 각각의 p형 트랜지스터(P1 내지 Pn)의 게이트에 접속된다.

신호 타이밍도를 도시하는 도 4를 참조하여, 도 3에 도시된 제 2 실시예에 따른 반도체 메모리 장치의 동작을 설명한다. 선충전 신호(/PR)가 "H"일 때, 인버터(In)의 출력은 "L"이 되고, NAND 게이트(NAND1 내지 NANDn)의 출력은 "H"가 된다. 따라서, p형 트랜지스터(P1 내지 Pn)는 오프 상태가 된다. 선충전 신호(/PR)가 "L"이 될 때, 인버터(In)의 출력은 "H"가 된다. 비교기(CMP1 내지 CMPn)의 반전 입력, 즉, 비트선의 전위는 기준 전압(Vref)과 각각 비교된다. 비트선의 전위가 기준 전압(Vref)보다 더 낮을 때, 비교기(CMP)의 출력(도 4의 노드 A1, ..., An)은 "H"가 되고, NAND 게이트의 출력은 "L"이 된다. 따라서, p형 트랜지스터(P1, ..., Pn)가 온되어 전원(Vdd)으로부터 비트선(BL1, ..., BLn)을 신속히 충전한다.

비트선(BL1, ..., BLn)의 전위가 기준 전압(Vref)보다 더 높을 때, 비교기의 출력은 "L"로 반전되고, NAND 게이트(NAND1, ..., NANDn)의 출력(노드 A1, ..., An)은 "H"가 되므로, p형 트랜지스터는 오프가 되어 비트선의 충전을 중단시킨다. n형 트랜지스터(Q1, ..., Qn)에 의한 선충전은 선충전 신호(/PR)가 "L"인 기간동안 계속된다.

이 실시예에서, 비트선은, 비교기(CMP)에 의해 비트선의 전위가 감지되는 동안 전원(Vdd)으로부터 신속히 충전된다. 따라서, 전원 전압이 증가되어 선충전 신호(/PR)의 폭이 작아지더라도 단시간내에 충분한 선충전 전압을 획득할 수 있다. 그 결과, 감지 증폭기(SA1, ..., SAn)의 검출 에러는 발생하지 않는다.

도 5는 본 발명의 제 3 실시예에 따른 반도체 메모리 장치의 구성을 도시한다. 제 3 실시예의 반도체 메모리 장치는, 제 2 선충전 회로를 제어하기 위해 의사 회로부(707)가 제공된다는 점에서 본 발명의 제 2 실시예의 반도체 메모리 장치와 다르다. 의사 회로부(707)는, p형 트랜지스터(Pd), OR 게이트(ORd), 비교기(CMP) 및 AND 게이트(AND1)로 구성된다. 제 2 선충전 회로는 p형 트랜지스터(P1 내지 Pn) 및 OR 게이트(OR1 내지 ORn)로 구성된다. 도 5에 도시된 반도체 메모리 장치의 나머지 회로 부분은 도 3에 도시된 제 2 실시예에서와 유사하게 구성된다.

의사 회로부(707)의 의사 OR 게이트(ORd)의 한 입력에는 선충전 신호(/PR)가 제공되고, 그 출력은 p형 트랜지스터(Pd)의 게이트 및 각 비트선의 OR 게이트(OR1 내지 ORn)의 한 입력에 접속된다. 비교기(CMP)의 반전 입력은 기준 전압(Vref)에 접속되고, 정극성 입력은 의사 비트선(BLd)에 접속된다. 비교기(CMP)의 출력은 OR 게이트(ORd)의 다른 입력에 접속된다. OR 게이트(OR1 내지 ORn)의 다른 입력은 각 래치 회로(L1 내지 Ln)에 접속된다.

신호 타이밍도를 도시하는 도 6을 참조하여, 도 5에 도시된 제 3 실시예에 따른 반도체 메모리 장치의 동작을 설명한다. 선충전 신호(/PR)가 "H"일 때, OR 게이트(ORd)의 출력(도 6의 노드(Bd))은 "H"이고, p형 트랜지스터(Pd)는 오프 상태이다.

선택선(SL) 중 임의의 하나가 선택될 때, AND 게이트(AND1)의 출력은 "H"가 되고, 의사 비트선상에 충전된 전위는, "0"인 메모리셀(m1 내지 m4) 모두의 데이터에 대응하는 정보를 갖는 의사 서브 비트선(SubBL)을 통해 방전된다.

선충전 신호(/PR)가 "L"이 될 때, 의사 OR 게이트(PRd)의 한 입력은 "L"이 된다. 의사 비트선(BLd)의 전위는 기준 전압(Vref)과 비교되고, 기준 전압(Vref)보다 더 낮을 때, 비교기(CMP)의 출력은 "L"이 되고, OR 게이트(ORd)의 출력(도 6의 노드(Bd)) 또한 "L"이 된다. 따라서, p형 트랜지스터(Pd)가 온되므로, 의사 비트선(BLd)은 전원(Vdd)으로부터 신속히 충전된다.

비트선의 OR 게이트(OR1 내지 ORn)의 한 입력에는 선행 판독 사이클에서 판독된 데이터가 공급되고, 다른 입력에는 의사 OR 게이트(ORd)의 출력이 공급된다. 선행 판독 사이클에서 판독된 데이터가 "0"일 때, 비트선(도 6의 BL5)상의 전위는 방전된다. 이 경우, OR 게이트(OR1 내지 ORn)의 출력(도 6의 노드(BL1 내지 BLn)은 "L"이 된다. 따라서, p형 트랜지스터(P1 내지 Pn)가 온되므로 비트선(BL1 내지 BLn)은 전원(Vdd)으로부터 신속히 충전된다. 의사 비트선(BLd)의 전위가 기준 전압(Vref)보다 더 높을 때, 비교기(CMP)의 출력은 "H"가 되고, OR 게이트(ORd)의 출력(도 6의 노드(BL1 내지 BLn)) 또한 "H"가 된다. 따라서, p형 트랜지스터(Pd)가 오프되어 비트선에 대한 충전을 정지시킨다. 또한, n형 트랜지스터(Q1 내지 Qn)에 의한 선충전은 선충전 신호(/PR)가 "L"인 기간동안 계속된다.

선충전 판독 사이클에서 판독된 데이터가 "1"일 때, 비트선(도 6의 BL)은 방전되지 않는다. 이 경우, OR 게이트(OR1, ..., ORn)의 출력(도 6의 B1, ..., Bn)은 "H"가 되고, p형 트랜지스터(P1, ..., Pn)는 오프로 유지된다. 따라서, 비트선은 전원(Vdd)으로부터 충전되지 않는다.

이 실시예에서는, 비교기(CMP)에 의해 의사 비트선의 전위를 감지하고 OR 게이트에 의해 전회의 방전을 확인하면서, 의사 비트선이 전원(Vdd)으로부터 신속히 충전된다. 따라서, 전원 전압이 증가되어 선충전 신호의 폭이 작아지더라도 단시간내에 충분한 선충전 전압을 획득할 수 있다. 따라서, 감지 증폭기(SA1 내지 SAn)의 검출 에러가 존재하지 않는다.

제 3 실시예의 변형으로서, AND 게이트(AND1)는 제거될 수도 있다. 그럴 경우, 의사 메모리셀 전부에는 "0"이 기록되므로, 샘플링 기간중에 선택 트랜지스터(S) 중 임의의 하나가 온될 때, 서브 비트선(SubBL)을 통해 전위가 방전될 수 있다.

저전압원에 적응할 수 있도록 설계된 종래의 타이밍 발생기 회로가 고전압 전원과 함께 사용될 경우, 선충전 신호의 펄스폭이 너무 작아져서 비트선을 충분히 선충전할 수 없고, 이것은 메모리 내용의 잘못된 판독을 초래한다. 그러나, 제 2 선충전 수단이 추가로 제공되는 본 발명의 반도체 메모리 장치에 따르면, 선충전 구동 능력을 증가시키는 것이 가능하고, 선충전 펄스 신호의 폭이 작은 경우에도 메모리 내용의 잘못된 판독이 발생되지 않는다. 또한, 본 발명의 반도체 메모리 장치는 작은 폭을 갖는 선충전 신호에 적응할 수 있으므로, 메모리 내용을 판독하는데 필요한 시간을 단축시킬 수 있다. 즉, 반도체 메모리 장치의 동작 속도를 증가시킬 수 있다. 따라서, 연속적인 판독이 수행될 때 반복 주기가 단축될 수 있다.

본 발명은 특정 양호한 실시예를 기준으로 설명되었지만, 본 발명의 반도체 메모리 장치는 이것에 한정되지 않으며, 본 발명의 범위내에서 다양한 변형이 가능하다.

전술된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 광범위 전원 전압에 의해 안정된 전압 검출을 수행하므로, 저전압에서 고전압까지 메모리 내용을 신뢰할 수 있게 판독하는 것이 가능하다.

Claims

다수의 메모리셀이 각각 접속되는 다수의 비트선과;

상기 비트선 각각에 대응하여 제공되어, 선충전 신호에 응답하여 상기 비트선 각각을 제 1 전위로 선충전하는 다수의 제 1 선충전 수단 및;

상기 비트선 각각에 대응하여 제공되어, 상기 선충전 신호에 응답하여 상기 비트선 각각을 제 2 전위로 선충전하는 다수의 제 2 선충전 수단을 포함하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 비트선의 전위가 소정의 전위로 증가한 것을 검출하는 전위 검출 수단을 더 포함하고, 상기 제 2 선충전 수단은, 상기 전위 검출 수단이 상기 비트선의 전위가 소정의 전위로 증가한 것을 검출할 때 선충전 동작을 중단하는 반도체 메모리 장치.
제 2 항에 있어서, 상기 메모리셀을 포함하는 상기 비트선 각각의 기생 용량에 대응하는 용량을 갖는 의사 비트선을 더 포함하고, 상기 전위 검출 수단은, 상기 의사 비트선의 전위가 소정의 전위까지 상승한 것을 검출하는 반도체 메모리 장치.
제 3 항에 있어서, 상기 의사 비트선은 상기 비트선 각각에 접속된 상기 메모리셀의 일부에 대응하는 의사 메모리셀에 접속되는 반도체 메모리 장치.
다수의 비트선과;

상기 비트선과 제 1 전원선 사이에 각각 제공되며, 다수의 워드선에 접속된 다수의 메모리셀과;

선충전 신호가 활성 상태인 기간에 상기 비트선을 기준 전압으로 선충전하고, 상기 선충전 신호가 비활성 상태인 기간에 상기 비트선의 전위를 검출하는 다수의 제 1 선충전 회로 및;

상기 다수의 제 1 선충전 회로와 별개로 제공된 다수의 제 2 선충전 회로를 포함하는 반도체 메모리 장치.
제 5 항에 있어서, 상기 제 2 선충전 회로 각각은, 상기 비트선과 제 1 노드 사이에 접속되며 기준 전압이 공급되는 게이트를 갖는 제 1 트랜지스터 및, 상기 제 1 노드와 제 2 전원선 사이에 접속되며 선충전 신호가 공급되는 게이트를 갖는 제 2 트랜지스터를 포함하는 반도체 메모리 장치.
제 5 항에 있어서, 상기 제 2 선충전 회로 각각은, 상기 비트선의 전위를 검출하여 상기 비트선의 전위가 상기 기준 전압과 같을 때 상기 비트선의 선충전 동작을 종료시키는 중단 회로를 포함하는 반도체 메모리 장치.
제 5 항에 있어서, 상기 제 2 선충전 회로 각각은, 상기 비트선과 제 2 전원선 사이에 접속되며 제어 신호가 공급되는 게이트를 갖는 제 1 트랜지스터 및, 선충전 신호가 입력되고 상기 비트선에 접속된 회로로서, 선충전 신호가 활성 상태이고 상기 비트선의 전위가 상기 기준 전압보다 낮은 기간에 상기 제 1 트랜지스터를 도통 상태가 되게 하는 제어 신호를 출력하고, 선충전 신호가 비활성 상태이거나 상기 비트선의 전위가 기준 전압과 같은 기간에 상기 제 1 트랜지스터를 비도통 상태가 되게 하는 제어 신호를 출력하는 상기 회로를 포함하는 반도체 메모리 장치.
다수의 비트선과;

상기 다수의 비트선과 제 1 전원선 사이에 제공되며, 다수의 워드선에 각각 접속된 다수의 메모리셀과;

다수의 의사 비트선과;

상기 의사 비트선과 상기 제 1 전원선 사이에 제공되며, 다수의 워드선에 접속된 다수의 의사 메모리셀과;

선충전 신호가 활성 상태인 기간에 상기 다수의 비트선과 상기 의사 비트선을 기준 전압으로 선충전하고, 상기 선충전 신호가 비활성 상태인 기간에 상기 다수의 비트선의 전위를 검출하여 출력하는 다수의 제 1 선충전 회로와;

상기 선충전 신호가 활성 상태인 기간에 상기 다수의 비트선과 상기 의사 비트선을 기준 전압으로 선충전하는 다수의 제 2 선충전 회로 및;

각각이, 상기 의사 비트선의 전위를 검출하고, 상기 의사 비트선의 전위가 상기 기준 전압과 같을 때 상기 비트선에 대한 상기 제 2 선충전 회로의 선충전 동작을 종료시키는 다수의 회로를 포함하는 반도체 메모리 장치.