JPH02308498A - 半導体メモリ装置のライトドライバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリ装置のライトドライバ回路、特に
スタティックランダムアクセスメモリ（ＲＡＭ）のビッ
トラインとデータラインとを高速充電及び等化すること
が可能なライトドライバ回路に係るものである。

［従来の技術］ ｉ１２に、スタティックＲＡＭの動作モードにはライト
、リード、ライトしてからのリード（Ｒｅａｄ−ａｆｔ
ｅｒ−Ｗｒｉｔｅ）がある。前記のような動作モードを
持つ最近のスタティックＲＡＭにおいては、高速と低電
力のためにアドレス変動検出器（以下、ＡＴＤという）
を使用して短いパルスを作り、このパルスを基本として
内部の回路が動的に動作するようになっている。したが
って、前記ＡＴＤによるパルスを使用したリード又はラ
イト動作時には、ビットラインを所定の電圧レベルに等
化及びプリチャージさせてライト動作又はリード動作を
実行し、メモリセルに記憶されたデータを高速にアクセ
スしたり記憶させたりしている。

しかし、このような動作をするとしてもメモリセルの集
積度が高密度化され高速化されるにつれて、長いビット
ラインの副次容量の大きさによる電力消費が問題となっ
てくる。又、ライト動作後にすぐリード動作が行われる
時には、一対のビットライン間の電圧差が大きいため、
前記ビットラインが適正レベルまで充電及び等化される
時間が長くなり、アクセスタイムを高速にする場合には
問題となって来た。

第１図は一般的なスタティックＲＡＭの回路を示した図
面である。

図面の中のメモリセル１２ａ、１２ｂ、・・・１２ｉの
各々は１．二対の負荷抵抗とＭｏＳトランジスタを相互
に直列接続して、各ＭＯＳトランジスタのゲートを通し
てクロス接続し、ＭＯＳトランジスタの各ゲートをゲー
トがワードラインＷＬ、、・・・ＷＬｉと接続された２
つの通ＡＭＯｓトランジスタを通してビットラインＢＬ
とＢＬとに接続した公知の回路である。

第１充電等化回路２２は、ビットラインＢＬ及び「τと
電源供給電圧Ｖ、どの間にソース及びドレインが各々接
続され、ゲートにパルスＴＴＪが接続されて、パルスφ
ＰＸＢによってビットラインＢＬと［を所定レベルに充
電する充電トランジスタ２３．２４と、前記パルスｍに
よって前記両ビットラインＢＬと“「Ｔを等化する等化
トランジスタ２５とから構成される。

充電回路２６は、前記ビットラインＢＬとＴＴ及び電源
供給電圧Ｖ、どの間にソース及びドレインが各々接続さ
れ、ゲートにライト制御信号Ｔ口が接続されて、前記ラ
イト制御信号ＷＥ＋の所定レベルの入力によって前記ビ
ットラインＢＬとＴＴを所定レベルに充電する充電トラ
ンジスタ２７．２８から構成されている。

第２充電等化回路３３は、前記データラインＤＬ及び丁
Ｔと電源供給電圧Ｖｃｃとの間にソース及びドレインが
各々接続され、ゲートにパルス１丁ｎ（接続されて、パ
ルスＴＴＴによってデータラインＤＬと「てを所定レベ
ルに充電する充電トランジスタ２５．２６と、前記両デ
ータラインＤＬとＴｍとの間に接続されて、前記パルス
−広ゴ１がゲートに入力された場合に前記両データライ
ンＤＬと丁τを等化する等化トランジスタ３４とから構
成されている。

そして、前記ビットラインＢＬ及びＴ１とデータライン
丁で及びＤＬとの間には、所定状態のカラムアドレスデ
ィコーディング信号Ｙｉ及び１７ゴの信号によって各々
動作するＮＭｏ５トランジスタ２９．３１とＰＭＯＳト
ランジスタ３０゜３２とがそれぞれ一対で接続される。

ライトドライバ３７は、相反する所定レベルのデータと
ライトエネイープル信号とを受けて、所定の電圧で前記
入力データをドライブし、前記データラインＤＬとＤＬ
に与えるものであり、従って第１及び第２出力端が各々
前記データラインＤＬとＴＴ、に接続されている。

外部データパッドからの入力データＸＤＩＮを所定遅延
するデータ入力バッファ３８は、相反するレベルの信号
をバッファして前記ライトドライバ３７に出力する公知
の回路である。

ライトエネーブルバッファ３９は、バッファリングｌＪ
Ｓ埋を行い第１に外部制御信号パッドからのライト制御
信号ＸＷＥを所定遅延して前記充電回路２６の制御信号
として供給し、次に前記第１の遅延より大きい遅延を行
い、前記ライトドライバ３７の制御信号として供給する
公知の回路である。

ローアドレスデコーダ４０は、ローアドレスをデコーデ
ィングしてメモリセル選択信号を出力し、前記メモリセ
ル選択信号の出力端子は前記各メモリセル１２ａ、１２
ｂ、＝、１２ｉの各ゲートラインＷＬ、、ＷＬ、、・・
・、Ｗｉに各々対応して接続される。

ローＡＴＤ４１は、ローアドレスの変動を検出して、入
力されるローアドレスが変動する毎にパルスφＰＸＢを
発生する回路である。そして、インバータ４２は、前記
ローＡＴＤ４１の出力端子と前記第１充電等化回路２２
のトランジスタ２３．２４．２５の共通ゲート端子との
間に接続されて、前記パルスφＰＸＢを反転して入力す
る。

カラムアドレスデコーダ４３は、カラムアドレスをデコ
ーディングしてカラム選択信号ＹｉとＴ１を出力し、前
記出力端子に前記通過トランジスタであるＮＭＯＳ）−
ランジスタ２９．３１とＰＭＯＳトランジスタ３０．３
２のゲートに各々接続される。

カラムＡＴＤ４４は、カラムアドレスの変動を検出して
パルスφＰＺを発生する回路であり、ＮＡＮＤゲート４
５は前記ローＡＴＤ４１のパルスφＰＸＢによって前記
パルスφＰＺを反転したパルスＴ■を第２充電等化回路
３３のゲートに提供する。

センスアンプ４６は、前記データラインＤＬとｎの電圧
のレベル差を検知して増幅出力する公知の回路である。

データ出力バッファ４７は、前記センスアンプ４６の出
力をバッファしてデータとして出力ビンに出力する公知
の回路である。

第２図は第１図のデータ入力バッファ３８の詳細な図面
である。

遅延手段５０は直列に接続された複数のインバータを有
し、チップセレクト信号口と入力データＸＤＩＮをノア
リングして出力するＮＯＲゲート４９の出力端に接続さ
れて入力を反転出力する。前記遅延手段５０の出力端は
複数のインバータが直列接続された反転バッファ５１及
びバッファ５２がそれぞれ接続される。したがって、前
記第２図のような回路に論理状態”ｎｏｗ“のチップセ
レクト信号σ１と所定レベルのデータＸＤＩＮが入力さ
れると、前記入力データＸＤＩＮと反対のレベルデータ
ｆＴ１と同一レベルのデータＤＩＮが前記の第１図のラ
イトドライバ３７に入力される。

第３図は第１図のライトエネーブルバッファ３９の詳細
図である。

ライトエネーブル３９は、チップセレクト信号Ｃ５とラ
イトエネーブル信号ＸＷＥをツアーリングするＮＯＲゲ
ート５４の出力端に接続されて、前記ＮＯＲゲート５４
の出力を反転するインバータ５５と、複数の直列接続さ
れたインバータで構成され、前記インバータ５５の出力
をバッファリングして信号ＷＥ、として出力するバッフ
ァ５６と、前記インバータ５５の出力を反転するインバ
ータ５７と所定個数のインバータで構成されて、前記イ
ンバータ５７の出力を遅延する遅延手段５８と、前記遅
延手段５８の出力とインバータ５７の出力をＮＡＮＤＬ
／て信号「口として出力するＮＡＮＤゲート５９と、複
数の直列接続されたインバータで構成されて、前記ＮＡ
ＮＤゲート５９の出力をバッファリングするバッファ６
０とから構成される。

したがって、前記第３図の回路に”ＪＺＯＷ”のチップ
セレクタ信号丁１とＪ２ｏｗ”のライトエネーブル信号
ＸＷＥとが入力されると、ζ］Ｗ″状態の第１．第２エ
ネーブル信号Ｗ　Ｅ　＋　、　Ｗ　Ｅ　２が出力される
。もし、チップセレクト信号酊丁が“ｎｏｗ”であり、
ライトエネーブル信号が“旧ｇｈ”状態であるとすると
、第１．第２エネーブル信号ＷＥＩ　、ＷＥ？は共に“
Ｈｉｇｈ”状態のリード信号となる。

第４Ａ図、第４Ｂ図、第４Ｃ図は従来のライトトライバ
回路である。

第４Ａ図は、電源供給電圧ｖｃｃと接地■、１との間に
ＰＭＯＳトランジスタ６２とＮＭＯ’Ｓ）−ランジスタ
ロ３．ＰＭＯＳ）−ランジスタロ４とＮＭＯＳトランジ
スタ６５とが各々直列接続されて、その各々の接続ノー
ドが第１図のデータラインＤＬとＤＬに接続されたドラ
イバ６１と、前記反転データＤＩＮと第２エネーブル信
号ＷＥ可をノアリングして前記ＮＭＯＳトランジスタ６
５のゲートに供給するＮＯＲゲート６９と、オアリング
して前記ＰＭｏＳトランジスタ６２のゲートに供給する
ＯＲゲート６６ａと、前記データＤＩＮと第２ライトエ
ネーブル信号ＷＴ］をノアリングして前記ＮＭＯＳ）−
ランジスタロ３のゲートに入力するＮＯＲゲート６７と
、オアリングして前記ＰＭＯＳトランジスタ６４のゲー
トに入力するＯＲゲート６８ｂとから構成される。

第４Ａ図のような回路において、第１状態の論理を持つ
データＤＩＮがＮＯＲゲート６７とＯＲゲート６８ｂの
一方の入力端子に、前記第１状態の論理と相反される第
２状態の論理を持つデータＤＩＮがＯＲゲート６６ａと
ＮＯＲゲート６９との一方の入力端子にそれぞれ入力さ
れ、第２状態の論理を持つ第２エネーブル信号１ｑ了−
が前記ＮＯＲゲート６７．６９及びＯＲゲート６６ａ、
６８ｂの他方の入力端子に各々入力されると、前記各Ｎ
ＯＲゲート６７．６９は入力からのＮＯＲ論理出力を前
記各ＯＲゲート６６ａ。

６８ｂは入力からのＯＲ論理出力を発生する。

例えば、第１状態の論理が“旧ｇｈ”であり、第２状態
の論理が“ｊ２ｏｗ”であるとすると、ＰＭＯＳトラン
ジスタ６字とＮＭｏ５トランジスタ６５とがターンオン
され、ＮＭＯＳｌ−ランジスタロ３とＰＭＯＳ）−ラン
ジスタロ４とはターンオフされる。したがって、データ
ラインＤＬは“Ｈｉｇｈ”レベル（ＰＭＯＳトランジス
タ６２のドレインに供給される電源供給電圧レベル）と
なり、ＤＬは“ｌ１ＯＷ”レベル（ＮＭＯＳトランジス
タ６５のソースに供給される接地レベル）となる。

第４Ｂ図は前述の第４Ａ図の構成におけるドライバ６１
のみを改良した従来のライトドライバである。ドライバ
６１は、電源供給電圧■、と接地Ｖ□との間にＰＭＯＳ
）−ランジスタ８２ａとＮＭＯＳ）−ランジスタロ３．
ＰＭＯＳトランジスタ６４ｂとＮＭＯＳトランジスタ６
５とが、各々直列接続されて、前記各々の接続ノードが
データラインＤＬとＤＬに各々接続され、前記各ＰＭＯ
Ｓトランジスタ６２ａ、６４ｂとＮＯＲゲート６６．６
８との間にはインバータ７１．７０が接続された構成で
ある。ドライバ６１の動作は、基本的には第４Ａ図と同
様である。

第４Ｃ図は、前述の第４Ｂ図の構成におけるドライバ６
１内のＰＭＯＳトランジスタ６２ａ。

６４ｂのソース端子と電源供給電圧Ｖｃｃとの間に、８
ＭＯ５）ランジスタフ２のソース端子とドレイン端子が
接続され、ゲート端子が前記電源供給電源ｖｃｃに接続
されて構成される。前記第４Ｃ図のような回路に、前述
の第４Ａ図における説明のような論理データＤＩＮ、Ｄ
ＩＮと第２エネーブル制御信号ＷＥ、が入力されると、
ＰＭＯＳトランジスタ６２ａとＮＭＯＳトランジスタ６
５がターンオンされる。この時、ドレインとゲートとが
電源供給電圧ｖａｃに接続されたＮＭＯＳトランジスタ
７２のターンオン動作によって、ＰＭＯＳトランジスタ
６２ａ、６４ｂのソースのノード７２ａには、前記ＮＭ
Ｏ３）−ランジスタフ２のしきい電圧ＶＴＮだけ電源供
給電圧Ｖｃｃより少さい電圧（Ｖ　ｅｃ−Ｖ　ＴＮ）が
提供される。したがって、データラインＤＬは（Ｖ　ｃ
ｃ−Ｖ　ＴＮ）レベルを持つようになり、ＤＬは接地レ
ベルの電位を持つようになる。

第５図は第１図の従来のライトドライバによる動作波形
図である。

今、ロー、カラムアドレスバス（ＲＯＷＡＤＤ、Ｃ０Ｌ
ＡＤＤ）とライトエネーブルバッファ３９とデータ入力
バッファ３８の各々に、ロー、カラムアドレス信号と論
理“１０胃”のライトエネーブル信号ＴＷ’Ｔとデータ
ＸＤＩＮが入力されると、前記第１図のライトドライバ
はライトモードで動作する。ローアドレスやカラムアド
レスが第５図の部分９０のように変動すると、ローＡＴ
Ｄ４１又はカラムＡＴＤ４４のアドレス変動検出によっ
てパルスφＰＸＢとφＰＺとが生成され、前記パルスφ
ＰＸＢとφＰＺとはインバータ４２とＮＡＮＤゲート４
５の各々の動作によって、第５図の部分９４のようなパ
ルスＴｎ。

百に反転されて、各々のＰＭＯＳ）ランジスタ２３〜２
５と３４〜３６のゲートに印加される。

したがって、ＰＭＯＳトランジスタ２５が“ターンオン
”されて所定のレベル差を持つビットラインＢＬと丁τ
を導通させて、第５図の部分９８のようにプーリチャー
ジさせ、第５図の時間ＴＥ（１１内にＰＭＯＳトランジ
スタ２３゜２４のターンオンによって等化されたビット
ラインＢＬと丁τの電圧を電源供給電圧Ｖｃｃのレベル
に充電する。又、ＮＡＭＤゲート４５の出力パルス９Ｓ
ＰＺを各ゲートに入力するＰＭＯＳトランジスタ３４，
３５．３６も全部″ＯＮ″されてデータラインＤＬとＤ
Ｌを等化及び充電する。

前記のような状態でローアドレスデコーダ４゜は初期ロ
ーアドレスが入力された時、第５図の部分９６のように
ローアドレス信号を各ワードラインＷＬ、・・・ＷＬｉ
に出力してメモリセル１２ａ〜１２３内の各通過トラン
ジスタ１４゜１５をＯＦＦさせ、ビットラインＢＬと丁
τの充電を図る。そして、所定時間が経過されると、前
記ローアドレスデコーダ４０は入力ローアドレスをデコ
ーディングして第５図の部分１１９のようなメモリセル
選択信号を特定ワードラインに出力し、メモリセル１２
ａ・・・１２ｉ内の通過トランジスタ１４．１５をＯＮ
させる。

一方、カラムアドレスデコーダ４３は、入力されるカラ
ムアドレスをデコーディングして、カラムアドレスデコ
ーディング信号ＹｉとＹゴをビットラインＢＬ、ＢＬと
データラインＤＬ。

「Ｔとの間にＰＭＯＳトランジスタとＮＭＯＳトランジ
スタとが一対で接続されたＮＭＯＳ通過トランジスタ２
９．３１とＰＭＯＳ通過トランジスタ３０．３２との各
ゲートに印加する。したがって、ビットラインＢＬとデ
ータラインＤＬ。

ビットラインＢＬとデータライン丁−が導通された状態
になる。

一方、第３図のように構成されて、第５図の部分８９の
ような“ｎｏｗ″状態のライトエネーブル制御信号でＴ
τを受けた第１図の公知のライトエネーブルバッファ３
９は、入力を所定遅延バッファリングして、第５図の部
分１１７のような第１．第２ライトエネーブル信号Ｔτ
ゴ。

Ｗ了］の各々を前述の充電トランジスタ２７゜２８の各
ゲート及び第４図のように構成されたライトドライバ３
フに提供する。

又、第２図のように構成された公知のデータ入力バッフ
ァ３８は、第５図の部分９２のように入力されるデータ
ＸＤＩＮを第５図の部分９３のように前記入力データＸ
ＤＩＮと同一論理のデータＤＩＮと相反される論理のデ
ータ１丁πとして、第４図のように構成されたライトド
ライバ３７のデータ入力端子に提供する。この時、前記
第１図のライトドライバ３７が第４Ａ図又は第４Ｂ図の
ようなものであると、前述のようにデータラインＤＬは
電源供給電圧■ｃｃのレベルに、データラインδ−Ｔ′
はＩ長地レベルＶ。（ＯＶ）にされる。もし、前記のラ
イトドライバ３７が第４Ｃ図のような構成であるとする
と、前述のようにデータラインＤＬの電圧は電源供給電
圧■ｃｃからＮＭｏ５トランジスタ７２のしきい電圧Ｖ
ＴＮを引いた電圧レベル（Ｖ　ｃｃＶ　ＴＮ）となり、
データラインＴＴは接地レベルＶ、、Ｃ（ＯＶ）にされ
る。

したがって、第１図のライトドライバ３７が前述の４Ａ
図、第４Ｂ図、第４Ｃ図のような構成となっている場合
には、データラインＤＬとＤＬは第５図の部分９９のよ
うにＶ　ｃｃレベルとＯ■レベルあるいは（Ｖ　ｃ　ｃ
−Ｖ　ＴＭ　）とＯＶにされるか、これと反対の状態に
なる。

一方、前記ライトドライバ３７のデータラインＤＬとＹ
τとが前記のように変化する時に、カラムアドレスデコ
ーダ４３のカラムアドレスデコーディング信号Ｙｉ及び
■によって各通過トランジスタ２９〜３２が”ＯＮ″状
態であるので、ビットラインＢＬと丁τも第５図の部分
９９のようにＶ　ｃｃとＯｖレベルにあるいは（Ｖ　ａ
。−■アＮ）と０■にされる。

又、ローアドレスデコーダ４０によって第５図の部分１
１９のようにワードラインＷＬ、の選択信号が出力され
、メモリセル１２ａ内の通過トランジスタ１４．１５が
’ＯＮ”状態になることにより、前記ビットラインＢＬ
と丁τの論理状態はノード２０と２１とに貯蔵される。

前記のように、ライト動作が終了された後に、ライトエ
ネーブル信号てＷｌが論理で“Ｉｌ、Ｏｗ″状Ｂから“
Ｈｉｇｈ“状態に遷移すると、アドレス信号は第５図の
部分９１のように遷移されて、リード動作を遂行する。

前記第５図の部分８９のような”Ｊ！ｏｗ“状態のエネ
イブル信号ＹＷτが“Ｈｉｇｈ”状態に遷移されると、
第３図のような構成をしているライトエネーブルバッフ
ァから発生する第１．第２ライトエネーブル信号ＷＴＴ
、Ｗ了可は、第５図の部分１１７のように論理“ｆｌｏ
宵”から”旧ｇｈ”状態となる。

前記第３図のライトエネーブルバッファ３９の出力が“
Ｈｉｇｈ”状態となることにより、第４Ａ図、第４Ｂ図
、第４Ｃ図のような構成のライトドライバ３７のデータ
ラインＤＬとＤＬはハイインピーダンス状態となる。

一方、ローＡＴＤ４１及びカラムＡＴＤ４４はロー及び
カラムアドレスの第５図の部分９１のような変化を各々
検出して、前述のように所定のパルスを各々出力するこ
とにより、インバータ４２とＮＡＮＤゲート４５からは
第５図の部分９５　ノＪ：つｔｔ　ハ’ルスＴＴｎ　、
　７′ＴＯ１＜出力すｈ　ル。

したがって、前記パルス７下■、Ｔ■の出力によってＰ
ＭＯＳトランジスタ２３．２４．２５と３４．３５．３
６とが各々”ＯＮ”されることにより、ビットラインＢ
ＬとＢＬ、データラインＤＬと丁τは第５図の部分１２
０のように等化されたのち、ＴＥｑ　２期間内で電源供
給電圧ｖｃｃレベルにプリチャージされる。

前記のようにビットラインＢＬとＢＬ、データラインＤ
Ｌと丁−がプリチャージされたのち、ローアドレスデコ
ーダ４０によってワードラインＷＬ、が選択されると、
第５図のワードラインＷＬ２は“ｆＬｏ＊”から“）Ｉ
ｉｇｈ”に変化する。この時、前記ワードラインＷＬ２
のＨｉｇｈ”によって公知のメモリセル１２ｂの通過ト
ランジスタが“ＯＮ“さね、前記通過トランジスタを通
じて記憶されたＨｌｇｈ及びｊ２ｏｗ又はその反対のデ
ータをビットラインＢＬとＹ−を通して読出す。

［発明が解決しようとしている課題］ しかし、前記のように動作する従来の半導体装置の回路
においては、データラインＤＬと「Ｔ、ビットラインＢ
Ｌと■τのライト電圧を接地レベルＶ、、（ＯＶ）と電
源供給電圧レベルＶ　ＣＣ＊又は接地レベルＶ、ヨ（０
■）と電源供給電圧レベルＶｃｅからＮＭＯＳトランジ
スタのしきい電圧ＶＴＮを差し引いた電圧レベル（ｖ　
ｅｃ−Ｖ　ＴＮ）とを使用するため、下記のような問題
があった。

ライト後のリード時にビットラインＢＬと丁τ、データ
ラインＤＬと丁−間の電圧差が大きいため、等化時間と
プリチャージ時間が長いので、データを高速にアクセス
することができず、又ビットラインＢＬと丁τ、データ
ラインＤＬと丁τとを電源供給電圧レベル■ｃｃにプリ
チャージするのに大量の電流を流すため雑音発生という
問題を招来して来た。

したがって、本発明の目的は、ビットライン及びデータ
ラインを高速等化及び高速プリチャージし得る半導体メ
モリ装置を提供することにある。

本発明の他の目的は、ビットライン及びデータラインの
“旧ｇｈ”、′ｊ２０胃”のライト電圧を所定レベルの
電源供給電圧である第１電圧とＭＯＳトランジスタのし
きい電圧である第２電圧にしてライトする半導体メモリ
装置のライトドライバ回路を提供することにある。

［課題を解決するための手段］ この課題を解決するために、本発明の半導体メモリ装置
のライトドライバ回路は、一対のビットラインＢＬ、Ｂ
Ｌと一対のデータラインＤＬ、ＤＬとの間に各々接続さ
れて、列アドレス選択信号によって前記一対のビットラ
インＢＬ。

ＢＬと一対のデータラインＤＬ、ＤＬを電気的に接続す
る第１と第２のパッシング手段と、前記一対のビットラ
インＢＬ、ＢＬの間に接続されて、ワード選択信号によ
って前記一対のビットライン上の論理データを貯蔵する
複数のメモリセルと、前記一対のビットラインＢＬ、Ｂ
Ｌの間と前記一対のデータラインＤＬ、ＤＬの間に各々
接続されて、ライト及びリード時に前記ビットラインＢ
Ｌ、ＢＬとデータラインＤＬ、ＤＬとを充電及び等化す
る第１と第２の充電等化回路と、所定論理状態の入力デ
ータＸＤＩＮを遅延することによりバッファーリングし
て、前記入力データＸＤＩＮと相反される第１データＤ
ＩＮと同一論理の第２データＤＩＮとを遅延して出力す
るデータ入力バッファと、前記データ入力バッファの入
力データＸＤＩＮをメモリセルにライトするライトドラ
イバ回路とを備える半導体メモリ装着に使用されるライ
トドライバ回路であって、 前記第１．第２データＤＩＮ、ＤＩＮと所定論理のライ
トエネーブル信号とを入力して、前記第２データＤＩＮ
をメモリセルにライトするための２つの異なる論理状態
をゲートする第１ゲート手段と、前記第１．第２データ
ＤＩＮ、ＤＩＮと前記ライトエネーブル信号とを入力し
て、前記第１データＤＩＮをメモリセルにライトするた
めの２つの異なる論理状態をゲートする第２ゲート手段
と、第１ノードと第１電源Ｖｓｓとの間に接続されて、
前記第１ノードに第１レベルの電圧が入力された時に、
前記第１ノードの電流のレベルを所定の第２電圧レベル
に維持する定電流源手段と、第２ノードを通して直列に
接続された２つのトランジスタから成り、第２電源Ｖｓ
ｓと前記第１ノード間に接続されて、前記第１ゲート手
段の出力を受けて前記第１ゲート手段の論理状態に対応
して選択的に動作する第１ドライバ手段と、第３ノード
を通して直列に接続された２つのトランジスタから成り
、第２電源Ｖｃｃと前記第１ノード間に接続されて、第
２ゲート手段の出力を受けて、前記第２ゲート手段の論
理状態に対応して選択的に動作する第２ドライバ手段と
を備える。

ここで、前記第１と第２ドライバ手段は、第２及び第３
ノードを通して直列に接続されたＰＭＯＳ半導体と、Ｎ
ＭＯ３半導体とをそれぞれ備え、第１及び第２ゲート手
段から出力された２つの異なる論理状態をそれぞれ受け
て、該２つの異なる論理状態に対応して第２及び第３ノ
ードを通して所定の論理状態を出力する。

又、前記定電流源手段はソースを第１ノードに接続し、
ゲートとドレインとを第１電源に接続したＰＭＯＳトラ
ンジスタであって、第１電源が第１ノードに供給された
時に、第１ノードをそのしきい電圧に維持する。

［作用］ かかる構成において、ライト時に一対のビットラインと
データラインの一方の電圧を電源供給電圧ｖｃｃのレベ
ルに、他方の電圧を接地電圧でなく定電流源であるＰＭ
ＯＳトランジスタのしきい電圧で記憶することにより、
ライトモードから後のリードモードに変更する時に前記
ビットライン、データラインの等化及びプリチャージ時
間を極小化して高速アクセスを実行し、プリチャージ時
の電流の消耗及び雑音を減らす。

［実施例］ 以下、本発明の一実施例を添付図面を参照して詳細に説
明する。

第６図は本発明による半導体メモリ装置のライトドライ
バの回路図である。

第１データｒＴ下と第２ライトエネーブル信号■了ゴを
入力してＮＯＲ論理を実施する第１゜第２ＮＯＲゲート
８１．８４と、前記第１データ「Ｔ１と相反される論理
を持つ第２データＤＩＮと第２ライトエネーブル信号Ｗ
Ｅ、を入力してＮＯＲ論理を実施する第３．第４ＮＯＲ
ゲート８２．８３と、前記第１．第４ＮＯＲゲート８１
．８３の出力を反転する第１．第２インバータ７８．７
９と、所定電源供給電圧Ｖ　ｅｅと第１ノード８５との
間に、データラインＤＬと接続される第２ノード８６を
中心にＰＭＯＳトランジスタ７４とＮＭＯＳ）−ランジ
スタフ５が直列接続され、各ゲートが前記第１インバー
タ７８と第３８ＯＲゲート８２に各々接続されて構成さ
れた第１ドライバと、所定電源供給電圧Ｖ　ｃｃと第１
ノード８５との間に、データライン丁τと接続される第
３ノード８７を中心にＰＭＯＳ）−ランジスタフ６とＮ
ＭＯＳトランジスタ７７が直列接続され、各ゲートが第
２インバータ７９と第２８ＯＲゲート８４に接続されて
構成された第２ドライバと、前記第１ノード８５と接地
電圧Ｖ。

どの間にあって、ソースが前記第１ノード８５に接続さ
れ、ゲートが接続されたドレインが接地電圧Ｖｃｃ接続
され、前記第１．第２ドライバに蜜 定電流源を提供するＰＭｏＳトランジスタ８０とから構
成される。

前記の第６図の中での第１．第２データＦ’ｒＦ７　、
　Ｄ　Ｉ　Ｎは、前述の第２図の反転バッファ５１とバ
ッファ５２の出力である。そして、第２エネイブル信号
Ｔ口は前述の第３図のバッファ６０の出力である。

第７図は第６図のライトドライバ回路を使用した第１図
に図示された半導体メモリ装置の動作波形図である。

以下、本発明による第６図のライトドライバ回路を使用
する第１図のメモリ装置の動作例を、第７図の波形図及
び前述の第１図、第２図。

第３図の動作説明を参照して説明する。

今、第１図のローアドレスバス（ＲＯＷＡＤＤ）とカラ
ムアドレスバス（ＣＯＬＡＤＤ）とに入力されるアドレ
スが第７図の部分１０２のように変動すると、第１図の
ローＡＴＤ４１及びカラムＡＴＤ４４はローアドレス及
びカラムアドレスの変動を感知して所定の”）ｌｉｇｈ
”パルスを出力する。この時、第７図の部分１０２が共
にローアドレス及びカラムアドレスが変動した状態であ
るとすると、インバータ４２とＮＡＮＤゲート４５は第
７図の部分１０９のようなパルス嘔ＸＢ　、　７Ｐ２を
出力して、第１図で前述したようにビットラインＢＬと
丁τ、データラインＤＬとＤＬは第７図の部分１１３の
期間に等化及びプリチャージされる。

前記のような状態で、ライトエネーブルバッファ３９に
入力されるライトエネーブル信号ＸＷＥが第７図の部分
１０４のように“Ｈｉｇｈ”状態から“ｊ２ｏｗ”状態
に変化すると、第３図のように構成されたライトエネー
ブルバッファ３９が第７図の部分１０７のように第１．
第２ライトエネーブルＴ−−１′Ｗ−ｒコ信号をバッフ
ァリングして、充電回路２６及びライトドライバ３７に
前記エネーブル信号を各々入力させて、ライド動作を遂
行する。

第３図のように構成された公知のライトエネーブルバッ
ファ３９から第７図の部分１０７のような第１ライトエ
ネーブル信号Ｗ’Ｔ７を入力された充電トランジスタ２
７．２８はＯＦＦされ、第２ライトエネーブル信号ＷＥ
２は第６図のように構成された第１．第２．第３．第４
ＮＯＲゲート８１．８４，８２．８３の一方の入力端子
に入力される。

この時、第７図の部分１０６のようなデータＸＤＩＮが
第２図のデータ入力端子に入力されると、第２図のよう
に構成された公知のデータ入力バッファ３８は、第７図
の部分１０８のように第１データ「ＴＴと第２データＤ
ＩＮとを第６図の第１．第２ＮＯＲゲート８１，８４、
第３゜第４ＮＯＲゲート８２．８３の他方の入力端子に
入力する。この時、前記第１データ丁Ｔ下が℃０胃”、
第２データＤＩＮが“Ｈｉｇｈ”であるとすると、ＰＭ
ＯＳトランジスタ７４と７６は“ＯＮ”及びＯＦＦ″さ
れ、ＮＭＯ３Ｉ−ランジスタフ５と７７は”ＯＦ　Ｆ’
及び“ＯＮ”される。

したがって、データラインＤＬと接続される第２ノード
８６はＰＭＯＳトランジスタ７４のソースに提供される
電源供給電圧Ｖｃｃのレベルになり、データラインＴＴ
と接続される第３ノード８７はＯＮされたＮＭＯＳトラ
ンジスタ７７とＰＭＯＳトランジスタ８０とによって、
前記ＰＭＯＳトランジスタ８０のしきい電圧ｖＴＰのレ
ベルとなることにより、前記データラインＤＬとｙ工は
第７図の部分１１４のようになる。

もし、前記第１データｙＴ下が“）ｌｉｇｈ”であり、
第２データＤＩＮが“℃０胃”であるとすると、前記と
は反対にデータラインＤＬはＰＭＯＳトランジスタ８０
のしきい電圧ＶＴＰとなり、データラインＤＬは電源供
給電圧ｖｃｅレベルとなる。

一方、前記ライトドライバ３７のデータラインＤＬと丁
τとが前記第７図の部分１１４のように変化する時に、
前述のようにカラムアドレスデコーダ４３のカラムアド
レスデコーデング信号Ｙｉ及びＴＴによって各通過トラ
ンジスタ２９〜３２は“ＯＮ”状態になることにより、
ビットラインＢＬと丁τとは第７図の部分１１４のよう
にＶｃｃとＶＴＰレベルとにされる。

又、ローアドレスデコーダ４０によって第７図の部分１
２１のように“Ｈｆｇｈ”が出力されたワードラインＷ
Ｌ、の選択信号によって、メモリセル１２ａ内の通過ト
ランジスタ１４．１５が“ＯＮ”状態になることにより
、前記ビットラインＢＬと丁Ｔの論理状態はノード２ｏ
と２１とに貯蔵される。

前記のようにライト動作が終了したのち、ライトエネー
ブル信号ＴＴ１が第７図の部分１０４のような論理“ｌ
ｏｗ”から“ｌ（ｉｇｈ”状態になり、アドレスが第７
図の部分１０３のように遷移されると、下記のようにリ
ード動作を遂行する。

前記第７図の部分１０４のようにライトエネーブル信号
ｍが部分１２２のように″Ｈｉｇｈ″状態になると、第
３図のような構成となっているライトエネーブルバッフ
ァ３９の第１．第２ライトエネーブル信号Ｗτ、、ｙは
、第７図の部分１２３でＨｉｇｈ”状態になる。

前記第３図のライトエネーブルバッファ３９の出力が“
旧ｇｈ”状態になることにより、第６図のように構成さ
れたライトドライバ３７のデータラインＤＬと丁τとは
ハイインピーダンス状態になって行く。

一方、ローＡＴＤ４１及びカラムＡＴＤ４４は、第７図
の部分１０３のように変化するロー及びカラムアドレス
を各々検出して、前述したように所定のパルスを各々出
力することにより、インバータ４２とＮＡＮＤゲート４
５からは第７図の部分１１０のようなパルスφＰＸＢ　
、φＰＩが出力される。

したがって、前記パルスＦη、ｆ’Ｔｏ出力によってＰ
ＭＯＳ！−ランジスタ２３，２４．２５と３４．３５．
３６が“ＯＮ”されることにより、ビットラインＢＬと
丁１．データラインＤＬと７５７は第７図の部分１２４
のように等化された後に、ＴＥｑ２−△ｔの期間内で電
源供給電圧Ｖｃｃレベルにプリチャージされる。従って
、等化信′号１コ−゛に応答して２つのデータラインＤ
Ｌ、Ｔ−の内ＰＭＯＳ）−ランジスタ８０のしきい電圧
Ｖ７ｐのレベルにチャージされている一つのデータライ
ンが、電源供給電圧ｖｅｃレベルを持つ他のデータライ
ン及びビットラインの電圧によって等化された後に、電
源供給電圧Ｖ　ｃｃレベルに再びプリチャージされる。

この場合ＰＭＯＳトランジスタ８０が無い場合と比較し
て、所定の電圧レベルになるのに必要な時間は充電電圧
に対応して時間△を程速くなる。

前記のようにビットラインＢＬと丁τ、データラインＤ
Ｌと丁τとがプリチャージされる状態で、ローアドレス
デイコーダ４０によってワードラインＷＬ２が選択され
ると、第７図のワードラインＷＬ２はｕｏｗ”から”Ｈ
ｉｇｈ”と変化する。

この時、前記ワードラインＷＬ２の°’）Ｉｉｇｈ”に
よって公知のメモリセル１２ｂの通過トランジスタが“
ＯＮ”され、前記通過トランジスタを通して記憶された
ｌ（ｉｇｈ、　ｆＬ　ｏｗ又はその反対のデータは、ビ
ットラインＢＬとｆＵを通して第７図の部分１１５のよ
うに読出される。

したがって、データラインＤＬとｙＴ、ビットラインＢ
Ｌと丁−とのライト電圧を各々電源供給電圧Ｖ　ｃｃの
レベルとＰＭＯＳ）−ランジスタのしきい電圧７丁Ｐと
にすることにより、ライト後の即時のリード時に、ビッ
トラインＢＬとＴＴ。

データラインＤＬと７５１の等化及びプリチャージ時間
を最少化してデータアクセス時間を減らし得る。

［発明の効果コ 上述のように、本発明は半導体メモリ装置において、ラ
イト時に一対のビットラインとデータラインの一方の、
電圧を電源供給電圧■ｅｅのレベルに、他方の電圧を接
地電圧でなく定電流源であるＰＭＯＳトランジスタのし
きい電圧で記憶することにより、ライトモードから後の
リードモードに変更する時に前記ビットライン、データ
ラインの等化及びプリチャージ時間を極小化して高速ア
クセスを実行し、プリチャージ時の電流の消耗及び雑音
を減らすことができる利点がある。

【図面の簡単な説明】

第１図は半導体メモリ装置の回路図、 第２図は第１図のデータ入力バッファの詳細図、 第３図は第１図のライトエネーブルバッファの詳細図、 第４Ａ図〜第４Ｃ図は従来のライトドライバの回路図、 第５図は従来のライトドライバによる第１図の動作タイ
ミング図、 第６図は本発明によるライトドライバの回路図、 第７図は本発明のライトドライバの使用による第１図の
動作タイミング図である。 図中、１２ａＮ１２ｉ・・・メモリセル、２２・・・第
１充電等化回路、２６・・・充電回路、２９゜３１・・
・ＮＭｏ５トランジスタ、３０．３２・・・ＰＭＯＳト
ランジスタ、３３・・・第２充電等化回路、３７・・・
ライトドライバ、３８・・・データ入力バッファ、３９
・・・ライトエネーブルバッファ、４０・・・ローアド
レスデコーダ、４１・・・ローＡＴＤ、４２・・・イン
バータ、４３・・・カラムアドレスデコーダ、４４・・
・カラムＡＴＤ、４５・・・ＮＡＮＤゲート、４６・・
・センスアンプ、４７・・・データ出力バッファ、７４
．７６・・・ＰＭＯＳトランジスタ、７５．７７・・・
ＮＭＯＳトランジスタ、７８．７９・・・インバータ、
８０・・・ＰＭＯＳトランジスタ、８１〜８４・・・Ｎ
ＯＲゲートである。 特許出願人　サムソン　エレクトロニクス第４Ａ図 第４８図 第４Ｃ図 第６図 手　糸売　ネ由　正　書　（方式） 平成２年３月６日

Claims (3)

【特許請求の範囲】
1. （１）一対のビットラインＢＬ、■と一対のデータライ
   ンＤＬ、■との間に各々接続されて、列アドレス選択信
   号によつて前記一対のビットラインＢＬ、■と一対のデ
   ータラインＤＬ、ＤＬを電気的に接続する第１と第２の
   パッシング手段と、 前記一対のビットラインＢＬ、■の間に 接続されて、ワード選択信号によつて前記一対のビット
   ライン上の論理データを貯蔵する複数のメモリセルと、 前記一対のビットラインＢＬ、■の間と前記一対のデー
   タラインＤＬ、■の間に各々接続されて、ライト及びリ
   ード時に前記ビットラインＢＬ、■とデータラインＤＬ
   、■とを充電 及び等化する第１と第２の充電等化回路と、所定論理状
   態の入力データＸＤＩＮを遅延することによりバッファ
   ーリングして、前記入力データＸＤＩＮと相反される第
   １データ■と同一論理の第２データＤＩＮとを遅延して
   出力するデータ入力バッファと、 前記データ入力バッファの入力データＸＤＩＮをメモリ
   セルにライトするライトドライバ回路とを備える半導体
   メモリ装着に使用されるライトドライバ回路であつて、 前記第１、第２データ■、ＤＩＮと所定 論理のライトエネーブル信号とを入力して、前記第２デ
   ータＤＩＮをメモリセルにライトするための２つの異な
   る論理状態をゲートする第１ゲート手段と、 前記第１、第２データ■、ＤＩＮと前記 ライトエネーブル信号とを入力して、前記第１データＤ
   ＩＮをメモリセルにライトするための２つの異なる論理
   状態をゲートする第２ゲート手段と、 第１ノードと第１電源Ｖｓｓとの間に接続されて、前記
   第１ノードに第１レベルの電圧が入力された時に、前記
   第１ノードの電流のレベルを所定の第２電圧レベルに維
   持する定電流源手段と、 第２ノードを通して直列に接続された２つのトランジス
   タから成り、第２電源Ｖｓｓと前記第１ノード間に接続
   されて、前記第１ゲート手段の出力を受けて前記第１ゲ
   ート手段の論理状態に対応して選択的に動作する第１ド
   ライバ手段と、第３ノードを通して直列に接続された２
   つ のトランジスタから成り、第２電源Ｖｃｃと前記第１ノ
   ード間に接続されて、第２ゲート手段の出力を受けて、
   前記第２ゲート手段の論理状態に対応して選択的に動作
   する第２ドライバ手段とを備えることを特徴とする半導
   体メモリ装置のライトドライバ回路。
2. （２）前記第１と第２ドライバ手段は、第２及び第３ノ
   ードを通して直列に接続されたＰＭＯＳ半導体と、ＮＭ
   ＯＳ半導体とをそれぞれ備え、第１及び第２ゲート手段
   から出力された２つの異なる論理状態をそれぞれ受けて
   、該２つの異なる論理状態に対応して第２及び第３ノー
   ドを通して所定の論理状態を出力することを特徴とする
   請求項第１項記載の半導体メモリ装置のライトドライバ
   回路。
3. （３）前記定電流源手段はソースを第１ノードに接続し
   、ゲートとドレインとを第１電源に接続したＰＭＯＳト
   ランジスタであつて、第１電源が第１ノードに供給され
   た時に、第１ノードをそのしきい電圧に維持することを
   特徴とする請求項第２項記載の半導体メモリ装置のライ
   トドライバ回路。