KR20060086465A - 플래쉬 메모리 소자 및 그 테스트 방법 - Google Patents

플래쉬 메모리 소자 및 그 테스트 방법 Download PDF

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KR20060086465A
KR20060086465A KR1020050007163A KR20050007163A KR20060086465A KR 20060086465 A KR20060086465 A KR 20060086465A KR 1020050007163 A KR1020050007163 A KR 1020050007163A KR 20050007163 A KR20050007163 A KR 20050007163A KR 20060086465 A KR20060086465 A KR 20060086465A
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황경필
양해종
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래쉬 메모리 소자 및 그것의 테스트 방법에 관한 것으로, 메모리 셀 어레이와 페이지 버퍼 사이에 테스트 신호에 의해 셀 어레이와 페이지 버퍼를 연결하거나 분리하는 분리소자를 접속하여 페이지 버퍼 테스트에서 페일 여부 검출시 분리 소자를 이용하여 셀 어레이와 페이지 버퍼를 분리하여 페일 여부를 테스트 할 수 있어, 반도체 개발 기간과 생산 기간의 단축을 할 수 있는 플래쉬 메모리 소자 및 그것의 테스트 방법이 개시된다.
플래쉬 메모리, 페이지 버퍼, 검증 방법

Description

플래쉬 메모리 소자 및 그 테스트 방법{Flash memory device and method of testing the same}
도 1은 종래의 NAND형 플래쉬 메모리 소자의 듀얼 레지스터 구조를 가지는 페이지 버퍼의 구성도이다.
도 2는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 구성도이다.
도 3은 도 2의 상세 회로도이다.
도 4 및 도 5는 도 3의 동작을 설명하기 위한 파형도이다.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 메모리 셀 어레이 21 : 검증 신호 공급부
22 : 비트라인 선택부 23 : 프리차지부
24 및 25 : 메인 및 캐쉬 레지스터 26 및 27 : 래치
30 : 분리 소자
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 NAND형 플래쉬 메모리 소자 및 그것의 테스트 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술 연구가 활발히 연구되고 있다.
메모리 셀의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속되어 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자(NAND type flash memory device)가 개발되었다. NAND형 플래쉬 메모리 소자의 플로팅 게이트(floating gate)에 파울러 노드하임 터널링(Fowler-Nordheim Tunneling)의 방법으로 전자를 주입하거나 빼냄으로써, NAND형 플래쉬 메모리 소자가 프로그램 및 소거상태가 된다.
NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하고 정상적인 프로그램 및 소거 여부를 검증하기 위해 페이지 버퍼(page buffer)를 사용한다. 통상의 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되었으나 최근 데이터 프로그램의 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성되고 있다.
도 1은 일반적인 NAND형 플래쉬 메모리 소자의 듀엘 레지스터 구조를 가지는 페이지 버퍼의 구성도로, 메인 레지스터(24)와 캐쉬 레지스터(25)를 이용하여 프로 그램 동작, 카피백 동작을 수행한다. 읽기 및 프로그램 소거 검증 동작을 수행하기 위해서는 메인 레지스터(24)만을 이용한다. 프로그램 소거 검증시 페이지 버퍼의 동작을 간략히 설명하면 다음과 같다.
검증 신호 공급부(21)에 디스차지 신호(DISCHe 및 DISCHo)가 인가되어 이븐 및 오드 비트라인중 하나의 비트라인에 0V의 전위를 유지하는 검증 신호(VIRPWR)가 인가된다. 메인 레지스터(24)는 래치(26)를 포함하는데, 리셋 신호(RESET_L)에 응답하여 래치(26)의 출력 노드(QA)가 초기화된다. 프리차지부(23)에 프리차지 신호(PRECHb)가 로우 레벨로 인가되면, 전원 전압(Vcc)이 감지 노드(SO)에 인가되어 감지 노드(SO)가 하이 레벨로 유지된다. 이후, 비트라인 선택부(22)에 이븐 비트라인 선택 신호(BSLe)가 제 1 전압(V1)의 전위로 인가되고, 이븐 비트라인(BLe)이 V1-Vt로 프리차지 된다. 이후, 비트라인 선택부(22)에 이븐 비트라인 선택 신호(BSLe)가 로우 레벨로 인가되어 셀이 이밸류에이션(evaluation) 된다. 프리차지부(23)에 프리차지 신호(PRECHb)가 하이 레벨로 인가되어, 감지 노드(SO)에 전원 전압(Vcc)을 인가하던 노드가 차단된다. 이때, 비트라인 선택부(22)에 이븐 비트라인 선택 신호(BSLe)가 제 2 전압(V2)의 전위로 인가된다. 이후, 메인 레지스터(24)에 독출 신호(READ_L)가 인가되고, 셀의 프로그램이나 소거 상태에 따라 변하는 감지 노드(SO) 전위에 의해 래치(26)의 입력 노드(QAb)와 출력 노드(QA)의 전위가 변하게 된다. 즉, 프로그램 셀의 경우 감지 노드(SO)는 하이 레벨의 전위를 유지하고, 소거 셀의 경우 감지 노드(SO)는 로우 레벨을 유지하게 된다. 따라서, 감지 노드(SO)가 하이 레벨을 유지할 경우 입력 노드(QAb)의 전위는 로우 레벨이 되고, 출력 노드(QA)는 하이 레벨이 된다. 그리고 하이 레벨의 출력 노드(QA) 전위에 의해 검출 신호(nWDO_L) 전위는 플로팅 된다. 한편, 감지 노드(SO)가 로우 레벨을 유지할 경우, 입력 노드(QAb)와 출력 노드(QA)의 전위는 변하지 않기 때문에 출력 노드(QA)는 로우 레벨을 유지한다. 로우 레벨의 출력 노드(QA) 전위에 의해 검출 신호(nWDO_L) 전위는 하이 레벨이 된다. 따라서, 프로그램 셀의 경우 검출 신호(nWDO_L) 전위는 플로팅되고, 소거 셀의 경우 검출 신호(nWDO_L) 전위는 하이 레벨이 된다.
상기한 바와 같이 검출 신호(nWDO_L) 전위의 레벨에 의해 플래쉬 메모리 소자의 페일 여부가 판정된다. 즉, 셀을 프로그램 시켰는데도 불구하고 검출 신호(nWDO_L) 전위가 하이 레벨로 출력되거나, 셀을 소거시켰는데도 불구하고 검출 신호(nWDO_L) 전위가 플로팅 상태이면 테스트 페일로 판정한다. 그런데, 이 경우 페일의 원인이 메모리 셀에 의한 것인지 페이지 버퍼에 의한 것인지 판정할 수 없다. 즉, 드레인 컨택 브릿지, 비트라인 브릿지, 게이트 브릿지 등의 셀 어레이 문제인지, 누설에 의한 페이지 버퍼에 의한 문제인지 판정할 수 없다. 따라서, 페이지 버퍼를 이용한 테스트에서 페일로 판정되면 메뉴얼 테스트를 해서 페일 양상을 분석해야 한다. 이렇게 하면 테스트를 적어도 2번 이상하게 되어 테스트 시간이 많이 걸리게 된다.
본 발명의 목적은 메모리 셀 어레이와 페이지 버퍼 사이에 테스트 신호에 응답하는 분리 소자를 전속하여, 메모리 셀과 페이지 버퍼를 분리하고 테스트 하여 페일 양상을 간단하게 분석할 수 있도록 함으로써, 테스트 시간을 줄일 수 있는 플래쉬 메모리 소자 및 그것의 테스트 방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자는 데이터를 저장하고 읽을 수 있는 메모리 셀들을 포함하는 셀 어레이와, 셀 어레이와 페이지 버퍼를 테스트 신호에 의해 연결 또는 분리하는 분리소자와, 분리소자와 연결되어 셀 어레이의 입출력을 제어하는 페이지 버퍼를 포함한다.
본 발명에 따른 플래쉬 메모리 소자의 테스트 방법은 페이지 버퍼 테스트에서 분리 소자를 턴온하여 메모리 셀 어레이와 페이지 버퍼를 연결하고 페일 여부를 검출하는 단계와, 페일 여부 검출 단계에서 페일 검출시 분리 소자를 턴오프하여 셀 어레이와 페이지 버퍼를 분리하고 페이지 버퍼의 페일 여부만을 검출하는 단계를 포함한다.
이하, 본 발명의 실시 예에 관하여 첨부된 도면들을 참조하여 상세히 설명한다.
도 2는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 구성도로서, 메모리 셀 어레이(10)와 검증 신호 공급부(21) 사이에 분리 소자(30)가 접속된다. 분리소자(30)에 테스트 신호(PBT)를 인가하여 분리 소자(30)가 턴온/오프되고, 셀 어레이(10)와 검증 신호 공급부(21)를 연결 또는 분리하여 셀 및 페이지 버퍼에 의한 페일 양상을 분석한다. 이때의 페이지 버퍼의 동작을 간략히 설명하면 다음과 같 다.
테스트 신호(PBT)를 분리 소자(30)에 인가하여 분리소자(30)가 턴온된다. 따라서, 분리 소자(30)는 셀 어레이(10)와 검증 신호 공급부(21)를 연결한다. 검증 신호 공급부(21)에 디스차지 신호(DISCHe 및 DISCHo)가 인가되어 이븐 및 오드 비트라인중 하나의 비트라인에 0V의 전위를 유지하는 검증 신호(VIRPWR)가 인가된다. 이후, 메인 레지스터(24)에 리셋 신호(RESET_L)가 인가되어 래치(26)의 출력 노드(QA)가 초기화된다. 프리차지부(23)에 프리차지 신호(PRECHb)가 로우 레벨로 인가되면, 전원 전압(Vcc)이 감지 노드(SO)에 인가되어 감지 노드(SO)가 하이 레벨로 유지된다. 이후, 비트라인 선택부(22)에 이븐 비트라인 선택 신호(BSLe)가 제 1 전압(V1)의 전위로 인가되고, 선택된 비트라인이 V1-Vt로 프리차지 된다. 이후, 비트라인 선택부(22)에 이븐 비트라인 선택 신호(BSLe)가 로우 레벨로 인가되어 셀이 이밸류에이션(evaluation) 된다. 프리차지부(23)에 프리차지 신호(PRECHb)가 하이 레벨로 인가되어 감지 노드(SO)에 전원 전압(Vcc)을 인가하던 노드가 차단된다. 이때, 비트라인 선택부(22)에 이븐 비트라인 선택 신호(BSLe)가 제 2 전압(V2)의 전위로 인가된다. 이후, 메인 레지스터(24)에 독출 신호(READ_L)가 인가되면, 셀의 프로그램이나 소거 상태에 따라 변하는 감지 노드(SO) 전위에 의해 래치(26)의 입력 노드(QAb)와 출력 노드(QA)의 전위가 변하게 된다. 즉, 감지 노드(SO)가 하이 레벨을 유지할 경우 입력 노드(QAb)의 전위는 로우 레벨로 되고, 출력 노드(QA)는 하이 레벨이 된다. 그리고 하이 레벨의 출력 노드(QA) 전위에 의해 검출 신호(nWDO_L) 전위는 플로팅 된다. 반면 감지 노드(SO)가 로우 레벨을 유지할 경우, 입 력 노드(QAb)와 출력 노드(QA)의 전위는 변하지 않기 때문에 출력 노드(QA)는 로우 레벨을 유지한다. 로우 레벨의 출력 노드(QA) 전위에 의해 검출 신호(nWDO_L)전위는 하이 레벨이 된다. 따라서, 프로그램 셀의 경우 검출 신호(nWDO_L)전위는 플로팅되고, 소거 셀의 경우 검출 신호(nWDO_L) 전위는 하이 레벨이 된다. 이렇게 분리소자를 턴온하여 테스트 하여 셀을 프로그램 하였는데도 불구하고 검출 신호(nWDO_L) 전위가 하이 레벨로 출력되고, 셀을 소거하였는데도 불구하고 검출 신호(nWDO_L) 전위가 플로팅되면 페일로 판정한다.
상기 테스트에서 페일 판정시, 분리 소자(30)를 턴오프하여 셀 어레이(10)와 검증 신호 공급부(21)를 분리하고 페일 양상을 분석하는데, 이때의 테스트 동작을 설명하면 다음과 같다.
상술한 바와 같이 래치(26)를 리셋한 후, 분리 소자(30)를 턴오프하여 셀 어레이(10)와 검증 신호 공급부(21)를 분리한다. 프리차지부(23)에 프리차지 신호(PRECHb)를 로우 레벨로 인가하면, 전원 전압(Vcc)이 감지 노드(SO)에 공급되어 감지 노드(SO)는 프리차지 된다. 감지 노드(SO)를 프리차지한 후, 프리차지부(23)에 프리차지 신호(PRECHb)를 하이 레벨로 인가하여, 감지 노드(SO)에 전원 전압(Vcc)을 인가하던 노드를 차단한다. 이후, 메인 레지스터(24)에 독출 신호(READ_L)가 인가되면, 감지 노드(SO)의 전위가 하이 레벨을 유지하기 때문에 출력 노드(QA)는 하이 레벨이 된다. 그러나, 페이지 버퍼에 누설경로등의 문제가 발생하면, 하이 레벨을 유지하던 감지 노드(SO)는 전위가 저하되어 로우 레벨이 된다. 따라서, 메인 레지스터(24)에 독출 신호(READ_L)가 인가되더라도 출력 노드(QA)는 초기화 상태와 같은 로우 레벨이 되어, 셀을 제외한 페이지 버퍼의 이상 유무를 검출할 수 있다.
도 3은 도 2의 상세 회로도로, 이를 이용하여 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 구성을 더욱 상세히 설명하면 다음과 같다.
분리 소자(30)는 셀 어레이(10)의 비트라인(BLe 및 BLo)과 검증 신호 공급부(21)사이에 연결된 NMOS 트랜지스터(N330 및 N331)로 구성되는데, 테스트 신호(PBT)에 따라 NMOS 트랜지스터(N330 및 N331)가 턴온/오프되어 셀 어레이(10)와 검증 신호 공급부(21)는 연결 또는 분리된다.
검증 신호 공급부(21)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에 직렬로 연결된 NMOS 트랜지스터(N301 및 N302)로 구성된다. 디스차지 신호(DISCHe 및 DISCHo)에 응답하여 NMOS 트랜지스터(N301 및 N302)가 턴온되어 검증 신호(VIRPWR)가 비트라인(BLe 및 BLo)에 인가된다.
비트라인 선택부(22)는 비트라인(BLe 및 BLo)과 감지 노드(SO) 사이에 연결된 NMOS 트랜지스터(N303 및 N304)로 구성된다. 비트라인 선택 신호(BSLe 및 BSLo)에 응답하여 NMOS 트랜지스터(N303 및 N304)가 턴온되어 비트라인(BLe 및 BLo)과 감지 노드(SO)가 연결된다.
프리차지부(23)는 전원 단자(Vcc)와 감지 노드(SO) 사이에 연결되고, 전원 단자(Vcc)와 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(P301)로 구성된다. 프리차지 신호(PRECHb)에 응답하여 PMOS 트랜지스터(P301)가 턴온되어 전원 전압(Vcc)이 감지 노드(SO)에 인가된다.
메인 레지스터(24)는 감지 노드(SO)와 입출력 단자(YA)사이에 연결되고, 데 이터를 임시 저장하는 래치(26)를 포함하여 구성되는데, 그 상세 구성을 설명하면 다음과 같다.
PMOS 트랜지스터(P302)는 전원 단자(Vcc)와 검출 신호 단자(nWDO_L) 사이에 연결되고, 래치(26)의 출력 노드(QA) 전위에 따라 PMOS 트랜지스터(P302)가 턴온되어 전원 전압(Vcc)이 검출 신호 단자(nWDO_L)에 인가된다. NMOS 트랜지스터(N310)는 출력 노드(QA)와 접지 단자(Vss) 사이에 연결되고, 리셋 신호(RESET_L)에 응답하여 NMOS 트랜지스터(N310)가 턴온되어 접지 전원(Vss)이 출력 노드(QA)에 인가된다. 따라서, 출력 노드(QA)가 로우 레벨이 되어 래치(26)가 초기화된다. NMOS 트랜지스터(N308)는 입력 노드(QAb)와 입출력 단자(YA) 사이에 연결되고, 데이터 입력 신호(DI_L)에 응답하여 NMOS 트랜지스터(N308)가 턴온되어 입력 노드(QAb)와 입출력 단자(YA)가 연결된다. NMOS 트랜지스터(N309)는 출력 노드(QA)와 입출력 단자(YA) 사이에 연결되고, 반전 데이터 입력 신호(nDI_L)에 응답하여 NMOS 트랜지스터(N309)가 턴온되어 입출력 단자(YA)와 출력 노드(QA)가 연결된다. NMOS 트랜지스터(N305)는 입력 노드(QAb)와 감지노드(SO) 사이에 연결되고, 카피백 신호(COPYBACK)에 응답하여 NMOS 트랜지스터(N305)가 턴온되어 입력 노드(QAb)와 감지노드(SO)가 연결된다. 인버터(I301)와 NMOS 트랜지스터(N311)는 직렬로 입력 노드(QAb)와 감지 노드(SO) 사이에 연결되고, 프로그램 신호(PROGRAM_L)에 응답하여 NMOS 트랜지스터(N311)가 턴온되어 입력 노드(QAb)와 감지 노드(SO)가 연결된다. NMOS 트랜지스터(N312)는 인버터(I301)와 NMOS 트랜지스터(N311) 사이의 노드와 입출력 단자(YA) 사이에 연결되고, 페이지 버퍼 검출 신호(PBDO_L)에 응답하여 NMOS 트랜지스터 (N312)가 턴온되어 입력 노드(QAb)와 입출력 단자(YA)가 연결된다. NMOS 트랜지스터(N306)와 NMOS 트랜지스터(N307)는 입력 노드(QAb)와 접지 단자(Vss) 사이에 직렬 연결된다. 감지 노드(SO) 전위에 응답하여 NMOS 트랜지스터(N306)가 턴온되고, 독출 신호(READ_L)에 응답하여 NMOS 트랜지스터(N307)가 턴온되어 접지 전원(Vss)이 입력 노드(QAb)에 인가된다. 따라서, 입력 노드(QAb)의 전위가 변화된다.
캐쉬 레지스터(25)는 메인 레지스터(24) 구조에서 카피백 신호(COPYBACK)에 응답하는 NMOS 트랜지스터가 없는 구조로 구성되어 있다. 캐쉬 레지스터(25)는 검증 신호 공급부(24)와 병렬로 감지 노드(SO)와 입출력 단자(YA)사이에 연결된다. 캐쉬 레지스터(25)는 프로그램시 메인 레지스터(24)와 같은 동작을 하고, 카피백 동작시 메인 레지스터(24)와 연결되어 메인 레지스터(24)에서 데이터를 넘겨 받아 셀 어레이(10)에 프로그램하는 동작을 한다. 그리고 읽기 및 검증 동작시에는 비활성 된다.
상술한 바와 같이 구성된 본발명에 따른 플래쉬 메모리 소자의 동작을 상세히 설명하면 다음과 같다.
1) 프로그램 동작
메인 레지스터(24)의 NMOS 트랜지스터(N310) 게이트에 리셋 신호(RESET_L)가 인가되어 NMOS 트랜지스터(N310)가 턴온된다. 따라서 접지 전원(Vss)이 출력 노드(QA)에 인가되어 래치(26)의 출력 노드(QA)가 로우 레벨로 초기화된다. 이후, 프로그램 하고자 하는 제 1 데이터가 입출력 단자(YA)에 입력된다. 데이터 입력 신호(DI 또는 nDI)에 응답하여 NMOS 트랜지스터(N308 또는 N309)가 턴온되어 래치(26) 와 입출력 단자(YA)가 연결된다. 따라서, 제 1 데이터가 래치(26)에 저장된다. 이후, 비트라인 선택부(22)의 NMOS 트랜지스터(N303) 게이트에 이븐 비트라인 선택 신호(BSLe)가 인가되어 NMOS 트랜지스터(N303)가 턴온되어 감지 노드(SO)와 이븐 비트라인(BLe)이 연결된다. 메인 레지스터(24)의 NMOS 트랜지스터(N311) 게이트에 프로그램 신호(PROGRAM_L)가 인가되어 NMOS 트랜지스터(N311)가 턴온되어 래치(26)의 출력 단자(QAb)와 이븐 비트라인(BLe)이 연결된다. 따라서, 래치(26)에 저장된 제 1 데이터가 인버터(I301)를 통해 반전되어 셀 어레이(10)에 저장된다. 제 1 데이터가 셀 어레이(10)에 저장되는 동안, 메인 레지스터(24)의 래치(26)에 데이터가 저장되는 것과 같은 방법으로, 캐쉬 레지스터(25)의 래치(27)에 제 2 데이터가 저장된다. 그리고 메인 레지스터(24)의 래치(26)에서 셀 어레이(10)로의 제 1 데이터 저장이 끝났을때, 캐쉬 레지스터(25)의 NMOS 트랜지스터(N318) 게이트에 프로그램 신호(PROGRAM_R)가 인가되어 NMOS 트랜지스터(N318)가 턴온되어 래치(27)의 출력 단자(QBb)와 이븐 비트라인(BLe)이 연결된다. 따라서, 래치(27)에 저장된 제 2 데이터가 인버터(I302)를 통해 반전되어 셀 어레이(10)에 저장된다. 제 2 데이터가 셀 어레이(10)에 저장되는 동안, 메인 레지스터(24)의 래치(26)에 제 3 데이터가 저장된다. 메인 레지스터(24)와 캐쉬 레지스터(25)의 순차적 방법으로 셀 어레이에 데이터가 프로그램 된다.
2) 읽기 동작
메인 레지스터(24)의 NMOS 트랜지스터(N310) 게이트에 리셋 신호(RESET_L)가 인가되어 NMOS 트랜지스터(N310)가 턴온된다. 따라서 접지 전원(Vss)이 출력 노드 (QA)에 인가되어 래치(26)의 출력 노드(QA)가 로우 레벨로 초기화된다. 이후, 프리차지부(23)의 PMOS 트랜지스터(P301) 게이트에 프리차지 신호(PRECHb)가 인가되어 PMOS 트랜지스터(P301)가 턴온된다. 따라서, 전원 전압(Vcc)이 감지 노드(SO)에 인가되어 감지 노드(SO)가 하이 레벨로 유지된다. 이후, 비트라인 선택부(22)의 NMOS 트랜지스터(N303) 게이트에 이븐비트라인 선택 신호(BSLe)가 제 1 전압(V1)의 전위로 인가되어 이븐 비트라인(BLe)이 V1-Vt로 프리차지 된다. 이후, 비트라인 선택부(22)의 NMOS 트랜지스터(N303) 게이트에 이븐 비트라인 선택 신호(BSLe)가 로우 레벨로 인가되어 셀이 이밸류에이션(evaluation)된다. 이때, 워드라인은 0V로 인가된다. 그리고 프리차지부(23)의 PMOS 트랜지스터(P301) 게이트에 프리차지 신호(PRECHb)가 로우 레벨로 인가되어 PMOS 트랜지스터(P301)는 턴오프된다. 따라서, 감지 노드(SO)에 전원 전압(Vcc)을 인가하던 노드가 차단된다. 이때, 비트라인 선택부(22)의 NMOS 트랜지스터(N303) 게이트에 이븐 비트라인 선택 신호(BSLe)가 제 2 전압(V2)의 전위로 인가된다. 그후, 메인 레지스터(24)의 NMOS 트랜지스터(N307) 게이트에 독출 신호(READ_L)가 인가되어 NMOS 트랜지스터(N307)는 턴온된다. 그리고 셀의 상태에 의해 변하는 감지 노드(SO) 전위에 응답하여 NMOS 트랜지스터(N306)가 턴온/오프된다. 따라서, 감지 노드(SO) 전위에 따라 접지 전압(Vss)이 입력 노드(QAb)에 인가되거나 플로팅 된다. 이에 의해, 래치(26)의 입력 노드(QAb)와 출력 노드(QA)의 전위가 변하게 되어, 셀 어레이(10)의 데이터가 래치(26)에 저장된다. 메인 레지스터(24)의 NMOS 트랜지스터(N312) 게이트에 페이지 버퍼 독출 신호(PBDO_L)가 인가되어 NMOS 트랜지스터(N312)가 턴온된다. 따라서, 입력 노드(QA) 와 입출력 단자(YA)가 연결되어 래치(26)에 저장된 데이터는 인버터(I301)를 통해 반전되어 입출력 단자(YA)로 출력된다.
3) 카피백 동작
상술한 읽기 동작에서와 같이 셀 어레이 데이터를 래치(26)에 저장한 후, 셀 어레이(10)에서 새로운 페이지가 선택되어 비트라인(BLe)과 연결된다. 그리고 비트라인 선택부(22)의 NMOS 트랜지스터(N303) 게이트에 이븐 비트라인 선택 신호(BSLe)가 로우 레벨로 인가되어 NMOS 트랜지스터(N303)가 턴오프된다. 따라서 이븐 비트라인(BLe)과 감지 노드(SO)가 차단된다. 메인 레지스터(24)의 NMOS 트랜지스터(N305)에 카피백 신호(COPYBACK)가 인가되어 NMOS 트랜지스터(N305) 턴온된다. 따라서, 래치(26)의 입력 노드(QAb)와 감지 노드가 연결된다. 캐쉬 레지스터(25)의 NMOS 트랜지스터(N314) 게이트에 독출 신호(READ_R)가 인가되어 NMOS 트랜지스터(N314)가 턴온된다. 이에 의해, 래치(26)의 입력 노드(QAb)와 출력 노드(QA)의 전위가 변하게 되어, 셀 어레이(10)의 데이터가 래치(26)에 저장된다. 래치(26)에 저장된 데이터가 감지 노드(SO)를 통해 캐쉬 레지스터(25)로 이동하여 래치(27)에 저장된다. 비트라인 선택부(22)의 NMOS 트랜지스터(N303)의 게이트에 이븐 비트라인 선택 신호(BSLe)가 인가되어 이븐 비트라인(BLe)과 감지 노드(SO)가 연결된다. 이때, 프로그램 신호(PROGRAM_R)가 인가되어 NMOS 트랜지스터(N318)가 턴온된다. 따라서, 래치(27)의 입력 단자(QBb)와 이븐 비트라인(BLe)이 연결되어 데이터가 인버터(I302)를 통해 반전되어 셀 어레이(10)의 새로운 페이지에 저장되게 된다.
분리 소자(30)에 의해 셀 어레이(10)와 페이지 버퍼의 검증 신호 공급부(21) 가 연결되었을때 검증 동작을 도 4를 이용하여 설명하면 다음과 같다.
4)검증 동작
4-1) 도 4의 A구간 : 래치의 초기화 구간
검증 신호 공급부(21)의 트랜지스터(N301 및 N302) 게이트에 디스차지 신호(DISCH)가 하이 레벨로 인가되면 NMOS 트랜지스터(N301 및 N302)가 턴온된다. 따라서, 검증 신호(VIRPWR)가 비트라인(BLe 및 BLo)에 인가된다. 읽기 동작시 검증 신호(VIRPWR)는 0V의 전압을 유지하므로 비트라인(BLe 및 BLo)에 0V의 전압이 인가된다. 메인 레지스터(24)의 NMOS 트랜지스터(N310) 게이트에 리셋 신호(RESET_L)가 인가되어 NMOS 트랜지스터(N310)가 턴온된다. 따라서 접지 전원(Vss)이 출력 노드(QA)에 인가되어 래치(26)의 출력 노드(QA)가 로우 레벨로 초기화된다.
4-2) 도 4의 B구간 : 비트라인 프리차지 구간
검증 신호 공급부(21)의 NMOS 트랜지스터(N301) 게이트에 디스차지이븐 신호(DISCHe)가 로우 레벨로 인가되어 NMOS 트랜지스터(N301)는 턴오프되고, 이븐 비트라인(BLe)에 0V의 전압을 유지하는 검증 신호(VIRPWR)가 차단된다. 프리차지부(23)의 PMOS 트랜지스터(P301) 게이트에 프리차지 신호(PRECHb)가 인가되어 PMOS 트랜지스터(P301)가 턴온된다. 따라서, 전원 전압(Vcc)이 감지 노드(SO)에 인가되어 감지 노드(SO)가 하이 레벨로 유지된다. 이후, 비트라인 선택부(22)의 NMOS 트랜지스터(N303)의 게이트에 이븐 비트라인 선택 신호(BSLe)가 제 1전압(V1)의 전위로 인가되고, NMOS 트랜지스터(N304) 게이트에 오드 비트라인 선택 신호(BSLo)가 로우 레벨로 인가되면, 이븐 비트라인(BLe)에는 제 1전압(V1)과 NMOS 트랜지스터(N303) 의 문턱 전압을 뺀 전압(V1-Vt)이 인가된다.
4-3) 도 4의 C구간 : 셀 이밸류에이션(evaluation)
비트라인 선택부(22)의 NMOS 트랜지스터(N303) 게이트에 비트라인 선택 신호(BSLe)가 로우 레벨로 인가되어 이븐 비트라인(BLe) 전위가 이븐 비트라인(BLe)에 연결된 메모리 셀의 상태에 의해 변화된다. 따라서, 메모리 셀이 프로그램 셀일 경우 이븐 비트라인(BLe) 전위는 (V1-Vt)의 전위를 유지하게 되고, 소거 셀일 경우 이븐 비트라인(BLe) 전위는 (V1-Vt)에서 점차 감소하여 로우 레벨을 유지하게 된다.
4-4) 도 4의 D구간 : 비트라인 이밸류에이션
비트라인 선택부(22)의 NMOS 트랜지스터(N303) 게이트에 이븐 비트라인 선택 신호(BLSe)가 하이 레벨로 인가되기 이전, 프리차지부(23)의 PMOS 트랜지스터(P301) 게이트에 프리차지 신호(PRECHb)가 하이 레벨로 인가되어 PMOS 트랜지스터(P301)가 턴오프된다. 비트라인 선택부(22)의 NMOS 트랜지스터(N303) 게이트에 이븐 비트라인 선택 신호(BLSe)가 제 2 전압(V2)의 전위로 인가되어 NMOS 트랜지스터(N303)가 턴온된다. 이렇게 하면, 메모리 셀이 프로그램 셀일 경우 비트라인(BLe) 전위는 (V1-Vt)의 전위를 유지하게 되고, 감지 노드(SO) 전위는 하이 레벨을 유지하게 된다. 그러나, 메모리 셀이 소거 셀일 경우 비트라인(BLe)의 전위는 점차 감소하여 로우 레벨을 유지하게 되고, 감지 노드(SO)의 전위는 로우 레벨을 유지하게 된다.
4-5) 도 4의 E구간 : 데이터 래치
메인 레지스터(24)의 NMOS 트랜지스터(N307) 게이트에 독출 신호(READ_L)가 하이 레벨로 인가되어 NMOS 트랜지스터(N307)가 턴온된다. 그러면, 프로그램 셀의 경우 감지 노드(SO)가 하이 레벨을 유지하고, 하이 레벨의 감지 노드(SO)에 응답하여 NMOS 트랜지스터(N306)가 턴온되어 접지 전원(Vss)이 래치(26)의 입력 노드(QAb)에 인가된다. 따라서, 래치(26)의 입력 노드(QAb)는 로우 레벨이 되고, 출력 노드(QA)는 하이 레벨이 된다. 이에 반해, 메모리 셀이 소거 셀일 경우 감지 노드(SO)가 로우 레벨을 유지하고, 로우 레벨의 감지 노드(SO)에 응답하여 NMOS 트랜지스터(N306)가 턴오프된다. 따라서, 메인 레지스터(24)의 NMOS 트랜지스터(N307) 게이트에 독출 신호(READ_L)가 인가되더라도 입력 노드(QAb)는 하이 레벨을 유지한다. 때문에 출력 노드(QA)도 로우 레벨을 유지하게 된다. 따라서, 출력 노드(QA) 전위에 의해 검출 신호(nWDO_L) 전위의 레벨이 결정되고, 검출 신호(nWDO_L) 전위의 레벨에 의해 페일 여부를 결정할 수 있다.
그런데, 테스트 결과 페일로 판정되면, 페일의 원인이 메모리 셀에 의한 것인지 페이지 버퍼에 의한 것인지를 판별해야 한다. 이 판별을 위해 분리 소자(30)에 의해 셀 어레이(10)와 검증 신호 공급부(21)를 분리하여 검증 동작을 실시한다. 도 5 를 참조하여 설명하면 다음과 같다.
상술한 바와 같이 래치(26)를 리셋하고 분리 소자(30)를 턴오프하여 셀 어레이(10)와 검증 신호 공급부(21)을 분리한다. 따라서 노드(N1)는 0V의 전위를 유지하게 된다. 프리차지부(23)의 PMOS 트랜지스터(P301) 게이트에 프리차지 신호(PRECHb)가 로우 레벨로 인가되어 PMOS 트랜지스터(P301)가 턴온되고, 전원 전압 (Vcc)이 감지 노드(SO)에 공급되어 감지 노드(SO)는 하이 레벨을 유지하게 된다. 따라서 감지 노드(SO) 전위에 응답하여 NMOS 트랜지스터(N306)가 턴온된다. 그후, 메인 레지스터(24)의 NMOS 트랜지스터(N307) 게이트에 독출 신호(READ_L)가 인가되어 NMOS 트랜지스터(N307)가 턴온된다. 따라서, 접지 전원(Vss)이 래치(26)의 입력 노드(QAb)에 인가되어 입력 노드(QAb)는 로우 레벨이 되고, 출력 노드(QA)는 하이 레벨이 된다. 따라서 검출 신호(nWDO_L) 전위는 플로팅된다. 그러나, 페이지 버퍼에 누설경로등의 문제가 발생하면, 하이 레벨을 유지하던 감지 노드(SO) 전위가 저하되어 로우 레벨이 되고 로우 레벨의 감지 노드(SO)에 응답하여 NMOS 트랜지스터(N306)가 턴오프된다. 따라서, 메인 레지스터(24)의 NMOS 트랜지스터(N307) 게이트에 독출 신호(READ_L)가 인가되더라도, 출력 노드(QA)는 초기화 상태와 같은 로우 레벨이 되어 검출 신호(nWDO_L) 전위는 하이 레벨이 된다. 따라서, 검출 신호(nWDO_L) 전위의 레벨에 따라 페이지 버퍼의 이상 유무를 검출할 수 있다.
상기 테스트에서 페일 검출시, 비트라인 선택부(22)를 차단하여 상기 방법과 유사하게 페이지 버퍼 테스트를 한다. 이를 설명하면 다음과 같다.
비트라인 선택부(22)에 비트라인 선택 신호(BSLe 및 BSLo)를 로우 레벨로 인가하여 감지 노드(SO)와 노드(N1)를 분리한다. 이후 메인 레지스터(24)의 래치(26)를 초기화한 후 감지 노드(SO)를 프리차지하여 검출 신호(nWDO_L) 전위를 확인한다. 상술한 바와 같이 페이지 버퍼 테스트 하여 검출 신호(nWDO_L) 전위의 레벨에 따라 페이지 버퍼의 이상 유무를 검출한다. 그 결과 페이지 버퍼에서 검증 신호 공급부(21)와 비트라인 선택부(22)를 제외한 프리차지부(23)와 메인 레지스터(24) 및 캐쉬 레즈스터(25)의 이상 유무를 검출할 수 있다.
따라서, 본 발명에 의하여 메모리 셀 어레이와 페이지 버퍼를 연결하여 테스트 동작을 실시한다. 테스트 결과 페일이 발생되면 메모리 셀 어레이와 페이지 버퍼를 분리하여 페이지 버퍼의 누설 전류 유무를 검출한다. 그 결과 페일이 발생되면 비트라인 선택부를 턴오프하여 페이지 버퍼에서 검증 신호 공급부와 비트라인 선택부를 분리한다. 그후 테스트 동작을 실시하여 프리차지부와 메인 레지스터 및 캐쉬 레지스터의 누설 전류 유무만을 검출한다.
상술한 바와 같이, 본 발명은 메모리 셀 어레이와 페이지 버퍼 사이에 분리 소자를 접속하여 셀과 페이지 버퍼의 페일 여부를 구분하여 테스트할 수 있도록 하여 테스트 시간을 줄일 수 있다. 따라서, 높은 수율을 확보할 수 있고, 반도체 개발 기간과 생산 기간을 단축할 수 있다.

Claims (13)

  1. 데이터를 저장하고 읽을 수 있는 메모리 셀들을 포함하는 어레이;
    상기 어레이와 페이지 버퍼를 연결 또는 분리하는 분리 소자; 및
    상기 어레이의 입출력을 제어하는 상기 페이지 버퍼를 포함하는 플래쉬 메모리 소자.
  2. 제 1 항에 있어서, 상기 분리 소자는 상기 어레이의 비트라인과 상기 페이지 버퍼 사이에 연결되어 테스트 신호에 응답하여 상기 어레이와 상기 페이지 버퍼를 연결 또는 분리하는 트랜지스터를 포함하는 플래쉬 메모리 소자.
  3. 제 1 항에 있어서, 상기 페이지 버퍼는 상기 분리 소자와 비트라인 선택부 사이에 연결되어 디스차지 신호에 의해 상기 어레이의 비트라인에 검증 신호를 공급하기 위한 검증 신호 공급부;
    상기 검증 신호 공급부와 감지 노드 사이에 연결되어 비트라인 선택 신호에 의해 비트라인과 감지 노드를 연결하기 위한 비트라인 선택부;
    전원 단자와 상기 감지 노드 사이에 연결되어 프리차지 신호에 의해 상기 감지 노드가 소정 전위를 유지하도록 하기 위한 프리차지부;
    상기 감지 노드와 입출력 단자에 연결되어 데이터를 임시 저장하는 래치를 포함하는 메인 레지스터; 및
    상기 감지 노드와 입출력 단자에 상기 메인 레지스터와 병렬로 연결되어 데이터를 임시 저장하는 래치를 포함하는 캐쉬 레지스터를 포함하는 플래쉬 메모리 소자.
  4. 제 3 항에 있어서, 상기 검증 신호 공급부는 상기 디스차지 신호에 응답하여 상기 검증 신호가 비트라인에 인가되도록 하는 트랜지스터를 포함하는 플래쉬 메모리 소자.
  5. 제 3 항에 있어서, 상기 비트라인 선택부는 상기 비트라인 선택 신호에 응답하여 상기 비트라인과 상기 감지노드를 연결하는 트랜지스터를 포함하는 플래쉬 메모리 소자.
  6. 제 3 항에 있어서, 상기 프리차지부는 상기 프리차지 신호에 응답하여 상기 전원 단자와 상기 감지 노드를 연결하는 트랜지스터를 포함하는 플래쉬 메모리 소자.
  7. 제 3 항에 있어서, 상기 메인 레지스터는 역방향으로 병렬 접속되는 두개의 인버터로 구성되어 데이터를 저장하는 래치;
    독출 신호에 응답하여 상기 래치의 입력 노드와 접지 단자를 연결하는 제 1 트랜지스터;
    상기 감지 노드의 전위에 응답하여 상기 입력 노드와 상기 접지 단자를 연결하는 제 2 트랜지스터;
    리셋 신호에 응답하여 상기 래치의 출력 노드와 접지 단자를 연결하는 제 3 트랜지스터;
    상기 출력 노드의 전위에 응답하여 전원 단자와 검출 신호 단자를 연결하는 제 4 트랜지스터;
    데이터 입력 신호에 응답하여 상기 입력 노드와 상기 입출력 단자를 연결하는 제 5 트랜지스터;
    반전 데이터 입력 신호에 응답하여 상기 출력 노드와 상기 입출력 단자를 연결하는 제 6 트랜지스터;
    카피백 신호에 응답하여 상기 입력 노드와 상기 감지 노드를 연결하는 제 7 트랜지스터;
    프로그램 신호에 응답하여 상기 입력 노드와 상기 감지 노드를 연결하는 제 8 트랜지스터;
    프로그램 동작시 상기 입력 노드의 전위를 반전하여 감지 노드에 전달하는 제 1 인버터; 및
    페이지 버퍼 데이터 출력 신호에 응답하여 상기 입력 노드와 상기 입출력 단자를 연결하는 제 9 트랜지스터를 포함하는 플래쉬 메모리 소자.
  8. 메모리 셀 어레이와 페이지 버퍼를 연결하여 제 1 테스트를 하는 단계; 및
    상기 제 1 테스트 결과 페일 검출시 상기 셀 어레이와 상기 페이지 버퍼를 분리하여 제 2 테스트를 하는 단계를 포함하는 플래쉬 메모리 소자의 테스트 방법.
  9. 제 8 항에 있어서, 상기 제 2 테스트 결과 페일 검출시 상기 페이지 버퍼에서 검증 신호 공급부와 비트라인 선택부를 분리하여 제 3 테스트를 하는 단계를 더 포함하는 플래쉬 메모리 소자의 테스트 방법.
  10. 제 8 항에 있어서, 상기 제 1 테스트시 프로그램된 메모리 셀 어레이의 검출 신호 전위와 프로그램 데이터를 비교하여 폐일 여부를 확인하는 단계를 포함하는 플래쉬 메모리 소자의 테스트 방법.
  11. 제 8 항에 있어서, 상기 제 2 테스트시 상기 페이지 버퍼에 구성된 래치의 출력 노드 초기화 전위와 상기 페이지 버퍼에 독출 신호 인가후 출력 노드 전위를 비교하여 상기 페이지 버퍼의 폐일 여부를 확인하는 단계를 포함하는 플래쉬 메모리 소자의 테스트 방법.
  12. 제 8 항에 있어서, 상기 제 2 테스트는 상기 페이지 버퍼를 테스트하여 페일 미검출시 상기 셀 어레이의 페일로 추정하는 단계; 및
    상기 제 2 테스트에서 페일 검출시 상기 셀 어레이와 상기 페이지 버퍼 두 곳에 페일이 존재하는 것으로 추정하는 단계를 포함하는 플래쉬 메모리 소자의 테스트 방법.
  13. 제 9 항에 있어서, 상기 제 3 테스트에서 페일 미검출시 상기 검증 신호 공급부와 상기 비트라인 선택부의 페일을 추정하는 단계; 및
    상기 제 3 테스트에서 페일 검출시 상기 검증 신호 공급부, 상기 비트라인 선택부 및 상기 페이지 버퍼에 페일이 존재하는 것으로 추정하는 단계를 포함하는 플래쉬 메모리 소자의 테스트 방법.
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