TWI728253B - 製造半導體裝置的方法 - Google Patents

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文孫 金
義國 康
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Abstract

本發明提供系統及形成此些系統之方法，該些方法包括如下方法：在一第一區中形成一記憶體閘極(MG)堆疊；在一第二區中在一高k介電質上形成一犧牲多晶矽閘極，其中該第一區及該第二區安置於一單一基板中。接著，一選擇閘極(SG)可鄰近於該MG堆疊而形成於該半導體基板之該第一區中。該犧牲多晶矽閘極可用一金屬閘極替換以在該第二區中形成一邏輯場效電晶體(FET)。該基板在該第一區及該第二區中的之表面實質上共平面。

Description

製造半導體裝置的方法
本發明相關於嵌入式非揮發性記憶體裝置及其製造方法。
〔相關申請案〕
本申請案主張2017年7月19日申請之美國臨時申請案第62/534,512號之權利，該申請案之全部內容以引用的方式併入本文中。
非揮發性記憶體(NVM)單元(諸如快閃記憶單元)在電腦記憶體系統中儲存資料。NVM單元可形成於半導體基板上且包括若干電晶體以提供記憶體功能及邏輯功能。
本發明的一態樣為一種方法，其包含：在第一區中形成記憶體閘極(MG)堆疊；在第二區中在高k介電質上形成犧牲多晶矽閘極，其中該第一區及該第二區安置於單一基板中；鄰近於該MG堆疊在該半導體基板之該第一區中形成選擇閘極(SG)堆疊，用金屬閘極替換該犧牲多晶矽閘極以在該第二區中形成邏輯場效電晶體(FET)；且其中該基板之在該第一區及該第二區中的表面實質上共平面。
本發明的另一態樣為一種製造半導體裝置的方法，其包含：在 基板之第一區中形成分離閘極記憶體單元，此操作進一步包含；沈積上覆電荷捕獲層之記憶體閘極(MG)多晶矽層，圖案化至少該MG多晶矽層以形成MG，沈積上覆SG氧化物層及該MG的選擇閘極(SG)多晶矽層，平坦化該SG多晶矽層，使得該MG及SG多晶矽層之頂部表面實質上共平面並平行於該基板之表面，及移除該第一區中之SG多晶矽層及SG氧化物層之數個部分以形成鄰近於該MG之SG；及在該基板之第二區中形成邏輯場效電晶體(FET)，該邏輯場效電晶體(FET)包括安置於高k介電質上方之金屬閘極，其中該邏輯FET及該分離閘極記憶體單元具有實質相同之高度。
本發明的另一態樣為一種製造半導體裝置之方法，其包含：在基板之第一區中沈積上覆電荷捕獲層之記憶體閘極(MG)多晶矽層；圖案化至少該MG多晶矽層以形成MG；沈積上覆該第一區中之SG氧化物層及該MG之選擇閘極(SG)多晶矽層；平坦化該SG多晶矽層，使得該MG及該SG多晶矽層之頂部表面實質上共平面；在第二區中在該基板上方沈積高k介電層，且沈積上覆該高k介電層之犧牲多晶矽閘極層；圖案化該犧牲多晶矽閘極層及該高k介電層；移除該SG多晶矽層之數個部分以鄰近於該MG形成SG；沈積層間介電質(ILD)以囊封該MG、該SG及該邏輯FET；平坦化該ILD；移除該犧牲多晶矽閘極層；及沈積上覆該高k介電層之金屬閘極以在該第二區中形成邏輯場效電晶體(FET)。
100:分離閘極非揮發性記憶體(NVM)單元
110:選擇閘極
120:記憶體閘極
130:半導體基板
140:介電層
200:嵌入式分離閘極非揮發性記憶體(NVM)裝置
210:氧化物-氮化物-氧化物(ONO)堆疊
220:半導體基板
225:記憶體區/周邊區
227:邏輯場效電晶體(FET)區
230:半導體基板
240:介電膜
250:第二多晶矽膜/第二多晶矽層
260:記憶體閘極
270:介電膜
280:選擇閘極多晶矽膜
290:場效電晶體(FET)裝置
292:場效電晶體(FET)閘極介電質
294:犧牲多晶矽閘極
296:閘極硬遮罩
310:介電膜/介電層
320:區
330:分離閘極源極或汲極間隔件
340:邏輯場效電晶體(FET)間隔件
350:矽化物
360:層間介電質(ILD)層
370:保護遮罩
380:金屬閘極材料
390:高k金屬閘極(HKMG)邏輯場效電晶體(FET)
400:用於製造分離閘極非揮發性記憶體(NVM)裝置的實例方法
410:區塊
420:區塊
430:區塊
440:區塊
500:方法
510:區塊
520:區塊
530:區塊
540:區塊
550:區塊
參考以下結合隨附圖式所採取之說明書將最佳地理解所描述之具體實例及其優勢。此些圖式絕非限制可對所描述之具體實例作出之形式及細節的任何變化，該些變化在不脫離所描述之具體實例之精神及範疇的情況下由熟習此項技術者作出。
圖1為根據本發明之一些態樣的實例整合式分離閘極非揮發性記憶體單元之圖。
圖2為根據本發明之一些態樣的在裝置之製造的一部分期間的實例嵌入式分離閘極NVM裝置。
圖3為根據本發明之一些態樣的在裝置之製造的另一部分期間的實例嵌入式分離閘極NVM裝置。
圖4為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖5為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖6為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖7為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖8為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖9為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖10為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖11為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖12為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖13為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖14為根據本發明之一些態樣的在裝置之製造之另一部分期間的實例嵌入式分離閘極NVM裝置。
圖15為展示根據本發明之一些態樣的用於製造分離閘極NVM裝置的實例方法之流程圖。
圖16為展示根據本發明之一些態樣的用於製造分離閘極NVM裝置的實例方法之流程圖。
分離閘極非揮發性記憶體(NVM)單元可包括形成於半導體基板上的記憶體閘極及選擇閘極。與一個電晶體或兩個電晶體NVM單元組態相比較，分離閘極組態可提供改良之大小及效率特性。分離閘極記憶體單元可包括使得能夠存取儲存於記憶體單元中之資料的選擇閘極及儲存該資料之記憶體閘極。在一些實施中，選擇閘極及記憶體閘極可藉由一或多個閘極間介電層在半導體基板上分隔。
雖然分離閘極記憶體單元可在特定裝置中提供一些優勢，但將在半導體基板上之分離閘極記憶體單元與特定邏輯裝置整合可引起製造困難。舉例而言，特定進階邏輯製程可使用具有金屬閘極(HKMG)之高介電常數(高k)閘極介電質以改良電晶體效能並減少洩漏電流。一些實例高k材料可包括二氧化鉿、二氧化鋯、二氧化鈦或其類似者。在一些實施中，高k材料可表徵為具有大於2、3、3.5或另一值的介電常數以在減少洩漏電流時提供閘極之適當運行。可使用高k介電材料而非矽基閘極介電質(諸如二氧化矽)來製造HKMG。然而，在一些實施中，在與分離閘極記憶體單元相同之基板上製造 HKMG邏輯閘極可引起邏輯電晶體之特性的偏移。另外，分離閘極記憶體單元與邏輯電晶體之高度的差可防止在特定製程步驟期間記憶體單元或邏輯電晶體的適當製造。
本文所揭示的係半導體裝置及用以將分離閘極NVM單元與HKMG整合的製程。嵌入式裝置可包括在基板之記憶體單元區中之一半導體基板(諸如矽)，其與裝置之邏輯區中的半導體基板高度大約相同。舉例而言，在不同區中之基板高度彼此可在大約200埃內。嵌入式裝置亦可包括在分離閘極記憶體單元中的記憶體閘極及選擇閘極之實質上共平面的上表面。舉例而言，選擇閘極及記憶體閘極之上表面彼此可在大約300埃內。類似地，選擇閘極及記憶體閘極之上表面亦可實質上與HKMG邏輯電晶體之上表面共平面。此可減少製造製程之邏輯閘極替換部分期間的干擾。在一些實施中，矽化物亦可形成於分離閘極記憶體單元的選擇閘極或記憶體閘極之部分上而矽化物不形成於將選擇閘極與記憶體閘極隔開的介電質上。
用於製造嵌入有HKMG邏輯電晶體之分離閘極NVM單元的製程可包括製造半導體基板之第一區中的分離閘極記憶體單元及半導體基板之第二區中的具有高k金屬閘極之場效電晶體(FET)。形成分離閘極記憶體單元可包括形成一選擇閘極(SG)及鄰近於該選擇閘極的一記憶體閘極(MG)。在一些實施中，SG及MG可由一或多個介電層分隔開。邏輯FET可與多晶矽閘極形成於同一半導體基板上，該多晶矽閘極接著可用金屬閘極替換。高k金屬閘極(HKMG)FET及分離閘極NVM記憶體單元因此可形成於具有大體上共平面上表面之半導體基板上。因此，在一些具體實例中，半導體基板在兩個區中可具有實質上類似之厚度。舉例而言，SG、MG及FET可在沈積閘極之元件之前形成而不在基板中產生空腔或凹槽。此外，SG、MG及FET之高度可經組態成使得SG、MG及FET中之每一者的頂部表面實質上共平面。參看下圖詳細地描述 製造具有高k金屬閘極FET之嵌入式分離閘極記憶體裝置的製程之額外細節。
圖1為實例分離閘極NVM單元100之方塊圖。如圖1中所示，分離閘極NVM單元100可包括選擇閘極110及記憶體閘極120。選擇閘極110及記憶體閘極120形成於半導體基板130上。舉例而言，半導體基板130可為矽晶圓或其他基板材料。如所示，選擇閘極110及記憶體閘極120形成於基板130上而不在半導體中形成凹槽。因此，半導體基板130具有圍繞其中形成選擇閘極110及記憶體閘極120之區域的實質上平面構形。介電層140亦可形成於半導體基板130上以將選擇閘極110與記憶體閘極120分隔開。在一些實施中，介電層140可包括多個介電材料層。
如參看圖1所描述的分離閘極記憶體單元100可包括除展示之外的額外組件及特徵。實例分離閘極記憶體單元100意謂展示記憶體單元之特定特徵以描述組態，且額外組件可在記憶體單元內或在記憶體單元之周邊中使用以執行操作。舉例而言，如下文進一步描述之記憶體單元嵌入於具有高k金屬閘極(HKMG)邏輯FET之半導體裝置中。如下文所描述之記憶體單元亦包括MG 120及SG 110之額外細節。
當實施於半導體裝置中時，若干分離閘極裝置100可形成於記憶體陣列中。記憶體陣列可運用控制電路存取以定址特定記憶體單元。舉例而言，列解碼器及行解碼器可用於基於在控制電路處接收之命令定址記憶體單元。此外，感測放大器及字元線或位元線驅動器可用於施加電流至經定址分離閘極記憶體裝置並感測儲存於裝置之記憶體閘極120中的資料。
圖2為在裝置之製造的一部分期間的實例嵌入式分離閘極NVM裝置200之圖。在圖2中，嵌入式分離閘極NVM裝置200之基底形成於半導體基板220上。舉例而言，氧化物-氮化物-氧化物(ONO)堆疊210可至少形成於半導體基板220之記憶體區225中。在一些實施中，ONO堆疊210可皆形成於記憶 體區225及周邊區或邏輯FET區227中，且稍後自周邊區及邏輯FET區移除。在一些實施中，除氧化物-氮化物-氧化物外之其他結構可經形成於半導體基板上。舉例而言，氧化物-氮化物-氧化物堆疊210可在一些實施中進一步形成有頂部及底部矽層。
半導體基板220亦可包括與記憶體區225分隔的邏輯FET區227。在一個具體實例中，記憶體區225及邏輯FET區227可彼此鄰近而安置。在其他具體實例中，其可安置於單一半導體基板220之不同部分中。舉例而言，邏輯FET區227可稍後在製造中形成以包括高k金屬閘極FET或用於存取記憶體區225中之記憶體單元的其他控制電路。在一些實施中，邏輯FET區227亦可包括除了高k金屬閘極FET之外的其他組件或特徵。在一個具體實例中，半導體基板220可具有在記憶體區225及邏輯FET區227兩者中之相對平坦表面。記憶體區及邏輯FET區227中之基板220表面實質上共平面，或彼此共平面在200埃內。
在一些實施中，記憶體閘極多晶矽膜230可沈積於氧化物-氮化物-氧化物堆疊210之頂部上。如所示，記憶體閘極多晶矽膜230可沈積在包括邏輯FET區227及記憶體區225之半導體基板220之表面上。介電膜240可沈積於記憶體閘極多晶矽膜230之頂部上以充當記憶體閘極之頂蓋層。在一些實施中，介電膜可為約20埃至約500埃厚。在一些實施中，第二多晶矽膜250亦可作為頂蓋層之額外部分沈積於介電膜240之頂部上。
圖3為在裝置之製造的另一部分期間的實例嵌入式分離閘極NVM裝置200之圖。在圖3中，記憶體閘極多晶矽膜230、介電膜240及可選第二多晶矽層250已經圖案化成記憶體閘極260之形狀。舉例而言，裝置200可具有經應用以使用微影形成圖案的遮罩(圖3中未展示)。遮罩可在對裝置200進行蝕刻的同時保護記憶體閘極多晶矽膜230之部分。取決於實施，蝕刻可為濕式蝕刻、乾式蝕刻，或濕式蝕刻與乾式蝕刻之組合。蝕刻製程可移除記憶體閘極 多晶矽膜230之未受遮罩保護的部分。記憶體閘極多晶矽膜230之剩餘部分可形成記憶體閘極260。在一些實施中，記憶體閘極260可以不同於微影圖案化及蝕刻的方式形成或圖案化於半導體基板220上。在一個具體實例中，蝕刻製程可停止在記憶體區225中之ONO堆疊210之底部氧化物層或另一層處。
圖4為在裝置之製造的另一部分期間的實例嵌入式分離閘極NVM裝置200之圖。在圖4中，介電膜270至少沈積在記憶體閘極260之兩個橫向側。介電膜270可最終形成為閘極間介電質以將記憶體閘極260與分離閘極記憶體裝置200中之稍後形成的選擇閘極分隔開。在一些實施中，介電膜270可包括多個可能不同介電材料層。舉例而言，介電膜270可藉由施加不同介電質至記憶體閘極260之側面的多個沈積或氧化製程而形成。介電膜270亦可經施加至半導體基板220之邏輯FET區227中的材料。在一個具體實例中，介電膜270包括至少兩個介電層。
圖5為在裝置之製造的另一部分期間的實例嵌入式分離閘極NVM裝置200之圖。在圖5中，選擇閘極多晶矽膜280沈積於分離閘極記憶體裝置200上。選擇閘極多晶矽膜280可沈積在包括記憶體區225及邏輯FET區227之半導體基板220上。在一些實施中，選擇閘極多晶矽膜280可類似於上文所描述之記憶體閘極多晶矽膜250。舉例而言，在一些具體實例中，選擇閘極多晶矽膜及記憶體閘極多晶矽膜可各自為不摻雜多晶矽膜。在一些具體實例中，記憶體閘極多晶矽膜230或選擇閘極多晶矽膜280中之一者或兩者可為摻雜多晶矽膜。在多晶矽膜230或280中之任一者經不摻雜沈積的情況下，其可在製程之後期摻雜有n型或p型摻雜劑。在一些實施中，選擇閘極多晶矽膜280可以不同於記憶體閘極多晶矽膜230的方式摻雜以提供不同電特性。選擇閘極介電質亦可形成在下方並在沈積選擇閘極多晶矽膜280之前形成。
圖6為在裝置之製造的另一部分期間的實例嵌入式分離閘極 NVM裝置200之圖。在圖6中，選擇閘極多晶矽膜280之部分已自分離閘極NVM裝置200移除。舉例而言，可使用平坦化製程移除選擇閘極多晶矽膜280之部分。另外，若可選第二多晶矽層250先前經施加，則其之部分可在平坦化製程期間被移除。在一些實施中，化學機械平坦化(CMP)製程可用於平坦化包括選擇閘極多晶矽膜280及可選第二多晶矽層250之層。舉例而言，在一些具體實例中，CMP製程可平坦化該些膜至介電膜240之位準。如所示，記憶體閘極多晶矽膜230上的介電膜240之剩餘部分可促使剩餘記憶體閘極260具有與選擇閘極多晶矽膜280相比較稍微較低的頂部表面。在一些實施中，其他製程可用於形成如圖6中所示之平坦上表面。此外，如圖8中所示，製程可應用於區225及邏輯FET區227兩者。在CMP製程，或其他平坦化製程之後，記憶體閘極260及選擇閘極多晶矽膜280可具有實質上共平面，或彼此共平面在300埃內的上表面。另外，記憶體閘極堆疊(記憶體閘極260及ONO堆疊210)及選擇閘極堆疊(選擇閘極多晶矽膜280及選擇閘極介電質)可具有實質上類似高度，或高度差在300埃內。在一個具體實例中，記憶體閘極堆疊既不選擇閘極堆疊亦不形成於半導體基板220之凹部中。
圖7為在裝置之製造的另一部分期間的實例嵌入式分離閘極NVM裝置200之圖。在圖7中，包括記憶體閘極多晶矽膜230及選擇閘極多晶矽膜280之先前形成的層已自半導體基板220之邏輯FET區227移除。另外，最終FET裝置290之功能部分可形成於邏輯FET區227中。舉例而言，FET閘極介電質292及犧牲多晶矽閘極294可形成於邏輯FET區227上。在一個具體實例中，FET閘極介電質292可包括高k材料，包括(但不限於)二氧化鉿、二氧化鋯、二氧化鈦或其類似者。視情況，閘極硬遮罩296可上覆犧牲多晶矽閘極294而形成。FET裝置290可經形成以具有實質上類似於選擇閘極堆疊及記憶體閘極堆疊之高度的高度。在一些具體實例中，在自邏輯FFT區227移除記憶體閘極多晶矽膜 230之後，高k閘極介電層(其變為閘極介電質292)及犧牲多晶矽層(其將變為犧牲多晶矽閘極294)可沈積在半導體基板220之邏輯FET區227上。彼等層接著可經圖案化及蝕刻以提供包括閘極介電質292及犧牲多晶矽層294的FET裝置290之基底。在一些具體實例中，FET裝置290可具有選擇閘極多晶矽層280或記憶體閘極260之類似高度。在一些具體實例中，閘極硬遮罩296亦可經沈積及蝕刻於FET裝置290之頂部上。
圖8為在裝置之製造的另一部分期間的實例嵌入式分離閘極NVM裝置200之圖。在圖8中，介電膜310沈積於記憶體區225及邏輯FET區227之部分上方。介電膜310可為SiO2、SiN、SiRN、SiON或其類似者。介電層310可充當用於下文所描述之額外蝕刻製程的硬遮罩。在一些實施中，介電層310可形成邏輯FET 290之部分，例如邏輯FET 290之最終間隔件。此外，如圖8中所示，介電層310可使用微影及蝕刻來圖案化以僅僅覆蓋分離閘極記憶體裝置200之部分。
圖9為在裝置之製造的另一部分期間的實例嵌入式分離閘極NVM裝置200之圖。在圖9中，蝕刻已經執行以移除在記憶體閘極260之一個橫向側(諸如分離閘極記憶體單元之源極側)的選擇閘極多晶矽膜280之部分。在本文中所描述的各種具體實例中，蝕刻可為濕式蝕刻、乾式蝕刻製程，或其一組合。舉例而言，在蝕刻製程之後，區320可經打開以分隔不同記憶體閘極260。在一些實施中，區320可使用不同於蝕刻之製程而打開。蝕刻可移除在分離閘極記憶體裝置之源極區處的選擇閘極多晶矽膜280之部分。在一個具體實例中，濕式蝕刻可用於達成選擇閘極多晶矽膜280與各種介電膜(例如介電膜310)之間的高蝕刻選擇性。在一些實施中，氫氧化四甲銨(TMAH)可用作例示性濕式蝕刻化學物質。記憶體閘極260及邏輯FET 290可藉由如圖9中所示之介電材料310囊封以在蝕刻製程期間保護選擇閘極多晶矽膜280、邏輯FET 290及記憶體閘極260之部分。
圖10為在裝置之製造的另一部分期間的實例嵌入式分離閘極NVM裝置200之圖。在圖10中，蝕刻已經執行以圖案化在記憶體閘極260之另一橫向側(諸如分離閘極記憶體單元之汲極側)的選擇閘極多晶矽膜280之部分。如上文所描述，在各種具體實例中，蝕刻可為乾式蝕刻或濕式蝕刻且可以不同於所描述之次序的次序執行。蝕刻可移除選擇閘極多晶矽膜280之額外部分以形成如圖10中所示之經圖案化選擇閘極280。在一個具體實例中，選擇閘極多晶矽膜280之移除(如圖9中所描述)，及用以形成選擇閘極280的選擇閘極多晶矽膜280之圖案化(如圖10中所描述)可同時被執行。在另一具體實例中，其可經個別地執行。儘管經展示具有一具有形成於相鄰記憶體閘極260之間的共同源極線之記憶體陣列，但在一些具體實例中，分離閘極記憶體陣列可經形成有具有在整個記憶體閘極260之任一側之選擇閘極280的記憶體單元。在此些情況下，記憶體閘極260及選擇閘極280之形成可使用本文中所描述的技術而形成，但針對特定多晶矽層之介電膜310運用不同圖案化。
圖11為在裝置之製造的另一部分期間的實例嵌入式分離閘極NVM裝置200之圖。邏輯FET間隔件340及分離閘極源極或汲極間隔件330形成於半導體基板220上。邏輯FET間隔件340及分離閘極源極或汲極間隔件330可經同時或個別地形成。在一個具體實例中，源極及汲極植入物(此圖中未展示)(諸如輕微摻雜的汲極(LDD)或源極/汲極植入物)除了可形成於基板220中以外，或形成於邏輯FET間隔件340及分離閘極源極或汲極間隔件330下方。
圖12為實例嵌入式分離閘極NVM裝置200在裝置之製造的另一部分期間的圖。在圖12中，形成上覆邏輯FET 290之源極及汲極區以及分離閘極記憶體裝置的矽化物350。在一個具體實例中，矽化物350形成於選擇閘極280之上表面上。在一些實施中，替代形成於選擇閘極280上或除了形成於選擇 閘極280上之外，矽化物350亦可形成於記憶體閘極260之上表面上。此外，可藉由介電膜防止選擇閘極280與記憶體閘極260之間的區中形成矽化物。
圖13為實例嵌入式分離閘極NVM裝置200在裝置之製造的另一部分期間的圖。在圖13中，層間介電質(interlayer dielectric；ILD)已沈積於選擇閘極280、記憶體閘極260及邏輯FET 290上方及周圍。在一些具體實例中，ILD層可為氧化物層，或其可為不同形式之介電質。ILD層360可隨後經平坦化以在選擇閘極280、記憶體閘極260與邏輯FET 290之間提供水平上表面。在一些具體實例中，CMP製程可在邏輯FET裝置290之FET硬遮罩296暴露時停止。CMP製程實情為亦可繼續以暴露邏輯FET裝置290之犧牲多晶矽閘極294。在一個具體實例中，ILD層360之CMP製程可將記憶體閘極260、選擇閘極280及邏輯FET 290之上表面組態為實質上共平面的，或共平面在300埃內。
圖14為實例嵌入式分離閘極NVM裝置200在裝置之製造的另一部分期間的圖。在圖14中，保護遮罩370已施加至分離閘極NVM裝置200之記憶體區225。在一個具體實例中，保護遮罩370可包括但不限於氧化矽、氮化矽或氮化碳矽。保護遮罩370可保護包括記憶體閘極260及選擇閘極280之分離閘極記憶體單元。邏輯FET區227可不由保護遮罩370覆蓋。舉例而言，保護遮罩370可自邏輯FET區227移除。在遮蔽基板220之記憶體區225之後，蝕刻(乾式蝕刻或濕式蝕刻)製程可經執行以移除犧牲多晶矽閘極294(及留存於犧牲多晶矽閘極294上的任一硬遮罩296)。金屬閘極材料380接著可上覆邏輯FET區227中之FET閘極介電質292而沈積以替換先前形成FET裝置290之閘極的犧牲多晶矽閘極294。在沈積金屬閘極材料380之後，分離閘極記憶體裝置200可為完成的，其中選擇閘極280及記憶體閘極260形成與高k金屬閘極(HKMG)邏輯FET 390整合之分離閘極記憶體單元。在一個具體實例中，金屬閘極材料380可包括(但不限於)鎢、鋁、TiN、TiAl、或其他金屬、合金或組合物。在形成金屬 閘極材料380之後，視情況金屬拋光製程可經執行以平坦化HKMG邏輯FET 390之上表面。
圖15為展示用於製造如上文所描述之分離閘極NVM裝置的實例方法400之流程圖。舉例而言，方法400可經實施以製造如圖2至圖14中所示及上文所描述的分離閘極記憶體裝置200。
在區塊410中開始，記憶體閘極可形成於半導體基板之第一區中。舉例而言，記憶體閘極可如上文參看圖2至圖4所描述藉由沈積多晶矽膜及使用微影及蝕刻移除膜之部分而形成。在一些實施中，記憶體閘極可以不同方式形成。
在區塊420中，邏輯場效電晶體形成於半導體基板之第二(邏輯FET)區中。邏輯FET可具有高k介電質且暫時與多晶矽閘極一起形成。舉例而言，邏輯FET可如上文參看圖7所描述而形成。
在區塊430中，選擇閘極鄰近於記憶體閘極而形成於半導體基板之第一(記憶體)區中。舉例而言，選擇閘極可藉由沈積一多晶矽膜、回蝕該多晶矽膜使得記憶體閘極及選擇閘極實質上共平面及圖案化該膜以移除選擇閘極之部分而形成。在一些實施中，選擇閘極可如上文參看圖5至圖10所描述而形成。
在區塊440中，邏輯FET之多晶矽閘極係用金屬閘極替換。在替換金屬閘極之後，形成於記憶體區中及邏輯FET區中之裝置可實質上共平面。在CMP製程之後其共平面所在之高度可暴露犧牲多晶矽閘極上之硬遮罩或犧牲多晶矽閘極自身。接著可在圖案化保護層以保護記憶體區之後運用濕式蝕刻或乾式蝕刻製程蝕刻掉犧牲多晶矽閘極。接著可形成金屬閘極，其中犧牲多晶矽閘極被移除。在一些實施中，金屬可替換多晶矽閘極，如上文參看圖14所描述。
圖16為展示用於製造如上文所描述之分離閘極NVM裝置的實例方法之流程圖。舉例而言，方法400可經實施以製造如圖2至圖10中所示及上文所描述的分離閘極記憶體裝置200。在區塊510中開始，多晶矽記憶體閘極層可沈積於在半導體基板之第一區中的電荷儲存膜之頂部的半導體基板上。多晶矽記憶體閘極層接著經圖案化及蝕刻以形成記憶體閘極。舉例而言，記憶體閘極可如上文參看圖2至圖4所描述而沈積及形成。
在區塊520中，選擇閘極氧化物可經形成於多晶矽選擇閘極層下方。舉例而言，多晶矽選擇閘極層可如上文參看圖5所描述而沈積。在一些實施中，選擇閘極可經形成有除如諸圖中所示外的其他組件或特徵。
在區塊530中，多晶矽選擇閘極層可經水平化以使得多晶矽選擇閘極層之頂部表面與記憶體閘極之頂部表面實質上共平面。舉例而言，多晶矽選擇閘極層可使用CMP製程或用於形成裝置之表面上的恆定平面之另一製程而水平化。在一些實施中，可如上文參看圖6所描述執行水平化或平坦化。
在區塊540中，平坦化/水平化多晶矽選擇閘極層可經蝕刻以移除安置於兩個記憶體閘極之間(例如在分離閘極記憶體單元之源極側)的多晶矽選擇閘極層之部分。在一些實施中，氫氧化四甲銨(TMAH)可用作例示性濕式蝕刻化學物質。舉例而言，濕式蝕刻或乾式蝕刻可如上文參看圖9所論述而執行。
在區塊550中，多晶矽選擇閘極層之額外部分可經移除以形成選擇閘極。在一個具體實例中，選擇閘極可鄰近於在分離閘極記憶體單元之汲極側的記憶體閘極而形成。舉例而言，多晶矽選擇閘極層可運用微影及蝕刻製程(諸如乾式蝕刻或濕式蝕刻製程)來移除。在一些實施中，多晶矽選擇閘極膜可如上文參看圖10所描述而移除。
另外，一些具體實例可在其中機器可讀媒體儲存於多於一個電 腦系統上並由多於一個電腦系統執行的分佈式計算環境中實踐。另外，在電腦系統之間轉移的資訊可跨越連接電腦系統之通信媒體而拉動或推送。
儘管本文中之方法的操作係以特定次序來展示及描述，但每一方法之操作的次序可經改變以使得某些操作可以反向次序執行或以使得特定操作可至少部分與其他操作同時執行。在另一具體實例中，指令或不同操作之子操作可以間斷及或交替之方式。如本文中所使用之術語「第一」、「第二」、「第三」、「第四」等意謂區分不同元件之標記且可不必具有根據其數值番號的序數含義。如本文所用，術語「耦接」可意謂直接地或經由一或多個介入組件間接地連接。本文所描述之經由多種匯流排所提供之信號中之任一者可與其他信號分時多工，且經由一或多個共同晶粒上匯流排所提供。另外，可將電路組件或區塊之間之互連及介面展示為匯流排或單個信號線。匯流排中之每一者可替代地為一或多個單一信號線且單一信號線中之每一者可替代地為匯流排。
上述描述闡述眾多特定細節，諸如特定系統、組件、方法等之實例，以便提供對本發明之若干具體實例的理解。然而，熟習此項技術者可顯而易見，可在沒有此些特定細節之情況下實踐本發明之至少一些具體實例。在其他情況下，並不詳細描述或以簡單方塊圖格式呈現熟知的組件或方法以避免不必要地混淆本發明。因此，闡述之特定細節僅係例示性的。特定實施可不同於此些例示性細節且仍涵蓋在本發明之範疇內。
所主張主題之具體實例包括但不限於本文中所描述的各種操作。此些操作可藉由硬體組件、軟體、韌體或其組合執行。
上述描述闡述眾多特定細節，諸如特定系統、組件、方法等之實例，以便提供對所主張主題之若干具體實例的理解。然而，熟習此項技術者可顯而易見，至少一些具體實例可在無此些特定細節之情況下實踐。在其他情況下，熟知組件或方法未詳細地描述或以簡單方塊圖格式呈現。因此，闡述之 特定細節僅係例示性的。特定實施可不同於此些例示性細節且仍涵蓋在所主張主題之範疇內。
400:用於製造分離閘極非揮發性記憶體(NVM)裝置的實例方法
410:區塊
420:區塊
430:區塊
440:區塊

Claims (25)

  1. 一種用於製造半導體裝置的方法，其包含：在第一區和第二區中形成記憶體閘極(MG)多晶矽層；圖案化在所述第一區中的所述記憶體閘極多晶矽層，以形成記憶體閘極堆疊；在所述第一區和所述第二區中沈積選擇閘極(SG)多晶矽層；同時至少移除在所述第一區中的所述記憶體閘極堆疊的頂表面上方以及完全在所述第二區中的所述選擇閘極多晶矽層；在至少移除所述選擇閘極多晶矽層之後，移除在所述第二區中的所述記憶體閘極多晶矽層；在所述第二區中的高k介電質上形成犧牲多晶矽閘極，其中該第一區及該第二區安置於單一半導體基板中；鄰近於該記憶體閘極堆疊在該半導體基板之該第一區中形成選擇閘極(SG)堆疊，以及用金屬閘極替換該犧牲多晶矽閘極以在該第二區中形成邏輯場效電晶體(FET)；且其中該基板之在該第一區及該第二區中的表面實質上共平面。
  2. 如請求項1所述之方法，其中形成該記憶體閘極堆疊包含：在該半導體基板之該第一區中形成電荷捕獲層；在該電荷捕獲層上方形成所述記憶體閘極多晶矽層；及圖案化至少該記憶體閘極多晶矽層以形成記憶體閘極(MG)。
  3. 如請求項2所述之方法，其中形成該選擇閘極堆疊包含：在該半導體基板之該第一區中的所述選擇閘極多晶矽層下方形成閘極氧化物層； 在該閘極氧化物層上方沈積所述選擇閘極多晶矽層；及圖案化至少保留在所述第一區中的該選擇閘極多晶矽層以形成選擇閘極(SG)，使得該選擇閘極堆疊鄰近於該記憶體閘極堆疊而安置。
  4. 如請求項1所述之方法，其進一步包含在該記憶體閘極堆疊與該選擇閘極堆疊之間形成至少兩個介電層。
  5. 如請求項1所述之方法，其進一步包含在該記憶體閘極或該選擇閘極中之至少一者上形成矽化物。
  6. 如請求項3所述之方法，其中形成該選擇閘極進一步包含：平坦化該選擇閘極多晶矽層，其中該平坦化終止於上覆該記憶體閘極堆疊之薄介電層處，使得該記憶體閘極堆疊及該選擇閘極堆疊具有大約相同的高度。
  7. 如請求項6所述之方法，其中該薄介電層具有在20埃至500埃之近似範圍內之厚度。
  8. 如請求項1所述之方法，其中該基板的該第一區之第一表面及該第二區之第二表面彼此共平面在200埃內。
  9. 如請求項1所述之方法，其中該選擇閘極之第一上表面、該記憶體閘極之第二上表面及該邏輯場效電晶體之第三上表面彼此共平面在300埃內。
  10. 如請求項1所述之方法，在用該金屬閘極替換該犧牲多晶矽閘極之前，其進一步包括：形成上覆該第一區中之至少該選擇閘極堆疊及該記憶體閘極堆疊的保護遮罩。
  11. 一種製造半導體裝置的方法，其包含：在基板之第一區中形成分離閘極記憶體單元，此操作進一步包含； 在所述第一區和第二區中沈積上覆電荷捕獲層之記憶體閘極(MG)多晶矽層，圖案化至少該記憶體閘極多晶矽層以在所述第一區中形成記憶體閘極，在所述第一區和所述第二區中沈積上覆選擇閘極氧化物層及該記憶體閘極的選擇閘極(SG)多晶矽層，平坦化該選擇閘極多晶矽層，使得在該第一區中的該記憶體閘極及所述選擇閘極多晶矽層之頂部表面實質上共平面並平行於該基板之表面，其中平坦化該選擇閘極多晶矽層同時移除完全在所述第二區中的所述選擇閘極多晶矽層，及移除該第一區中之所述選擇閘極多晶矽層及所述選擇閘極氧化物層之數個部分以形成鄰近於該記憶體閘極之選擇閘極，以及移除完全在所述第二區中的所述選擇閘極多晶矽層；在平坦化所述選擇閘極多晶矽層之後，移除在所述第二區中的所述記憶體閘極多晶矽層；以及在該基板之所述第二區中形成邏輯場效電晶體(FET)，該邏輯場效電晶體(FET)包括安置於高k介電質上方之金屬閘極，其中該邏輯場效電晶體及該分離閘極記憶體單元具有實質相同之高度。
  12. 如請求項11所述之方法，其進一步包含：沈積上覆該記憶體閘極多晶矽層之薄介電層，其中平坦化該選擇閘極多晶矽層終止於該薄介電層處。
  13. 如請求項11所述之方法，其中移除該選擇閘極多晶矽層之數個部分包括：移除該選擇閘極多晶矽層之在該記憶體閘極之一側上的第一部分；及 圖案化該選擇閘極多晶矽層之在該記憶體閘極之另一側上的第二部分以形成該選擇閘極。
  14. 如請求項13所述之方法，其中移除該選擇閘極多晶矽層之該第一部分包括執行濕式蝕刻或乾式蝕刻中之至少一者。
  15. 如請求項11所述之方法，其進一步包含在沈積該選擇閘極(SG)多晶矽層之前形成上覆該記憶體閘極之至少兩個側表面的至少兩個介電層。
  16. 如請求項11所述之方法，其中該選擇閘極之第一上表面、該記憶體閘極之第二上表面及該邏輯場效電晶體之第三上表面彼此共平面在300埃內。
  17. 如請求項11所述之方法，其進一步包含沈積上覆該記憶體閘極多晶矽層之頂蓋層，其中沈積該頂蓋層進一步包含沈積介電膜、非晶矽膜或多晶矽膜中之一或多者。
  18. 一種製造半導體裝置之方法，其包含：在基板之第一區和第二區中沈積上覆電荷捕獲層之記憶體閘極(MG)多晶矽層；圖案化至少該記憶體閘極多晶矽層以在所述第一區中形成記憶體閘極；在該第一區和該第二區中沈積上覆選擇閘極(SG)氧化物層及該記憶體閘極之選擇閘極多晶矽層；平坦化該選擇閘極多晶矽層，使得該記憶體閘極及該選擇閘極多晶矽層之頂部表面在所述第一區中實質上共平面；平坦化在所述第一區中的所述選擇閘極多晶矽層的同時，移除完全在所述第二區中的所述選擇閘極多晶矽層；在移除所述選擇閘極多晶矽層之後，移除在所述第二區中的所述記憶體閘 極多晶矽層；在所述第二區中在該基板上方沈積高k介電層，且沈積上覆該高k介電層之犧牲多晶矽閘極層；圖案化該犧牲多晶矽閘極層及該高k介電層；移除該選擇閘極多晶矽層之數個部分以鄰近於該記憶體閘極形成選擇閘極；沈積層間介電質(ILD)以囊封該記憶體閘極、該選擇閘極及邏輯場效電晶體(FET)；平坦化該層間介電質；移除該犧牲多晶矽閘極層；及沈積上覆該高k介電層之金屬閘極以在該第二區中形成該邏輯場效電晶體(FET)。
  19. 如請求項18所述之方法，其進一步包含：沈積上覆該記憶體閘極多晶矽層之頂蓋層，其中該頂蓋層包括介電材料、多晶矽或其組合的至少一個層。
  20. 如請求項18所述之方法，其進一步包含：形成上覆該記憶體閘極之至少兩個側壁的閘極間介電層，該些閘極間介電層各自包括至少兩個介電層。
  21. 如請求項18所述之方法，其中平坦化該選擇閘極多晶矽層包括執行化學機械平坦化(CMP)製程、乾式回蝕製程或其組合。
  22. 如請求項18所述之方法，其進一步包含：執行金屬拋光，使得該記憶體閘極、該選擇閘極及該邏輯場效電晶體之頂部表面實質上共平面。
  23. 如請求項18所述之方法，其中沈積該記憶體閘極多晶矽層包括 執行以下各者中的一者：沈積摻雜之多晶矽層，或沈積未摻雜之多晶矽層且隨後摻雜該未摻雜之多晶矽層。
  24. 如請求項18所述之方法，其中沈積該選擇閘極多晶矽層包括執行以下各者中的一者：沈積摻雜之多晶矽層，或沈積未摻雜之多晶矽層且隨後摻雜該未摻雜之多晶矽層。
  25. 如請求項18所述之方法，在移除該犧牲多晶矽閘極層之前，所述方法進一步包括：形成上覆至少該記憶體閘極及該選擇閘極之保護遮罩。
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