TW201535687A - 半導體元件及其製造方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及其製造方法。半導體元件包含基板，至少一分離閘極記憶元件，以及至少一邏輯元件。分離閘極記憶元件設置於基板上。邏輯元件設置於基板上。分離閘極記憶元件之選擇閘極與主閘極之至少一者以及邏輯元件之邏輯閘極係以金屬製成。半導體元件的製造方法包含形成至少一分離閘極堆疊以及至少一邏輯閘極堆疊，並且分別地以至少一金屬記憶閘極與至少一金屬邏輯閘極取代分離閘極堆疊中的偽閘極層與主閘極層之至少一者以及邏輯閘極堆疊中的偽閘極層。

Description

半導體元件及其製造方法
本揭露係有關於一種半導體元件及其製造方法。
分離閘極記憶元件基本上用以作為如快閃記憶體的記憶元件。分離閘極記憶元件為包含具有分離閘極的電晶體之記憶元件。分離閘極記憶元件中的控制閘極以及選擇閘極係用以編程、擦除與讀取的操作。控制閘極用以控制分離閘極記憶元件的編程與擦除，選擇閘極用以選擇何時編程或讀取分離閘極記憶元件。分離閘極記憶元件中的分離選擇閘極之使用可在分離閘極記憶單元之編程與讀取中改善隔離效果並減少干擾。
基本上，分離閘極記憶元件可更包含閘極介電層或穿隧氧化層形成於選擇閘極與基板之間，以及中間介電層(intermediate dielectric film)形成於選擇閘極以及控制閘極之間。為了操作分離閘極記憶元件，可能需要有高電壓。
分離閘極記憶元件通常與輸入/輸出(input/ouput,IO)元件或核心元件一同操作，所以分離閘極記憶元件通常與輸入/輸出元件或核心元件整合在一起。整合分離閘極記憶元件以及輸入/輸出元件或核心元件是一個具挑戰 性的課題。
根據一些實施方式，本揭露提供了一種製造半導體元件的方法。所述方法包含依序地形成一介電層以及一偽閘極層於一基板上，圖案化介電層以及偽閘極層以形成複數個閘極堆疊於基板上，依序地形成穿隧層、電荷陷捕層、一阻擋層以及主閘極層於基板上，圖案化穿隧層、電荷陷捕層、阻擋層以及主閘極層，使得閘極堆疊成為具有穿隧層、電荷陷捕層、阻擋層與主閘極層之至少一分離閘極堆疊以及至少一邏輯閘極堆疊，形成對應分離閘極堆疊以及邏輯閘極堆疊之複數個源極以及複數個汲極，以及分別地以至少一金屬記憶閘極與至少一金屬邏輯閘極取代分離閘極堆疊中的偽閘極層與主閘極層之至少一者以及邏輯閘極堆疊中的偽閘極層。
根據一些實施方式，本揭露提供了另一種製造半導體元件的方法。所述方法包含依序地形成介電層以及偽閘極層於基板上，圖案化介電層以及偽閘極層以形成複數個閘極堆疊於基板上，依序地形成穿隧層、電荷陷捕層、阻擋層以及主閘極層於基板上，圖案化穿隧層、電荷陷捕層、阻擋層以及主閘極層，使得閘極堆疊成為具有穿隧層、電荷陷捕層、阻擋層與主閘極層之至少一分離閘極堆疊以及至少一邏輯閘極堆疊，形成對應分離閘極堆疊以及邏輯閘極堆疊之複數個源極以及複數個汲極，移除在分離閘極堆疊中的偽閘極層與主閘極層之至少一者以及在邏輯閘極堆疊中的偽閘極層，以形成分離閘 極堆疊中的至少一記憶閘極開口以及邏輯閘極堆疊中的至少一邏輯閘極開口，以及形成至少一金屬記憶閘極於記憶閘極開口中以及至少一金屬邏輯閘極於邏輯閘極開口中。
根據一些實施方式，本揭露提供了一種半導體元件。半導體元件包含基板，至少一分離閘極記憶元件，以及至少一邏輯元件。分離閘極記憶元件設置於基板上。邏輯元件設置於基板上。分離閘極記憶元件之選擇閘極與主閘極之至少一者以及邏輯元件之邏輯閘極係以金屬製成。
100‧‧‧半導體元件
110‧‧‧基板
115‧‧‧高電壓氧化層
120‧‧‧閘極堆疊
123‧‧‧中間介電層
124‧‧‧高介電常數介電層
125‧‧‧阻障層
126‧‧‧偽閘極層
127‧‧‧緩衝層
128‧‧‧硬式遮罩層
129‧‧‧第一密封層
131‧‧‧邏輯通道
144‧‧‧穿隧層
145‧‧‧電荷陷捕層
146‧‧‧阻擋層
147‧‧‧主閘極層
148‧‧‧隔離層
149‧‧‧第二密封層
150‧‧‧光阻
151‧‧‧記憶通道
152‧‧‧矽殘留物
160、160a‧‧‧源極與汲極
170‧‧‧層間介電層
171‧‧‧側壁間隔物
172‧‧‧接觸蝕刻停止層
180‧‧‧光罩
182‧‧‧主閘極開口
183‧‧‧選擇閘極開口
184、185‧‧‧邏輯閘極開口
186‧‧‧P型金屬層
187‧‧‧N型金屬層
188‧‧‧高電壓元件閘極開口
S‧‧‧分離閘極堆疊
L‧‧‧邏輯閘極堆疊
H‧‧‧高電壓元件閘極堆疊
第1圖至第18圖為根據本揭露之多個實施方式中，形成分離閘極記憶元件以及邏輯元件之中間步驟的剖面圖。
第19圖至第25圖為根據本揭露之多個實施方式中，取代多晶矽閘極(replacement polysilicon gate,RPG)循環的中間步驟的剖面圖。
以下本揭露將提供許多個不同的實施方式或實施例以實現本揭露之多個特徵。許多元件與設置將以特定實施例在以下說明，以簡化本揭露。當然這些實施例僅用以示例而不應用以限制本揭露。舉例而言，敘述「第一特徵形成於第二特徵上」包含多種實施方式，其中涵蓋第一特徵與第二特徵直接接觸，以及額外的特徵形成於第一特徵與第二特徵之間而使兩 者不直接接觸。出於簡明和清楚的目地，各種特徵可以不同的比例任意繪製。
在本文中，術語「包含(comprising)」、「包含(including)」、「具有(having)」、「含有(containing)」、「包含(involving)」等類似用語，為開放性的(open-end)，即意指包含但不限於。
在本文中，單數形式「一(a,an)」以及「所述(the)」亦欲包含複數形式，除非上下文中另外明確指明。因此，舉例而言，除非上下文中有明確地提及，否則一介電層包含著具有兩個或多個所述介電層層之實施例。貫穿本說明書之「一個實施方式(one embodiment)」或「一實施方式(an embodiment)」代表著，所述實施方式中所描述的特定特徵、結構或特性至少被包含在本揭露之至少一實施方式中。因此，遍及本說明書的不同地方所出現的用語「在一個實施方式中(in one embodiment)」或「在一實施方式中(in an embodiment)」，並不一定都是指同一個實施方式。此外，這些特定的特徵、結構或特性可用任何適當的方式與一或多個實施方式結合。可以理解的是，以下圖式並未依照比例繪示，而僅僅提供說明之用。
記憶元件可被埋設於半導體元件之中，例如系統單晶片(System on Chip,SoC)。為了要縮小化半導體元件，埋設記憶元件於高介電常數/金屬閘極(high-κ/metal gate,HK/MG)元件可為縮小化HK/MG元件以及記憶元件之組合的策略。然而，因為HK/MG元件以及記憶元件係單獨地被形成，使得相關的製程需要許多光罩，增加製程難度與成本。除此之 外，在此些製程中還需要有偽結構(dummy structures)設置於HK/MG元件以及記憶元件之間，導致元件的尺寸增加。
根據本揭露之多個實施方式，提供一種製造半導體元件的方法。在一些實施方式中，此方法包含後閘極(gate-last)HK/MG製程。在所述實施方式中，先形成至少一分離閘極堆疊(split gate stack)以及至少一邏輯閘極堆疊(logic gate stack)，且接著進行取代多晶矽閘極循環(Replacement Polysilicon Gate loop,RPG loop)。如此一來，藉由相同的遮罩，金屬閘極可取代分離閘極堆疊以及邏輯閘極堆疊之閘極，而因此方法相較於依序的製程，即，單獨地形成記憶元件以及邏輯元件，遮罩數量可被減少。
根據本揭露之多個實施方式，於所述方法中所形成的記憶元件組成非揮發性記憶體。在一些實施方式中，記憶元件組成快閃記憶體，且記憶元件的閘極結構為分離閘極結構。
第1圖至第18圖為根據本揭露之多個實施方式中，形成分離閘極記憶元件以及邏輯元件之中間步驟的剖面圖。第1圖至第2圖係根據本揭露之多個實施方式繪示閘極之形成的剖面圖。如第1圖所示，高電壓氧化層115形成於基板110上或上方，且接著中間介電層(intermediate dielectric layer)123形成於基板110上或上方。接著，高介電常數介電層124、阻障層(barrier layer)125、偽閘極層126、緩衝層127以及硬式遮罩層(hard mask layer)128依序形成於中間介電層123上或上方。阻障層125之一個作用為避免阻障層125下方的 層，如高介電常數介電層124，與後續製程所形成的金屬閘極相互作用，且阻障層125之另一個作用為調控金屬閘極的能帶邊緣有效功函數(band edge effective work function)。緩衝層127之作用為防護偽閘極層126，避免其在氧化硬式遮罩層128時氧化。
如第2圖所示，圖案化硬式遮罩層128、緩衝層127、偽閘極層126、阻障層125、高介電常數介電層124以及中間介電層123，以在基板110上或上方形成閘極堆疊120。
在一些實施方式中，中間介電層123係以介電材料所製成，如二氧化矽(SiO2)或氮氧化矽(SiON)。高電壓氧化層115係以例如二氧化矽(SiO2)所製成。高介電常數介電層124係以高介電常數介電材料所製成，如鉿氧化物(HfOx)、一氧化鑭(LaO)、一氧化鋁(AlO)、氧化鋁(Al2O3)、一氧化鋯(ZrO)、一氧化鈦(TiO)、五氧化二鉭(Ta2O5)、鈦酸鍶(SrTiO3)、鈦酸鋇(BaTiO3)、矽酸鉿(HfSiO)、矽酸鑭(LaSiO)、矽酸鋁(AlSiO)或鈦酸鉿(HfTiO)。阻障層125係以例如氮化鈦(TiN)或氮化鉭(TaN)所製成。偽閘極層126係以例如多晶矽所製成。緩衝層127係以例如氮化矽(SiN)所製成。硬式遮罩層128係以例如二氧化矽(SiO2)或氮氧化矽(SiON)所製成。基板110係以半導體材料所製成，如矽(Si)、砷化鎵(GaAs)或絕緣層覆矽(silicon-on-insulator,SoI)。
閘極堆疊120以及線端(未繪示)可由至少一遮罩所定義，且閘極之形成可藉由沉積以及遮罩製程完成。此外，高電壓氧化層115、中間介電層123、高介電常數介電層124、 阻障層125、偽閘極層126、緩衝層127以及硬式遮罩層128可藉由沉積製程形成，如化學氣相沉積(chemical vapor deposition,CVD)、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)或其它沉積製程。
在一些實施方式中，高電壓氧化層115之厚度介於約40奈米至約60奈米的範圍。中間介電層123之厚度介於約1奈米至約2奈米的範圍。高介電常數介電層124之厚度介於約1奈米至約3奈米的範圍。阻障層125之厚度介於約1奈米至約3奈米的範圍。偽閘極層126之厚度介於約60奈米至約70奈米的範圍。緩衝層127之厚度介於約5奈米至約15奈米的範圍。硬式遮罩層128之厚度介於約100奈米至約120奈米的範圍。
此外，至少一閘極堆疊120形成於高電壓氧化層115上或上方，以作為高電壓元件閘極堆疊H。高電壓元件閘極堆疊H用以作為高電壓元件的閘極堆疊H，且高電壓元件用以作為半導體元件100之功率元件(power device)。
第3圖係根據本揭露之多個實施方式繪示密封形成之剖面圖。如第3圖所示，第一密封層129形成於各個閘極堆疊120的周圍，此可藉由形成介電層於基板110以及閘極堆疊120上或上方，且接著對介電層進行非等向性蝕刻以形成第一密封層129於各個閘極堆疊120的周圍。
在一些實施方式中，第一密封層129係以介電材料製成，如氮化矽(SiN)。第一密封層129的厚度介於約3奈米至約7奈米的範圍。此外，蝕刻以形成第一密封層129的介電層可藉由沉積製程形成，如化學氣相沉積、電漿輔助化學氣相 沉積或其它沉積製程。
第4圖至第11圖係根據本揭露之多個實施方式繪示元件形成的剖面圖。如第4圖所示，穿隧層144藉由原子層沉積(atomic layer deposition,ALD)形成於基板110上或上方。接著，後氮退火(post-nitridation annealing)可藉由臨場蒸氣產生(in situ steam generation)而完成。接著，電荷陷捕層145形成於穿隧層144上或上方，此可藉由形成非晶矽層於穿隧層144上或上方，且接著對非晶矽層退火以形成電荷陷捕層145。接著，阻擋層(blocking layer)146藉由高溫氧化形成於電荷陷捕層145上或上方，並接著對阻擋層146退火。接著，主閘極層147形成於阻擋層146上或上方。接著，隔離層148形成於主閘極層147上或上方。電荷陷捕層145之作用為收存電子以儲存資訊。穿隧層144以及阻擋層146的作用為隔離電荷陷捕層145。穿隧層144為高能電子躍遷之層。
在一些實施方式中，穿隧層144係以介電材料製成，如二氧化矽(SiO2)或氮氧化矽(SiON)。阻擋層146係以介電材料製成，如二氧化矽(SiO2)或氮氧化矽(SiON)。電荷陷捕層145係以例如氮化矽(SiN)、氮摻雜的氮化矽或具有奈米晶體點的矽基層所製成。主閘極層147係以例如多晶矽或金屬摻雜多晶矽所製成。隔離層148係以例如氮化矽(SiN)所製成。
電荷陷捕層145、主閘極層147以及隔離層148可藉由沉積製程形成，如化學氣相沉積、電漿輔助化學氣相沉積或其它沉積製程。
在一些實施方式中，穿隧層144之厚度介於約2奈 米至約7奈米的範圍。電荷陷捕層145之厚度介於約5奈米至約15奈米的範圍。阻擋層146之厚度介於約5奈米至約15奈米的範圍。主閘極層147之厚度介於約20奈米至約30奈米的範圍。隔離層148之厚度介於約20奈米至約30奈米的範圍。
如第5圖所示，蝕刻隔離層148以成為複數個間隔物。接著，如第6圖所示，乾式蝕刻隔離層148所暴露之部分主閘極層147，使得剩餘的主閘極層147設置於隔離層148以及阻擋層146之間。
如第7圖所示，形成第二密封層149相鄰於主閘極層147以及隔離層148，以覆蓋被隔離層148所暴露之主閘極層147之表面，此可藉由形成介電層於基板110上或上方，且接著對介電層進行非等向性蝕刻以形成第二密封層149。
在一些實施方式中，第二密封層149係以例如氮化矽(SiN)所製成。第二密封層149之厚度介於約2奈米至約7奈米的範圍。此外，蝕刻以形成第二密封層149的介電層可藉由沉積製程形成，如化學氣相沉積、電漿輔助化學氣相沉積或其它沉積製程。
如第8圖所示，形成光阻150以覆蓋分離閘極堆疊之汲極邊側區域。接著，如第9圖所示，藉由化學乾式蝕刻移除汲極邊側區域外的第二密封層149、隔離層148以及主閘極層147，使得具有汲極邊側區域的閘極堆疊120成為分離閘極堆疊S，且剩餘的閘極堆疊120可視為邏輯閘極堆疊L。接著，再移除光阻150。
如第10圖所示，藉由濕式製程移除部分的阻擋層 146。藉由化學乾式蝕刻移除部分的電荷陷捕層145以及主閘極層147。
如第11圖所示，藉由濕式製程移除部分的穿隧層144。形成對應於邏輯閘極堆疊L、高電壓元件閘極堆疊H以及分離閘極堆疊S的源極與汲極160。源極與汲極160可藉由離子植入至基板110而形成，且接著選擇性地進行更進一步的製程，如矽化製程，以減少接觸電阻。接著，側壁間隔物171形成於邏輯閘極堆疊L、高電壓元件閘極堆疊H以及分離閘極堆疊S之周圍。側壁間隔物171可包含複數層。接著，接觸蝕刻停止層172形成於源極與汲極160上。接著，層間介電層(interlayer dielectric layer)170形成於接觸蝕刻停止層172上或上方。接著，平坦化第11圖中的半導體元件100。
在一些實施方式中，源極與汲極160係以例如由鍺化矽(SiGe)、碳化矽(SiC)、矽化鎳(NiSi)、矽化鈷(CoSi)或矽化鈦(TiSi)所製成。層間介電層170係以例如由磷矽玻璃(Phosphosilicate Glass,PSG)、硼磷酸鹽玻璃(borophosphosilicate glass,BPSG)所製成。側壁間隔物171係以例如由介電材料，如氮化物或砷化物所製成。接觸蝕刻停止層172係由例如氮化矽(SiN)或氮氧化矽(SiON)所製成。
在一些實施方式中，層間介電層170、側壁間隔物171以及接觸蝕刻停止層172可藉由沉積製程形成，如化學氣相沉積、電漿輔助化學氣相沉積或其它沉積製程。
至少一記憶通道151形成於分離閘極堆疊S下方。至少一邏輯通道131形成於高電壓元件閘極堆疊H下方。 至少一邏輯通道131形成於邏輯閘極堆疊L下方。
於第11圖中，最右邊的邏輯閘極堆疊L為欲形成P型金氧半場效應電晶體(pMOSFET)之邏輯元件的邏輯閘極堆疊L之示意圖，且第二右邊之邏輯閘極堆疊L為欲形成N型金氧半場效應電晶體(nMOSFET)之邏輯元件的邏輯閘極堆疊L之示意圖。標號160a指的是P型金氧半場效應電晶體的源極以及汲極。源極以及汲極160a的材料可為鍺化矽(SiGe)、矽化鎳(NiSi)、矽化鈷(CoSi)或矽化鈦(TiSi)。一部分之源極以及汲極160a設置於基板110上或上方。源極以及汲極160a的形成所包含之額外製程在下文中不另外說明。
本揭露之平坦化製程若無特別指明，係為化學機械平坦化製程。
在一些實施方式中，分離閘極堆疊S中的偽閘極層126以及主閘極層147之至少一者可由至少一金屬記憶閘極取代，如至少一P型金屬記憶閘極或至少一N型金屬記憶閘極，且在高電壓元件閘極堆疊H及/或邏輯閘極堆疊L中的偽閘極層126可由至少一金屬邏輯閘極取代，如至少一P型金屬邏輯閘極或至少一N型金屬邏輯閘極。
第12圖至第18圖為根據本揭露之多個實施方式之取代多晶矽閘極(RPG)循環的中間步驟的剖面圖。如第12圖所示，光罩180形成於第11圖中的半導體元件100上或上方。至少一邏輯閘極堆疊L中的偽閘極層126以及至少一分離閘極堆疊S中的主閘極層147被光罩180所暴露。
如第12圖與第13圖所示，移除暴露之偽閘極層 126以及暴露之主閘極層147以形成分離閘極堆疊S中的至少一主閘極開口182(主閘極開口182也可視為記憶閘極開口)以及邏輯閘極堆疊L中的至少一邏輯閘極開口184。此外，因為暴露之主閘極層147藉由蝕刻製程移除，所以部分之主閘極層147餘留於隔離層148以及阻擋層146之間。當主閘極層147為矽所製成時，主閘極層147餘留於隔離層148以及阻擋層146之間的部分可視為矽殘留物152。
如第14圖所示，P型金屬層186形成於半導體元件100上或上方，使得主閘極開口182以及邏輯閘極開口184中填滿了P型金屬層186。接著，如第15圖所示，平坦化半導體元件100，並移除主閘極開口182以及邏輯閘極開口184外的P型金屬層186。
如第15圖與第16圖所示，移除至少一邏輯閘極堆疊L中的偽閘極層126、至少一分離閘極堆疊S中的偽閘極層126以及高電壓元件閘極堆疊H中的偽閘極層126，以形成分離閘極堆疊S中的至少一選擇閘極開口183(選擇閘極開口183也可視為記憶閘極開口)、邏輯閘極堆疊L中的至少一邏輯閘極開口185以及高電壓元件閘極堆疊H中的至少一高電壓元件閘極開口188。
如第17圖所示，N型金屬層187形成於半導體元件100上或上方，使得選擇閘極開口183、邏輯閘極開口185以及高電壓元件閘極開口188中填滿了N型金屬層187。接著，如第18圖所示，平坦化半導體元件100，並移除選擇閘極開口183、邏輯閘極開口185以及高電壓元件閘極開口188外的N型 金屬層187。接著，進行內連線製程，下文中將不再描述關於內連接製程之詳細資訊。
P型金屬層186係以能帶邊緣有效功函數大於4.9eV的金屬化合物所製成，如氮化鈦(TiN)，而N型金屬層187係以能帶邊緣有效功函數小於4.1eV的金屬化合物所製成，如氮化鋁鈦(TiAlN)。
在一些實施方式中，P型金屬層186以及N型金屬層187可藉由沉積製程形成，如化學氣相沉積、電漿輔助化學氣相沉積或其它沉積製程。
如第18圖所示，對應記憶通道151、源極與汲極160的分離閘極堆疊S可視為分離閘極記憶元件。對應邏輯通道131、源極與汲極160的邏輯閘極堆疊L可視為邏輯元件。對應邏輯通道131、源極與汲極160的高電壓元件閘極堆疊H可視為高電壓元件。主閘極開口182中的P型金屬層186可視為主閘極，選擇閘極開口183中的N型金屬層187可視為選擇閘極，且邏輯閘極開口184與185以及高電壓元件閘極開口188中的P型金屬層186與N型金屬層187可視為邏輯閘極。
在第18圖中，最右邊的邏輯元件為P型金氧半場效應電晶體(pMOSFET)，且分離閘極記憶元件中的主閘極以及最右邊之邏輯元件中的邏輯閘極為P型金屬所製成。第二右邊的邏輯元件為N型金氧半場效應電晶體(nMOSFET)，且分離閘極記憶元件中的選擇閘極以及第二右邊之邏輯元件中的邏輯閘極為N型金屬所製成。
第19圖至第25圖為根據本揭露之多個實施方式 之取代多晶矽閘極(RPG)循環的中間步驟的剖面圖。如第19圖所示，光罩180形成於第19圖中的半導體元件100上或上方。至少一邏輯閘極堆疊L中的偽閘極層126以及至少一分離閘極堆疊S中的偽閘極層126被光罩180所暴露。
如第19圖與20圖所示，移除暴露之偽閘極層126以形成分離閘極堆疊S中的至少一選擇閘極開口183以及邏輯閘極堆疊L中的至少一邏輯閘極開口184。
如第21圖所示，P型金屬層186形成於半導體元件100上或上方，使得選擇閘極開口183以及邏輯閘極開口184中填滿了P型金屬層186。接著，如第22圖所示，平坦化半導體元件100，並移除選擇閘極開口183以及邏輯閘極開口184外的P型金屬層186。
如第22圖與第23圖所示，移除至少一邏輯閘極堆疊L中的偽閘極層126、分離閘極堆疊S中的部分主閘極層147以及高電壓元件閘極堆疊H中的偽閘極層126以形成分離閘極堆疊S中的至少一主閘極開口182、邏輯閘極堆疊L中的至少一邏輯閘極開口185以及高電壓元件閘極堆疊H中的至少一高電壓元件閘極開口188。此外，因為分離閘極堆疊中的部分主閘極層147藉由蝕刻而移除，所以部分的主閘極層147餘留於隔離層148以及阻擋層146之間。當主閘極層147為矽所製成時，主閘極層147餘留於隔離層148以及阻擋層146之間的部分可視為矽殘留物152。
如第24圖所示，N型金屬層187形成於半導體元件100上或上方，使得主閘極開口182、邏輯閘極開口185以及 高電壓元件閘極開口188填滿了N型金屬層187。接著，如第25圖所示，平坦化半導體元件100，並移除主閘極開口182、邏輯閘極開口185以及高電壓元件閘極開口188外的N型金屬層187。接著，進行內連線製程，下文中將不再描述關於內連接製程之詳細資訊。
如第25圖所示，對應記憶通道151、源極與汲極160的分離閘極堆疊S可視為分離閘極記憶元件。對應邏輯通道131、源極與汲極160的邏輯閘極堆疊L可視為邏輯元件。對應邏輯通道131、源極與汲極160的高電壓元件閘極堆疊H可視為高電壓元件。選擇閘極開口183中的P型金屬層186可視為選擇閘極，主閘極開口182中的N型金屬層187可視為主閘極層，且邏輯閘極開口184與185以及高電壓元件閘極開口188中的P型金屬層186與N型金屬層187可視為邏輯閘極。
在第25圖中，最右邊的邏輯元件為P型金氧半場效應電晶體(pMOSFET)，且分離閘極記憶元件中的選擇閘極以及最右邊之邏輯元件中的邏輯閘極為P型金屬所製成。第二右邊的邏輯元件為N型金氧半場效應電晶體(nMOSFET)，且分離閘極記憶元件中的主閘極以及第二右邊之邏輯元件中的邏輯閘極為N型金屬所製成。
如第18圖與第25圖所示，對應邏輯通道131與汲極160之高電壓元件閘極堆疊H可視為高電壓元件，且高電壓元件可視為其中一個邏輯元件。分離記憶元件之其中之一者可直接地鄰接邏輯元件之其中之一者。
如第18圖與第25圖所示，至少一分離閘極記憶元 件包含源極以及汲極160、記憶通道151以及分離閘極堆疊S。源極以及汲極160設置於基板110中。記憶通道151設置於基板110中且介於源極以及汲極160之間。分離閘極堆疊S設置於記憶通道151上方。
此外，分離閘極堆疊S包含選擇閘極開口183中的選擇閘極(如第18圖中的N型金屬層187或第25圖中的P型金屬層186)、選擇閘極介電層(如高介電常數介電層124)、主閘極開口182中的主閘極(如第18圖中的P型金屬層186或第25圖中的N型金屬層187)、電荷陷捕層145、穿隧層144以及阻擋層146。選擇閘極設置於記憶通道151之第一部分的上方。選擇閘極介電層設置於選擇閘極以及記憶通道151之第一部分之間。主閘極設置於記憶通道151之第二部分上方。電荷陷捕層145設置於主閘極以及記憶通道151之第二部分之間，且更介於主閘極以及選擇閘極之間。穿隧層144設置於電荷陷捕層145以及記憶通道151之第二部分之間，且更介於電荷陷捕層145以及選擇閘極之間。阻擋層146設置於電荷陷捕層145以及主閘極之間。
更確切而言，分離閘極堆疊S更包含矽殘留物152。矽殘留物152設置於阻擋層146上，且相鄰於主閘極背向選擇閘極之表面。
如第18圖與第25圖所示，至少一邏輯元件包含源極與汲極160、邏輯通道131以及邏輯閘極堆疊L。源極與汲極160設置於基板110中。邏輯通道131設置於基板110中且介於源極以及汲極160之間。邏輯閘極堆疊L設置於邏輯通道131 上方。
藉由先形成分離閘極堆疊S以及邏輯閘極堆疊L，並且接著進行取代多晶矽閘極(RPG)循環，可藉由使用相同的遮罩，將金屬閘極取代分離閘極堆疊S中的偽閘極層126以及主閘極層147之至少一者以及邏輯閘極堆疊L中的偽閘極層126。因此，所述製造方法相較於依序的製程，即，單獨地形成記憶元件以及邏輯元件，遮罩數量以及製造成本可被減少此外，因為分離閘極堆疊S以及邏輯閘極堆疊L的形成可在相同的步驟中進行，便不再需要分離閘極堆疊S以及邏輯閘極堆疊L之間的偽結構。因此，空間上的使用效率可因而提升，分離閘極記憶元件以及邏輯閘極元件之結合可更為縮小化。
根據一些實施方式，提供了一種製造半導體元件的方法。所述方法包含依序地形成一介電層以及一偽閘極層於一基板上，圖案化介電層以及偽閘極層以形成複數個閘極堆疊於基板上，依序地形成穿隧層、電荷陷捕層、一阻擋層以及主閘極層於基板上，圖案化穿隧層、電荷陷捕層、阻擋層以及主閘極層，使得閘極堆疊成為具有穿隧層、電荷陷捕層、阻擋層與主閘極層之至少一分離閘極堆疊以及至少一邏輯閘極堆疊，形成對應分離閘極堆疊以及邏輯閘極堆疊之複數個源極以及複數個汲極，以及分別地以至少一金屬記憶閘極與至少一金屬邏輯閘極取代分離閘極堆疊中的偽閘極層與主閘極層之至少一者以及邏輯閘極堆疊中的偽閘極層。
根據一些實施方式，提供了另一種製造半導體元件的方法。所述方法包含依序地形成介電層以及偽閘極層於基 板上，圖案化介電層以及偽閘極層以形成複數個閘極堆疊於基板上，依序地形成穿隧層、電荷陷捕層、阻擋層以及主閘極層於基板上，圖案化穿隧層、電荷陷捕層、阻擋層以及主閘極層，使得閘極堆疊成為具有穿隧層、電荷陷捕層、阻擋層與主閘極層之至少一分離閘極堆疊以及至少一邏輯閘極堆疊，形成對應分離閘極堆疊以及邏輯閘極堆疊之複數個源極以及複數個汲極，移除在分離閘極堆疊中的偽閘極層與主閘極層之至少一者以及在邏輯閘極堆疊中的偽閘極層，以形成分離閘極堆疊中的至少一記憶閘極開口以及邏輯閘極堆疊中的至少一邏輯閘極開口，以及形成至少一金屬記憶閘極於記憶閘極開口中以及至少一金屬邏輯閘極於邏輯閘極開口中。
根據一些實施方式，提供了一種半導體元件。半導體元件包含基板，至少一分離閘極記憶元件，以及至少一邏輯元件。分離閘極記憶元件設置於基板上。邏輯元件設置於基板上。分離閘極記憶元件之選擇閘極與主閘極之至少一者以及邏輯元件之邏輯閘極係以金屬製成。
讀者的注意力應針對和本說明書申請時一同提交的紙本以及文件，以及向公眾開放查閱所述說明書的全部文件，且上述之紙本與文件全體皆引用作為本說明書的揭示內容。
在本說明書中的所有技術特徵(包含所附的申請專利範圍、摘要和附圖)，除非明確說明，否則都可以由用於相同、等效或類似目的的可選特徵代替。因此，除非明確說明，否則每個特徵都僅僅是通用的一系列等效或類似特徵的其中 一示例。
申請專利範圍中的任何元件，只要沒有明確的指出「功能手段(means for)」來限定功能，不應被認為是35U.S.C.§112第6段所述的「手段子句(means or steps clause)」。尤其是，申請專利範圍中所用「步驟(step of)」，並不旨在引用美国法典第35卷第112條第6段的規定。
100‧‧‧半導體元件
110‧‧‧基板
115‧‧‧高電壓氧化層
123‧‧‧中間介電層
124‧‧‧高介電常數介電層
125‧‧‧阻擋層
129‧‧‧第一密封層
131‧‧‧邏輯通道
144‧‧‧穿隧層
145‧‧‧電荷陷補層
146‧‧‧阻擋層
148‧‧‧隔離層
149‧‧‧第二密封層
151‧‧‧記憶通道
152‧‧‧矽殘留物
160、160a‧‧‧源極與汲極
170‧‧‧層間介電層
171‧‧‧側壁間隔物
172‧‧‧接觸蝕刻停止層
182‧‧‧主閘極開口
183‧‧‧選擇閘極開口
184、185‧‧‧邏輯閘極開口
186‧‧‧P型金屬層
187‧‧‧N型金屬層
188‧‧‧高電壓元件閘極開口
S‧‧‧分離閘極堆疊
L‧‧‧邏輯閘極堆疊
H‧‧‧高電壓元件閘極堆疊

Claims (20)

  1. 一種製造半導體元件的方法，該方法包含：依序地形成一介電層以及一偽閘極層(dummy gate layer)於一基板上；圖案化該介電層以及該偽閘極層以形成複數個閘極堆疊(gate stacks)於該基板上；依序地形成一穿隧層(tunneling layer)、一電荷陷捕層(charge trapping layer)、一阻擋層以及一主閘極層於該基板上；圖案化該穿隧層、該電荷陷捕層、該阻擋層以及該主閘極層，使得該些閘極堆疊成為具有該穿隧層、該電荷陷捕層、該阻擋層與該主閘極層之至少一分離閘極堆疊(split gate stack)以及至少一邏輯閘極堆疊(logic gate stack)；形成對應該分離閘極堆疊以及該邏輯閘極堆疊之複數個源極以及複數個汲極；以及分別地以至少一金屬記憶閘極(metal memory gate)與至少一金屬邏輯閘極(metal logic gate)取代該分離閘極堆疊中的該偽閘極層與該主閘極層之至少一者以及該邏輯閘極堆疊中的該偽閘極層。
  2. 如請求項1所述之方法，其中該取代包含：分別地以一P型金屬選擇閘極(P-metal select gate)以及一P型金屬邏輯閘極(P-metal logic gate)取代該分離閘極堆疊中的該偽閘極層以及該邏輯閘極堆疊中的該偽閘極層。
  3. 如請求項1所述之方法，其中該取代包含：分別地以一P型金屬主閘極以及一P型金屬邏輯閘極取代該分離閘極堆疊中的該主閘極層以及該邏輯閘極堆疊中的該偽閘極層。
  4. 如請求項1所述之方法，其中該取代包含：分別地以一N型金屬選擇閘極以及一N型金屬邏輯閘極取代該分離閘極堆疊中的該偽閘極層以及該邏輯閘極堆疊中的偽閘極層。
  5. 如請求項1所述之方法，其中該取代包含：分別地一N型金屬主閘極以及一N型金屬邏輯閘極取代該分離閘極堆疊中的該主閘極以及該邏輯閘極堆疊中的偽閘極層。
  6. 如請求項1所述之方法，更包含：形成一高電壓氧化層於該基板上，其中圖案化該介電層以及該偽閘極層包含：圖案化該介電層以及該偽閘極層以形成該些閘極堆疊中之至少一者於該高電壓氧化層上。
  7. 如請求項1所述之方法，其中該介電層為一高介電常數介電層。
  8. 一種製造半導體元件的方法，該方法包含： 依序地形成一介電層以及一偽閘極層於一基板上；圖案化該介電層以及該偽閘極層以形成複數個閘極堆疊於該基板上；依序地形成一穿隧層、一電荷陷捕層、一阻擋層以及一主閘極層於該基板上；圖案化該穿隧層、該電荷陷捕層、該阻擋層以及該主閘極層，使得該些閘極堆疊成為具有該穿隧層、該電荷陷捕層、該阻擋層與該主閘極層之至少一分離閘極堆疊以及至少一邏輯閘極堆疊；形成對應該分離閘極堆疊以及該邏輯閘極堆疊之複數個源極以及複數個汲極；移除在該分離閘極堆疊中的該偽閘極層與該主閘極層之至少一者以及在該邏輯閘極堆疊中的該偽閘極層，以形成該分離閘極堆疊中的至少一記憶閘極開口以及該邏輯閘極堆疊中的至少一邏輯閘極開口；以及形成至少一金屬記憶閘極於該記憶閘極開口中以及至少一金屬邏輯閘極於該邏輯閘極開口中。
  9. 如請求項8所述之方法，其中該金屬記憶閘極以及該金屬邏輯閘極係以P型金屬製成。
  10. 如請求項8所述之方法，其中該金屬記憶閘極以及該金屬邏輯閘極係以N型金屬製成。
  11. 一種半導體元件，包含： 一基板；至少一分離閘極記憶元件設置於該基板上；以及至少一邏輯元件設置於該基板，其中該分離閘極記憶元件之一選擇閘極與一主閘極之至少一者以及該邏輯元件之一邏輯閘極係以金屬製成。
  12. 如請求項11所述之半導體元件，其中該邏輯元件係為一P型金氧半場效應電晶體，且該分離閘極記憶元件之該選擇閘極以及該邏輯元件之該邏輯閘極係以P型金屬製成。
  13. 如請求項11所述之半導體元件，其中該邏輯元件係為一P型金氧半場效應電晶體，且該分離閘極記憶元件之該主閘極以及該邏輯元件之該邏輯閘極係以P型金屬製成。
  14. 如請求項11所述之半導體元件，其中該邏輯元件係為一N型金氧半場效應電晶體，且該分離閘極記憶元件之該選擇閘極以及該邏輯元件之該邏輯閘極係以N型金屬製成。
  15. 如請求項11所述之半導體元件，其中該邏輯元件係為一N型金氧半場效應電晶體，且該分離閘極記憶元件之該主閘極以及該邏輯元件之該邏輯閘極係以N型金屬製成。
  16. 如請求項11所述之半導體元件，其中該邏輯元件係為一高電壓元件。
  17. 如請求項11所述之半導體元件，其中該分離閘極記憶元件之一選擇閘極介電層係以高介電常數介電材料製成。
  18. 如請求項11所述之半導體元件，其中該邏輯元件之一邏輯閘極介電層係以高介電常數介電材料製成。
  19. 如請求項11所述之半導體元件，其中該分離閘極記憶元件直接地鄰接該邏輯元件。
  20. 如請求項11所述之半導體元件，其中該分離閘極記憶元件包含：一源極於該基板；一汲極於該基板；一記憶通道於該基板且介於該源極與該汲極之間；該選擇閘極設置於該記憶通道之一第一部分上方；一選擇閘極介電層設置於該選擇閘極以及該記憶通道之該第一部分之間；該主閘極設置於該記憶通道之一第二部分上方；一電荷陷捕層設置於該主閘極以及該記憶通道之該第二部分之間，且更介於該主閘極以及該選擇閘極之間； 一穿隧層設置於該電荷陷捕層以及該記憶通道之該第二部分之間，且更介於該電荷陷捕層以及該選擇閘極之間；一阻擋層設置於該電荷陷捕層以及該主閘極之間；一矽殘留物設置於該阻擋層上且相鄰於該主閘極背向該選擇閘極之一表面。
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