TW201924028A - 具有高介電常數金屬閘極的埋藏sonos及其之製造方法 - Google Patents

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Abstract

本發明提供半導體裝置及其製造方法。該些半導體裝置可具有：一非揮發性記憶體（NVM）電晶體，其包括一電荷捕獲層及一阻擋介電質；一第一類型之一場效應電晶體（FET），其包括具有一第一厚度之一第一閘極介電質；一第二類型之一FET，其包括具有一第二厚度之一第二閘極介電質；及一第三類型之一FET，其包括具有一第三厚度之一第三閘極介電質。在一些具體實例中，該第一閘極介電質、該第二閘極介電質及該第三閘極介電質包括一高介電常數（高K）介電層，且該第一厚度大於該第二厚度，該第二厚度大於該第三厚度。亦描述其他具體實例。

Description

具有高介電常數金屬閘極的埋藏SONOS及其之製造方法
本發明大體上係關於半導體裝置，且更特定言之，係關於記憶體單元及其製造方法，其包括埋藏或一體成型電荷捕獲閘極堆疊使高介電常數介電質及金屬閘極至現有互補金屬氧化物半導體（complementary metal-oxide-semiconductor；CMOS）代工邏輯技術中。
本申請案主張2017年10月4日申請之美國臨時申請案第62/568,230號之根據35 U.S.C. § 119(e)的優先權及權益，該申請案以全文引用的方式併入本文中。
對於許多應用，諸如系統整合晶片(system-on-chip)，可能需要將基於金屬氧化物半導體場效電晶體（MOSFET或MOS）及非揮發性記憶體（non-volatile memory；NVM）電晶體之邏輯裝置及介面電路整合在單個積體電路封裝、單個晶片或單個基板上。在一些具體實例中，此整合可能會對MOS電晶體及NVM電晶體製造製程造成嚴重影響。MOS電晶體通常使用標準或基線互補金屬氧化物半導體（CMOS）製程流程製造的，其涉及形成及圖案化導電材料、半導電材料及介電材料。針對每一操作嚴密地控制此等材料之組成以及處理反應劑之組成及濃度與用於此CMOS製程流程之溫度，以確保所得MOS電晶體將適當地起作用。
非揮發性記憶體裝置包括NVM電晶體，諸如矽-氧化物-氮化物-氧化物-矽或半導體-氧化物-氮化物-氧化物-半導體（silicon-oxide-nitride-oxide-silicon/semiconductor-oxide-nitride-oxide-semiconductor；SONOS）類電晶體，其包括所儲存或捕獲的電荷改變NVM電晶體之臨限電壓以將資訊儲存為邏輯「1」或「0」的電荷捕獲閘極堆疊。電荷捕獲閘極堆疊形成可涉及形成安置於兩個介電或氧化物層之間的氮化物或氮氧化物電荷捕獲層。電荷捕獲閘極堆疊通常使用明顯不同於基線CMOS製程流程之彼等材料及製程，且可不利地影響MOS電晶體之製造或受MOS電晶體之製造不利地影響的材料及製程製造的。詳言之，形成MOS電晶體之閘極氧化物或介電質藉由變更電荷捕獲層之厚度或組成可明顯劣化先前形成的電荷捕獲閘極堆疊之效能。另外，此整合還可影響基線CMOS製程流程，且通常要求相當大數目之遮罩組合及製程步驟，此會增加裝置之製造費用且可減少工作裝置之產量。
此外，整合製造製程能夠控制NVM電晶體之頂部或阻擋介電質的厚度可能是重要的，例如以便滿足諸如合乎需要之臨限電壓Vt及/或等效氧化物厚度（equivalent oxide thickness；EOT）的要求，同時滿足MOS電晶體之閘極氧化物厚度（物理性的或電性的）目標，尤其在彼等MOS電晶體為高電壓（high voltage；HV）或輸入/輸出（input/output；I/O）電晶體時更加如此。
隨著技術節點越來越小，例如為28 nm及更甚於28 nm，高介電常數金屬閘極（high-K metal gate；HKMG）堆疊變得愈加重要。HKMG堆疊可另外或替代地使用薄的高介電常數介電質切換至二氧化矽或氮氧化矽層及金屬閘極而非多晶矽閘極。除了其他益處之外，HKMG堆疊亦可改良MOS電晶體之漏電及效能，及SONOS電晶體之資料保存能力。因此，需要將SONOS併入至HKMG CMOS製程流程中。將金屬閘極引入至SONOS電晶體可將該裝置轉換為金屬-氧化物-氮化物-氧化物-半導體（metal-oxide-nitride-oxide-semiconductor；MONOS）。應理解，兩個術語，即SONOS及MONOS，在整個此專利文獻中可互換地使用。
根據一個具體實例，本文中所揭示之半導體裝置可包括：非揮發性記憶體（NVM）電晶體，其包括電荷捕獲層及阻擋介電質；第一類型之場效應電晶體（FET），其包括具有第一厚度之第一閘極介電質；第二類型之FET，其包括具有第二厚度之第二閘極介電質；及第三類型之FET，其包括具有第三厚度之第三閘極介電質。在一個具體實例中，第一閘極介電質、第二閘極介電質及第三閘極介電質中之每一者可包括高介電常數（高K）介電層。第一厚度大於第二厚度，且第二厚度大於第三厚度。
在一個具體實例中，第一類型之FET可為高電壓金屬氧化物半導體（HV_MOS）電晶體，第二類型之FET可為輸入/輸出金屬氧化物半導體（I/O_MOS）電晶體，且第三類型之FET可為低電壓金屬氧化物半導體（LV_MOS）電晶體。
在一個具體實例中，NVM電晶體之阻擋介電質可包括安置成上覆阻擋氧化物之高介電常數介電層。
在一個具體實例中，NVM電晶體可安置於第一區，及第二區中之第一類型、第二類型及第三類型的FET中，其中第一及第二區均安置於單個半導體晶粒中。
在一個具體實例中，第一閘極介電質、第二閘極介電質及第三閘極介電質可進一步分別包括安置在高介電常數介電層下方之第一閘極氧化物、第二閘極氧化物及第三閘極氧化物，其中第一閘極氧化物比第二閘極氧化物厚，第二閘極氧化物比第三閘極氧化物厚。
在一個具體實例中，多層金屬閘極可安置成上覆第一閘極介電質、第二閘極介電質及第三閘極介電質中之每一者，其中多層金屬閘極可包括安置於閘極金屬層上方之厚金屬層。
在一個具體實例中，多層金屬閘極可安置成上覆NVM電晶體之阻擋介電質，其中多層金屬閘極可包括安置於閘極金屬層上方之厚金屬層。在另一具體實例中，NVM電晶體可具有安置成上覆阻擋介電質之多晶矽閘極。
在某些具體實例中，當第一類型、第二類型或第三類型之FET屬於n通道類型時，其中之閘極金屬層可包括低功函數金屬。低功函數金屬包括鈦、鑭、鋁及其化合物或合金中之至少一者。
在某些具體實例中，當第一類型、第二類型或第三類型之FET屬於p通道類型時，其中之閘極金屬層可包括高功函數金屬。高功函數金屬包括鋁、鈦及其化合物或合金中之至少一者。
在一些具體實例中，NVM電晶體為金屬-氧化物-氮化物-氧化物-半導體（MONOS）電晶體。當MONOS電晶體屬於n通道類型時，其中之閘極金屬層可包括高功函數金屬。高功函數金屬包括鋁、鈦及其化合物或合金中之至少一者。在其他具體實例中，當MONOS電晶體屬於n通道類型時，其中之閘極金屬層可包括低功函數金屬。在其他具體實例中，當MONOS電晶體屬於p通道類型時，其中之閘極金屬層可包括高功函數金屬。
在一個具體實例中，HV_MOS電晶體中之第一閘極介電質的第一厚度處於大約110 Å至160 Å之範圍內，且HV_MOS電晶體經組態以針對NVM電晶體之至少程序或抹除操作在4.5 V至12 V之電壓範圍內操作。
在一個具體實例中，電荷捕獲層可具有富氧的第一電荷捕獲層、安置於第一（底部）電荷捕獲層上方之相對於第一電荷捕獲層富矽且貧氧之第二（頂部）電荷捕獲層，及安置於第一與第二電荷捕獲層之間的防穿隧氧化物層。第二電荷捕獲層可具有電荷捕獲層中之大部分電荷捕獲。
根據另一具體實例，本文中所揭示之記憶體裝置可具有：基板，其安置於單個半導體晶粒內；複數個非揮發性記憶體（NVM）電晶體，其形成於基板之第一區中；及複數個金屬氧化物半導體（MOS）電晶體，其形成於基板之第二區中。複數個MOS電晶體可包括高電壓（HV）MOS電晶體、輸入/輸出（I/O）MOS電晶體及低電壓（low voltage；LV）MOS電晶體，且HV MOS、I/O MOS及LV MOS電晶體之閘極介電層可各自具有彼此明顯不同之厚度，且各自可包括上覆閘極氧化物之第一高介電常數（高K）介電層。在一些具體實例中，第一閘極金屬層可安置成上覆HV MOS、I/O MOS及LV MOS電晶體之第一閘極介電層。
根據主題之另一具體實例，本文中所揭示之系統可包括系統整合晶片（SOC）裝置、複數個邏輯裝置及安置於單個半導體晶粒內之埋藏非揮發性記憶體（NVM）裝置。在一個具體實例中，埋藏NVM裝置可包括複數個金屬-氧化物-氮化物-氧化物-半導體（MONOS）電晶體，其中至少一個MONOS電晶體包括上覆第一高介電常數（高K）介電層之第一金屬閘極層，且SOC裝置及複數個邏輯裝置可包括高電壓（HV）金屬氧化物半導體（MOS）電晶體、輸入/輸出（I/O）MOS電晶體及低電壓（LV）MOS電晶體，其中HV MOS、I/O MOS及LV MOS電晶體中之每一者的閘極介電質包括第二高介電常數介電層，且其中HV MOS電晶體之閘極介電質比I/O MOS電晶體之閘極介電質厚，且I/O MOS電晶體之閘極介電質比LV MOS電晶體之閘極介電質厚。
在應用之一些具體實例中，諸如SOC、微處理器、智慧卡應用，NVM電晶體埋藏至包括I/O或HV_MOS電晶體之MOS電晶體或其中需要厚閘極氧化物、氮氧化物或介電質之場效電晶體（FET）中。舉例而言，在一個具體實例中，MOS電晶體中之一者可為HV電晶體，且因此需要大致厚度為高達100 Å至200 Å之較厚閘極氧化物。在一些製程流程中，同時形成HV_MOS閘極氧化物及NVM阻擋氧化物。雖然HV_MOS閘極氧化物由於NVM電晶體之阻擋或頂部氧化物在氧化HV_MOS電晶體之閘極氧化物期間經受相同環境而可形成/生長成其所需厚度，但其可能生長得過厚。因此，NVM電晶體可能不滿足EOT要求及程式化/抹除Vt。
在本發明中，介紹並描述將具有單層或雙層氮化物之氧化物-氮化物-氧化物（ONO）或ONONO電荷捕獲堆疊埋藏至對於其HV及I/O裝置包括HKMG及/或較厚閘極氧化物之CMOS製程的製程。在一些具體實例中，前述ONO堆疊形成序列可能不適合於CMOS製程流程，尤其當包括HKMG製程流程時，該HKMG製程流程包括製造用於HV或I/O_MOS電晶體中之一些的較厚閘極氧化物層。在此製程流程中，原位蒸汽生成（in-situ steam generation；ISSG）或自由基氧化製程在閘極氧化NVM電晶體之頂部或阻擋氧化物層及HV或I/O_MOS電晶體之閘極氧化物層兩者方面可能並非理想的。為了達成HV或I/O_MOS電晶體之閘極氧化物的目標厚度，可將生長在ONO堆疊上之頂部氧化物曝露於ISSG製程過長時間並在過厚時停止。替代地，可藉由爐製程或快速熱氧化（rapid thermal oxidation；RTO）製程生長HV或I/O_MOS電晶體之閘極氧化物。在彼等具體實例中，爐製程或RTO製程可實現來自諸如淺溝槽隔離（shallow trench isolation；STI）介電質之隔離結構的水分擴散至ONO膜，並改變NVM電晶體之關鍵穿隧氧化物層的厚度或厚度一致性。因此，可劣化NVM電晶體之臨限電壓。此外，爐及RTO製程通常在極高溫（高達大約1100℃）下操作。高溫可致使ONO堆疊之氮化物層的陷阱密度發生改變，此亦可劣化NVM電晶體之臨限電壓。另外，當將高介電常數介電層添加成上覆NVM電晶體之頂部氧化物或氮氧化物的一部分或作為該部分時，經添加厚度可劣化NVM電晶體之效能。
為解決以上問題以及其他問題，本文中所揭示之具體實例包括可增強諸如SONOS或MONOS之NVM電晶體的保持效能之製程。SONOS或MOS電晶體中之至少一者可包括高介電常數介電層及金屬閘極。介紹了三閘極氧化物方法，該方法允許使用高電壓以程式化/抹除SONOS，此繼而使SONOS記憶體單元之壽命末期（End-of-Life；EOL）處的感測臨限電壓（Vt）窗口大得多。同時，所揭示具體實例能夠在I/O_MOS電晶體之情況下支援1.6 V至3.6 V的廣泛使用的I/O電壓。
此外，本文中描繪之具體實例可涉及確保NVM電晶體之ONO堆疊滿足厚度及可靠性要求，而不由於埋藏系統中之HV及/或I/O_MOS電晶體的HKMG製程流程及較厚閘極層氧化而劣化ONO堆疊效能之製造製程。
以下描述闡述眾多特定細節，諸如特定系統、組件、方法等之實例，以便提供對主題之若干具體實例的良好理解。然而，熟習此項技術者將顯而易見，至少一些具體實例可在無此等特定細節之情況下實踐。在其他情況下，並不詳細描述或以簡單方塊圖格式呈現熟知的組件或方法以免不必要地混淆本文中所描述之技術。因此，下文所闡述之特定細節僅係例示性的。特定實施可不同於此等例示性細節且仍涵蓋在主題之精神及範圍內。
本文中參考諸圖描述包括具有高介電常數金屬閘極（HKMG）堆疊之埋藏非揮發性記憶體（NVM）電晶體及金屬氧化物半導體（MOS）電晶體之記憶體單元的具體實例及其製造方法。然而，可在無此等特定細節中之一或多者的情況下或結合相關技術中之其他已知方法、材料及設備來實踐特定具體實例。在以下描述中，闡述諸如特定材料、尺寸、濃度及製程參數等之眾多特定細節，以提供對主題之透徹理解。在其他情況下，尚未以特定細節描述熟知的半導體設計及製造技術以免不必要地混淆主題。在描述中對「一具體實例」、「一個具體實例」、「一實例具體實例」、「一些具體實例」及「各種具體實例」之參考意謂結合該（等）具體實例所描述之特定特徵、結構或特性包括於主題之至少一個具體實例中。此外，在本說明書中各處出現的片語「一具體實例」、「一個具體實例」、「一實例具體實例」、「一些具體實例」及「各種具體實例」未必皆指相同具體實例。
描述包括對隨附圖式之參考，隨附圖式形成詳細描述之一部分。圖式展示根據例示性具體實例之說明。充分詳細地描述亦可在本文中被稱作「實例」之此等具體實例，以使熟習此項技術者能夠實踐本文中所描述之所主張主題的具體實例。在不脫離所主張主題之範圍及精神的情況下，可組合該些具體實例，可利用其他具體實例，或可進行結構、邏輯及電改變。應理解，本文中所描述之具體實例並不意欲限制主題之範圍，而是使熟習此項技術者能夠實踐、製作及/或使用主題。
如本文中所使用之術語「在……上方」、「在……下方」、「在……之間」及「在……上」係指一個層相對於其他層之相對位置。因而，例如，沈積或安置於另一層上方或下的一個層可與另一層直接接觸或可具有一或多個介入層。此外，沈積或安置於層之間的一個層可與該些層直接接觸或可具有一或多個介入層。相比而言，「在」第二層「上」之第一層與彼第二層接觸。另外，在假定操作相對於起始基板沈積、改質及移除膜的情況下，提供一個層相對於其他層之相對位置，而不考慮基板之絕對定向。
NVM電晶體可包括相關於矽-氧化物-氮化物-氧化物-矽（SONOS）、金屬-氧化物-氮化物-氧化物-矽（MONOS）或浮動閘極技術實施之記憶體電晶體或裝置。現將參考圖1至圖8I詳細地描述用於將NVM電晶體整合或嵌入至標準或基線CMOS製程流程中之方法的具體實例，該標準或基線CMOS製程流程用於製造一或多個MOS電晶體，該一或多個MOS電晶體可包括三閘極及/或高介電常數金屬閘極（HKMG）。圖1、圖3、圖5及圖7為說明用於以各個階段及替代方法製造記憶體單元或陣列之方法或製程流程的具體實例之流程圖。圖2A至圖2L、圖4A至圖4D、圖6A至圖6E及圖8A至圖8I為說明記憶體單元之一部分在分別根據圖1、圖3、圖5及圖7之方法製造記憶體單元期間的橫截面視圖之方塊圖。圖8J為說明成品記憶體單元或陣列之具體實例的一部分的橫截面圖的代表圖。
參考圖1及圖2A，製程以在晶圓或基板204中形成數個隔離結構或淺溝槽隔離（STI）202開始（步驟102）。隔離結構202隔離正形成的記憶體單元與在基板204之鄰接區域（未示出）中形成的記憶體單元。視情況及另外，可併入隔離結構202以隔離正在基板204之第一區206中形成的NVM電晶體與正在第二區208中形成的包括HV_MOS、I/O_MOS及LV_MOS的MOS電晶體中之一或多者。如圖2A中所說明，隔離結構202可形成以將HV_MOS、I/O_MOS及LV_MOS彼此隔離。在一個具體實例中，隔離結構202可包括諸如氧化物或氮化物之介電材料，且可藉由任何習知技術形成，包括但不限於STI或矽局部氧化（local oxidation of silicon；LOCOS）。基板204可為由適於半導體裝置製造之任何單晶材料構成的塊狀基板，或可包括形成於基板上的合適材料之頂部磊晶層。在一個具體實例中，用於基板204之合適材料包括但不限於矽、鍺、矽鍺或第III-V族合成半導體材料。在一些具體實例中，在第一區206中可存在MOS電晶體，諸如LV_MOS電晶體212。此係因為某些NVM記憶體陣列可包括MOS電晶體，例如雙電晶體（two-transistor；2T）記憶體陣列。
視情況及在一些具體實例中，如圖2A中最佳展示，襯墊氧化物209可形成在基板204之第一區206及第二區208兩者中的表面216上方。在一個具體實例中，襯墊氧化物209可為具有自約10奈米（nm）至約20 nm之厚度或其他厚度的二氧化矽（SiO2 ），且可藉由熱氧化製程或原位蒸汽生成（ISSG）製程或在所屬領域中已知的其他氧化或沈積製程生長。應理解，在一些具體實例中，襯墊氧化物209可能不必要或可能不會被形成。
參考圖1及圖2B，接著穿過襯墊氧化物209（若存在）將摻雜劑植入基板204中，以形成其中可形成NVM電晶體及/或MOS電晶體的井及用於MOS電晶體的通道（步驟104）。根據系統設計，可能存在或可能不存在安置於第一區206與第二區208之間的隔離結構202。一般熟習此項技術者應理解，隔離結構202可視需要形成在基板204中的任何地方，且不應限於圖中所展示的隔離結構。所植入摻雜劑可具有任何類型及濃度，且可以任何能量植入，包括形成用於NVM電晶體及/或MOS電晶體之井或深井及形成用於MOS電晶體之通道的必需能量。在圖2B中所說明的作為一實例之一個特定具體實例中，適當離子物種之摻雜劑經植入以在LV_MOS電晶體212上方或中的第二區208中形成深N井210，其中可形成P型或P通道電晶體。在其他具體實例中，亦可形成用於NVM電晶體226及/或HV_MOS電晶體214及/或I/O_MOS電晶體215之井或深井。應進一步瞭解，諸如深N井210之井可藉由在基板204之表面216上方沈積並圖案化諸如光阻層之遮罩層，並以適當能量將適當離子物種植入至適當濃度而形成。應理解，在第一區206及/或第二區208中可存在P型及/或N型電晶體兩者。圖2B及其他圖中所說明之NVM電晶體226、HV_MOS 214、I/O_MOS 215及LV_MOS 212的位置、數量及類型僅僅出於說明性目的，且不應視為限制。
在一個具體實例中，用於HV_MOS電晶體214、I/O_MOS電晶體215及LV_MOS電晶體212中之一或多者的通道218可形成於基板204之第二區208中。應理解，HV_MOS電晶體214、I/O_MOS電晶體215及LV_MOS電晶體212之通道218可同時形成或可不同時形成。如同井植入，通道218可藉由在基板204之表面216上方沈積並圖案化諸如光阻層之遮罩層，並以適當能量將適當離子物種植入至適當濃度而形成。在一個具體實例中，例如，可以自約10千電子伏特（keV）至約100 keV之能量及自約1e12 cm-2 至約1e14 cm-2 之劑量植入BF2 以形成N型MOS（N-type MOS；NMOS）電晶體。P型MOS（P-type MOS；PMOS）電晶體可同樣藉由以任何合適之劑量及能量植入砷（As）或磷（P）離子而形成。應瞭解，植入亦可用於同時或在不同時間使用標準微影技術在全部三個MOS電晶體214、212、215中形成通道218，該些技術包括圖案化光阻層以遮蔽用於MOS電晶體214、212、215之通道218中的一者。
接下來，參考圖1以及圖2C及圖2D，形成在襯墊氧化物209層上或上覆該層的圖案化穿隧遮罩220，穿過穿隧遮罩220中之窗口或開口植入具有適當類型、能量及濃度的離子（由箭頭222表示），以在第一區206中形成用於NVM電晶體226的通道224，並至少移除第二區208中之穿隧遮罩220及襯墊氧化物209層（步驟106）。穿隧遮罩220可包括由圖案化氮化物或氮化矽層形成之光阻層或硬式遮罩。在多個NVM電晶體226存在於第一區206中之具體實例中，可同時、個別地或以群組形成多個通道224。
在一個具體實例中，用於NVM電晶體226之通道224可為以自約50千電子伏特（keV）至約500 keV之能量及自約5e11 cm-2 至約1e13 cm-2 之劑量植入有銦（In）的深銦摻雜式通道，以形成N通道NVM電晶體226。在一個具體實例中，植入銦以形成NVM電晶體226之通道224將成品NVM電晶體之臨限電壓（VT ）一致性自約150毫伏（mV）之VT 標準差改良至約70至80 mV。視情況或另外，在通道224處以約20 keV之能量及自約5e11 cm-2 至約1e13 cm-2 之劑量用砷植入淺摻雜式通道。替代地，可植入BF2 以形成N通道NVM電晶體，或植入砷或磷以形成P通道NVM電晶體。在一個替代具體實例中，亦可與MOS電晶體214、212、215之通道218同時地形成用於NVM電晶體226之通道224。在一些具體實例中，N通道NVM電晶體及P通道NVM電晶體之通道224可同時或分別形成。
在一個具體實例中，如圖2D中所說明，可移除穿隧遮罩220或至少大部分的第一區206中之窗口或開口中的襯墊氧化物209，例如在使用含有界面活性劑之10:1緩衝氧化物蝕刻（buffered oxide etch；BOE）中之濕式清洗製程。替代地，可使用20:1 BOE濕式蝕刻、50:1氫氟酸（hydrofluoric；HF）濕式蝕刻、襯墊蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。隨後或同時，可使用氧電漿灰化或剝除包括光阻材料之穿隧遮罩220。替代地，可使用此項技術中已知之濕式或乾式蝕刻製程移除硬式穿隧遮罩220。
參考圖1及圖2E至圖2F，清洗或預清洗在基板204之第一區206中的表面216，形成或沈積數個介電層，諸如氧化物-氮化物-氧化物或ONO層或氧化物-氮化物-氧化物-氮化物-氧化物或ONONO層（步驟108）。隨後，形成在介電層上或上覆該些介電層之遮罩，並蝕刻介電層以在第一區206中形成NV閘極堆疊236（步驟110）。預清洗可為濕式或乾式製程。在一個具體實例中，其可為使用HF或標準清洗（SC1）及（SC2）之濕式製程，且對基板204之材料具有高度選擇性。在一個具體實例中，通常使用氫氧化銨（NH4 OH）、過氧化氫（H2 O2 ）與水（H2 O）的1:1:5溶液在30℃至80℃下歷時約10分鐘執行SC1。在另一具體實例中，SC2為以HCl、H2 O2 與H2 O之1:1:10溶液在約30℃至80℃下的短時浸漬。
參考圖2E，介電或NV閘極堆疊沈積以在基板204之第一區206中至少在NVM電晶體226之通道224上方形成穿隧介電質228開始，且該形成可遍佈形成MOS電晶體212、214、215的基板204之第二區208。穿隧介電質228可為任何材料並且具有適當的任何厚度以允許電荷載流子在所施加的閘極偏壓下穿隧至上覆電荷捕獲層中，同時在NVM電晶體226未被偏壓時對於漏電維持合適的障壁。在某些具體實例中，穿隧介電質228可為二氧化矽、氮氧化矽或其組合，且可藉由熱氧化製程、使用ISSG或自由基氧化來生長。
在一個具體實例中，可以熱氧化製程以熱方式生長二氧化矽穿隧介電質228。舉例而言，可在含氧氣體或大氣（諸如氧氣（O2 ）氣體）中在700℃至800℃下利用乾式氧化來生長二氧化矽層。歷時範圍大約為20至150分鐘之持續時間進行熱氧化製程，以藉由氧化並耗用基板之曝露表面來實現生長具有自約1.0奈米（nm）至約3.0 nm之相對一致厚度的穿隧介電質228。應理解，此範圍僅係說明性的且並不意欲為限制性的。
在另一具體實例中，可以自由基氧化製程生長二氧化矽穿隧介電質228，該製程涉及使彼此呈大約1:1之比率的氫氣（H2 ）及氧氣（O2 ）氣體流入處理腔室中而不進行點燃事件（諸如形成電漿），此點燃事件原本將通常用於熱解H2 及O2 以形成蒸汽。實情為，H2 及O2 准許在範圍大約為約900℃至約1100℃之溫度下在範圍大約為約0.5托至約10托之壓力下發生反應，以在基板之表面處形成自由基，諸如OH自由基、HO2 自由基或O雙自由基。歷時大致範圍大約為約1至約10分鐘之持續時間進行自由基氧化製程，以藉由氧化並耗用基板之曝露表面實現生長具有自約1.0奈米（nm）至約4.0 nm之厚度的穿隧介電質228。應理解，在圖2E及後續圖中，出於清晰之目的可放大穿隧介電質228之厚度。在一個具體實例中，相比藉由濕式氧化技術形成的穿隧介電質，以自由基氧化製程生長的穿隧介電質228可更緻密且由每cm3 實質上較少氫原子構成，甚至厚度減少。在某些具體實例中，在能夠處理多個基板之分批處理腔室或爐中進行自由基氧化製程，以在不影響製造設施可要求之輸送量（基板/小時）要求的情況下提供高品質穿隧介電質228。
在另一具體實例中，穿隧介電層228係藉由化學氣相沈積（chemical vapor deposition；CVD）或原子層沈積（atomic layer deposition；ALD）沈積成，且係由介電層構成，該介電層可包括（但不限於）二氧化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鋯鉿及氧化鑭。在又一具體實例中，穿隧介電質228可為雙層介電區，其包括諸如（但不限於）二氧化矽或氮氧化矽之底部材料層及頂部材料層，該頂部材料可包括（但不限於）氮化矽、氧化鋁、氧化鉿、氧化鋯、矽酸鉿、矽酸鋯、氮氧化鉿、氧化鋯鉿及氧化鑭。
再次參考圖2E，形成在穿隧介電質228上或上覆該穿隧介電質之電荷捕獲層。通常，如圖2F中最佳展示，電荷捕獲層可為包含多個層的多層電荷捕獲層230，其包括實體上更接近穿隧介電質228之至少一下部或第一電荷捕獲層230a，及上部或第二電荷捕獲層230b，其相對於第一電荷捕獲層為貧氧的且包含分佈於多層電荷捕獲層230中的大部分電荷陷阱。
多層電荷捕獲層230之第一電荷捕獲層230a可包括氮化矽（Si3 N4 ）、富矽氮化矽或氮氧化矽（SiOx Ny (HO)）層。舉例而言，第一電荷捕獲層230a可包括藉由CVD製程形成的厚度介於約2.0 nm與約6.0 nm之間的氮氧化矽層，該製程使用呈提供富矽且富氧氮氧化物層之定製比率及流動速率的二氯矽烷（DCS）/氨氣（NH3 ）與氧化亞氮（N2 O）/NH3 之氣體混合物。
接著在第一電荷捕獲層230a上方直接地或間接地形成多層電荷捕獲層230之第二電荷捕獲層230b。在一個具體實例中，第二電荷捕獲層230b可包括氮化矽及氮氧化矽層，其氧、氮及/或矽之化學計量比率不同於第一電荷捕獲層230a的比率。第二電荷捕獲層230b可包括具有在約2.0 nm與約8.0 nm之間的厚度之氮氧化矽層，且可藉由CVD製程形成或沈積，該CVD製程使用包括呈提供富矽、貧氧頂部氮化物層之定製比率及流動速率的DCS/NH3 及N2 O/NH3 氣體之處理氣體。在一個替代具體實例中，第一電荷捕獲層230a及第二電荷捕獲層230b的氧、氮及/或矽之化學計量組成可相同或大約彼此相等。
在另一具體實例中，可存在形成於第一電荷捕獲層230a與第二電荷捕獲層230b之間的薄介電質及/或氧化物層230c，從而使得多層電荷捕獲層230為非堆疊。在一些具體實例中，多層電荷捕獲層230為分裂的電荷捕獲層，其進一步包括將第一（下部）及第二（上部）電荷捕獲層230a及230b分開的薄的中間氧化物層230c。中間氧化物層230c實質上減少積聚在第二電荷捕獲層230b之邊界處的電子電荷在程式化期間穿隧至第一電荷捕獲層230a中的機率，從而相比習知記憶體裝置降低漏電流。在一個具體實例中，可使用熱或自由基氧化來藉由氧化將中間氧化物層230c形成至第一電荷捕獲層230a的選定深度。可例如使用單個基板工具在1000至1100℃的溫度下或使用分批反應器工具在800至900℃的溫度下執行自由基氧化。可以大約1:1之比率及10至15托使用單個基板工具，或對於分批製程以300至500托之壓力，在使用單個基板工具時歷時1至2分鐘之時間或在使用分批製程時歷時30 min至1小時之時間來將H2 與O2 氣體之混合物引入至處理腔室。在一些具體實例中，自由基氧化製程不存在諸如形成電漿之點燃事件，該事件原本將通常用於熱解H2 及O2 以形成蒸汽。實情為，准許H2 及O2 在第一電荷捕獲層230a之表面處發生反應，以形成諸如OH自由基、HO2 自由基或O雙自由基之自由基以形成中間氧化物層230c。
如本文中所使用，術語「富氧」及「富矽」係相對於此項技術中常用的化學計量氮化矽或「氮化物」，其具有（Si3 N4 ）之組成物及大約2.0之折射率（RI）。因此，「富氧」氮氧化矽需要自化學計量氮化矽朝向較高wt%的矽及氧（亦即，氮還原）移位。因此，富氧氮氧化矽膜更類似二氧化矽，且RI朝向純二氧化矽之1.45 RI減小。類似地，本文中描述為「富矽」的膜需要自化學計量氮化矽朝向較高wt%的矽與較少氧（相比「富氧」膜）移位。因此，富矽氮氧化矽膜更類似矽，且RI朝向純矽之3.5 RI增加。
再次參考圖2E，數個介電層進一步包括形成在電荷捕獲層230或第二電荷捕獲層230b上或上覆該層之頂蓋層232。在諸如所展示之一些具體實例中，頂蓋層232為多層頂蓋層，其包括上覆電荷捕獲層230之至少一下部或第一頂蓋層232a及上覆第一頂蓋層232a之第二頂蓋層232b。
在一個具體實例中，第一頂蓋層232a可包括使用低壓化學氣相沈積（low pressure chemical vapor deposition；LPCVD）熱氧化製程沈積的，具有介於2.0 nm與4.0 nm之間的厚度的諸如氧化矽（SiO2 ）之高溫氧化物（high-temperature-oxide；HTO）。舉例而言，氧化製程可包括在將基板維持在約900℃至約1000℃的溫度下時，以約50 mT至約1000 mT之壓力歷時約10分鐘至約120分鐘之週期使基板204曝露至沈積腔室中的矽源，如矽烷、氯矽烷或二氯矽烷及諸如O2 或N2 O之含氧氣體。在一些具體實例中，在用於形成第二電荷捕獲層230b之相同處理腔室中原位執行，且在緊隨形成第二電荷捕獲層230b後執行氧化製程。
在一個具體實例中，第二頂蓋層232b可包括藉由使用N2 O/NH3 與DCS/NH3 之氣體混合物的CVD製程形成的，具有介於2.0 nm與4.0 nm之間的厚度的氮化矽、富矽氮化矽或富矽氮氧化矽層。
在一些具體實例中，第一頂蓋層232a及第二頂蓋層232b兩者可皆包括藉由使用N2 O/NH3 與DCS/NH3 之氣體混合物的CVD製程形成的氮化矽、富矽氮化矽或富矽氮氧化矽層。第一頂蓋層232a及第二頂蓋層232b可具有或可不具有相同化學計量。
仍參考圖1及圖2E，形成在頂蓋層232上或上覆頂蓋層的犧牲氧化物層234。在一個具體實例中，犧牲氧化物層234可包括藉由熱氧化製程或自由基氧化生長，且具有介於2.0 nm與4.0 nm之間的厚度的高溫氧化物（HTO）層。在另一具體實例中，犧牲氧化物層234可藉由化學氣相沈積製程在低壓化學氣相沈積（LPCVD）腔室中形成或沈積成。舉例而言，犧牲氧化物層234可藉由使用如下處理氣體之CVD製程沈積成，該處理氣體包括呈提供二氧化矽（SiO2 ）犧牲氧化物層234之定製比率及流動速率的矽烷或DCS與諸如O2 或N2 O之含氧氣體的氣體混合物。
接下來，仍參考圖1及圖2E，圖案化遮罩層280形成於犧牲氧化物層234上或上覆該犧牲氧化物層，且參考圖2F，蝕刻或圖案化安置在第一區206外部之犧牲氧化物層234、頂蓋層232及電荷捕獲層230以及穿隧介電層228以形成NV閘極堆疊236。在一個具體實例中，NV閘極堆疊236可實質上安置成在第一區206中上覆NVM電晶體226的通道224。蝕刻或圖案化製程可進一步自基板204之第二區208移除NV閘極堆疊236之各種介電層（步驟110）。圖案化遮罩層280可包括使用標準微影技術圖案化之光阻層，且可使用包括一或多個單獨步驟之乾式蝕刻製程蝕刻或移除第二區208中之NV閘極堆疊236層，以在穿隧介電質228或襯墊氧化物209之表面上終止。在一個具體實例中，蝕刻可經組態以藉由引入各向同性組份在STI 202凹坑中移除NV閘極堆疊中的介電層，並在剩餘最小大約45Å之襯墊氧化物209時在第二區208中停止。
參考圖1、圖2F及圖2G，以高度選擇性清洗製程自NV閘極堆疊236移除犧牲氧化物層234及多層頂蓋層232中之第二頂蓋層232b的頂部部分或實質上全部（步驟112）。此清洗製程進一步移除第一區206中剩餘的超出NV閘極堆疊236的任何氧化物，諸如穿隧介電質228及/或襯墊氧化物209中之氧化物，並在第二區208中使基板204準備用於HV閘極氧化物252層生長。在一個替代具體實例中，可並不完全移除襯墊氧化物209或根本不移除襯墊氧化物（圖2G中之虛線）。在一個例示性實施中，可以濕式清洗製程使用含有界面活性劑之10:1緩衝氧化物蝕刻（BOE）移除犧牲氧化物層234及第二頂蓋層232b。替代地，可使用20:1 BOE濕式蝕刻、50:1氫氟酸（HF）濕式蝕刻、襯墊蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。
接下來，參考圖1及圖2H，在基板204上方直接地或間接地形成HV閘極氧化物252層（步驟114）。在一個具體實例中，如圖2G中最佳說明，製程在以襯墊氧化物預清洗製程完全或部分移除襯墊氧化物209時開始。在部分或完全移除襯墊氧化物209之後，藉由乾式快速熱氧化（rapid thermal oxidation；RTO）製程、習知或爐氧化製程、化學氣相沈積製程（CVD）或此項技術中已知的其他非自由基氧化物形成製程或其組合而形成HV閘極氧化物252層。在一個具體實例中，可不建議濕式爐氧化，如稍後章節中所解釋。
在一個具體實例中，作為一實例，氧化製程以在具有或不具有諸如電漿之點燃事件的情況下在分批或單個晶圓處理腔室中執行的乾式RTO開始。舉例而言，裝置經受涉及使氧氣（O2 ）氣體流入處理腔室的快速熱氧化製程。O2 氣體准許在範圍大約為1000至1100℃之溫度、範圍大約為0.5至5托之壓力下發生反應，以形成HV閘極氧化物252層。在一個具體實例中，可藉由氧化矽晶圓204在晶圓204之表面216的至少一部分上生長HV閘極氧化物252層。在一個替代具體實例中，可用為非自由基氧化製程之快速分子氧化取代RTO製程。然而，在一個具體實例中，HV閘極氧化物252層可能未藉由諸如原位蒸汽生成（ISSG）之濕式快速及自由基氧化製程形成，此係因為此等自由基氧化製程可影響或氧化第一區206中之NV閘極堆疊226的頂蓋層232a及/或232b及第二電荷捕獲層230b。在替代具體實例中，可藉由諸如化學氣相沈積（CVD）或其他在具有或不具有諸如電漿之點燃事件之情況下在分批或單個晶圓處理腔室中執行的非自由基氧化製程之製程取代RTO或習知爐氧化製程，只要將生長或沈積氧化物以在第二區208中形成HV閘極氧化物252層即可。在一個具體實例中，藉由控制HV閘極氧化物252層形成中之操作參數，可達成HV閘極氧化物252層之目標厚度。參數可包括RTO、爐氧化及CVD製程之持續時間、溫度、壓力、反應物等。如稍後章節中將解釋，HV閘極氧化物252層的至少一部分在成品裝置中作為HV_MOS電晶體214之HV閘極氧化物252繼續存在。在一個具體實例中，為耐受相對高的操作電壓，HV閘極氧化物252層之合乎需要的目標厚度可大約介於100 Å至200 Å之間或為其他厚度。應理解，此範圍僅係說明性的且並不意欲為限制性的。在一個具體實例中，HV閘極氧化物252層可在圖2H中描述之製程中形成為厚於合乎需要的厚度。可在稍後製程中移除過量HV閘極氧化物252層，以達成HV_MOS電晶體214之HV閘極氧化物252的合乎需要或最後厚度。如先前所解釋，形成HV閘極氧化物252層之製程可對第一區206中之NV閘極堆疊236具有極小影響至實質上無影響。
再次參考圖2H，在形成HV閘極氧化物252層之後，可形成在第一區206中之至少NV閘極堆疊236及第二區208中之HV_MOS 214的通道218上方的HV閘極氧化物252層上或上覆該堆疊及層的圖案化遮罩層254（步驟116）。圖案化遮罩層254可包括使用標準微影技術圖案化的光阻層、硬式遮罩層或此項技術中已知的其他技術。
接下來，參考圖1圖2I，移除上覆基板204之第二區208中之I/O_MOS 215及LV_MOS 212的至少通道218之HV閘極氧化物252（步驟116）。在氧化蝕刻步驟之後，可曝露I/O_MOS 215及LV_MOS 212區域中之基板表面216。在一個例示性具體實例中，可使用含有界面活性劑之10:1緩衝氧化物蝕刻（BOE）以濕式清洗製程移除HV閘極氧化物252層。替代地，可使用20:1 BOE濕式蝕刻、50:1氫氟酸（HF）濕式蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。在一個替代具體實例中，可使用電漿蝕刻製程移除HV閘極氧化物252層。
接下來，參考圖1及圖2J，執行氧化製程，以氧化多層頂蓋層232之第二頂蓋層232b及/或第一頂蓋層232a的剩餘部分及（視情況）第二電荷捕獲層230b的一部分，以形成上覆第二電荷捕獲層230b的阻擋氧化物層260（步驟118）。在一個具體實例中，氧化製程適於氧化或耗用第一頂蓋層232a或第二頂蓋層232b的剩餘部分或（視情況）第二電荷捕獲層230b的一部分，以在第一區中形成阻擋氧化物層260，同時氧化上覆I/O_MOS 215及LV_MOS 212的通道218的基板表面216之至少一部分，以在第二區中形成I/O閘極氧化物256層。在一個具體實例中，氧化製程亦可在HV_MOS 214之通道218處或周圍生長氧化物層以增加HV閘極氧化物252'層之厚度。氧化製程可包括原位蒸汽生成（ISSG），或其他在具有或不具有諸如電漿之點燃事件之情況下在分批或單個基板處理腔室中執行的自由基氧化製程。舉例而言，在一個具體實例中，可以自由基氧化製程生長阻擋氧化物層260及I/O閘極氧化物256層，該製程涉及使彼此呈用於ISSG之大約1:1或10:1之比率的氫氣（H2 ）及氧氣（O2 ）氣體流入處理腔室而不進行諸如形成電漿之點燃事件，該點燃事件原本將通常用於熱解H2 及O2 以形成蒸汽。實情為，H2 及O2 准許在範圍大約在用於ISSG之700至800℃或800至1100℃之溫度下、以範圍大約在用於ISSG之0.5至5托或0.5至15托之壓力反應，以在其餘的第二頂蓋層232b或第一頂蓋層232a之表面處形成自由基，諸如，OH自由基、HO2 自由基或O雙自由基自由基。可在範圍大約在10至15分鐘中的持續時間內進行自由基氧化製程以藉由氧化及耗用多層頂蓋層232及視情況具有自約3 nm至約4.5 nm之厚度的第二電荷捕獲層230b之一部分及具有自約3 nm至約7 nm之厚度的I/O閘極氧化物256層來實現生長阻擋氧化物260層。在一個具體實例中，藉由控制I/O閘極氧化物256層形成中之操作參數，可達成I/O閘極氧化物256層之目標厚度。參數可包括ISSG或其他自由基氧化製程之持續時間、溫度、壓力、反應物等。如稍後章節中將解釋，I/O閘極氧化物256層的至少一部分在成品裝置中作為I/O_MOS電晶體215之I/O閘極氧化物256繼續存在。在一個具體實例中，為耐受相對高的操作電壓，I/O閘極氧化物252層之合乎需要的目標厚度可大約介於30 Å至70 Å之間或為其他厚度。應理解，此範圍僅係實例且並不意欲為限制性的。在一個具體實例中，I/O閘極氧化物256層可在圖2J中描述之製程中形成為厚於合乎需要的厚度。可在稍後製程中移除過量I/O閘極氧化物256層，以達成I/O_MOS電晶體215之I/O閘極氧化物256的合乎需要或最後厚度。
再次參考圖2J，在形成I/O閘極氧化物256層之後，可形成在第一區206中之至少NV閘極堆疊236、第二區208中之HV_MOS 214的通道218上方的HV閘極氧化物252'層及I/O_MOS 215的通道218上方的I/O閘極氧化物256層上或上覆該堆疊及兩層的圖案化遮罩層258（步驟120）。圖案化遮罩層258可包括使用標準微影技術圖案化的光阻層、硬式遮罩層或此項技術中已知的其他技術。
接下來，參考圖1及圖2K，移除上覆基板204之第二區208中之LV_MOS 212的至少通道218之I/O閘極氧化物256層（步驟120）。在氧化物蝕刻步驟之後，可曝露出LV_MOS 212區域中之基板表面216。在一個例示性具體實例中，可使用含有界面活性劑之10:1緩衝氧化物蝕刻（BOE）以濕式清洗製程移除I/O閘極氧化物256層。替代地，可使用20:1 BOE濕式蝕刻、50:1氫氟酸（HF）濕式蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。在一個替代具體實例中，可使用包括一或多個單獨步驟之乾式蝕刻製程蝕刻或移除I/O閘極氧化物256層以在基板表面216上終止。
接下來，參考圖1及圖2L，執行氧化製程以形成LV閘極氧化物262層（步驟122）。在一個具體實例中，可藉由諸如ISSG製程之自由基氧化製程形成LV閘極氧化物262層，如上文所描述。在藉由ISSG形成LV閘極氧化物262層時，可在LV_MOS 212區域處或周圍形成厚度為約5 Å至約10 Å之薄LV閘極氧化物262層。相同自由基氧化製程亦可增加I/O_MOS 215區域處或周圍之I/O閘極氧化物256'層、HV_MOS 214區域處或周圍之HV閘極氧化物252''層及NV閘極堆疊236之阻擋氧化物260'層的厚度。在一個具體實例中，藉由控制LV閘極氧化物262層形成中之操作參數，可達成LV閘極氧化物262層之目標厚度。參數可包括ISSG或其他自由基氧化製程之持續時間、溫度、壓力、反應物等。如稍後章節中將解釋，LV閘極氧化物262層的至少一部分在成品裝置中作為LV_MOS電晶體212之LV閘極氧化物262繼續存在。
在一個替代具體實例中，可藉由RTO或習知爐氧化形成LV閘極氧化物262層。在此等狀況下，NV閘極堆疊236之阻擋氧化物260層的厚度可不受影響。在一些具體實例中，可代替二氧化矽使用薄高介電常數或高k介電材料。高介電常數介電材料可包括（但不限於）藉由例如原子層沈積（ALD）、物理氣相沈積（physical vapor deposition；PVD）、化學氣相沈積（CVD）、低壓CVD（low pressure CVD；LPCVD）或電漿增強式CVD（plasma enhanced CVD；PECVD）製程沈積的氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、氧化鋯鉿及氧化鑭。
在一些具體實例中，形成LV閘極氧化物262層亦可涵蓋藉由向基板204提供氮化大氣而形成富氮氧化矽膜。術語「富氮」可理解為意指介於大約0.5至3.5原子百分比（at %）之間或更高的峰值氮濃度。另外，術語「氮化大氣」可理解為意指實現形成富氮氧化矽膜之大氣。在一些具體實例中，向基板204提供氮化大氣可涵蓋在第一溫度下將氧化亞氮（N2 O）引入炬區(torch region)。有利地，此第一溫度可選擇為充分高，以促進形成氮化大氣之放熱反應。隨後，藉由腔室之間的流體耦合將所形成大氣引導至處理腔室中的矽晶圓。在一個具體實例中，富氮氧化物膜亦可形成於I/O閘極氧化物256'層、HV閘極氧化物252''層及/或阻擋氧化物260'層中，此係由於其在步驟122期間亦曝露於「氮化大氣」。富氮或氮化氧化矽膜在後續製造製程中可阻礙諸如硼之摻雜劑發生擴散。因此，可減少使用富氮氧化矽閘極介電質形成的電晶體之臨限電壓劣化。另外，此等氮化氧化矽膜可已改良了熱載流子電阻及介電完整性。
在此製造階段，三閘極具體實例在圖2L中最佳展示，其中形成NVM閘極堆疊236之阻擋氧化物260層以及HV_MOS 214、I/O_MOS 215、LV_MOS之頂部介電層（閘極氧化物252''、256'及262），其各自具有明顯不同之厚度。在一個具體實例中，HV閘極氧化物252''比I/O閘極氧化物256'厚，且I/O閘極氧化物256'比LV閘極氧化物262厚。製造製程可進行至高介電常數介電質形成及金屬閘極形成（HKMG製程流程），其在圖7中描述。
圖3為描述製造如圖2L中最佳說明的埋藏SONOS類NVM裝置之第一替代具體實例300的流程圖。參考圖3，製造製程以類似於圖1及圖2A至圖2E中所描述之具體實例的方式開始（步驟102至108）。如先前所描述，穿隧介電質228層、第一電荷捕獲層230a及第二電荷捕獲層230b、第一頂蓋層232a及第二頂蓋層232b、犧牲氧化物層234在基板204之第一區206及第二區208中依序形成為上覆基板204。參考圖3及圖4A，形成上覆犧牲氧化物層234之犧牲性氮化物層402（步驟302）。在一個具體實例中，犧牲性氮化物層402係藉由諸如使用N2 O/NH3 與DCS/NH3 之氣體混合物的CVD或PVD之習知製程而形成，以達成約50 Å至200 Å之厚度。
仍參考圖4A，形成在犧牲性氮化物層402上或上覆該層的圖案化遮罩層404，且參考圖4B，蝕刻或圖案化犧牲性氮化物層402、犧牲氧化物層234、多層頂蓋層232及多層電荷捕獲層230以及穿隧介電層228，以形成NV閘極堆疊236。在一個具體實例中，NV閘極堆疊236安置成在第一區206中至少上覆NVM電晶體226之通道224。蝕刻或圖案化製程可進一步自基板204之第二區208移除NV閘極堆疊236之各種介電層（步驟304）。圖案化遮罩層404可包括使用標準微影技術圖案化之光阻層，且可使用包括一或多個單獨步驟之乾式蝕刻製程蝕刻或移除第二區208中之NV閘極堆疊236層，以在穿隧介電質228或襯墊氧化物209之表面上終止。
參考圖3及圖4B，執行清洗製程，以移除第一區206中剩餘的超出NV閘極堆疊236之任何氧化物，諸如穿隧介電質228及/或襯墊氧化物209中的氧化物，並在第二區208中使基板204準備用於HV閘極氧化物生長（步驟306）。在一個替代具體實例中，並不完全移除襯墊氧化物109或根本不移除襯墊氧化物（展示為圖4B中之虛線）。在一個例示性實施中，可使用含有界面活性劑之10:1緩衝氧化物蝕刻（BOE）以濕式清洗製程移除殘餘穿隧介電質228及/或襯墊氧化物209。替代地，可使用20:1 BOE濕式蝕刻、50:1氫氟酸（HF）濕式蝕刻、襯墊蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。
接下來，參考圖3及圖4C，在基板204上方直接地或間接地形成HV閘極氧化物252層（步驟306）。在一個具體實例中，如圖4C中最佳說明，製程在以襯墊氧化物預清洗製程完全或部分移除襯墊氧化物209時開始。在部分或完全移除襯墊氧化物209之後，藉由快速熱乾式氧化（RTO）製程、習知或爐氧化製程、化學氣相沈積製程（CVD）或此項技術中已知的其他非自由基氧化物形成製程或其組合而形成HV閘極氧化物252層。在一個具體實例中，HV閘極氧化物252層可生長至約100 Å至200 Å之厚度。在一個具體實例中，在預清洗製程之後的剩餘襯墊氧化物209可變成稍後生長之HV閘極氧化物252層的部分。
應理解，氧化製程（RTO或爐氧化）可花費經延長之週期生長相對厚之HV閘極氧化物252層。在該長氧化製程期間，NV閘極堆疊236之穿隧介電質228中的氧化物生長可受到影響。因此，穿隧介電質228可出乎意料地具有較厚結構，此會不利地影響最終NVM電晶體226之操作。在一個具體實例中，NVM電晶體226之電學效能（諸如藉由穿隧進行之程式化/抹除）可劣化。相對較長HV閘極氧化物252層生長之另一潛在問題在於STI 202氧化物中之水分亦可在NV閘極堆疊236下悄悄侵入並增加穿隧介電質228厚度。此等機制兩者皆可導致穿隧介電質228厚度大量增加，從而導致電子/電洞之穿隧在程式化/抹除期間發生劣化，且導致最終NVM電晶體206之程式化/抹除Vt及Vt窗口發生劣化。安置於NV閘極堆疊236之頂部處的相對較厚犧牲性氮化物402（50 Å至200 Å）可有助於最小化或消除穿隧介電質228中或周圍的氧化物種（諸如H2 O）之侵蝕，且因此防止最終NVM電晶體226之電學特性發生任何劣化。
接下來，參考圖3及圖4D，在HV閘極氧化物252層已生長至所要厚度之後，自NV閘極堆疊236移除犧牲性氮化物402（步驟308）。在一個具體實例中，可藉由使用熱磷酸之濕式蝕刻移除犧牲性氮化物402。犧牲性氮化物402蝕刻對氧化物極其具有選擇性，且可自NV閘極堆疊236及HV閘極氧化物252層移除極小量之氧化物。
接下來，製造製程可繼續以移除犧牲氧化物234及第二頂蓋層232b之至少頂部部分，如圖4D或圖2G中所最佳說明（步驟112）。隨後，製造製程可遵循如圖1中所展示之序列-步驟116至122，以完成圖2L中的埋藏SONOS類NVM裝置的三閘極具體實例。
圖5為描述製造如圖2L中最佳說明的埋藏SONOS類NVM裝置之第二替代具體實例500的流程圖。參考圖5，製造製程以類似於圖1及圖2A至圖2B中所描述之具體實例的方式開始（步驟102至104）。此具體實例之主要差異在於在形成NV閘極堆疊236之介電層之前形成HV閘極氧化物252層。
接下來，參考圖5及圖6A，在基板204上直接地或間接地形成HV閘極氧化物252層（步驟602）。在一個具體實例中，如圖6A中最佳說明，製程在以襯墊氧化物預清洗製程完全移除襯墊氧化物209時開始。襯墊氧化物預清洗可涉及例如使用含有界面活性劑之10:1緩衝氧化物蝕刻（BOE）的濕式清洗製程。替代地，可使用20:1 BOE濕式蝕刻、50:1氫氟酸（HF）濕式蝕刻、襯墊蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。在移除襯墊氧化物209之後，可藉由快速熱乾式氧化（RTO）製程、習知或爐氧化製程、諸如原位蒸汽生成（ISSG）之快速及自由基濕式氧化製程、化學氣相沈積製程（CVD），或此項技術中已知之其他氧化物形成製程或其組合來形成HV閘極氧化物252層。在一個具體實例中，由於NV閘極堆疊238尚待形成，因此可使用諸如ISSG之自由基氧化製程，此係由於其將不氧化NV閘極堆疊236中之氮化物，如同圖1之步驟114或圖3之步驟306。
在一個具體實例中，作為一實例，氧化製程以在具有或不具有諸如電漿之點燃事件的情況下在分批或單個基板處理腔室中執行的乾式RTO開始。舉例而言，裝置經受涉及使氧氣（O2 ）氣體流入處理腔室的快速熱氧化製程。O2 氣體准許在範圍大約為1000至1100℃之溫度、範圍大約為0.5至5托之壓力下發生反應，以形成HV閘極氧化物252層。在一個具體實例中，藉由氧化矽基板204在基板204之表面216的至少一部分上生長HV閘極氧化物252層。在一個替代具體實例中，可用為非自由基氧化製程之快速分子氧化（乾式或濕式）取代RTO製程。在另一具體實例中，藉由諸如原位蒸汽生成（ISSG）之濕式快速及自由基氧化製程形成HV閘極氧化物252層。濕式快速及自由基氧化可在具有或不具有諸如電漿之點燃事件的情況下在分批或單個基板處理腔室中執行。舉例而言，在一個具體實例中，可以濕式自由基氧化製程生長HV閘極氧化物252層，該製程涉及使彼此呈大約1:1之比率的氫氣（H2 ）及氧氣（O2 ）氣體流入處理腔室中而不進行點燃事件（諸如形成電漿），該點燃事件原本將通常用於熱解H2 及O2 以形成蒸汽。實情為，H2 及O2 准許在範圍大約為1000至1100℃之溫度、範圍大約為0.5至10托之壓力下發生反應，以形成諸如OH自由基、HO2 自由基或O雙自由基自由基之自由基。對於使用ISSG製程之單個基板歷時範圍大約為5至10分鐘之持續時間，或對於分批爐製程歷時30至120分鐘之持續時間進行氧化製程，以實現生長HV閘極氧化物252層。在該週期期間，HV閘極氧化物252層在第一區206及第二區208兩者中生長。在替代具體實例中，可藉由諸如化學氣相沈積（CVD），或其他在具有或不具有諸如電漿之點燃事件之情況下在分批或單個基板處理腔室中執行的自由基氧化製程之製程取代濕式快速及自由基氧化，只要將生長或沈積氧化物以形成HV閘極氧化物252層即可。在一個具體實例中，藉由控制HV閘極氧化物252層形成中之操作參數，可達成HV閘極氧化物252層之目標厚度。參數可包括RTO、ISSG、爐氧化及CVD製程之持續時間、溫度、壓力、反應物等。如稍後章節中將解釋，HV閘極氧化物252層的至少一部分在成品裝置中作為HV_MOS電晶體214之HV閘極氧化物252繼續存在。在一個具體實例中，為耐受相對高之操作電壓，HV閘極氧化物252層之合乎需要的目標厚度可大約介於100 Å至200 Å之間或為其他厚度。應理解，此範圍僅係說明性的且並不意欲為限制性的。在一個具體實例中，HV閘極氧化物252層可在圖6A中描述之製程中形成為厚於或薄於合乎需要的厚度。可在稍後製程中移除或添加過量或不足的HV閘極氧化物252層，以達成HV_MOS電晶體214之HV閘極氧化物252的合乎需要或最後厚度。
替代地，HV閘極氧化物252層可形成為鄰近於襯墊氧化物209及基板204之至少底部部分。如圖2D中所最佳說明，襯墊氧化物209在襯墊氧化物預清洗製程期間未被完全移除，如先前所描述。在一個具體實例中，省略襯墊氧化物預清洗製程。在另一具體實例中，進行襯墊氧化物預清洗製程，但並不移除襯墊氧化物209的整體。接著可以前述製程將HV閘極氧化物252層形成於襯墊氧化物209之至少剩餘或底部層上方。在兩具體實例中，剩餘襯墊氧化物209變成成品HV閘極氧化物252層之部分。在一個具體實例中，襯墊氧化物預清洗製程及閘極氧化物形成製程之操作參數可經組態以達成HV閘極氧化物252層的組合厚度。如先前論述，HV閘極氧化物252層之組合厚度可大於或小於合乎需要的或最後閘極厚度，且可在稍後製程中移除或增加過量HV閘極氧化物252層。在一個具體實例中，由於襯墊氧化物209及HV閘極氧化物252層係單獨且個別地形成，因此其在化學上的化學計量組成及比率方面及/或物理上可不同。此外，在組合結構中，襯墊氧化物209與稍後生長/沈積的HV閘極氧化物252層之間可存在界面（未示出）。
接下來，參考圖5及圖6C，形成在HV閘極氧化物252層上或上覆該層的圖案化穿隧遮罩220，穿過穿隧遮罩220中之窗口或開口植入具有適當能量及濃度的離子（由箭頭222表示），以在第一區206中形成用於NVM電晶體226之通道224，並至少移除窗口中的穿隧遮罩220及HV閘極氧化物252層（步驟604）。穿隧遮罩220可包括由圖案化氮化物或氮化矽層形成之光阻層或硬式遮罩。在多個NVM電晶體226存在於第一區206中之具體實例中，多個通道224可同時形成。
在一個具體實例中，用於NVM電晶體226之通道224可為以自約50千電子伏特（keV）至約500 keV之能量及自約5e11 cm-2 至約1e13 cm-2 之劑量植入有銦（In）的深銦摻雜式通道，以形成n通道NVM電晶體226。在一個具體實例中，植入銦以形成NVM電晶體226之通道224將成品NVM電晶體之臨限電壓（VT ）一致性自約150毫伏（mV）之VT 標準差改良至約70至80 mV。視情況或另外，在通道224處以約20 keV之能量及自約5e11 cm-2 至約1e13 cm-2 之劑量用砷植入淺摻雜式通道。替代地，可植入BF2 以形成N通道NVM電晶體，或植入砷或磷以形成P通道NVM電晶體。在一個替代具體實例中，亦可與MOS電晶體212、214、215之通道218同時形成用於NVM電晶體226之通道。在一些具體實例中，N通道NVM電晶體及P通道NVM電晶體之通道224可同時或分別形成。
在一個具體實例中，如圖6D中所說明，可例如使用含有界面活性劑之10:1緩衝氧化物蝕刻（BOE）以濕式清洗製程移除在穿隧遮罩220中之窗口或開口中的HV閘極氧化物252層。替代地，可使用20:1 BOE濕式蝕刻、50:1氫氟酸（HF）濕式蝕刻、襯墊蝕刻或任何其他類似氫氟酸類濕式蝕刻化學方法執行濕式清洗製程。隨後或同時，可使用氧電漿灰化或剝除包括光阻材料之穿隧遮罩220。替代地，可使用濕式或乾式蝕刻製程移除硬式穿隧遮罩220。
接下來，參考圖1及圖6D，清洗或預清洗晶圓204之表面216，形成或沈積數個介電層，形成在介電層上或上覆介電層的遮罩，並蝕刻介電層以在第一區206中形成NV閘極堆疊236（步驟108）。預清洗可為濕式或乾式製程。在一個具體實例中，其可為使用HF或標準清洗（SC1）及（SC2）之濕式製程，且對晶圓204之材料具有高度選擇性。在一個具體實例中，通常使用氫氧化銨（NH4 OH）、過氧化氫（H2 O2 ）與水（H2 O）的1:1:5溶液在30℃至80℃下歷時約10分鐘執行SC1。在另一具體實例中，SC2為以HCl、H2 O2 與H2 O之1:1:10溶液在約30℃至80℃下的短時浸漬。
接下來，參考圖6D，包括穿隧介電質228、多層電荷捕獲層230、多層頂蓋層232、犧牲氧化物234之數個介電層可安置在第一區206及第二區208中（步驟108）。圖6D與圖2E中之具體實例之間的差異中的一者在於穿隧介電質228形成於HV閘極氧化物252層上方，而非在第二區208中形成於襯墊氧化物209上方。
接下來，參考圖6D及圖6E，可形成在介電層上或上覆介電層的遮罩280，且接著可蝕刻介電層以在第一區206中形成NV閘極堆疊236（步驟110'）。製程步驟極類似於圖1中之步驟110。主要差異中之一者在於圖案化步驟可在HV閘極氧化物252層之頂部表面處而非襯墊氧化物209處終止，HV閘極氧化物層已至少在第二區208中形成。在一個具體實例中，HV閘極氧化物252層將變成最終HV_MOS電晶體214之HV閘極氧化物252的至少一部分，如圖8J中所說明。
接下來，製造製程可繼續以移除犧牲氧化物234及第二頂蓋層232b之至少頂部部分，如圖2G中所最佳說明（步驟112）。隨後，製造製程可遵循如圖1中所展示之序列-步驟116至122，以完成圖2L中的埋藏SONOS類NVM裝置的三閘極具體實例。
圖7為說明後續步驟之具體實例至用於繼續製造記憶體單元或陣列之圖1、圖3及圖5中之具體實例的流程圖，該記憶體單元或陣列包括埋藏SONOS或MONOS類NVM電晶體及MOS電晶體。除了其他元件之外，製造步驟702至720亦描述用於NVM裝置800之NVM電晶體226及/或MOS電晶體214、215及212的高介電常數介電層及金屬閘極之形成。圖1、圖3及圖5中所揭示之具體實例為用以產生具有三閘極結構之埋藏NVM電晶體（MOS電晶體）的具體實例之製造方法中之一些，如圖2L中最佳說明。應理解，圖7及圖8A至圖8J中所揭示之具體實例適用於如圖2L中所說明之相同或類似結構，且不限於圖1、圖3及圖5中所揭示之製造方法。
參考圖7及圖8A，高介電常數或高K介電材料或層802在第一區206中及在第二區208中形成或沈積於NVM電晶體206之NV閘極堆疊236上或上方（步驟702）。在一個具體實例中，沈積步驟可同時在NVM電晶體226中形成多層阻擋介電質，在MOS電晶體214、215及212中形成多層閘極介電質。在一個具體實例中，多層阻擋介電質可包括高介電常數介電層802及NVM電晶體206中之阻擋氧化物層260'。多層閘極介電質可分別包括高介電常數介電層802及HV_MOS電晶體214、I/O_MOS電晶體215及LV_MOS電晶體212中之閘極氧化物252''、256'及262。高介電常數介電層802可包括但不限於氧化鉿、氧化鋯、矽酸鉿、氮氧化鉿、鉿氧化鋯及氧化鑭，其藉由例如原子層沈積（ALD）、物理氣相沈積（PVD）、化學氣相沈積（CVD）、低壓CVD（LPCVD）或電漿增強CVD（PECVD）製程沈積至介於約3.0 nm與約8.0 nm之間的實體厚度或其他厚度。
應理解，高介電常數介電層802可增加NVM電晶體226之多層阻擋介電質（阻擋氧化物260'層加高介電常數介電層802）的總厚度。在一些具體實例中，額外厚度（物理及/或電性）可不利地影響或劣化NVM電晶體226之效能。在一個具體實例中，可能有必要使多層阻擋介電質之厚度降低至操作範圍，例如大約3 nm至4.5 nm。如圖2I及其對應的描述中最佳說明，阻擋氧化物260層可主要與I/O_MOS 215之I/O閘極氧化物256同時形成。相關聯ISSG或自由基氧化製程之操作參數細節可能難以改變，此係由於I/O閘極氧化物256可能需要達至自約5 nm至約7 nm或其他厚度之目標厚度，且其為CMOS基線製程之部分。實情為，在一個具體實例中，可能較能達成調整頂蓋層232之化學計量，尤其是第一頂蓋層232a之化學計量，以在ISSG製程期間抑制或減緩頂蓋層232之氧化速率。在一個具體實例中，第一頂蓋層232a且有可能第二頂蓋層232b之氧濃度可在ISSG或自由基氧化製程之後在不變更如圖2J中所描述之操作細節的情況下減小，使得阻擋氧化物260層之厚度減小。在一個具體實例中，頂蓋層232可為純氮化物層且可含有大約0%氧。在一些視情況選用之具體實例中，在步驟702之前，可對阻擋氧化物260'層、HV閘極氧化物252''層、I/O閘極氧化物256'層或LV閘極氧化物262層執行一或多個蝕刻或濕式清洗製程以達成各別所要閘極介電質（閘極氧化物層加高介電常數介電層802）厚度。
在一個替代具體實例中，當需要代替高介電常數金屬閘極之多晶矽閘極時，高介電常數介電層802沈積成上覆NVM電晶體226之NV堆疊236，且接著被移除。高介電常數金屬閘極形成於第一區206及第二區208中之電晶體可在高介電常數介電層802移除期間由遮罩（圖8A中未展示）保護。
參考圖7及圖8B，多晶矽或多晶矽閘極層803在第一區206及第二區208中沈積或形成於基板204之實質上整個表面以及形成於其上所有層及結構上方（步驟704）。在一個具體實例中，多晶矽閘極層803可藉由化學氣相沈積（CVD）形成為介於30 nm至約100 nm之間的厚度或其他適當厚度。在其他具體實例中，多晶矽閘極層803可藉由此項技術中已知之其他沈積方法或製造方法形成。在一個替代具體實例中，在多晶矽閘極層803沈積之前，薄氮化鈦層（此圖中未展示）沈積於高介電常數介電層802上方，且多晶矽閘極層803可沈積成上覆薄氮化鈦層。氮化鈦沈積係視情況選用的，且可促進後續多晶矽閘極層圖案化或移除。
在高介電常數介電層802沈積成上覆NVM電晶體226之NV堆疊236但隨後被移除之前述替代具體實例中，多晶矽層803可實際上沈積於NVM電晶體226之阻擋介電層206'上。
參考圖7及圖8C，圖案化光阻遮罩（未展示）使用標準微影技術形成，且多晶矽閘極層803經蝕刻以在高介電常數介電層802之表面上終止，從而形成NVM電晶體226及MOS電晶體214、215及212的虛設或犧牲性多晶矽閘極804（步驟706）。在一個具體實例中，多晶矽閘極層803可使用標準多晶矽蝕刻化學物質來蝕刻，諸如對下伏的高介電常數介電層802具高選擇性之CHF3 或C2 H2 或HBr/O2 。在一個具體實例中，若在第一區206中存在多於一個NVM電晶體且在第二區208中存在MOS電晶體212、214及215，則多個虛設多晶矽閘極804可同時形成。在一個替代具體實例中，當不存在高介電常數介電層802時，多晶矽閘極層803可經蝕刻以在阻擋氧化物260'層之表面上終止。在另一替代具體實例中，多晶矽閘極層803可經蝕刻以在前述薄氮化鈦層（若存在）之表面上終止。
仍參考圖8C，第一間隔件層沈積且經蝕刻以形成鄰近於MOS電晶體212、215、214及NVM電晶體226之虛設或犧牲性多晶矽閘極804的第一側壁間隔件或偏移間隔件808（步驟706）。在一個具體實例中，第一間隔件層可包括氧化矽或氮化矽，其使用如本文中所描述之任何已知的CVD技術沈積至介於10 nm至約30 nm之間的厚度。
隨後，可鄰近於MOS電晶體212、214、215中之一或多者的第一側壁間隔件808植入一或多個經輕摻雜汲極（lightly-doped drain；LDD）延伸部，且該一或多個經輕摻雜汲極延伸部在該些第一側壁間隔件下方延伸（步驟706）。在一個具體實例中，MOS LDD藉由以適當能量植入適當離子物種至適當濃度而形成。舉例而言，第二區208中之P型LV_MOS電晶體212或任何其他P型MOS電晶體的汲極延伸部可藉由形成光阻遮罩而形成，選定電晶體藉由該光阻遮罩（未展示）曝露且以自約10至約100千電子伏特（keV）之能量及自約1e12 cm-2 至約5e14 cm-2 的劑量植入硼離子（BF2 ）視情況，可藉由相同光阻遮罩、藉由以20至70千電子伏特（keV）之能量及2e12 cm-2 至約5e12 cm-2 之劑量植入砷或磷而進行用於P型LV_MOS電晶體212或其他P型MOS電晶體之袋狀(pocket)或光暈(halo)植入（未展示）。類似地，N型電晶體（諸如N型I/O_MOS電晶體215及HV_MOS電晶體214）之MOS LDD可藉由以自約10至約100千電子伏特（keV）之能量及自約1e12 cm-2 至約5e14 cm-2 的劑量植入砷或磷、亦藉由適當地圖案化之光阻遮罩形成。亦可藉由此遮罩使用在5至約50千電子伏特之能量及1e12 cm-2 至5e12 cm-2 之劑量下的硼（BF2 ）進行用於N型MOS電晶體之光暈或袋狀植入。
參考圖8D，如先前所描述，多晶矽蝕刻（步驟706）可在高介電常數介電層802處終止。如圖8D中最佳說明，可存在上覆基板之剩餘高介電常數介電層802，且ONO及高介電常數介電層802尤其自NVM電晶體之源極/汲極區的移除是必要的。在ONO沈積及圖案化（步驟108及110）之後，ONO層自第二區208移除。然而，可存在剩餘在第一區206中，尤其在NVM電晶體226之間的ONO層。在高介電常數介電層802沈積（步驟702）、多晶矽閘極層803沈積（步驟704）及虛設多晶矽閘極804圖案化（步驟706）之後，仍可存在至少剩餘在NVM電晶體226之源極/汲極區域中之高介電常數介電質及ONO材料。在一個具體實例中，NVM電晶體226之間的此等剩餘的膜需要移除，使得低能量NVM LDD植入（在後續步驟706中）可達至所需深度。否則，在一些具體實例中，接合可能太淺而摻雜不足，此可劣化NVM電晶體226效能。
在一個具體實例中，至少在第一區206中之剩餘的高介電常數介電層802及ONO膜可使用相同光阻遮罩（未展示）移除，該光阻遮罩在後續步驟708中用於NVM LDD植入820。如圖8E中所最佳展示，在第一間隔件808藉由間隔件層之沈積及蝕刻而形成之後，設定且使用NVM LDD遮罩以打開NVM電晶體226而進行植入。在NVM LDD植入製程之前，可進行乾式或濕式蝕刻以移除剩餘的高介電常數介電層802及剩餘的ONO膜。蝕刻可在NVM電晶體226之穿隧氧化物228處終止或一直至基板表面216。在一些具體實例中，乾式或濕式蝕刻亦可用於移除超出第二區208中之NVM電晶體226的任何剩餘的高介電常數介電層802或ONO膜。
在一個具體實例中，NVM LDD遮罩（未展示）形成於基板204上方，經輕摻雜汲極延伸部811鄰近於NVM電晶體206植入，SONOS袋狀或光暈植入在經植入NVM電晶體226之閘極堆疊236下方部分地延伸至通道區224中。用於NVM電晶體226之NVM LDD植入811及第一側壁間隔件808可使用與上文關於MOS LDD植入及第一側壁間隔件808所描述之技術實質上相同的技術形成。舉例而言，在一個具體實例中，NVM LDD植入811可藉由以自約5至約25千電子伏特（keV）之能量及自約5e12 cm-2 至約2e14 cm-2 之劑量傾斜植入例如砷或磷而形成。視情況，袋狀或光暈植入可藉由以10至30千電子伏特之能量及1e12 cm-2 至3e12 cm-2 之劑量植入（BF2 ）而形成。
參考圖7及圖8F，第二間隔件層沈積且經蝕刻以形成鄰近於NVM電晶體226及MOS電晶體212、214及215的第一側壁間隔件808之第二側壁間隔件810（步驟710）。
接下來，執行源極及汲極植入以形成用於所有電晶體之源極及汲極區830且執行矽化物製程（步驟710）。在一個具體實例中，硬式遮罩（hard mask；HM）可形成且經圖案化以僅曝露P型電晶體（諸如P型LV_MOS 212）之S/D區，矽鍺（SiGe）層813可沈積且經蝕刻，且硬式遮罩經移除以在第一區及第二區中之P型LV_MOS 212或其他P型電晶體的S/D區上方形成應變誘導層。如所描繪，矽化物區812可形成在經曝露源極及汲極區830上。視情況，矽化物區812亦可在第一區206及第二區208中形成於一或多個虛設多晶矽閘極804上方。矽化物製程可為此項技術中的任何常用製程，通常包括預清洗蝕刻、鈷或鎳金屬沈積、退火及濕式剝除。在一個具體實例中，快速熱退火（rapid thermal annealing；RTA）可在矽化物形成製程之前對S/D區執行。在一個具體實例中，在矽化物製程之前，可執行清洗製程以移除基板表面216上之超過第一區206及第二區208中之所形成電晶體的任何剩餘的穿隧氧化物層228及/或襯墊氧化物層209。
參考圖7及圖8G，該方法進一步包括形成應力誘導內襯或層814，諸如應力誘導氮化物層，及將層間介電質（interlevel dielectric；ILD）層816沈積在基板204之實質上整個表面216以及形成於其上之所有層及結構上方，且ILD層816例如使用化學機械拋光（chemical mechanical polishing；CMP）製程平坦化（步驟712）。應力誘導層814可包括壓縮或拉伸氮化物層，其使用電漿增強式化學氣相沈積（PECVD）或雙第三丁基胺基矽烷（Bis-TertiaryButylAmino Silane；BTBAS）氮化物層形成、使用包括化學氣相沈積之任何已知的技術沈積或生長至介於30 nm至約70 nm之厚度或其他厚度。ILD層816可包括例如氧化矽，其使用如上文所描述之任何已知的CVD技術沈積或生長至介於約0.5 μm至約1.0 μm之厚度或其他厚度。
接下來，參考圖8H，可執行化學機械平面化（CMP）製程以曝露第一區206中之NVM電晶體226及第二區208中之MOS電晶體212、214及215中的虛設多晶矽閘極804。如圖8H中最佳說明，執行單個CMP製程以曝露所有目標虛設多晶矽閘極804。由於高度上的可能差異，在CMP製程步驟之後，不同電晶體可具有不同厚度的剩餘的虛設多晶矽閘極804。在另一具體實例中，由於各個電晶體之高度上的潛在差異，可使用多個CMP製程，使得曝露所有目標虛設多晶矽閘極804。
參考圖1及圖8I，移除虛設多晶矽閘極804（步驟714）。在一個具體實例中，可使用為此項技術中已知的標準多晶矽蝕刻方法移除虛設多晶矽閘極804，該些標準多晶矽蝕刻方法對高介電常數介電層802、ILD層816、應力誘導內襯814、第一側壁間隔件808以及第二側壁間隔件810的材料具有高選擇性。在一替代具體實例中，NVM電晶體226及/或MOS電晶體212、214及215中之一或多個虛設多晶矽閘極804可在多晶矽閘極優於金屬閘極之狀況下被移除。在存在薄氮化鈦之具體實例中，多晶矽蝕刻可實際上在薄氮化鈦層（未展示）處終止。
仍參考圖8I，形成多層金屬閘極之金屬層818（步驟716）。在一個具體實例中，多層金屬閘極可代替移除的虛設多晶矽閘極804。在一個具體實例中，第一或P+金屬層818a（高功函數金屬）沈積於基板204之實質上整個表面以及形成於其上之所有層及結構上方，經圖案化光阻遮罩（未展示）使用標準微影技術形成且P+金屬層經蝕刻以自第一區206中之N型NVM電晶體及第二區208中之N型MOS電晶體212、214及215移除第一或P+金屬層、在高介電常數介電層802之表面上終止，從而形成用於任何P型NVM電晶體及P型MOS電晶體（諸如圖8I中之P型LV_MOS電晶體212）之高功函數閘極818a。P+金屬層818a可包括鋁、鈦或其化合物或合金，其使用物理或化學氣相沈積而沈積至介於20 nm至約100 nm之厚度或其他厚度。在一個具體實例中，P+金屬層818a可形成為上覆高介電常數介電層802，且視情況形成於先前由虛設多晶矽閘極804佔據之開口的側壁上。形成於N型MOS電晶體上方之P+金屬層818a接著可被移除。接下來，第二或N+金屬層818b（低功函數）沈積於基板204之實質上整個表面上方，該整個表面包括諸如圍繞P型LV_MOS 212之先前形成的P+金屬層818a。經圖案化光阻遮罩（未展示）接著形成且N+金屬層818b經蝕刻以形成用於第一區206及第二區208中之任何N型電晶體（諸如如圖8I中最佳展示之N型NVM電晶體226、HV_MOS電晶體214及I/O_MOS電晶體215）的非高或低功函數金屬閘極818b。在一個具體實例中，N+金屬層818b可形成為上覆高介電常數介電層802，且視情況形成於先前由虛設多晶矽閘極804佔據之開口的側壁上。N+金屬層818b可包括鈦、鑭、鋁或其化合物或合金，其使用物理或化學氣相沈擊而沈積至介於約20 nm至約100 nm之厚度或其他厚度。一般而言，任何N型電晶體可包括低功函數金屬層，諸如N+金屬層818b，且任何P型電晶體可包括上覆其各別高介電常數介電層802的高功函數金屬層，諸如P+金屬層818a。在一個替代具體實例中，N型NVM電晶體226可實際上包括高功函數金屬層，諸如P+金屬層818a。高功函數金屬層併入在N型NVM電晶體226中可為裝置提供經改良的抹除效能，因為其可避免抹除飽和。在存在薄氮化鈦層之具體實例中，P+或N+金屬層818a或818b可沈積成上覆薄氮化鈦層。由於氮化鈦層極薄，因此其可不明顯影響成品金屬閘極之屬性。在其他具體實例中，P+金屬層818a及N+金屬層818b之形成及圖案化之序列可顛倒。在一個替代具體實例中，在形成P+或N+金屬層818a或818b之前，氮化鉭層沈積成上覆薄氮化鈦層（若存在）。薄氮化鈦及氮化鉭層將形成底部障壁金屬層。如所論述，安置於P+或N+金屬層818a或818b與高介電常數介電層802之間的底部障壁金屬層係視情況選用的。
仍參考圖8I，厚閘極金屬層沈積、經蝕刻，且之後可為使用CMP製程或多個CMP製程平坦化以形成厚金屬閘極820，從而完成形成用於NVM電晶體226及所有MOS電晶體212、214及215的多層金屬閘極（步驟718）。在一個具體實例中，厚閘極金屬層可包括鋁、鈦、氮化鈦、鎢或其化合物或合金之保形層，其上覆其各別P+金屬層818a或N+金屬層818b。厚閘極金屬層820可使用物理或化學氣相沈積或在所屬領域中已知的其他沈積方法沈積至介於約0.1 μm至約0.5 μm之厚度或其他厚度。歸因於各個電晶體在高度上之潛在差異及CMP製程步驟，可存在成品厚金屬閘極820之差異。在一個具體實例中，NVM電晶體226由於存在多層金屬閘極（第一金屬層818a或第二金屬層818b及厚閘極金屬層820）亦可被稱作金屬-氧化物-氮化物-氧化物-半導體（MONOS）電晶體。應理解，SONOS及MONOS在整個此專利文獻中可互換地使用。視情況，金屬拋光製程可應用於平整化或平坦化NVM電晶體226及MOS電晶體212、214及216之厚閘極金屬層820的頂部表面。在一個替代具體實例中，在形成厚閘極金屬層820之前，包括氮化鈦及鈦之頂部障壁金屬層（此圖中未展示）可形成為上覆P+或N+金屬層818a或818b。在一個具體實例中，頂部障壁金屬層係視情況選用的。
接下來，繼續標準或基線CMOS製程流程，以實質上完成前端裝置製造（步驟720），從而產生圖8J中所展示之結構。在一個具體實例中，可沈積第二ILD層822且可形成至用於NVM電晶體及所有MOS電晶體之源極/汲極區以及閘極的觸點（未展示）。第二ILD層822可包括例如氧化矽或氮化矽，其使用如上文所描述之任何已知的CVD沈積或生長至介於約0.5 μm至約1 μm之厚度或其他厚度。觸點（未展示）可藉由在第二ILD層816上方形成經圖案化光阻遮罩、使用如上文所描述之標準氧化蝕刻製程中之任一者蝕刻第二ILD層822以在矽化物812上終止而形成。視情況，第二ILD層822可為在NVM電晶體226上方之應力誘導層或結構，諸如應力誘導氮化物層，以增加資料保存能力及/或改良程式化時間及效率。詳言之，將應力誘導至NVM電晶體226之電荷捕獲層230能改變其中形成的電荷陷阱之能量位準，從而增加電荷捕獲層之電荷保持能力。另外，在基板204的接近形成NVM電晶體226之通道224的基板區且較佳地環繞該基板區之表面216中或上形成應力誘導結構822將減少帶隙，並取決於應變類型而增加載流子遷移率。舉例而言，基板204之晶格中的原子間距離伸展的拉伸應變會增加電子之遷移率，從而使N型電晶體更快。彼等距離縮短之壓縮應變藉由增加電洞之遷移率在P型電晶體中產生類似效果。此等應變誘導因素兩者（亦即減小的帶隙及增加的載流子遷移率）將導致NVM電晶體226之程式化較快且較高效。
應變誘導結構822可包括使用高縱橫比製程（HARP™）氧化製程形成的金屬前介電質（pre-metal dielectric；PMD）層、使用電漿增強式化學氣相沈積（PECVD）形成的壓縮或拉伸氮化物層或雙第三丁基胺基矽烷（BTBAS）氮化物層。
在諸如圖8J中所展示之某些具體實例中，應力誘導結構822亦可形成於MOS電晶體（HV、I/O或LV_MOS）中之一或多者上方，以將應變誘導至MOS電晶體212、214、215之通道218中。
圖8J為說明成品NVM裝置800之一部分的橫截面視圖之方塊圖，該成品NVM裝置包括根據圖1至圖8I之方法製造的埋藏SONOS或MONOS類NVM電晶體及MOS電晶體。如圖8J中最佳說明，NVM裝置800包括一個N型NVM電晶體226、一個N型HV_MOS電晶體214、一個N型I/O_MOS電晶體215及一個P型LV_MOS電晶體。應理解，NVM裝置800可具有P型及N型的多個NVM電晶體及MOS電晶體，且所說明的圖係出於說明性目的且不應解釋為限制性。
圖8J說明完成的埋藏SONOS或MONOS類NVM裝置800之一部分，該埋藏SONOS或MONOS類NVM裝置包括一或多個MONOS電晶體或NVM電晶體226、HV_MOS電晶體214、I/O_MOS電晶體215及LV_MOS電晶體212，所有均形成於單個半導體晶粒或單個基板204內。在一個具體實例中，多層阻擋介電質（阻擋氧化物260'及高介電常數介電層802）可包括介於40 Å至45 Å之間的厚度。如先前所描述，阻擋氧化物260'之最終厚度藉由步驟118中之雙氧化製程（圖2K中所說明）來達成，可能藉由步驟122中之後續LV閘極氧化物形成（圖2J中所說明）及任何後續清洗製程來達成。如先前所論述，高介電常數介電層802亦可將實體或電氣厚度添加至多層阻擋介電質。
在一個具體實例中，HV_MOS 214可能需要相對厚的HV閘極介電層（HV閘極氧化物252''加高介電常數介電層802），其可具有介於約110 Å至160 Å的組合厚度。在一個具體實例中，HV閘極氧化物252'之最終厚度可藉由步驟114中的RTO或爐氧化製程（圖2H中所說明）來達成。隨後，HV閘極氧化物252''的厚度可藉由（可能）步驟118中之雙氧化製程（圖2K中所說明），及步驟122中之後續LV閘極氧化物形成（圖2J中所說明）得到進一步增強，並藉由濕式清洗製程得到修改。如較早所論述，HV閘極氧化物252''加高介電常數介電層802必須足夠厚以承受高操作電壓，尤其在NVM電晶體226之程式化及抹除期間，該些高操作電壓可在4.5 V至12 V之範圍內。在一個具體實例中，I/O閘極介電層（I/O閘極氧化物256'加高介電常數介電層802）可包括約30 Å至70 Å之厚度以可能在1.6 V至3.6 V之範圍內操作I/O電壓。如先前所描述，I/O閘極氧化物256'之最終厚度藉由步驟118中的雙氧化製程（圖2K中所說明）來達成，且可能藉由步驟122中的後續LV閘極氧化物形成（圖2J中所說明）及清洗製程來達成。在一個具體實例中，LV閘極介電層（LV閘極氧化物262加高介電常數介電層802）可具有用於在0.8 V至1.4 V之操作範圍中的各個操作之介於約18 Å至26 Å的組合厚度。在一個具體實例中，高介電常數介電層802可將實體或電氣厚度分別添加至MOS電晶體214、215及212的多層閘極介電質。一般而言，HV閘極介電層比I/O閘極介電層厚，且I/O閘極介電層比LV閘極介電層厚。
在一個具體實例中，富氮氧化物膜（圖8J中未展示）亦可形成於LV閘極氧化物262、I/O閘極氧化物256'、HV閘極氧化物252''及/或阻擋介電質260'中，此係由於其在LV閘極氧化物形成（步驟122期間）可曝露於「氮化大氣」。富氮氧化物膜可安置成接近於基板表面216或阻擋介電質260'之底部。
在一個具體實例中，多層金屬閘極（第一閘極金屬層818a或第二閘極金屬層818b及厚閘極金屬層820）可包括在一些或所有NVM電晶體226及MOS電晶體212、214及215中。在一些具體實例中，NVM電晶體226及MOS電晶體212、214及215中之至少一者可實際上包括多晶矽閘極。在一個具體實例中，當虛設多晶矽閘極804未被蝕刻掉且未被多層金屬閘極代替時，可達成多晶矽閘極。
圖9為說明如在圖1至圖8I中製造之埋藏SONOS或MONOS類NVM裝置800的代表性方塊圖。在一個具體實例中，埋藏SONOS或MONOS類NVM裝置800形成於單個半導體晶粒或基板900中。半導體晶粒或基板900被至少劃分成用於NVM電晶體226之第一區206及用於MOS電晶體212、214、215的第二區208。在一些具體實例中，第一區206中可存在MOS電晶體，因為一些NVM記憶體陣列可包括常規MOS電晶體。舉例而言，雙電晶體（2T-記憶體閘極/選擇閘極）組態記憶體陣列。第二區208可另外劃分成HV_MOS區域902、I/O_MOS區域904及LV_MOS區域906。在一個具體實例中，第二區208中可存在系統整合晶片（SOC）裝置，諸如微控制器、觸摸屏控制器及智慧卡、邏輯裝置、微處理器、其他半導體類裝置。應理解，埋藏SONOS或MONOS類NVM裝置800可包括諸如處理器、電力電路等之其他裝置。在各種具體實例中，第一區206及第二區208可重疊，且HV_MOS區域902、I/O_MOS區域904及LV_MOS區域906可重疊。應理解，圖9中所說明的具體實例僅為例示性的，且第一區206及HV_MOS區域902、I/O_MOS區域904及LV_MOS區域906可位於單個基板900之任何區域中，且可由各個不同區組成。
在一個具體實例中，HV_MOS 214可具備在4.5 V至12 V之範圍內的高電壓以便程式化及/或抹除第一區中之NVM電晶體。I/O_MOS可耦合至I/O介面且具備在1.6 V至3.6 V之範圍內的操作電壓。LV_MOS 212可具備用於各個操作及連接的在0.8 V至1.4 V之範圍內的操作電壓。
提供發明摘要以符合37 C.F.R. § 1.72(b)，其要求摘要將允許讀者快速確認技術揭示內容之一或多個具體實例的性質。該發明摘要在具有以下理解之情況下提交：其將不用於解釋或限制申請專利範圍之範疇或意義。另外，在前述實施方式中，可看到出於精簡本發明之目的在單個具體實例中將各種特徵分組在一起。不應將此揭示方法解釋為反映以下意圖：所主張之具體實例要求比每一技術方案中明確敍述更多的特徵。確切而言，如以下申請專利範圍所反映，本發明主題在於單個所揭示具體實例之少於全部的特徵。因此，以下申請專利範圍特此併入實施方式中，其中每一技術方案就其自身而言作為單獨具體實例。
在本說明書中參考一個具體實例或一具體實例意謂結合該具體實例所描述之特定特徵、結構或特性包括於電路或方法之至少一個具體實例中。片語「一個具體實例」在本說明書中各處之出現未必皆指同一具體實例。
在前述說明書中，已參考主題之特定例示性具體實例描述了主題。然而，可在不偏離如隨附申請專利範圍中所闡述的本發明之更廣泛精神及範圍之情況下對本發明做出各種修改及改變將係顯而易見的。因此，應在說明性意義上而非限制性意義上看待說明書及圖式。
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
110'‧‧‧步驟
112‧‧‧步驟
114‧‧‧步驟
116‧‧‧步驟
118‧‧‧步驟
120‧‧‧步驟
122‧‧‧步驟
202‧‧‧隔離結構或淺溝槽隔離（STI）
204‧‧‧基板/晶圓
206‧‧‧第一區
208‧‧‧第二區
209‧‧‧襯墊氧化物
210‧‧‧深N井
212‧‧‧LV_MOS電晶體
214‧‧‧HV_MOS電晶體
215‧‧‧I/O_MOS電晶體
216‧‧‧表面
218‧‧‧通道
220‧‧‧穿隧遮罩
222‧‧‧離子
224‧‧‧通道
226‧‧‧非揮發性記憶體（NVM）電晶體
228‧‧‧穿隧介電質/穿隧介電層/穿隧氧化物/穿隧氧化物層
230‧‧‧多層電荷捕獲層
230a‧‧‧第一電荷捕獲層
230b‧‧‧第二電荷捕獲層
230c‧‧‧中間氧化物層
232‧‧‧多層頂蓋層
232a‧‧‧第一頂蓋層
232b‧‧‧第二頂蓋層
234‧‧‧犧牲氧化物層
236‧‧‧NV閘極堆疊
252‧‧‧高電壓（HV）閘極氧化物
252'‧‧‧高電壓（HV）閘極氧化物
252''‧‧‧高電壓（HV）閘極氧化物
254‧‧‧圖案化遮罩層
256‧‧‧輸入/輸出（I/O）閘極氧化物
256'‧‧‧輸入/輸出（I/O）閘極氧化物
258‧‧‧圖案化遮罩層
260‧‧‧阻擋氧化物層/阻擋氧化物
260'‧‧‧阻擋氧化物層/阻擋氧化物/阻擋介電質
262‧‧‧低電壓（LV）閘極氧化物
280‧‧‧圖案化遮罩層
300‧‧‧第一替代具體實例
302‧‧‧步驟
304‧‧‧步驟
306‧‧‧步驟
308‧‧‧步驟
402‧‧‧犧牲性氮化物層/犧牲性氮化物
404‧‧‧圖案化遮罩層
500‧‧‧第二替代具體實例
602‧‧‧步驟
604‧‧‧步驟
702‧‧‧步驟
704‧‧‧步驟
706‧‧‧步驟
708‧‧‧步驟
710‧‧‧步驟
712‧‧‧步驟
714‧‧‧步驟
716‧‧‧步驟
718‧‧‧步驟
720‧‧‧步驟
800‧‧‧埋藏矽-氧化物-氮化物-氧化物-矽或半導體-氧化物-氮化物-氧化物-半導體（SONOS）或金屬-氧化物-氮化物-氧化物-半導體（MONOS）類非揮發性記憶體（NVM）裝置
802‧‧‧高介電常數介電層
803‧‧‧多晶矽閘極層
804‧‧‧虛設或犧牲性多晶矽閘極
808‧‧‧第一側壁間隔件或偏移間隔件
810‧‧‧第二側壁間隔件
811‧‧‧經輕摻雜汲極延伸部/非揮發性記憶體（NVM）經輕摻雜汲極（LDD）植入
812‧‧‧矽化物區/矽化物
813‧‧‧矽鍺（SiGe）層
814‧‧‧應力誘導內襯或層
816‧‧‧層間介電質（ILD）層
818a‧‧‧第一或P+金屬層/第一閘極金屬層/高功函數閘極
818b‧‧‧第二或N+金屬層/第二閘極金屬層/非高或低功函數金屬閘極
820‧‧‧厚閘極金屬層/厚金屬閘極
822‧‧‧第二層間介電質（ILD）層/應力誘導結構
830‧‧‧源極及汲極區
900‧‧‧半導體晶粒或基板
902‧‧‧HV_MOS區域
904‧‧‧I/O_MOS區域
906‧‧‧LV_MOS區域
在隨附圖式之諸圖中作為實例而非作為限制來說明本發明。 圖1為說明用於製造記憶體單元或陣列之方法之具體實例的流程圖，該記憶體單元或陣列包括圖2L中所說明的臨時記憶體單元之埋藏SONOS類NVM電晶體及MOS電晶體； 圖2A至圖2L為說明記憶體單元之一部分在根據圖1之方法製造記憶體單元期間的橫截面視圖的代表圖； 圖3為說明用於製造記憶體單元之方法之另一具體實例的流程圖，該記憶體單元包括圖2L中所說明的臨時記憶體單元之埋藏SONOS類NVM電晶體及MOS電晶體； 圖4A至圖4D為說明記憶體單元之一部分在根據圖3之方法製造記憶體單元期間的橫截面視圖的代表圖； 圖5為說明用於製造記憶體單元之方法之另一具體實例的流程圖，該記憶體單元包括圖2L中所說明的臨時記憶體單元之埋藏SONOS類NVM電晶體及MOS電晶體； 圖6A至圖6E為說明記憶體單元之一部分在根據圖5之方法製造記憶體單元期間的橫截面視圖的代表圖； 圖7為說明用於製造包括埋藏SONOS類NVM電晶體及MOS電晶體之記憶體單元或陣列的後續步驟之具體實例至圖1、圖3及圖5中之具體實例的流程圖； 圖8A至圖8I為說明記憶體單元之一部分在根據圖7之方法製造記憶體單元期間的橫截面視圖的代表圖； 圖8J為說明包括根據圖1、圖3、圖5及圖7之方法製造的埋藏SONOS類NVM電晶體及MOS電晶體之成品記憶體單元之一部分的橫截面視圖之代表圖；且 圖9為說明如在圖2A至圖2L及圖8A至圖8I中製造之埋藏SONOS或MONOS類NVM裝置800的一個具體實例之代表方塊圖。

Claims (22)

  1. 一種半導體裝置，其包含： 非揮發性記憶體（NVM）電晶體，其包括電荷捕獲層及阻擋介電質； 第一類型之場效應電晶體（FET），其包括具有第一厚度之第一閘極介電質； 第二類型之FET，其包括具有第二厚度之第二閘極介電質； 第三類型之FET，其包括具有第三厚度之第三閘極介電質， 其中該第一閘極介電質、該第二閘極介電質及該第三閘極介電質中之每一者包括高介電常數（高K）介電層，且其中該第一厚度大於該第二厚度，且該第二厚度大於該第三厚度。
  2. 如請求項1所述之半導體裝置，其中： 該第一類型之該FET為高電壓金屬氧化物半導體（HV_MOS）電晶體； 該第二類型之該FET為輸入/輸出金屬氧化物半導體（I/O_MOS）電晶體；且 該第三類型之該FET為低電壓金屬氧化物半導體（LV_MOS）電晶體。
  3. 如請求項1所述之半導體裝置，其中該NVM電晶體之該阻擋介電質包括安置成上覆阻擋氧化物之該高介電常數介電層。
  4. 如請求項3所述之半導體裝置，其中多層金屬閘極安置成上覆該NVM電晶體之該阻擋介電質，且其中該多層金屬閘極包括安置於閘極金屬層上方之厚金屬層。
  5. 如請求項1所述之半導體裝置，其中該NVM電晶體安置於第一區中，且該第一類型、該第二類型及該第三類型之該些FET安置於第二區中，且其中該第一區及該第二區均安置於單個半導體晶粒中。
  6. 如請求項1所述之半導體裝置，其中該第一閘極介電質、該第二閘極介電質及該第三閘極介電質進一步分別包括安置在該高介電常數介電層下方之第一閘極氧化物、第二閘極氧化物及第三閘極氧化物，且其中該第一閘極氧化物比該第二閘極氧化物厚，該第二閘極氧化物比該第三閘極氧化物厚。
  7. 如請求項6所述之半導體裝置，其中： 當該第一類型之該FET屬於n通道類型時，其中之該閘極金屬層包括低功函數金屬； 當該第二類型之該FET屬於n通道類型時，其中之該閘極金屬層包括低功函數金屬； 當該第三類型之該FET屬於n通道類型時，其中之該閘極金屬層包括低功函數金屬；且 該低功函數金屬包括鈦、鑭、鋁及其化合物或合金中之至少一者。
  8. 如請求項6所述之半導體裝置，其中： 當該第一類型之該FET屬於p通道類型時，其中之該閘極金屬層包括高功函數金屬； 當該第二類型之該FET屬於p通道類型時，其中之該閘極金屬層包括高功函數金屬； 當該第三類型之該FET屬於p通道類型時，其中之該閘極金屬層包括高功函數金屬；且 該高功函數金屬包括鋁、鈦及其化合物或合金中之至少一者。
  9. 如請求項1所述之半導體裝置，其中多層金屬閘極安置成上覆該第一閘極介電質、該第二閘極介電質及該第三閘極介電質中之每一者，且其中該多層金屬閘極包括安置於閘極金屬層上方之厚金屬層。
  10. 如請求項9所述之半導體裝置，其中： 該NVM電晶體為金屬-氧化物-氮化物-氧化物-半導體（MONOS）電晶體，當該MONOS電晶體屬於p通道類型時，其中之該閘極金屬層包括高功函數金屬，其中該高功函數金屬包括鋁、鈦及其化合物或合金中之至少一者，且當該MONOS電晶體屬於n通道類型時，其中之該閘極金屬層包括低功函數金屬，且其中該低功函數金屬包括鈦、鑭、鋁及其化合物或合金中之至少一者。
  11. 如請求項9所述之半導體裝置，其中： 該NVM電晶體為金屬-氧化物-氮化物-氧化物-半導體（MONOS）電晶體，當該MONOS電晶體屬於n通道類型時，其中之該閘極金屬層包括高功函數金屬，其中該高功函數金屬包括鋁、鈦及其化合物或合金中之至少一者。
  12. 如請求項2所述之半導體裝置，其中該HV_MOS電晶體中之該第一閘極介電質的該第一厚度在大約110 Å至160 Å之範圍內，且該HV_MOS電晶體經組態以在4.5 V至12 V之電壓範圍內操作以用於該NVM電晶體之程式化或抹除操作。
  13. 如請求項1所述之半導體裝置，其中該電荷捕獲層包含富氧的第一電荷捕獲層、安置於該第一電荷捕獲層上方之相對於該第一電荷捕獲層富矽且貧氧之第二電荷捕獲層，且其中該第二電荷捕獲層包含該電荷捕獲層中之大部分電荷陷阱。
  14. 如請求項1所述之半導體裝置，其中該NVM電晶體進一步包含安置成上覆該阻擋介電質的多晶矽閘極。
  15. 一種記憶體裝置，其包含： 基板，其安置於單個半導體晶粒內； 複數個非揮發性記憶體（NVM）電晶體，其形成於該基板之第一區中；及 複數個金屬氧化物半導體（MOS）電晶體，其形成於該基板之第二區中，其中該複數個MOS電晶體包括高電壓（HV）MOS電晶體、輸入/輸出（I/O）MOS電晶體及低電壓（LV）MOS電晶體，該HV MOS電晶體、該I/O MOS電晶體及該LV MOS電晶體之閘極介電層彼此具有明顯不同的厚度，且各自包括上覆於閘極氧化物之第一高介電常數（高K）介電層，且其中一第一閘極金屬層安置成上覆該HV MOS電晶體、該I/O MOS電晶體及該LV MOS電晶體之該些閘極介電層。
  16. 如請求項15所述之記憶體裝置，其中當該HV MOS電晶體、該I/O MOS電晶體及該LV MOS電晶體屬於n通道類型時，該HV MOS電晶體、該I/O MOS電晶體及該LV MOS電晶體之該些第一閘極金屬層包括低功函數金屬。
  17. 如請求項15所述之記憶體裝置，其中當該HV MOS電晶體、該I/O MOS電晶體及該LV MOS電晶體屬於p通道類型時，該HV MOS電晶體、該I/O MOS電晶體及該LV MOS電晶體之該些第一閘極金屬層包括高功函數金屬。
  18. 如請求項15所述之記憶體裝置，其中該NVM電晶體包括安置成上覆於第二高介電常數介電層的第二金屬層，當該NVM電晶體屬於p通道類型時，該第二金屬層包括高功函數金屬，且當該NVM電晶體屬於n通道類型時，該第二金屬層包括低功函數金屬。
  19. 如請求項15所述之記憶體裝置，其中該NVM電晶體包括安置成上覆於第二高介電常數介電層的第二閘極金屬層，且其中當該NVM電晶體屬於n通道類型時，該第二金屬層包括高功函數金屬。
  20. 一種半導體系統，其包含： 系統整合晶片（SOC）裝置；複數個邏輯裝置；及安置於單個半導體晶粒內之埋藏非揮發性記憶體（NVM）裝置，其中： 該埋藏NVM裝置包括複數個金屬-氧化物-氮化物-氧化物-半導體（MONOS）電晶體，其中至少一個MONOS電晶體包括上覆於第一高介電常數（高K）介電層的第一金屬閘極層，且 該SOC裝置及該複數個邏輯裝置包括高電壓（HV）金屬氧化物半導體（MOS）電晶體、輸入/輸出（I/O）MOS電晶體及低電壓（LV）MOS電晶體，其中該些HV MOS電晶體、該些I/O MOS電晶體及該些LV MOS電晶體中之每一者的閘極介電質包括一第二高介電常數介電層，且其中該些HV MOS電晶體之該閘極介電質比該些I/O MOS電晶體之該閘極介電質厚，且該些I/O MOS電晶體之該閘極介電質比該些LV MOS電晶體之該閘極介電質厚。
  21. 如請求項20所述之半導體系統，其中該至少一個MONOS電晶體屬於n通道類型，且該第一閘極金屬層包括高功函數金屬。
  22. 如請求項20所述之半導體系統，其中： 該些HV MOS電晶體之該閘極介電質具有在大約110 Å至160 Å之範圍內的厚度，且該些HV MOS電晶體經組態以在大約4.5 V至12 V之範圍內操作以用於該埋藏NVM裝置之程式化/抹除操作；且 該些I/O MOS電晶體之該閘極介電質具有在大約30 Å至70 Å之範圍內的厚度，且經組態以在大約1.6 V至3.6 V之範圍內操作。
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