JP2020528663A - 埋め込み不揮発性メモリデバイス、およびその製造方法 - Google Patents
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Abstract
Description
Claims (25)
- 単一の半導体基板に第1の領域および第2の領域が配置され、
前記第1の領域において、メモリゲートスタックを形成するステップと、
前記第2の領域において、高誘電率誘電体の上に犠牲ポリシリコンゲートを形成するステップと、
前記半導体基板の前記第1の領域において、前記メモリゲートスタックに隣接するセレクトゲートスタックを形成するステップと、
前記犠牲ポリシリコンゲートを金属ゲートに置き換えて、前記半導体基板の前記第2の領域において、ロジックFETを形成するステップと、
を含み、
前記第1の領域および前記第2の領域における前記半導体基板の表面は、実質的に同一平面上に存在する、方法。 - 前記メモリゲートスタックを形成するステップは、
前記半導体基板における前記第1の領域において、電荷トラップ層を形成するステップと、
前記電荷トラップ層の上に、メモリゲートポリシリコン層を形成するステップと、
前記メモリゲートポリシリコン層を、少なくともパターニングし、メモリゲートを形成するステップと、を含む、
請求項1に記載の方法。 - 前記セレクトゲートスタックを形成するステップは、
前記半導体基板の前記第1の領域において、ゲート酸化物層を形成するステップと、
前記ゲート酸化物層の上に、セレクトゲートポリシリコン層を堆積するステップと、
前記セレクトゲートポリシリコン層を、少なくともパターニングし、前記セレクトゲートスタックが前記メモリゲートスタックに隣接して配置されるように、セレクトゲートを形成するステップと、を含む、
請求項2に記載の方法。 - 前記メモリゲートスタックと前記セレクトゲートスタックとの間に、少なくとも2つの誘電体層を形成するステップをさらに含む、
請求項1に記載の方法。 - 前記メモリゲート又は前記セレクトゲートの少なくとも一方の上に、シリサイドを形成するステップをさらに含む、
請求項1に記載の方法。 - 前記セレクトゲートを形成する工程は、
前記セレクトゲートポリシリコン層を平坦化する工程をさらに含み、
前記セレクトゲートポリシリコン層を平坦化する工程は、
前記メモリゲートスタックおよび前記セレクトゲートスタックが略同じ高さとなるところで、前記メモリゲートスタックを覆う薄い誘電体層の平坦化を停止するステップを含む、
請求項3に記載の方法。 - 前記薄い誘電体層は、約20オングストロームから約500オングストロームの範囲の厚さを有する、
請求項6に記載の方法。 - 前記半導体基板の前記第1の領域における第1の表面、および、前記半導体基板の前記第2の領域における第2の表面は、互いに、200オングストローム以内の同一平面上に存在する、
請求項1に記載の方法。 - 前記セレクトゲートにおける第1の上面、前記メモリゲートにおける第2の上面、および、前記ロジックFETにおける第3の上面は、互いに、300オングストローム以内の同一平面上に存在する、
請求項1に記載の方法。 - 前記犠牲ポリシリコンゲートを前記金属ゲートに置き換えるステップの前に、
前記第1の領域において、少なくとも前記セレクトゲートおよび前記メモリゲートを覆う保護膜を形成するステップをさらに含む、
請求項1に記載の方法。 - 半導体デバイスの製造方法であって、
基板の第1の領域において、スプリットゲート不揮発性メモリセルを形成するステップと、
前記基板の第2の領域において、高誘電率誘電体の上に配置された金属ゲートを含むロジックFETを形成するステップと、
を含み、
前記ロジックFETおよび前記スプリットゲート不揮発性メモリセルは、実質的に同じ高さとなり、
前記スプリットゲート不揮発性メモリセルを形成するステップは、
電荷トラップ層の上に、メモリゲートポリシリコン層を堆積するステップと、
メモリゲートポリシリコン層を、少なくともパターニングし、メモリゲートを形成するステップと、
セレクトゲート酸化物層および前記メモリゲートを覆うセレクトゲートポリシリコン層を堆積するステップと、
前記メモリゲートの上面および前記セレクトゲートポリシリコン層の上面が、前記基板の表面と、実質的に同一平面上に存在し、且つ、前記基板の表面と平行になるように、前記セレクトゲートポリシリコン層を平坦化するステップと、
前記第1の領域において、前記セレクトゲートポリシリコン層および前記セレクトゲート酸化物層の一部を除去して、前記メモリゲートに隣接する前記セレクトゲートを形成するステップと、をさらに含む、半導体デバイスの製造方法。 - 前記メモリゲートポリシリコン層を覆う薄い誘電体層を堆積するステップをさらに含み、
前記薄い誘電体層を堆積するステップは、
前記セレクトゲートポリシリコン層の平坦化を前記薄い誘電体層で停止させる、
請求項11に記載の半導体デバイスの製造方法。 - 前記セレクトゲートポリシリコン層の一部を除去するステップは、
前記メモリゲートの一方側の上で、前記セレクトゲートポリシリコン層の第1部分を除去するステップと、
前記メモリゲートの他方側の上で、前記セレクトゲートポリシリコン層の第2部分をパターニングし、前記セレクトゲートを形成するステップと、を含む、
請求項11に記載の半導体デバイスの製造方法。 - 前記セレクトゲートポリシリコン層の前記第1部分を除去するステップは、
ウェットエッチングまたはドライエッチングの少なくとも1つを実行するステップと、を含む、
請求項13に記載の半導体デバイスの製造方法。 - 前記セレクトゲートポリシリコン層を堆積するステップの前に、
前記メモリゲートの少なくとも2つの側面を覆う少なくとも2つの誘電体層を形成するステップをさらに含む、
請求項11に記載の半導体デバイスの製造方法。 - 前記セレクトゲートにおける第1の上面、前記メモリゲートの第2の上面、および前記ロジックFETにおける第3の上面は、互いに、200オングストローム以内の同一平面上に存在する、
請求項11に記載の半導体デバイスの製造方法。 - 前記メモリゲートポリシリコン層の上に、キャップ層を堆積するステップをさらに含み、
前記キャップ層を堆積するステップは、
誘電体層、アモルファスシリコン膜、又は、ポリシリコン層のうちの1つ以上を堆積するステップをさらに含む、
請求項11に記載の半導体デバイスの製造方法。 - 半導体デバイスの製造方法であって、
基板の第1領域において、電荷トラップ層を覆うメモリゲートポリシリコン層を堆積するステップと、
少なくとも前記メモリゲートポリシリコン層をパターニングし、メモリゲートを形成するステップと、
前記第1領域において、セレクトゲート酸化物層および前記メモリゲートを覆うセレクトゲートポリシリコン層を堆積するステップと、
前記メモリゲートの上面および前記セレクトゲートポリシリコン層の上面が、実質的に同一平面上に存在するように、前記セレクトゲートポリシリコン層を平坦化するステップと、
第2の領域において、前記基板の上に、高誘電率誘電体層を堆積し、前記高誘電率誘電体層を覆う犠牲ポリシリコンゲート層を堆積するステップと、
前記犠牲ポリシリコンゲート層および前記高誘電率誘電体層をパターニングするステップと、
前記セレクトゲートポリシリコン層の一部を除去して、前記メモリゲートに隣接する前記セレクトゲートを形成するステップと、
層間絶縁層を堆積し、前記メモリゲート、前記セレクトゲート、および、ロジックFETをカプセル化するステップと、
前記層間絶縁層を平坦化するステップと、
前記犠牲ポリシリコンゲート層を除去するステップと、
前記高誘電率誘電体層を覆う金属ゲートを堆積し、前記第2の領域において、前記ロジックFETを形成するステップと、
を含む、半導体デバイスの製造方法。 - 前記メモリゲートポリシリコン層を覆うキャップ層を堆積するステップをさらに含み、
前記キャップ層は、誘電材料、ポリシリコン、又は、それらの組み合わせの少なくとも1つの層を含む、
請求項18に記載の半導体デバイスの製造方法。 - 前記メモリゲートにおける少なくとも2つの側壁を覆い、それぞれが少なくとも2つの誘電体層を含むゲート間誘電体層を形成するステップをさらに含む、
請求項18に記載の半導体デバイスの製造方法。 - 前記セレクトゲートポリシリコン層を平坦化するステップは、
化学機械的研磨プロセス、ドライエッチバックプロセス、又は、それらの組み合わせを実行するステップを含む、
請求項18に記載の半導体デバイスの製造方法。 - 前記メモリゲートの上面、前記セレクトゲートの上面、および前記ロジックFETの上面が、実質的に同一平面上に存在するように、金属研磨を実行するステップをさらに含む、
請求項18に記載の半導体デバイスの製造方法。 - 前記メモリゲートポリシリコン層を堆積するステップは、
ドープされたポリシリコン層を堆積するステップ、
又は、ドープされていないポリシリコン層を堆積し、続いて、前記ドープされていないポリシリコン層をドープするステップ、
のうちの何れか1つを実行するステップを含む、
請求項18に記載の半導体デバイスの製造方法。 - 前記セレクトゲートポリシリコン層を堆積するステップは、
ドープされたポリシリコン層を堆積するステップ、
又は、ドープされていないポリシリコン層を堆積し、続いて、前記ドープされていないポリシリコン層をドープするステップ、
のうちの何れか1つを実行するステップを含む、
請求項18に記載の半導体デバイスの製造方法。 - 前記犠牲ポリシリコンゲート層を除去するステップの前に、
少なくとも前記メモリゲートおよび前記セレクトゲートを覆う保護膜を形成するステップと、をさらに含む、
請求項18に記載の半導体デバイスの製造方法。
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