JP2017028133A - メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法 - Google Patents

メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法 Download PDF

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Abstract

【課題】金属材料のメタルロジックゲート電極を半導体基板に形成する一連の製造工程において得られるメモリセル、半導体集積回路装置及び半導体集積回路装置の製造方法を提供する。
【解決手段】メモリセル1では、下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11及びメタルメモリゲート電極MGの順で積層形成されたメモリゲート構造体2と、メモリゲート構造体2の側壁に設けた一の側壁スペーサ8aに沿ってメタル第1選択ゲート電極DGを有した第1選択ゲート構造体3と、メモリゲート構造体2の側壁に設けた他の側壁スペーサ8bに沿ってメタル第2選択ゲート電極SGを有した第2選択ゲート構造体4とを設けたことで、メタルロジックゲート電極LG1と同じ金属材料によりメタルメモリゲート電極MG、メタル第1選択ゲート電極DG及びメタル第2選択ゲート電極SGを形成する。
【選択図】図２

Description

本発明は、メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法に関する。
従来、特開2011-129816号公報（特許文献1）には、2つの選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが開示されている（特許文献1、図１５参照）。実際上、このメモリセルでは、ビット線が接続されたドレイン領域と、ソース線が接続されたソース領域とを備え、これらドレイン領域およびソース領域間の半導体基板上に、第1選択ゲート構造体、メモリゲート構造体および第2選択ゲート構造体が順に配置形成されている。かかる構成でなるメモリセルには、メモリゲート構造体に電荷蓄積層が設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去されたりし得る。
実際上、このようなメモリセルでは、電荷蓄積層に電荷を注入する場合、ソース線に接続された第2選択ゲート構造体で電圧を遮断しつつ、ビット線からの低電圧のビット電圧を、第1選択ゲート構造体を介してメモリゲート構造体のチャネル層に印加する。この際、メモリゲート構造体には、メモリゲート電極に高電圧のメモリゲート電圧が印加され、ビット電圧とメモリゲート電圧との電圧差により生じる量子トンネル効果によって電荷蓄積層に電荷を注入し得る。
特開2011-129816号公報
ところで、このようなメモリセルを駆動させるMOS（Metal-Oxide-Semiconductor）トランジスタ構造の周辺回路では、例えば不純物が添加されたポリシリコンにより形成されたロジックゲート電極を適用した場合、ロジックゲート電極に電圧を印加すると、当該ロジックゲート電極内に空乏化層が形成されてしまう。そのため、このような周辺回路では、空乏化層分の寄生容量がゲート容量に直列に接続されてしまうことになるため、非常に薄いゲート絶縁膜を形成しても、空乏化層分だけ実効的なゲート絶縁膜厚が厚くなってしまうという問題があった。そこで、近年では、ロジックゲート電極内における空乏化層の形成を防止するために、ロジックゲート電極を金属材料で形成した周辺回路が用いられている。
しかしながら、例えばメモリゲート構造体や第1選択ゲート構造体、第2選択ゲート構造体の各電極にポリシリコンを用いたメモリセルを、金属材料で形成したメタルロジックゲート電極を有した周辺回路と同じ半導体基板に形成する場合には、メモリセルと周辺回路とで用いる部材が異なるため、周辺回路を形成する製造工程とは別に、メモリセルを形成する製造工程が必要になるという問題があった。
そこで、本発明は以上の点を考慮してなされたもので、金属材料でなるメタルロジックゲート電極を半導体基板に形成する一連の製造工程において形成し得るメモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法を提案することを目的とする。
かかる課題を解決するため本発明のメモリセルは、金属材料を含むメタルロジックゲート電極を有した周辺回路と同じ半導体基板に形成されるメモリセルであって、前記半導体基板表面に形成され、ビット線が接続されたドレイン領域と、前記半導体基板表面に形成され、ソース線が接続されたソース領域と、前記ドレイン領域および前記ソース領域間に形成され、下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、および前記金属材料を含むメタルメモリゲート電極の順で前記半導体基板上に積層形成されたメモリゲート構造体と、前記ドレイン領域および前記メモリゲート構造体間の前記半導体基板上に第1選択ゲート絶縁膜を介して、前記金属材料を含むメタル第1選択ゲート電極が形成され、かつ前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、前記ソース領域および前記メモリゲート構造体間の前記半導体基板上に第2選択ゲート絶縁膜を介して、前記金属材料を含むメタル第2選択ゲート電極が形成され、かつ前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備えていることを特徴とする。
また、本発明の半導体集積回路装置は、ビット線およびソース線が接続されたメモリセルが行列状に配置された半導体集積回路装置であって、前記メモリセルが上述したメモリセルであり、前記メモリセルが配置されたメモリ回路領域の周辺には、前記周辺回路が設けられた周辺回路領域を有することを特徴とする。
また、本発明による第1の実施の形態における半導体集積回路装置の製造方法は、第1選択ゲート構造体および第2選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、ロジックゲート構造体を有した周辺回路が形成される周辺回路領域とを備えた半導体集積回路装置の製造方法であって、前記メモリ回路領域の半導体基板上に層状の下部メモリゲート絶縁膜および電荷蓄積層を順に形成した後、前記メモリ回路領域の前記電荷蓄積層上と、前記周辺回路領域の半導体基板上とに、層状の第1絶縁膜およびロジック用ダミー電極層を順に積層形成する第1ダミー電極層形成工程と、パターニングされたレジストを利用して、前記メモリ回路領域の前記ロジック用ダミー電極層、前記第1絶縁膜、前記電荷蓄積層、および前記下部メモリゲート絶縁膜をパターニングすることにより、パターニングされた前記下部メモリゲート絶縁膜、前記電荷蓄積層、上部メモリゲート絶縁膜、およびダミーメモリゲート電極が順に積層形成されたダミーメモリゲート構造体を前記メモリ回路領域に形成しつつ、該レジストを利用して、前記周辺回路領域に前記第1絶縁膜および前記ロジック用ダミー電極層をそのまま残存させるダミーメモリゲート構造体形成工程と、前記メモリ回路領域の前記ダミーメモリゲート構造体の対向する側壁に沿って側壁絶縁膜を形成する側壁絶縁膜形成工程と、前記メモリ回路領域および前記周辺回路領域に亘って層状の第2絶縁膜を形成して、前記ダミーメモリゲート構造体の対向する側壁にそれぞれ前記側壁絶縁膜および前記第2絶縁膜でなる側壁スペーサを形成した後、前記第2絶縁膜上に層状のメモリ用ダミー電極層を積層形成し、パターニングされたレジストを利用して、前記周辺回路領域の前記メモリ用ダミー電極層および前記第2絶縁膜を順に除去して、前記メモリ回路領域に前記第2絶縁膜および前記メモリ用ダミー電極層を残存させる第2ダミー電極層形成工程と、パターニングされた別のレジストを利用して、前記周辺回路領域の前記ロジック用ダミー電極層および前記第1絶縁膜をパターニングすることにより、前記半導体基板上にロジックゲート絶縁膜を介してダミーロジックゲート電極が順に積層されたダミーロジックゲート構造体を形成しつつ、前記メモリ回路領域の前記メモリ用ダミー電極層および前記第2絶縁膜をエッチバックすることにより、前記ダミーメモリゲート構造体の一の前記側壁スペーサに沿ってサイドウォール状のダミー第1選択ゲート電極を形成して、前記ダミー第1選択ゲート電極の下部に前記第2絶縁膜を残存させて第1選択ゲート絶縁膜を形成するとともに、前記ダミーメモリゲート構造体の他の前記側壁スペーサに沿ってサイドウォール状のダミー第2選択ゲート電極を形成して、前記ダミー第2選択ゲート電極の下部に前記第2絶縁膜を残存させて第2選択ゲート絶縁膜を形成するダミーゲート電極形成工程と、前記メモリ回路領域および前記周辺回路領域に層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極の各先端を前記層間絶縁層から外部に露出させる電極露出工程と、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極が形成されていた電極形成空間に、金属材料を含んだメタルメモリゲート電極、メタル第1選択ゲート電極、メタル第2選択ゲート電極、およびメタルロジックゲート電極を形成するメタルゲート電極形成工程とを備えることを特徴とする。
また、本発明による第2の実施の形態における半導体集積回路装置の製造方法は、第1選択ゲート構造体および第2選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、ロジックゲート構造体を有した周辺回路が形成される周辺回路領域とを備えた半導体集積回路装置の製造方法であって、パターニングされた下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびダミーメモリゲート電極が半導体基板上に順に積層形成されたダミーメモリゲート構造体が前記メモリ回路領域に設けられた後、前記ダミーメモリゲート構造体の対向する側壁に沿って側壁絶縁膜を形成する側壁絶縁膜形成工程と、前記メモリ回路領域および前記周辺回路領域に層状の絶縁膜を形成して、前記ダミーメモリゲート構造体の対向する側壁にそれぞれ前記側壁絶縁膜および前記絶縁膜でなる側壁スペーサを形成した後、前記絶縁膜上に層状のロジック用ダミー電極層を積層形成するダミー電極層形成工程と、パターニングされたレジストを利用して、前記周辺回路領域の前記ロジック用ダミー電極層および前記絶縁膜をパターニングすることにより、前記半導体基板上にロジックゲート絶縁膜を介してダミーロジックゲート電極が順に積層されたダミーロジックゲート構造体を形成しつつ、前記メモリ回路領域の前記ロジック用ダミー電極層および前記絶縁膜をエッチバックすることにより、前記ダミーメモリゲート構造体の一の前記側壁スペーサに沿ってサイドウォール状のダミー第1選択ゲート電極を形成して、前記ダミー第1選択ゲート電極の下部に前記絶縁膜を残存させて第1選択ゲート絶縁膜を形成するとともに、前記ダミーメモリゲート構造体の他の前記側壁スペーサに沿ってサイドウォール状のダミー第2選択ゲート電極を形成して、前記ダミー第2選択ゲート電極の下部に前記絶縁膜を残存させて第2選択ゲート絶縁膜を形成するダミーゲート電極形成工程と、前記メモリ回路領域および前記周辺回路領域に層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極の各先端を前記層間絶縁層から外部に露出させる電極露出工程と、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極が形成されていた電極形成空間に、金属材料を含んだメタルメモリゲート電極、メタル第1選択ゲート電極、メタル第2選択ゲート電極、およびメタルロジックゲート電極を形成するメタルゲート電極形成工程とを備えることを特徴とする。
また、本発明による第3の実施の形態における半導体集積回路装置の製造方法は、第1選択ゲート構造体および第2選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、ロジックゲート構造体を有した周辺回路が形成される周辺回路領域とを備えた半導体集積回路装置の製造方法であって、前記メモリ回路領域の半導体基板上に層状の下部メモリゲート絶縁膜および電荷蓄積層を順に形成した後、前記メモリ回路領域の前記電荷蓄積層上と、前記周辺回路領域の半導体基板上とに、層状のロジック用ダミー電極層を形成する第1ダミー電極層形成工程と、パターニングされたレジストを利用して、前記メモリ回路領域の前記ロジック用ダミー電極層、前記電荷蓄積層および前記下部メモリゲート絶縁膜をパターニングすることにより、パターニングされた前記下部メモリゲート絶縁膜、前記電荷蓄積層、およびダミーメモリゲート電極が順に積層形成されたダミーメモリゲート構造体を前記メモリ回路領域に形成しつつ、該レジストによって、前記周辺回路領域に前記ロジック用ダミー電極層をそのまま残存させるダミーメモリゲート構造体形成工程と、前記メモリ回路領域の前記ダミーメモリゲート構造体の対向する側壁に沿って側壁絶縁膜を形成する側壁絶縁膜形成工程と、前記メモリ回路領域および前記周辺回路領域に亘って層状のメモリ用ダミー電極層を形成した後、パターニングされたレジストを利用して、前記周辺回路領域の前記メモリ用ダミー電極層を除去し、前記メモリ回路領域に前記メモリ用ダミー電極層を残存させる第2ダミー電極層形成工程と、パターニングされた別のレジストを利用して、前記周辺回路領域の前記ロジック用ダミー電極層をパターニングすることにより、前記半導体基板上にダミーロジックゲート電極を形成しつつ、前記メモリ回路領域の前記メモリ用ダミー電極層をエッチバックすることにより、前記ダミーメモリゲート構造体の一の前記側壁絶縁膜に沿ってサイドウォール状のダミー第1選択ゲート電極を形成するとともに、前記ダミーメモリゲート構造体の他の前記側壁絶縁膜に沿ってサイドウォール状のダミー第2選択ゲート電極を形成するダミーゲート電極形成工程と、前記メモリ回路領域および前記周辺回路領域に層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極の各先端を前記層間絶縁層から外部に露出させる電極露出工程と、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極が形成されていた各空間に、層状の絶縁膜を形成した後、各前記空間の前記絶縁膜に囲まれた電極形成空間に、金属材料を含んだメタルメモリゲート電極、メタル第1選択ゲート電極、メタル第2選択ゲート電極、およびメタルロジックゲート電極を形成するメタルゲート電極形成工程とを備えることを特徴とする。
また、本発明による第4の実施の形態における半導体集積回路装置の製造方法は、 第1選択ゲート構造体および第2選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、ロジックゲート構造体を有した周辺回路が形成される周辺回路領域とを備えた半導体集積回路装置の製造方法であって、パターニングされた下部メモリゲート絶縁膜、電荷蓄積層、およびダミーメモリゲート電極が半導体基板上に順に積層形成されたダミーメモリゲート構造体が前記メモリ回路領域に設けられた後、前記ダミーメモリゲート構造体の対向する側壁に沿って側壁絶縁膜を形成する側壁絶縁膜形成工程と、前記メモリ回路領域および前記周辺回路領域に層状のロジック用ダミー電極層を形成するダミー電極層形成工程と、パターニングされたレジストを利用して、前記周辺回路領域の前記ロジック用ダミー電極層をパターニングすることにより、前記半導体基板上にダミーロジックゲート電極を形成しつつ、前記メモリ回路領域の前記ロジック用ダミー電極層をエッチバックすることにより、前記ダミーメモリゲート構造体の一の前記側壁絶縁膜に沿ってサイドウォール状のダミー第1選択ゲート電極を形成するとともに、前記ダミーメモリゲート構造体の他の前記側壁絶縁膜に沿ってサイドウォール状のダミー第2選択ゲート電極を形成するダミーゲート電極形成工程と、前記メモリ回路領域および前記周辺回路領域に層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極の各先端を前記層間絶縁層から外部に露出させる電極露出工程と、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極が形成されていた各空間に、層状の絶縁膜を形成した後、各前記空間の前記絶縁膜に囲まれた電極形成空間に、金属材料を含んだメタルメモリゲート電極、メタル第1選択ゲート電極、メタル第2選択ゲート電極、およびメタルロジックゲート電極を形成するメタルゲート電極形成工程とを備えることを特徴とする。
なお、上述した製造方法によれば、前記メモリ回路領域には、前記下部メモリゲート絶縁膜、前記電荷蓄積層、前記上部メモリゲート絶縁膜、および前記メタルメモリゲート電極の順で前記半導体基板上に積層形成された前記メモリゲート構造体と、前記半導体基板上に前記第1選択ゲート絶縁膜を介して前記メタル第1選択ゲート電極が形成され、かつ前記メモリゲート構造体の一の側壁に一の前記側壁スペーサを介して隣接した前記第1選択ゲート構造体と、前記半導体基板上に前記第2選択ゲート絶縁膜を介して前記メタル第2選択ゲート電極が形成され、かつ前記メモリゲート構造体の他の側壁に他の前記側壁スペーサを介して隣接した前記第2選択ゲート構造体とを備えた前記メモリセルが形成され、前記周辺回路領域には、前記メタルロジックゲート電極が前記ロジックゲート絶縁膜を介して前記半導体基板上に形成されたロジックゲート構造体が形成される。
本発明のメモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法では、メタルロジックゲート電極と同じ金属材料によってメタルメモリゲート電極、メタル第1選択ゲート電極、およびメタル第2選択ゲート電極を形成できることから、金属材料でなるメタルロジックゲート電極を半導体基板に形成する一連の製造工程において形成し得るメモリセルを提供できる。
第1の実施の形態によるメモリセルの断面構成を示す概略図である。 第1の実施の形態による半導体集積回路装置の断面構成を示す概略図である。 図３Ａは、図２に示す半導体集積回路装置の製造工程（1）を示す概略図であり、図３Ｂは、図２に示す半導体集積回路装置の製造工程（2）を示す概略図であり、図３Ｃは、図２に示す半導体集積回路装置の製造工程（3）を示す概略図である。 図４Ａは、図２に示す半導体集積回路装置の製造工程（4）を示す概略図であり、図４Ｂは、図２に示す半導体集積回路装置の製造工程（5）を示す概略図であり、図４Ｃは、図２に示す半導体集積回路装置の製造工程（6）を示す概略図である。 図５Ａは、図２に示す半導体集積回路装置の製造工程（7）を示す概略図であり、図５Ｂは、図２に示す半導体集積回路装置の製造工程（8）を示す概略図である。 図６Ａは、図２に示す半導体集積回路装置の製造工程（9）を示す概略図であり、図６Ｂは、図２に示す半導体集積回路装置の製造工程（10）を示す概略図である。 第2の実施の形態による半導体集積回路装置の断面構成を示す概略図である。 図８Ａは、図７に示す半導体集積回路装置の製造工程（1）を示す概略図であり、図８Ｂは、図７に示す半導体集積回路装置の製造工程（2）を示す概略図である。 第3の実施の形態によるメモリセルの断面構成を示す概略図である。 第3の実施の形態による半導体集積回路装置の断面構成を示す概略図である。 図１１Ａは、図１０に示す半導体集積回路装置の製造工程（1）を示す概略図であり、図１１Ｂは、図１０に示す半導体集積回路装置の製造工程（2）を示す概略図であり、図１１Ｃは、図１０に示す半導体集積回路装置の製造工程（3）を示す概略図である。 図１２Ａは、図１０に示す半導体集積回路装置の製造工程（4）を示す概略図であり、図１２Ｂは、図１０に示す半導体集積回路装置の製造工程（5）を示す概略図であり、図１２Ｃは、図１０に示す半導体集積回路装置の製造工程（6）を示す概略図である。 図１３Ａは、図１０に示す半導体集積回路装置の製造工程（7）を示す概略図であり、図１３Ｂは、図１０に示す半導体集積回路装置の製造工程（8）を示す概略図である。 第4の実施の形態による半導体集積回路装置の断面構成を示す概略図である。 図１５Ａは、図１４に示す半導体集積回路装置の製造工程（1）を示す概略図であり、図１５Ｂは、図１４に示す半導体集積回路装置の製造工程（2）を示す概略図である。
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．第1の実施の形態＞
１−１．第1の実施の形態によるメモリセルの構成
１−２．データの書き込み手法
１−２−１．第1の書き込み手法
１−２−２．第2の書き込み手法
１−３．その他の動作
１−４．第1の実施の形態による半導体集積回路装置の構成
１−５．第1の実施の形態による半導体集積回路装置の製造方法
１−６．作用および効果
＜２．第2の実施の形態＞
２−１．第2の実施の形態による半導体集積回路装置の構成
２−２．第2の実施の形態による半導体集積回路装置の製造方法
２−３．作用および効果
＜３．第3の実施の形態＞
３−１．第3の実施の形態によるメモリセルの構成
３−２．第3の実施の形態による半導体集積回路装置の構成
３−３．第3の実施の形態による半導体集積回路装置の製造方法
３−４．作用および効果
＜４．第4の実施の形態＞
４−１．第4の実施の形態による半導体集積回路装置の構成
４−２．第4の実施の形態による半導体集積回路装置の製造方法
４−３．作用および効果
＜５．他の実施の形態＞
（１）第1の実施の形態
（１−１）第1の実施の形態によるメモリセルの構成
図１において、1は本発明によるメモリセルを示す。メモリセル1は、例えばP型不純物が注入された半導体基板Wに、N型のトランジスタ構造を形成するメモリゲート構造体2と、N型のMOSトランジスタ構造を形成する第1選択ゲート構造体3と、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体4とが形成されている。半導体基板Wの表面には、第1選択ゲート構造体3の一端にあるドレイン領域6aと、第2選択ゲート構造体4の一端にあるソース領域6bとが所定距離を空けて形成されており、ドレイン領域6aにビット線BLが接続されているとともに、ソース領域6bにソース線SLが接続されている。
なお、半導体基板W表面には、低濃度ドレイン領域がドレイン領域6aに形成されており、第1選択ゲート構造体3の側壁に沿って形成されたサイドウォール17aが、当該低濃度ドレイン領域上に配置され得る。また、半導体基板W表面には、低濃度ソース領域がソース領域6bにも形成されており、第2選択ゲート構造体4の側壁に沿って形成されたサイドウォール17bが、当該低濃度ソース領域上に配置され得る。なお、ドレイン領域6aおよびソース領域6bの各表面にはシリサイド層SCがそれぞれ形成されている。
サイドウォール17a,17bは、例えばSiN等により形成されており、製造過程において行われたCMP（Chemical Mechanical Polishing）等の平坦化処理によって、メモリゲート構造体2のメタルメモリゲート電極MGや、第1選択ゲート構造体3のメタル第1選択ゲート電極DG、第2選択ゲート構造体4のメタル第2選択ゲート電極SGの各先端とともに先端が平坦化されている。
なお、この実施の形態の場合、ドレイン領域6a内の低濃度ドレイン領域と、ソース領域6b内の低濃度ソース領域は、不純物濃度が1.0E19/cm3を超えた値に選定されており、一方、後述する側壁スペーサ8a,8b直下の半導体基板Wは、メモリゲート構造体2直下でチャネル層が形成される表面領域（例えば、表面から50［nm］までの領域）と同じ表面領域で、不純物濃度が1.0E19/cm3以下、好ましくは3.0E18/cm3以下に選定されている。
メモリゲート構造体2は、ドレイン領域6aの低濃度ドレイン領域と、ソース領域6bの低濃度ソース領域との間の半導体基板W上に、SiO2等の絶縁材料からなる下部メモリゲート絶縁膜10を介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、ハフニア(HfO2)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、下部メモリゲート絶縁膜10とは異なる絶縁材料（例えば酸化ハフニウム（HfO2）等のHigh-kや、窒化ハフニウムシリケート（HfSiON））でなる上部メモリゲート絶縁膜11を介してメタルメモリゲート電極MGを有している。このようにメモリゲート構造体2は、下部メモリゲート絶縁膜10および上部メモリゲート絶縁膜11によって、電荷蓄積層ECが半導体基板Wおよびメタルメモリゲート電極MGから絶縁された構成を有する。
ここで、メタルメモリゲート電極MGは、例えばアルミ（AL）や、チタンアルミ（TiAL）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等のN型MOS用の金属材料により形成されており、製造過程において行われたCMP等の平坦化処理によって先端が平坦化され先端平坦面2aが形成されている。また、メタルメモリゲート電極MGには、メモリゲート線MGLが接続されており、当該メモリゲート線MGLから所定の電圧が印加され得る。
メモリゲート構造体2には、絶縁材料でなる側壁スペーサ8aが一の側壁に沿って形成されており、当該側壁スペーサ8aを介して第1選択ゲート構造体3が隣接されている。メモリゲート構造体2と第1選択ゲート構造体3との間に形成された側壁スペーサ8aは、所定の膜厚により形成されており、メモリゲート構造体2と、第1選択ゲート構造体3とを絶縁し得るようになされている。実際上、側壁スペーサ8aは、メモリゲート構造体2の側壁に沿って形成され、かつSiO2等の絶縁材料からなる側壁絶縁膜13aと、当該側壁絶縁膜13aおよび第1選択ゲート構造体3間に形成され、かつ当該側壁絶縁膜13aとは異なる工程で成膜され絶縁材料（例えば、High-k）でなる第1選択ゲート側壁絶縁膜16aとで構成されている。
ここで、メモリゲート構造体2および第1選択ゲート構造体3間が5[nm]未満のときには、メタルメモリゲート電極MGやメタル第1選択ゲート電極DGに、所定電圧が印加された際に側壁スペーサ8aに耐圧不良が生じる恐れがあり、一方、メモリゲート構造体2および第1選択ゲート構造体3間が40[nm]を超えたときには、メタルメモリゲート電極MGおよびメタル第1選択ゲート電極DG間で半導体基板W（例えば、表面から50［nm］までの領域（表面領域））での抵抗が上がり、データ読み出し時に、メモリゲート構造体2および第1選択ゲート構造体3間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体2および第1選択ゲート構造体3間の側壁スペーサ8aは、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。更には、側壁絶縁膜13aは、第1選択ゲート側壁絶縁膜16aより、比誘電率が小さい絶縁材料で形成されることが望ましい。この場合、第1選択ゲート構造体3とメモリゲート構造体2との間の容量は小さくなり、アクセス速度を速めることができる。
第1選択ゲート構造体3は、側壁スペーサ8aおよびドレイン領域6a間の半導体基板W上に、壁状の第1選択ゲート側壁絶縁膜16aの下端側壁と一体形成され、かつ第1選択ゲート側壁絶縁膜16aと同じ絶縁材料(例えばHigh-k)で形成された第1選択ゲート絶縁膜15aを有している。この場合、第1選択ゲート絶縁膜15aは、膜厚が9［nm］以下、好ましくは3［nm］以下でなり、当該第1選択ゲート絶縁膜15a上にメタル第1選択ゲート電極DGが形成されている。メタル第1選択ゲート電極DGは、メタルメモリゲート電極MGと同じN型MOS用の金属材料（例えば、アルミ（AL）や、チタンアルミ（TiAL）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等）により形成されており、製造過程において行われたCMP等の平坦化処理によって先端が平坦化され先端平坦面3aが形成されている。また、メタル第1選択ゲート電極DGには、第1選択ゲート線DGLが接続されており、当該第1選択ゲート線DGLから所定の電圧が印加され得る。
一方、メモリゲート構造体2の他の側壁にも、絶縁材料でなる側壁スペーサ8bが形成されており、当該側壁スペーサ8bを介して第2選択ゲート構造体4が隣接されている。メモリゲート構造体2と第2選択ゲート構造体4との間に形成された側壁スペーサ8bも、一方の側壁スペーサ8aと同じ膜厚に形成されており、メモリゲート構造体2と、第2選択ゲート構造体4とを絶縁し得るようになされている。実際上、側壁スペーサ8bは、メモリゲート構造体2の側壁に沿って形成され、かつSiO2等の絶縁材料からなる側壁絶縁膜13bと、当該側壁絶縁膜13bおよび第2選択ゲート構造体4間に形成され、かつ当該側壁絶縁膜13bとは異なる工程で成膜される絶縁材料（例えばHigh-k）でなる第2選択ゲート側壁絶縁膜16bとで構成されている。
ここで、メモリゲート構造体2と第2選択ゲート構造体4との間が5[nm]未満のときには、メタルメモリゲート電極MGやメタル第2選択ゲート電極SGに、所定電圧が印加された際に側壁スペーサ8bに耐圧不良が生じる虞があり、一方、メモリゲート構造体2および第2選択ゲート構造体4間が40[nm]を超えたときには、メタルメモリゲート電極MGおよびメタル第2選択ゲート電極SG間で半導体基板Wでの抵抗が上がり、データ読み出し時に、メモリゲート構造体2および第2選択ゲート構造体4間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体2および第2選択ゲート構造体4間の側壁スペーサ8bも、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。更には、側壁絶縁膜13bは、第2選択ゲート側壁絶縁膜16bより、比誘電率が小さい絶縁材料で形成されることが望ましい。この場合、第2選択ゲート構造体4とメモリゲート構造体2との間の容量は小さくなり、アクセス速度を速めることができる。
第2選択ゲート構造体4は、側壁スペーサ8bおよびソース領域6b間の半導体基板W上に、壁状の第2選択ゲート側壁絶縁膜16bの下端側壁と一体形成され、かつ第2選択ゲート側壁絶縁膜16bと同じ絶縁材料(例えばHigh-k)で形成された第2選択ゲート絶縁膜15bを有している。この場合、第2選択ゲート絶縁膜15bは、膜厚が9［nm］以下、好ましくは3［nm］以下でなり、当該第2選択ゲート絶縁膜15b上にメタル第2選択ゲート電極SGが形成されている。メタル第2選択ゲート電極SGは、メタルメモリゲート電極MGと同じN型MOS用の金属材料（例えば、アルミ（AL）や、チタンアルミ（TiAL）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等）により形成されており、製造過程において行われたCMP等の平坦化処理によって先端が平坦化され先端平坦面4aが形成されている。また、メタル第2選択ゲート電極SGには、第2選択ゲート線SGLが接続されており、当該第2選択ゲート線SGLから所定の電圧が印加され得る。
ここで、メモリセル1では、メタル第1選択ゲート電極DGの先端平坦面3aと、メタル第2選択ゲート電極SGの先端平坦面4aと、メタルメモリゲート電極MGの先端平坦面2aと、側壁スペーサ8a,8bの先端平坦面と、サイドウォール17a,17bの先端平坦面とが全て同じ高さ位置に揃っており、突出した領域が形成されていない分、小型化を図り得る。
また、このメモリセル1は、メタルメモリゲート電極MGと、メタル第1選択ゲート電極DGと、メタル第2選択ゲート電極SGとを金属材料を用いて形成していることから、周辺回路のメタルロジックゲート電極（図示せず）を同じ半導体基板W上に形成する際に、当該メタルロジックゲート電極を形成する金属材料を流用して、これらメタルメモリゲート電極MG、メタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SGをも形成できる。さらに、メモリセル1では、メタルメモリゲート電極MGと、メタル第1選択ゲート電極DGと、メタル第2選択ゲート電極SGとが所定の金属材料により形成されていることにより、これらメタルメモリゲート電極MG、メタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SG内に空乏化層が形成されてしまうことも防止し得る。
（１−２）データの書き込み手法
因みに、このような構成を有するメモリセル1は、（i）データの書き込み動作を実行するのに先立って、メタルメモリゲート電極MGと対向する半導体基板Wにおいて、チャネル層を形成するキャリアが存在している領域（以下、チャネル層形成キャリア領域と呼ぶ）から当該キャリアを排除し（以下、この動作をキャリア排除動作と呼ぶ）、その後、データの書き込み動作を実行する第1の書き込み手法と、これとは別に、（ii）キャリア排除動作を行わずにデータの書き込み動作を実行する第2の書き込み手法とのいずれかにより、データの書き込み動作が行われる。
（１−２−１）第1の書き込み手法
ここで、第1の書き込み手法では、キャリア排除動作を実行する際、第1選択ゲート構造体3に、例えば、第1選択ゲート線DGLからメタル第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域6aに0［V］のビット電圧が印加され得る。これにより第1選択ゲート構造体3は、メタル第1選択ゲート電極DGと対向した半導体基板W表面で導通状態となり、ビット線BLが接続されたドレイン領域6aと、メモリゲート構造体2と対向した半導体基板Wのチャネル層形成キャリア領域とが電気的に接続し得る。
また、この実施の形態の場合、第2選択ゲート構造体4には、例えば第2選択ゲート線SGLからメタル第2選択ゲート電極SGに1.5[V]の第2選択ゲート電圧が印加され、ソース線SLからソース領域6bに0［V］のソース電圧が印加され得る。これにより第2選択ゲート構造体4は、メタル第2選択ゲート電極SGと対向した半導体基板W表面で導通状態となり、ソース線SLが接続されたソース領域6bと、メモリゲート構造体2と対向した半導体基板Wのチャネル層形成キャリア領域とが電気的に接続し得る。
これに加えて、メモリセル1では、例えば、ビット電圧およびソース電圧と同じ0[V]の基板電圧が半導体基板Wに印加されるとともに、メモリゲート線MGLからメモリゲート構造体2のメタルメモリゲート電極MGに-2[V]のキャリア排除電圧が印加され得る。ここで、メタルメモリゲート電極MGに印加されるキャリア排除電圧は、メモリゲート構造体2と対向した半導体基板Wにおいてチャネル層が形成される閾値電圧（Vth）を基準に規定されている。この場合、キャリア排除電圧は、データの書き込み状態のときと、データの消去状態のときとで変位する閾値電圧（Vth）の範囲外の電圧値であって、かつメタルメモリゲート電極MGへ印加された際にチャネル層が形成されない電圧値に選定されている。
これにより、メモリセル1では、メタルメモリゲート電極MGに印加されたキャリア排除電圧によって、チャネル層形成キャリア領域に誘起されているキャリア（この場合、電子）を、当該チャネル層形成キャリア領域から、ドレイン領域6aおよび／またはソース領域6bへと導き、当該チャネル層形成キャリア領域からキャリアを追い出し得るようになされている。これにより、メモリセル1では、メモリゲート構造体2直下の半導体基板Wにチャネル層が形成されずに少数キャリアが枯渇した状態となり得る。
なお、メモリセル1では、電荷蓄積層ECに電子が蓄積されていない（または正孔が蓄積している）ときの低い方（浅い方）の閾値電圧よりも低い（浅い）キャリア排除電圧がメタルメモリゲート電極MGに印加されることにより、メモリセル1がディプリート状態であったとしても、メモリゲート構造体2直下の半導体基板Wのチャネル層形成キャリア領域に誘起されているキャリアを、当該チャネル層形成キャリア領域から排除して、チャネル層が形成されずに少数キャリアが枯渇した状態となり得る。
その後、メモリセル1の電荷蓄積層ECに電荷を注入する場合には、メモリゲート線MGLからメモリゲート構造体2のメタルメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され得る。この際、第2選択ゲート構造体4には、第2選択ゲート線SGLからメタル第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域6bに0[V]のソースオフ電圧が印加され、ソース線SLが接続されたソース領域6bと、メモリゲート構造体2のチャネル層形成キャリア領域との電気的な接続を遮断し、ソース線SLからメモリゲート構造体2のチャネル層形成キャリア領域への電圧印加を阻止し得る。
一方、第1選択ゲート構造体3には、第1選択ゲート線DGLからメタル第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域6aに0［V］の電荷蓄積ビット電圧が印加され、ビット線BLが接続されたドレイン領域6aと、メモリゲート構造体2のチャネル層形成キャリア領域とが電気的に接続し得る。なお、この際、半導体基板Wには、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加され得る。
メモリゲート構造体2では、半導体基板Wのチャネル層形成キャリア領域がドレイン領域6aと電気的に接続することで、チャネル層形成キャリア領域にキャリアが誘起され、電荷蓄積ビット電圧と同じ0[V]でなるチャネル層がキャリアによって半導体基板W表面に形成され得る。かくして、メモリゲート構造体2では、メタルメモリゲート電極MGおよびチャネル層間に12[V]の大きな電圧差（12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
一方、高電圧の電荷蓄積ゲート電圧がメタルメモリゲート電極MGに印加されたときに、メモリセル1の電荷蓄積層ECに電荷を注入させない場合には、従来のように、高電圧の電荷蓄積ゲート電圧に合わせてビット線BLに高電圧のビット電圧を印加する必要がなく、第1選択ゲート構造体3によって、ビット線BLと、メモリゲート構造体2直下の半導体基板Wのチャネル層形成キャリア領域との電気的な接続を遮断し、かつ第2選択ゲート構造体4によって、ソース線SLと、メモリゲート構造体2直下の当該チャネル層形成キャリア領域との電気的な接続を遮断するだけで、メモリゲート構造体2の電荷蓄積層ECへの電荷注入を阻止し得るようになされている。
この場合、データを書き込まないメモリセル1では、例えば、第1選択ゲート線DGLからメタル第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域6aに1.5[V]のオフ電圧が印加され得る。これにより、第1選択ゲート構造体3は、非導通状態（オフ状態）となり、ビット線BLが接続されたドレイン領域6aと、メモリゲート構造体2直下の半導体基板Wのチャネル層形成キャリア領域との電気的な接続を遮断し得る。
また、この際、データを書き込まないメモリセル1では、例えば、第2選択ゲート線SGLからメタル第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域6bに0[V]のソースオフ電圧が印加され得る。これにより、第2選択ゲート構造体4は、非導通状態（オフ状態）となり、ソース線SLが接続されたソース領域6bと、メモリゲート構造体2直下の半導体基板Wのチャネル層形成キャリア領域との電気的な接続を遮断し得る。なお、半導体基板Wには、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加されている。
この際、メモリセル1のメモリゲート構造体2では、キャリア排除動作によって予めチャネル層形成キャリア領域内に少数キャリアが枯渇した状態となっており、この状態で両側の第1選択ゲート構造体3および第2選択ゲート構造体4の直下で半導体基板Wが非導通状態となっていることから、メモリゲート構造体2直下の半導体基板Wに電荷が存在しない空乏層が形成される。
これにより、データを書き込まないメモリセル1では、上部メモリゲート絶縁膜11、電荷蓄積層EC、および下部メモリゲート絶縁膜10の3層の構成部分で電圧が下がり、メタルメモリゲート電極MGおよび半導体基板W表面に電圧差が生じ、さらに半導体基板W表面から所定の深さまで形成された空乏層中で電圧値が下がってゆき、最終的に0[V]の基板電圧となり得る。
この実施の形態の場合、メモリゲート構造体2では、メタルメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メタルメモリゲート電極MGおよび半導体基板W表面の電圧差が約3.5[V]となり（例えば、フラットバンド電圧Vfbが0［V］、メモリゲート電圧Vgが12［V］、半導体基板Wのアクセプタ濃度Naが2.0E17[cm-3]、上部メモリゲート絶縁膜11の膜厚が2[nm]、電荷蓄積層ECの膜厚が12[nm]、下部メモリゲート絶縁膜の膜厚が2[nm]としたとき）、メタルメモリゲート電極MGおよび半導体基板W表面間に量子トンネル効果が発生するのに必要な大きな電圧差が生じず、電荷蓄積層ECへの電荷注入を阻止し得る。
これに加えて、メモリセル1では、メモリゲート構造体2と、第1選択ゲート構造体3との間の半導体基板Wの領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体2および第1選択ゲート構造体3間の半導体基板Wに空乏層を確実に形成し得、当該空乏層によって、メモリゲート構造体2直下の半導体基板W表面における電位が第1選択ゲート絶縁膜15aへ到達することを阻止し、半導体基板W表面の電位による第1選択ゲート絶縁膜15aの絶縁破壊を防止し得る。
また、これに加えて、メモリゲート構造体2と第2選択ゲート構造体4との間の半導体基板Wの領域にも、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体2および第2選択ゲート構造体4間の半導体基板Wに空乏層を確実に形成し得、当該空乏層によって、メモリゲート構造体2直下の半導体基板W表面の電位が第2選択ゲート絶縁膜15bへ到達することを阻止し、半導体基板W表面の電位による第2選択ゲート絶縁膜15bの絶縁破壊を防止し得る。
なお、上述したキャリア排除動作については、例えば、第2選択ゲート構造体4によってチャネル層形成キャリア領域とソース領域6bとの電気的な接続を遮断して、チャネル層形成キャリア領域内のキャリアをドレイン領域6aに送出したり、或いは、第1選択ゲート構造体3によってチャネル層形成キャリア領域とドレイン領域6aとの電気的な接続を遮断し、チャネル層形成キャリア領域内のキャリアをソース領域6bに送出したりすることで、チャネル層形成キャリア領域からキャリアを排除するようにしてもよい。
（１−２−２）第2の書き込み手法
第2の書き込み手法では、メモリセル1にデータを書き込む際、キャリア排除動作を行わない以外は上述した「（１−２−１）第1の書き込み手法」と同じであるため、その説明は省略する。一方、高電圧の電荷蓄積ゲート電圧がメタルメモリゲート電極MGに印加されたときに、メモリセル1の電荷蓄積層ECに電荷を注入させない場合には、メモリゲート線MGLからメタルメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されることから、電荷蓄積ゲート電圧が半導体基板Wまで伝わり、当該メタルメモリゲート電極MGと対向する半導体基板Wの表面に沿ってチャネル層が形成され得る。
このメモリセル1の第2選択ゲート構造体4には、例えば、第2選択ゲート線SGLからメタル第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域6bに0[V]のソースオフ電圧が印加され得る。これにより、第2選択ゲート構造体4は、メタル第2選択ゲート電極SGに対向した半導体基板Wで非導通状態となり、ソース線SLが接続されたソース領域6bと、メモリゲート構造体2のチャネル層との電気的な接続を遮断し得る。
また、これに加えて、このメモリセル1の第1選択ゲート構造体3には、例えば、第1選択ゲート線DGLからメタル第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域6aに1.5[V]のオフ電圧が印加され得る。これにより、この第1選択ゲート構造体3は、メタル第1選択ゲート電極DGに対向した半導体基板Wが非導通状態となり、ビット線BLが接続されたドレイン領域6aと、メモリゲート構造体2のチャネル層との電気的な接続を遮断し得る。
この際、メモリセル1のメモリゲート構造体2では、両側の第1選択ゲート構造体3および第2選択ゲート構造体4の下部で半導体基板Wが非導通状態となることから、メタルメモリゲート電極MGによって半導体基板W表面に形成されたチャネル層が、ドレイン領域6aおよびソース領域6bとの電気的な接続が遮断された状態となり、当該チャネル層の周辺に空乏層が形成され得る。
ここで、上部メモリゲート絶縁膜11、電荷蓄積層EC、および下部メモリゲート絶縁膜10の3層の構成により得られる容量（ゲート絶縁膜容量）と、半導体基板W内に形成され、かつチャネル層を囲う空乏層の容量（空乏層容量）とについては、ゲート絶縁膜容量と、空乏層容量とが直列接続された構成と見なすことができ、例えばゲート絶縁膜容量が空乏層容量の3倍の容量であると仮定すると、チャネル層のチャネル電位は9[V]となる。
これにより、メモリゲート構造体2では、メタルメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、半導体基板Wで空乏層に囲まれたチャネル層のチャネル電位が9[V]となることから、メタルメモリゲート電極MGおよびチャネル層間の電圧差が3［V］と小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。
なお、メモリセル1において上記動作を実行する際には、動作が開始される時点でのチャネル電位が、メモリセル1での電荷の蓄積状態によって変化する虞がある。そのため、データの書き込み動作前にビット線BLまたはソース線SLの電位を例えば0[V]とし、メタル第1選択ゲート電極DGまたはメタル第2選択ゲート電極SGを例えば1.5［V］とし、さらにメタルメモリゲート電極MGを例えば1.5［V］として、メモリセル1のチャネル電位をビット線BLまたはソース線SLの電位に揃える動作を加えることがより望ましい。その場合はチャネル電位を揃えた後、メタル第1選択ゲート電極DGまたはメタル第2選択ゲート電極SGを0［V］のゲートオフ電圧に戻してから書き込み動作に移れば良い。
（１−３）その他の動作
なお、読み出し動作では、読み出しの対象となるメモリセル1に接続されたビット線BLを例えば1.5[V]にプリチャージし、ソース線SLを0[V]にしてメモリセル1に電流が流れるか否かによって変化するビット線BLの電位を検知することにより、電荷蓄積層ECに電荷が蓄積されているか否かを判断し得る。具体的には、データを読み出す際、メモリゲート構造体2の電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）、メモリゲート構造体2直下の半導体基板Wで非導通状態となり、ドレイン領域6aとソース領域6bとの電気的な接続が遮断され得る。これにより、データを読み出すメモリセル1では、第1選択ゲート構造体3と隣接するドレイン領域6aに接続されたビット線BLでの1.5［V］の読み出し電圧がそのまま維持され得る。
一方、データを読み出す際、メモリゲート構造体2の電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート構造体2直下の半導体基板Wが導通状態となり、ドレイン領域6aとソース領域6bとが電気的に接続され、その結果、メモリセル1を介して0［V］のソース線SLと、1.5[V]のビット線BLとが電気的に接続する。これにより、データを読み出すメモリセル1では、ビット線BLの読み出し電圧が、0［V］のソース線SLに印加されることにより、ビット線BLに印加されている1.5［V］の読み出し電圧が低下する。かくして、メモリセル1が複数配置された半導体集積回路装置では、ビット線BLの読み出し電圧が変化したか否かを検知することにより、メモリセル1の電荷蓄積層ECに電荷が蓄積されているか否かのデータの読み出し動作を実行できる。
因みに、メモリセル1の電荷蓄積層EC内の電荷を引き抜くデータの消去動作時には、メモリゲート線MGLからメタルメモリゲート電極MGに、-12［V］のメモリゲート電圧が印加されることで、0［V］の半導体基板Wに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
（１−４）第1の実施の形態による半導体集積回路装置の構成
本発明のメモリセル1を有する半導体集積回路装置は、複数のメモリセル1が行列状に配置された構成を有しており、これら複数のメモリセル1の他に、周辺回路が設けられた構成を有する。図２は、半導体集積回路装置20において、例えば、1つのメモリセル1と、2つの周辺回路L1,L2とが設けられた領域での断面構成を示す概略図である。この場合、半導体集積回路装置20は、メモリセル1が設けられたメモリ回路領域ER1と、周辺回路L1,L2が設けられた周辺回路領域ER3とを有しており、メモリ回路領域ER1および周辺回路領域ER3が境界領域ER2によって分離されている。また、周辺回路領域ER3には、例えばN型のMOSトランジスタ構造の周辺回路L1が形成されたNMOS周辺回路領域ER4と、P型のMOSトランジスタ構造の周辺回路L2が形成されたPMOS周辺回路領域ER5とが設けられており、これらNMOS周辺回路領域ER4およびPMOS周辺回路領域ER5間の半導体基板W表面に素子分離層IL2が形成されている。
なお、メモリ回路領域ER1に形成されているメモリセル1については、図１により説明していることから、ここでは、メモリ回路領域ER1の説明については省略し、境界領域ER2と周辺回路領域ER3とについて以下説明する。この場合、周辺回路領域ER3に設けたNMOS周辺回路領域ER4の半導体基板W表面には、NMOS周辺回路領域ER4およびPMOS周辺回路領域ER5間の素子分離層IL2に接するようにして一の不純物拡散領域23aが形成されており、境界領域ER2の素子分離層IL1に接するようにして他の不純物拡散領域23bが形成されている。
周辺回路領域ER3のNMOS周辺回路領域ER4には、半導体基板W表面に離間して形成された不純物拡散領域23a,23bにN型不純物が添加されており、当該不純物拡散領域23a,23b間の半導体基板W表面にロジックゲート構造体21aが形成されている。ロジックゲート構造体21aは、半導体基板W上にロジックゲート絶縁膜25aを介してメタルロジックゲート電極LG1が形成されている。
この実施の形態の場合、ロジックゲート絶縁膜25aは、例えばメモリセル1の上部メモリゲート絶縁膜11と同じ絶縁材料（この場合、High-k）によりが形成されており、膜厚が9［nm］以下、好ましくは3［nm］以下に形成されている。また、メタルロジックゲート電極LG1は、例えばメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGと同じ金属材料により形成されており、製造過程において行われたCMP等の平坦化処理によって先端が平坦化され、メモリセル1の先端平坦面2a,3a,4aと同じ高さ位置に先端平坦面L1aが形成されている。なお、この実施の形態の場合、半導体集積回路装置20では、メモリ回路領域ER1に設けられたメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGがN型MOS用の金属材料（例えば、アルミ（AL）や、チタンアルミ（TiAL）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等）により形成されており、NMOS周辺回路領域ER4に設けられたメタルロジックゲート電極LG1も、これらメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGと同様にN型MOS用の金属材料により形成されている。
因みに、周辺回路L1には、ロジックゲート構造体21aの対向する側壁に、例えばSiN等でなるサイドウォール26がそれぞれ形成されており、当該サイドウォール26の直下に不純物拡散領域23a,23bの低濃度領域がそれぞれ形成されている。また、不純物拡散領域23a,23bの各表面にはシリサイド層SCがそれぞれ形成されている。なお、このサイドウォール26についても、メタルロジックゲート電極LG1と同様に、製造過程において行われたCMP等の平坦化処理によって先端が平坦化されている。
一方、周辺回路領域ER3に設けられたPMOS周辺回路領域ER5の半導体基板W表面には、所定の素子分離層IL3と接するようにして一の不純物拡散領域23cが形成され、NMOS周辺回路領域ER4およびPMOS周辺回路領域ER5間の素子分離層IL2に接するようにして他の不純物拡散領域23dが形成されている。また、周辺回路領域ER3のPMOS周辺回路領域ER5には、半導体基板W表面に離間して形成された不純物拡散領域23c,23dにP型不純物が添加されており、当該不純物拡散領域23c,23d間の半導体基板W表面にロジックゲート構造体21bが形成されている。ロジックゲート構造体21bは、半導体基板W上にロジックゲート絶縁膜25bを介してメタルロジックゲート電極LG2が形成されている。
この実施の形態の場合、ロジックゲート絶縁膜25bは、例えば上部メモリゲート絶縁膜11と同じ絶縁材料（この場合、High-k）により形成されており、膜厚が9［nm］以下、好ましくは3［nm］以下に形成されている。また、メタルロジックゲート電極LG2は、例えばメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGとは異なる仕事関数の金属材料により形成されており、製造過程において行われたCMP等の平坦化処理によって先端が平坦化され、先端平坦面L2aが形成されている。なお、この実施の形態の場合、PMOS周辺回路領域ER5に設けられたメタルロジックゲート電極LG2は、N型MOS用の金属材料により形成されたメタルメモリゲート電極MGや、メタル第1選択ゲート電極DG、メタル第2選択ゲート電極SG、一のメタルロジックゲート電極LG2とは異なり、P型MOS用の金属材料（例えば、アルミ（AL）や、窒化チタン（TiN）等）により形成されている。
因みに、他の周辺回路L2にも、一の周辺回路L1と同様に、ロジックゲート構造体21bの対向する側壁に、例えばSiN等でなるサイドウォール27がそれぞれ形成されており、当該サイドウォール27の直下に不純物拡散領域23c,23dの低濃度領域がそれぞれ形成されている。また、不純物拡散領域23c,23dの各表面にもシリサイド層SCがそれぞれ形成されている。なお、このサイドウォール27は、メタルロジックゲート電極LG2と同様に、製造過程において行われたCMP等の平坦化処理によって先端が平坦化されている。
因みに、境界領域ER2には、メモリゲート構造体2や、第1選択ゲート構造体3、第2選択ゲート構造体4、ロジックゲート構造体21a,21bを製造する製造過程で残存した残存部29が素子分離層IL1上に形成されている。この場合、残存部29は、第1選択ゲート絶縁膜15aおよび第2選択ゲート絶縁膜15bを形成する際に残存し、これら第1選択ゲート絶縁膜15aおよび第2選択ゲート絶縁膜15bと同じ絶縁材料（この場合、High-k）でなる断面L字状の残存絶縁膜31を有している。残存絶縁層31には、素子分離層IL1上に形成された底部31aと、底部31aの末端側面から素子分離層IL1上に立設した壁部31bとが設けられており、当該壁部31bの一面に沿って底部31a上に一の残存メタル層MS2が形成されている。また、この残存部29には、残存絶縁膜31の底部31aと、当該底部31a上の残存メタル層MS2との側壁に沿って、例えばSiN等でなるサイドウォール34aが形成されている。
残存部29には、残存絶縁膜31における壁部31bの他面に沿って壁状の残存側壁絶縁膜30が設けられている。この残存側壁絶縁膜30は、メモリセル1の側壁絶縁膜13a,13bを形成する際に残存したものであり、当該側壁絶縁膜13a,13bと同じ絶縁材料（例えばSiO2等）により形成されている。また、残存部29には、残存側壁絶縁膜30と隣接するようにして素子分離層IL1上に残存絶縁膜33が形成されている。この残存絶縁膜33は、上部メモリゲート絶縁膜11およびロジックゲート絶縁膜25a,25bを形成する際に残存したものであり、上部メモリゲート絶縁膜11やロジックゲート絶縁膜25a,25bと同じ絶縁材料（この場合、High-k）により形成されている。
また、残存部29には、残存側壁絶縁膜30に沿って残存絶縁膜33上に他の残存メタル層MS1が形成されており、残存絶縁膜33および残存メタル層MS1の側壁に沿って、例えばSiN等でなるサイドウォール34bが形成されている。なお、この場合、残存部29は、サイドウォール34a,34b、残存メタル層MS1,MS2、残存絶縁膜31、および残存側壁絶縁膜30の各先端が、製造過程において行われたCMP等の平坦化処理によって各先端が平坦化されている。半導体集積回路装置20は、メモリ回路領域ER1のメモリセル1や、境界領域ER2の残存部29、周辺回路領域ER3の周辺回路L1,L2の各周辺が、例えばSiO2等の絶縁材料でなる層間絶縁層ILDにより覆われており、互いに絶縁された構成を有する。
（１−５）第1の実施の形態による半導体集積回路装置の製造方法
以上のような構成を有する半導体集積回路装置20は、下記の製造工程に従って製造することにより、周辺回路領域ER3にN型MOS用の金属材料でなるメタルロジックゲート電極LG1を有した周辺回路L1を形成する一連の製造工程において、メモリ回路領域ER1にメモリセル1を形成することができる。この場合、先ず始めに、図３Ａに示すように、例えばSiでなる半導体基板W表面の所定位置に、STI（Shallow Trench Isolation）法等によりSiO2等の絶縁材料でなる複数の素子分離層IL1,IL2,IL3を所定間隔で形成する。なお、周辺回路領域ER3には、半導体基板Wの閾値電圧を調整するために、例えばイオン注入法によって、素子分離層層IL1,IL2間のNMOS周辺回路領域ER4の半導体基板WにP型不純物が注入され、一方、素子分離層層IL2,IL3間のPMOS周辺回路領域ER5の半導体基板WにN型不純物が注入され得る。
次いで、フォトリソグラフィ技術を利用してレジストをパターニングし、メモリ回路領域ER1および周辺回路領域ER3間の境界領域ER2に形成した素子分離層IL1の一部領域から、周辺回路領域ER3の半導体基板WまでをレジストM1により覆い、メタルメモリゲート電極MG（図２）が形成される形成予定領域（以下、メモリゲート電極形成予定領域とも呼ぶ）の半導体基板Wの閾値電圧を調整するために、イオン注入法等によってB(ボロン）やP(リン）、As(ヒ素）等の不純物をメモリ回路領域ER1の半導体基板Wに注入する。
次いで、レジストM1を除去した後、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、層状のSiO2等でなる下部メモリゲート絶縁膜、およびSiN等でなる電荷蓄積層を順に積層形成した後、フォトリソグラフィ技術を利用してレジストをパターニングし、図３Ａとの対応部分に同一符号を付して示す図３Ｂのように、メモリ回路領域ER1から境界領域ER2の一部領域までをレジストM2で覆い、当該レジストM2から露出した境界領域ER2および周辺回路領域ER3の下部メモリゲート絶縁膜および電荷蓄積層を除去する。これにより、メモリ回路領域ER1から境界領域ER2の一部領域にだけ層状の下部メモリゲート絶縁膜10aおよび電荷蓄積層ECaを形成する。
次いで、レジストM2を除去した後、図３Ｂとの対応部分に同一符号を付して示す図３Ｃのように、メモリ回路領域ER1の電荷蓄積層ECaから境界領域ER2の素子分離層IL1を介して周辺回路領域ER3の半導体基板Wに亘って、下部メモリゲート絶縁膜10aとは異なる絶縁材料（例えばHigh-k）でなる層状の第1絶縁膜11aを形成した後、ポリシリコン等でなる層状のロジック用ダミー電極層37を第1絶縁膜11a上に積層形成する（第1ダミー電極層形成工程）。
次いで、ロジック用ダミー電極層37上に層状のハードマスク層を形成した後、フォトリソグラフィ技術を利用してパターニングされたレジストM3a,M3bにより当該ハードマスク層をパターニングする。この場合、レジストM3aは、メモリ回路領域ER1のメモリゲート電極形成予定領域に形成され、他のレジストM3bは、周辺回路領域ER3の全面を覆うように形成され得る。そして、レジストM3a,M3bから露出したハードマスク層が除去されることにより、メモリ回路領域ER1におけるメモリゲート電極形成予定領域にハードマスク層HM1aを残存させるとともに、周辺回路領域ER3の全面にもハードマスク層HM1bを残存させる。
次いで、レジストM3a,M3bを除去した後、ハードマスク層HM1a,HM1bをマスクとして、メモリ回路領域ER1および境界領域ER2のロジック用ダミー電極層37、第1絶縁膜11a、電荷蓄積層ECa、および下部メモリゲート絶縁膜10aを順に除去してゆき、図３Ｃとの対応部分に同一符号を付して示す図４Ａのように、メモリ回路領域ER1のメモリゲート電極形成予定領域に、下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11、およびダミーメモリゲート電極DMGが順に積層形成されたダミーメモリゲート構造体D2を形成する。なお、上部メモリゲート絶縁膜11は、メモリ回路領域ER1の第1絶縁膜11aが加工されることにより形成され得る。
また、この際、周辺回路領域ER3には、ハードマスク層HM1bによって、第1絶縁膜11aおよびロジック用ダミー電極層37をそのまま残存させる（ダミーメモリゲート構造体形成工程）。このように、この実施の形態においては、後の製造工程において後述するダミーロジックゲート電極DLG1,DLG2（図５Ｂ）を形成するために設けたロジック用ダミー電極層37を流用して、メモリ回路領域ER1にダミーメモリゲート電極DMGも形成し得るようになされている。
次いで、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、SiO2等でなる層状の絶縁膜を形成した後、エッチバックすることにより、図４Ａに示すように、メモリ回路領域ER1のダミーメモリゲート構造体D2の対向する側壁に沿ってサイドウォール状の側壁絶縁膜13a,13bを形成する（側壁絶縁膜形成工程）。なお、この際、境界領域ER2に配置されているロジック用ダミー電極層37および第1絶縁膜11aの側壁にも絶縁膜が残存し、サイドウォール状の残存側壁絶縁膜30が形成され得る。
次いで、後の製造工程で形成されるメタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SG（図２）の形成予定領域（以下、選択ゲート電極形成予定領域とも呼ぶ）の半導体基板Wの閾値電圧を調整するために、ハードマスク層HM1a,HM1bや側壁絶縁膜13a,13b,30に覆われていないメモリ回路領域ER1の半導体基板Wに、イオン注入法等によってB(ボロン）やP(リン）、As(ヒ素）等の不純物を注入する。
次いで、図４Ａとの対応部分に同一符号を付して示す図４Ｂのように、メモリ回路領域ER1、境界領域ER2、および周辺回路領域ER3に亘って、上部メモリゲート絶縁膜11と同じ絶縁材料（例えばHigh-k）でなる層状の第2絶縁膜15を形成した後、例えばポリシリコン等でなる層状のメモリ用ダミー電極層38を当該第2絶縁膜15上に形成する。ここで、ダミーメモリゲート構造体D2には、一の側壁にある側壁絶縁膜13aに沿って第2絶縁膜15が壁状に設けられて第1選択ゲート側壁絶縁膜16aが形成されるとともに、他の側壁にある側壁絶縁膜13bにも第2絶縁膜15が壁状に設けられて第2選択ゲート側壁絶縁膜16bが形成される。これにより、ダミーメモリゲート構造体D2には、側壁絶縁膜13aおよび第1選択ゲート側壁絶縁膜16aでなる一の側壁スペーサ8aが一の側壁に形成され、側壁絶縁膜13bおよび第2選択ゲート側壁絶縁膜16bでなる他の側壁スペーサ8bが他の側壁に形成され得る。
次いで、図４Ｂとの対応部分に同一符号を付して示す図４Ｃのように、フォトリソグラフィ技術を利用してパターニングされたレジストM4により、メモリ回路領域ER1から、境界領域ER2の一部領域までを覆い、レジストM4に覆われていない周辺回路領域ER3と境界領域ER2の他の一部領域と形成されたメモリ用ダミー電極層38と第2絶縁膜15とを除去する。これにより、レジストM4により覆われたメモリ回路領域ER1と境界領域ER2の一部領域とに、層状のメモリ用ダミー電極層38および第2絶縁膜15を残存させる（第2ダミー電極層形成工程）。
次いで、レジストM4を除去した後、新たな層状のレジストをメモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って形成する。次いで、フォトリソグラフィ技術を利用してレジストをパターニングして、図４Ｃとの対応部分に同一符号を付して示す図５Ａのように、周辺回路領域ER3において後の製造工程で形成されるメタルロジックゲート電極LG1,LG2（図２）の形成予定領域（以下、ロジックゲート電極形成予定領域とも呼ぶ）を覆ったレジストM5a,M5bを形成し、当該レジストM5a,M5bを利用して、周辺回路領域ER3および境界領域ER2にあるハードマスク層HM1b（図４Ｃ）をパターニングすることにより、ロジックゲート電極形成予定領域を覆うハードマスク層HM1d,HM1eを形成する。
次いで、レジストM5a,M5bを除去した後、残存したハードマスク層HM1d,HM1eをマスクとして用い、メモリ回路領域ER1および境界領域ER2のメモリ用ダミー電極層38と、当該メモリ用ダミー電極層38に覆われた第2絶縁膜15と、境界領域ER2および周辺回路領域ER3のロジック用ダミー電極層37と、当該ロジック用ダミー電極層37に覆われた第1絶縁膜11aとをエッチバックする。
これにより、図５Ａとの対応部分に同一符号を付して示す図５Ｂのように、メモリ回路領域ER1には、ダミーメモリゲート構造体D2の一の側壁にある側壁スペーサ8aに沿ってメモリ用ダミー電極層38がサイドウォール状に残存してダミー第1選択ゲート電極DDGが形成され、さらに、当該ダミー第1選択ゲート電極DDGの下部に第2絶縁膜15が残存して第1選択ゲート絶縁膜15aが形成されて、第1選択ゲート絶縁膜15a上にサイドウォール状のダミー第1選択ゲート電極DDGを有したダミー第1選択ゲート構造体D3が形成され得る。
また、この際、メモリ回路領域ER1には、ダミーメモリゲート構造体D2の他の側壁にある側壁スペーサ8bに沿ってメモリ用ダミー電極層38がサイドウォール状に残存してダミー第2選択ゲート電極SDGが形成され、さらに、当該ダミー第2選択ゲート電極SDGの下部に第2絶縁膜15が残存して第2選択ゲート絶縁膜15bが形成されて、第2選択ゲート絶縁膜15b上にサイドウォール状のダミー第2選択ゲート電極DSGを有したダミー第2選択ゲート構造体D4が形成され得る。
これに加えて、この際、周辺回路領域ER3には、ハードマスク層HM1d,HM1eによってロジックゲート電極形成予定領域にロジック用ダミー電極層37が残存してダミーロジックゲート電極DGL1,DGL2が形成されるとともに、当該ダミーロジックゲート電極DLG1,DLG2の下部にそれぞれ第1絶縁膜11aが残存してロジックゲート絶縁膜25a,25bが形成される。これにより、周辺回路領域ER3には、メモリ回路領域ER1にダミー第1選択ゲート構造体D3およびダミー第2選択ゲート構造体D3が形成される際に、半導体基板W上にロジックゲート絶縁膜25a,25bを介してダミーロジックゲート電極DLG1,DLG2が積層形成されたダミーロジックゲート構造体DL1,DL2が形成され得る（ダミーゲート電極形成工程）。
ここで、ダミーゲート電極形成工程で形成されるダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGは、上述した第2ダミー電極層形成工程で形成されるメモリ用ダミー電極層38の膜厚を調整することにより所望の幅に形成できる。
因みに、この際、境界領域ER2では、ハードマスク層HM1d,HM1eを形成する際に、メモリ用ダミー電極層38および第2絶縁膜15に覆われた領域にハードマスク層HM1cが残存する（図５Ａ）。境界領域ER2には、ハードマスク層HM1cの他、残存側壁絶縁膜30の周辺に第1絶縁膜15や、第2絶縁層11a、ロジック用ダミー電極層37、メモリ用ダミー電極層38が残存してダミー残存部D29が形成され得る。実際上、境界領域ER2には、壁状の残存側壁絶縁膜30の一面から素子分離層IL1上に沿って第2絶縁膜15が断面L字状に残存して残存絶縁膜31が形成され、当該残存絶縁膜31の底部31a上および壁部31bに沿ってメモリ用ダミー電極層38がサイドウォール状に残存してメモリ用ダミー電極残存部39bが形成され得る。また、境界領域ER2には、残存側壁絶縁膜30の他面と隣接し、かつハードマスク層HM1cに覆われた領域に、ロジック用ダミー電極層37が残存してロジック用ダミー電極残存部39aが形成されるとともに、当該ロジック用ダミー電極残存部39aに覆われた領域に第1絶縁膜11aが残存し、残存絶縁膜33が素子分離層IL1上に形成され得る。
次いで、図５Ｂとの対応部分に同一符号を付して示す図６Ａのように、N型用またはP型用にパターニングされたレジスト（図示せず）を用いてメモリ回路領域ER1や周辺回路領域ER3に、イオン注入法等によって低濃度のN型不純物またはP型不純物が注入され、メモリ回路領域ER1の半導体基板W表面にドレイン領域6aおよびソース領域6bが形成されるとともに、周辺回路領域ER3の半導体基板W表面に不純物拡散領域23a,23b,23c,23dが形成され得る。次いで、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、例えばSiN等でなる層状の絶縁層（図示せず）を形成した後、当該絶縁層をエッチバックする。これにより、ダミー第1選択ゲート構造体D3およびダミー第2選択ゲート構造体D4の側壁に絶縁層が残存してサイドウォール17a,17bが形成されるとともに、ダミーロジックゲート構造体DL1,DL2の対向する側壁にも絶縁層が残存してサイドウォール26,27が形成される。また、この際、境界領域ER2のダミー残存部D29にも、ロジック用ダミー電極残存部39aおよびメモリ用ダミー電極残存部39b周辺に絶縁層が残存してサイドウォール34a,34bが形成される。
その後、上述した工程に加えて、イオン注入法等により高濃度のN型不純物やP型不純物を半導体基板Wの必要箇所に注入してメモリ回路領域ER1のドレイン領域6aやソース領域6b、周辺回路領域ER3の不純物拡散領域23a,23b,23c,23dに高濃度不純物領域を形成する工程や、ドレイン領域6a、ソース領域6b、および不純物拡散領域23a,23b,23c,23dにシリサイドSCを形成する工程、ダミーメモリゲート構造体D2、ダミー第1選択ゲート構造体D3、ダミー第2選択ゲート構造体D4、ダミーロジックゲート構造体DL1,DL2、およびダミー残存部D29等を覆うように層間絶縁層ILDを形成する工程を順に行う。
次いで、CMP等の平坦化処理によって、層間絶縁層ILDの表面を研磨して平坦化してゆき、さらに層間絶縁層ILDの先端から外部に露出した、ハードマスク層HM1a,HM1c,HM1d,HM1eや、ダミーメモリゲート構造体D2、ダミー第1選択ゲート構造体D3、ダミー第2選択ゲート構造体D4、ダミーロジックゲート構造体DL1,DL2、ダミー残存部D29の各表面も研磨して平坦化してゆく。このようにして、図６Ａとの対応部分に同一符号を付して示す図６Ｂのように、平坦化された層間絶縁層ILDの表面から、ダミーメモリゲート電極DMGや、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、ダミーロジックゲート電極DLG1,DLG2、ロジック用ダミー電極残存部39a、メモリ用ダミー電極残存部39bの平坦化された各先端を外部に露出させる。
次いで、PMOS周辺回路領域ER5をレジストで覆い、その他のメモリ回路領域ER1や、境界領域ER2、NMOS周辺回路領域ER4を外部に露出させ、四フッ化炭素（CF4）等を用いたドライエッチングによって、層間絶縁層ILDの表面から露出しているダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、ダミーロジックゲート電極DLG1、ロジック用ダミー電極残存部39a、およびメモリ用ダミー電極残存部39bをそれぞれ除去した後、PMOS周辺回路領域ER5のレジストを除去する。
次いで、例えばアルミ（AL）や、チタンアルミ（TiAL）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等のN型MOS用の金属材料でなるメタル電極層を、層間絶縁層ILDの表面に形成し、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、ダミーロジックゲート電極DLG1、ロジック用ダミー電極残存部39a、およびメモリ用ダミー電極残存部39bが除去された各電極形成空間内に、メタル電極層を埋め込んだ後、CMP等の平坦化処理によって、メタル電極層の表面を研磨してゆき、層間絶縁層ILDの表面に合わせてメタル電極層の表面を平坦化させる。なお、周辺回路領域ER3のPMOS周辺回路領域ER5では、ダミーロジックゲート電極DLG2が除去されずにそのまま形成された状態にあることから、ダミーロジックゲート電極DLG2上および層間絶縁層ILD上にあるメタル電極層が、この平坦化処理によって除去される。
これにより、メモリ回路領域ER1には、図２に示したように、ダミーメモリゲート電極DMGが形成されていた電極形成空間にメタル電極層が埋め込まれてメタルメモリゲート電極MGが形成され、ダミー第1選択ゲート電極DDGが形成されていた電極形成空間にメタル電極層が埋め込まれてメタル第1選択ゲート電極DGが形成され、ダミー第2選択ゲート電極DSGが形成されていた電極形成空間にメタル電極層が埋め込まれてメタル第2選択ゲート電極SGが形成され得る。
また、この際、周辺回路領域ER3のNMOS周辺回路領域ER4には、一のダミーロジックゲート電極DLG1が形成されていた電極形成空間にメタル電極層が埋め込まれて、N型MOS用の金属材料でなるメタルロジックゲート電極LG1が形成される（メタルゲート電極形成工程）。さらに、この際、境界領域ER2にも、ロジック用ダミー電極残存部39a、およびメモリ用ダミー電極残存部39bが除去された電極形成空間にメタル電極層が埋め込まれ、N型MOS用の金属材料でなる残存メタル層MS1,MS2が形成される。これにより、メタルメモリゲート電極MGと、メタル第1選択ゲート電極DGと、メタル第2選択ゲート電極SGと、メタルロジックゲート電極LG1とは、同層（同じメタル電極層）により同じ製造工程によって形成され得る。
次いで、メモリ回路領域ER1や、境界領域ER2、NMOS周辺回路領域ER4をレジストで覆い、PMOS周辺回路領域ER5を外部に露出させ、四フッ化炭素（CF4）等を用いたドライエッチングによって、層間絶縁層ILDの表面から露出しているダミーロジックゲート電極DLG2を除去した後、当該レジストを除去する。次いで、例えば、アルミ（AL）や、窒化チタン（TiN）等のP型MOS用の金属材料でなる他のメタル電極層を、層間絶縁層ILDの表面に形成し、ダミーロジックゲート電極DLG2が除去された電極形成空間内に、メタル電極層を埋め込んだ後、CMP等の平坦化処理によって、メタル電極層の表面を研磨してゆき、層間絶縁層ILDの表面に合わせてメタル電極層の表面を平坦化させる。
これにより、周辺回路領域ER3のPMOS周辺回路領域ER5には、図２に示したように、ダミーロジックゲート電極DLG2が形成されていた電極形成空間に、P型MOS用のメタル電極層が埋め込まれてP型MOS用の金属材料でなるメタルロジックゲート電極LG2が形成される。その後、図２に図示していない第1選択ゲートコンタクトや、第2選択ゲートコンタクト、メモリゲートコンタクト等の各種コンタクト等を層間絶縁層ILDの所定箇所に形成する工程等を経ることで半導体集積回路装置20を製造し得る。
（１−６）作用および効果
以上の構成において、メモリセル1では、ドレイン領域6aおよびソース領域6b間の半導体基板W上に、下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11、およびメタルメモリゲート電極MGの順で積層形成されたメモリゲート構造体2を備え、メモリゲート構造体2の一の側壁に設けた側壁スペーサ8aの側壁に沿って第1選択ゲート構造体3が形成され、当該メモリゲート構造体2の他の側壁に設けた側壁スペーサ8bの側壁に沿って第2選択ゲート構造体4が形成されている。
第1選択ゲート構造体3には、ビット線BLが接続されたドレイン領域6aと、メモリゲート構造体2の側壁に設けた一の側壁スペーサ8aとの間の半導体基板W上に、第1選択ゲート絶縁膜15aを介してメタル第1選択ゲート電極DGが設けられている。一方、第2選択ゲート構造体4には、ソース線SLが接続されたソース領域6bと、メモリゲート構造体2の側壁に設けた他の側壁スペーサ8bとの間の半導体基板W上に、第2選択ゲート絶縁膜15bを介してメタル第2選択ゲート電極SGが設けられている。
このようなメモリセル1は、周辺回路L1のメタルロジックゲート電極LG1と同じ金属材料によってメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGを形成できることから、所定の金属材料でなるメタルロジックゲート電極LG1を半導体基板Wに形成する一連の製造工程においてメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGも形成できる。
また、メモリセル1では、メタル第1選択ゲート電極DGの先端平坦面3aと、メタル第2選択ゲート電極SGの先端平坦面4aと、メタルメモリゲート電極MGの先端平坦面2aとが製造過程において同じ平坦化処理により平坦化されていることから、メモリゲート構造体2、第1選択ゲート構造体3および第2選択ゲート構造体4の高さを揃えることができ、メタルメモリゲート電極MGがメタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SGから突出することがない分、全体として小型化を図ることができる。
なお、このメモリセル1では、電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧がメタルメモリゲート電極MGに印加された際に、第1の書き込み手法を用いて電荷蓄積層ECへの電荷の注入を阻止するとき、メタルメモリゲート電極MGと対向した半導体基板Wのチャネル層形成キャリア領域に誘起されているキャリアをチャネル層形成キャリア領域から排除した状態で、第1選択ゲート構造体3によって、メタルメモリゲート電極MGと対向した領域の半導体基板Wと、ドレイン領域6aとの電気的な接続を遮断し、かつ、第2選択ゲート構造体4によって、メタルメモリゲート電極MGと対向した領域の半導体基板Wと、ソース領域6bとの電気的な接続を遮断するようにした。
これにより、メモリセル1では、チャネル層形成キャリア領域にチャネル層が形成されずに空乏層が形成された状態となり、電荷蓄積ゲート電圧に基づき半導体基板W表面の電位が上昇して、メタルメモリゲート電極MGおよび半導体基板W表面の電圧差が小さくなり、電荷蓄積層EC内への電荷注入を阻止でき、また、空乏層によって、メモリゲート構造体2直下の半導体基板W表面の電位が、第1選択ゲート絶縁膜15aや第2選択ゲート絶縁膜15bへ到達することを阻止できる。
従って、このメモリセル1では、量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な高電圧の電荷蓄積ゲート電圧に拘束されることなく、メタルメモリゲート電極MGと対向した領域の半導体基板Wと、ビット線BLとの電気的な接続を第1選択ゲート構造体3により遮断するのに必要な電圧値や、メタルメモリゲート電極MGと対向した領域の半導体基板Wと、ソース線SLとの電気的な接続を第2選択ゲート構造体4により遮断するのに必要な電圧値にまで、ビット線BLおよびソース線SLの電圧値を下げることができる。かくして、メモリセル1では、これらビット線BLおよびソース線SLでの電圧低減に合せて、第1選択ゲート構造体3の第1選択ゲート絶縁膜15aの膜厚や、第2選択ゲート構造体4の第2選択ゲート絶縁膜15bの膜厚を薄くでき、その分、高速動作を実現し得る。
また、メモリセル1では、第2の書き込み手法を用いて電荷蓄積層ECに電荷を注入させないとき、電荷蓄積層ECへの電荷注入に必要な電荷蓄積ゲート電圧がメタルメモリゲート電極MGに印加され、メタルメモリゲート電極MGが対向した半導体基板W表面にチャネル層が形成されても、第1選択ゲート構造体3によりドレイン領域6aおよびチャネル層の電気的な接続を遮断し、かつ、第2選択ゲート構造体4によりソース領域6bおよびチャネル層の電気的な接続も遮断するようにした。
これにより、メモリセル1では、メモリゲート構造体2と対向した半導体基板Wのチャネル層周辺に空乏層が形成されるとともに、電荷蓄積ゲート電圧に基づいてチャネル層のチャネル電位が上昇し、メタルメモリゲート電極MGおよびチャネル層間の電圧差が小さくなり、電荷蓄積層EC内への電荷注入を阻止しつつ、空乏層によってチャネル層から第1選択ゲート絶縁膜15aおよび第2選択ゲート絶縁膜15bへの電圧印加を遮断できる。
従って、メモリセル1では、量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な高電圧の電荷蓄積ゲート電圧に拘束されることなく、第1選択ゲート構造体3および第2選択ゲート構造体4で、ビット線BLおよびチャネル層の電気的な接続や、ソース線SLおよびチャネル層の電気的な接続を遮断するのに必要な電圧値にまで、ビット線BLおよびソース線SLの電圧値を下げることができる。かくして、メモリセル1では、これらビット線BLおよびソース線SLでの電圧低減に合せて、第1選択ゲート構造体3の第1選択ゲート絶縁膜15aの膜厚や、第2選択ゲート構造体4の第2選択ゲート絶縁膜15bの膜厚を薄くでき、その分、高速動作を実現し得る。
本発明の半導体集積回路装置20の製造方法では、図３Ｃおよび図４Ａに示したように、パターニングされたレジストM3a,M3bを利用して、メモリ回路領域ER1のロジック用ダミー電極層37、第1絶縁膜11a、電荷蓄積層ECa、および下部メモリゲート絶縁膜10aをパターニングすることにより、パターニングされた下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11、およびダミーメモリゲート電極DMGが順に積層形成されたダミーメモリゲート構造体D2をメモリ回路領域ER1に形成しつつ、当該レジストM3bを利用して、周辺回路領域ER3に第1絶縁膜11aおよびロジック用ダミー電極層37をそのまま残存させた後、メモリ回路領域ER1のダミーメモリゲート構造体D2の対向する側壁に沿って側壁絶縁膜13a,13bおよび第2絶縁膜15（第1選択ゲート側壁絶縁膜16a、第2選択ゲート側壁絶縁膜16b）でなる側壁スペーサ8a,8bを形成する。
また、この製造方法では、図５Ａおよび図５Ｂに示したように、メモリ回路領域ER1に形成された第2絶縁膜15およびメモリ用ダミー電極層38と、周辺回路領域ER3に形成されたロジック用ダミー電極層37および第1絶縁膜11aとを、パターニングされたレジストM5a,M5bを利用して、パターニングすることにより、半導体基板W上にロジックゲート絶縁膜25a,25bを介してダミーロジックゲート電極DLG1,DLG2が順に積層されたダミーロジックゲート構造体DL1,DL2と、ダミーメモリゲート構造体D2の一の側壁スペーサ8aに沿って配置されたダミー第1選択ゲート電極DDGおよび第1選択ゲート絶縁膜15aでなるダミー第1選択ゲート構造体D3と、ダミーメモリゲート構造体D2の他の側壁スペーサ8bに沿って配置されたダミー第2選択ゲート電極DSGおよび第2選択ゲート絶縁膜15bでなるダミー第2選択ゲート構造体D4とを同じ製造工程にて一括して形成できる。
さらに、この製造方法では、メモリ回路領域ER1および周辺回路領域ER3に形成された層間絶縁層ILDを平坦化処理によって平坦化してゆき、層間絶縁層ILDから外部に露出したダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1を除去した後、これらダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1が形成されていた各電極形成空間にメタル電極層を形成することで、メタルメモリゲート電極MG、メタル第1選択ゲート電極DG、メタル第2選択ゲート電極SG、およびメタルロジックゲート電極LG1を同じ製造工程にて一括して形成できる。
このようにして本発明の製造方法では、例えばN型MOS用の金属材料でなるメタルロジックゲート電極LG1を半導体基板Wに形成する一連の製造工程において、当該メタルロジックゲート電極LG1と同じ金属材料でなるメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGをメタルロジックゲート電極LG1と同時に形成できる。
（２）第2の実施の形態
（２−１）第2の実施の形態による半導体集積回路装置の構成
図２との対応部分に同一符号を付して示す図７の46は、第2の実施の形態による半導体集積回路装置を示し、上述した第1の実施の形態による半導体集積回路装置20とは境界領域ER2の構成のみが相違している。実際上、この半導体集積回路装置46は、上述した第1の実施の形態による半導体集積回路装置20が有する残存部29（図２）が境界領域ER2に形成されておらず、素子分離層IL1上に層間絶縁層ILDが形成された構成を有する。このような半導体集積回路装置46は、境界領域ER2に残存部29（図２）が形成されていない分、全体の構成を簡素化し得る。
なお、第2の実施の形態による半導体集積回路装置46は、境界領域ER2以外のメモリ回路領域ER1や周辺回路領域ER3の構成が、上述した第1の実施の形態による半導体集積回路装置20と同一の構成となるため、ここではメモリ回路領域ER1および周辺回路領域ER3の説明については省略する。また、この半導体集積回路装置46におけるメモリセル1へのデータの書き込み動作や、データの書き込み防止動作についても、上述した「（１−２）データの書き込み手法」と同じであり、また、メモリセル1のデータの読み出し動作やデータの消去動作についても、上述した「（１−３）その他の動作」と同じであるため、ここではその説明は省略する。
（２−２）第2の実施の形態による半導体集積回路装置の製造方法
以上のような構成を有する半導体集積回路装置46は、下記のような製造工程に従って製造されることにより、金属材料でなるメタルロジックゲート電極LG1,LG2のうち、例えばN型MOS用の金属材料で形成されたメタルロジックゲート電極LG1を半導体基板Wに形成する一連の製造工程において、境界領域ER2に残存部29（図２）を形成することなく、当該メタルロジックゲート電極LG1と同じ金属材料によりメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGを、メタルロジックゲート電極LG1と同時に形成し得る。
先ず始めに、図３Ａに示すように、例えばSiでなる半導体基板W表面の所定位置に、STI（Shallow Trench Isolation）法等によりSiO2等の絶縁材料でなる複数の素子分離層IL1,IL2,IL3を所定間隔で形成する。なお、周辺回路領域ER3には、半導体基板Wの閾値電圧を調整するために、例えばイオン注入法によって、素子分離層層IL1,IL2間のNMOS周辺回路領域ER4の半導体基板WにP型不純物が注入され、一方、素子分離層層IL2,IL3間のPMOS周辺回路領域ER5の半導体基板WにN型不純物が注入され得る。
次いで、図８Ａに示すように、パターニングされたレジスト（図示せず）を利用してメモリ回路領域ER1に形成されたハードマスク層HM1aにより、パターニングされた下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11、およびダミーメモリゲート電極DMGが順に半導体基板Wに積層形成されたダミーメモリゲート構造体D2を、メモリ回路領域ER1のメモリゲート電極形成予定領域に形成する。なお、ダミーメモリゲート電極DMGは、層状のメモリ用ダミー電極層がハードマスク層HM1aによってメモリゲート電極形成予定領域に残存することにより形成され得る。
次いで、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、SiO2等でなる層状の絶縁膜（図示せず）を形成した後、エッチバックすることにより、メモリ回路領域ER1におけるダミーメモリゲート構造体D2の対向する側壁に沿ってサイドウォール状の側壁絶縁膜13a,13bを形成する（側壁絶縁膜形成工程）。次いで、パターニングされたレジスト（図示せず）を利用して、当該レジストで周辺回路領域ER3を覆い、後の製造工程で形成されるメタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SG（図７）の形成予定領域（選択ゲート電極形成予定領域）の半導体基板Wの閾値電圧を調整するために、イオン注入法等によってB(ボロン）やP(リン）、As(ヒ素）等の不純物を、メモリ回路領域ER1の半導体基板Wに注入する。
次いで、レジストを除去し、メモリ回路領域ER1、境界領域ER2、および周辺回路領域ER3に亘って、上部メモリゲート絶縁膜11と同じ絶縁材料（例えばHigh-k）でなる層状の絶縁膜48を形成した後、例えばポリシリコン等でなる層状のロジック用ダミー電極層49を当該絶縁膜48上に形成する（ダミー電極層形成工程）。ここで、ダミーメモリゲート構造体D2には、一の側壁にある側壁絶縁膜13aに沿って絶縁膜48が壁状に設けられて第1選択ゲート側壁絶縁膜16aが形成されるとともに、他の側壁にある側壁絶縁膜13bにも絶縁膜48が壁状に設けられて第2選択ゲート側壁絶縁膜16bが形成され得る。これにより、ダミーメモリゲート構造体D2には、側壁絶縁膜13aおよび第1選択ゲート側壁絶縁膜16aでなる一の側壁スペーサ8aが一の側壁に形成され、側壁絶縁膜13bおよび第2選択ゲート側壁絶縁膜16bでなる他の側壁スペーサ8bが他の側壁に形成され得る。
次いで、周辺回路領域ER3において、後の製造工程で形成されるメタルロジックゲート電極LG1,LG2（図７）の形成予定領域（ロジックゲート電極形成予定領域）を覆ったレジストM6a,M6bを形成し、当該レジストM6a,M6bを利用して、SiO2等でなるハードマスク層（図示せず）をパターニングすることにより、ロジックゲート電極形成予定領域を覆うハードマスク層HM2a,HM2bをロジック用ダミー電極層49上に形成する。
次いで、レジストM6a,M6bを除去した後、残存したハードマスク層HM2a,HM2bをマスクとして用い、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3のロジック用ダミー電極層49と、当該ロジック用ダミー電極層49に覆われた絶縁膜48とをエッチバックする。これにより、図８Ａとの対応部分に同一符号を付して示す図８Ｂのように、周辺回路領域ER3のロジックゲート電極形成予定領域にハードマスク層HM2a,HM2bによってロジック用ダミー電極層49が残存してダミーロジックゲート電極DLG1,DLG2が形成されるとともに、当該ダミーロジックゲート電極DLG1,DLG2の下部にそれぞれ絶縁膜48が残存してロジックゲート絶縁膜25a,25bが形成される。これにより、周辺回路領域ER3には、半導体基板W上にロジックゲート絶縁膜25a,25bを介してダミーロジックゲート電極DLG1,DLG2が積層形成されたダミーロジックゲート構造体DL1,DL2が形成され得る。
この際、メモリ回路領域ER1には、ダミーメモリゲート構造体D2の一の側壁にある側壁スペーサ3aに沿ってロジック用ダミー電極層49がサイドウォール状に残存してダミー第1選択ゲート電極DDGが形成され、さらに、当該ダミー第1選択ゲート電極DDGの下部に絶縁膜48が残存して第1選択ゲート絶縁膜15aが形成される。かくして、メモリ回路領域ER1には、ダミーメモリゲート構造体D2の一の側壁にある一の側壁スペーサ8aに沿って、第1選択ゲート絶縁膜15a上にサイドウォール状のダミー第1選択ゲート電極DDGを有したダミー第1選択ゲート構造体D3が形成され得る。
また、この際、メモリ回路領域ER1には、ダミーメモリゲート構造体D2の他の側壁にある側壁スペーサ8bに沿ってロジック用ダミー電極層49がサイドウォール状に残存してダミー第2選択ゲート電極SDGが形成され、さらに、当該ダミー第2選択ゲート電極SDGの下部に絶縁膜48が残存して第2選択ゲート絶縁膜15bが形成される。かくして、メモリ回路領域ER1には、ダミーメモリゲート構造体D2の他の側壁にある他の側壁スペーサ8bに沿って、第2選択ゲート絶縁膜15b上にサイドウォール状のダミー第2選択ゲート電極DSGを有したダミー第2選択ゲート構造体D4が形成され得る（ダミーゲート電極形成工程）。
このように、この実施の形態においては、ダミーロジックゲート電極DLG1,DLG2を形成するために設けたロジック用ダミー電極層49を流用して、メモリ回路領域ER1にダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極SDGも形成し得るようになされている。
ここで、メモリ回路領域ER1に形成されたダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGの幅を狭める場合には、図８Ｂに示すように、周辺回路領域ER3から境界領域ER2の一部領域までをレジストM7で覆いつつ、メモリ回路領域ER1に露出したダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGを、ドライエッチングにより除去してゆくことで、所望の幅でなるダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGを形成する。かくして、この製造方法では、周辺回路領域ER3に所望の幅でなるダミーロジックゲート電極DLG1,DLG2を形成しつつ、メモリ回路領域ER1に形成されるダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGも別途所望の幅に形成できることから、微小な幅を有したダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGを実現し得る。
因みに、第2の実施の形態による半導体集積回路装置46の製造方法では、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DMGを形成する際、側壁絶縁膜30や、第1絶縁膜15、第2絶縁層11a、ロジック用ダミー電極層49、メモリ用ダミー電極層が境界領域ER2に残存せずに、素子分離層IL1の表面全体を外部に露出させることができる。
その後、N型用またはP型用にパターニングされたレジスト（図示せず）を用いてメモリ回路領域ER1や周辺回路領域ER3に、イオン注入法等によって低濃度のN型不純物またはP型不純物が注入され、図７に示すように、メモリ回路領域ER1の半導体基板W表面にドレイン領域6aおよびソース領域6bが形成されるとともに、周辺回路領域ER3の半導体基板W表面に不純物拡散領域23a,23b,23c,23dが形成され得る。次いで、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、例えばSiN等でなる層状の絶縁層（図示せず）を形成した後、当該絶縁層をエッチバックする。これにより、ダミー第1選択ゲート構造体D3およびダミー第2選択ゲート構造体D4の側壁に絶縁層が残存してサイドウォール17a,17bが形成されるとともに、ダミーロジックゲート構造体DL1,DL2の対向する側壁にも絶縁層が残存してサイドウォール26,27が形成される。
その後、さらに、イオン注入法等により高濃度のN型不純物やP型不純物を半導体基板Wの必要箇所に注入してメモリ回路領域ER1のドレイン領域6aやソース領域6b、周辺回路領域ER3の不純物拡散領域23a,23b,23c,23dに高濃度不純物領域を形成する工程や、ドレイン領域6a、ソース領域6b、および不純物拡散領域23a,23b,23c,23dにシリサイドSCを形成する工程、ダミーメモリゲート構造体D2、ダミー第1選択ゲート構造体D3、ダミー第2選択ゲート構造体D4、ダミーロジックゲート構造体DL1,DL2、およびダミー残存部D29等を覆うように層間絶縁層ILDを形成する工程を順に行う。
次いで、CMP等の平坦化処理によって、層間絶縁層ILDの表面を研磨して平坦化してゆき、層間絶縁層ILDの表面から、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1,DLG2bの平坦化された各先端を露出させる（電極露出工程）。次いで、PMOS周辺回路領域ER5をレジストで覆い、その他のメモリ回路領域ER1や、境界領域ER2、NMOS周辺回路領域ER4を外部に露出させ、四フッ化炭素（CF4）等を用いたドライエッチングによって、層間絶縁層ILDの表面から露出しているダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1をそれぞれ除去した後、PMOS周辺回路領域ER5のレジストを除去する。
次いで、例えばアルミ（AL）や、チタンアルミ（TiAL）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等のN型MOS用の金属材料でなるメタル電極層を、層間絶縁層ILDの表面に形成し、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1が除去された各電極形成空間内に、メタル電極層を埋め込んだ後、CMP等の平坦化処理によって、メタル電極層の表面を研磨してゆき、層間絶縁層ILDの表面に合わせてメタル電極層の表面を平坦化させる。なお、周辺回路領域ER3のPMOS周辺回路領域ER5では、ダミーロジックゲート電極DLG2が除去されずにそのまま形成された状態にあることから、ダミーロジックゲート電極DLG2上および層間絶縁層ILD上にあるメタル電極層が、この平坦化処理によって除去される。
これにより、メモリ回路領域ER1には、図７に示したように、ダミーメモリゲート電極DMGが形成されていた電極形成空間にメタル電極層が埋め込まれてメタルメモリゲート電極MGが形成され、ダミー第1選択ゲート電極DDGが形成されていた電極形成空間にメタル電極層が埋め込まれてメタル第1選択ゲート電極DGが形成され、ダミー第2選択ゲート電極DSGが形成されていた電極形成空間にメタル電極層が埋め込まれることによりメタル第2選択ゲート電極SGが形成され得る。また、この際、周辺回路領域ER3のNMOS周辺回路領域ER4には、一のダミーロジックゲート電極DLG1が形成されていた電極形成空間にメタル電極層が埋め込まれて、N型MOS用の金属材料でなるメタルロジックゲート電極LG1が形成される（メタルゲート電極形成工程）。これにより、メタルメモリゲート電極MGと、メタル第1選択ゲート電極DGと、メタル第2選択ゲート電極SGと、メタルロジックゲート電極LG1とは、同層（同じメタル電極層）により形成され得る。
その後、上述した第1の実施の形態と同様にして、周辺回路領域ER3のPMOS周辺回路領域ER5にも、図７に示したようにP型MOS用の金属材料でなるメタルロジックゲート電極LG2が形成され、さらに、図７に図示していない第1選択ゲートコンタクトや、第2選択ゲートコンタクト、メモリゲートコンタクト等の各種コンタクト等を層間絶縁層ILDの所定箇所に形成する工程等を経ることで半導体集積回路装置46を製造し得る。
（２−３）作用および効果
以上の構成において、このような製造方法によって製造されたメモリセル1や、第2の実施の形態による半導体集積回路装置46でも、上述した第1の実施の形態と同様の効果を得ることができる。
そして、本発明の半導体集積回路装置46の製造方法では、図８Ａに示したように、パターニングされた下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11、およびダミーメモリゲート電極DMGが半導体基板W上に順に積層形成されたダミーメモリゲート構造体D2がメモリ回路領域ER1に設けられた後、ダミーメモリゲート構造体D2の対向する側壁に沿って側壁絶縁膜13a,13bおよび絶縁膜48でなる側壁スペーサ8a,8bを形成する。
また、この製造方法では、メモリ回路領域ER1および周辺回路領域ER3に亘って形成された絶縁膜48およびロジック用ダミー電極層49を、パターニングされたレジストM6a,M6bを利用して、パターニングすることにより、図８Ｂに示したように、半導体基板W上にロジックゲート絶縁膜25a,25bを介してダミーロジックゲート電極DLG1,DLG2が順に積層されたダミーロジックゲート構造体DL1,DL2と、ダミーメモリゲート構造体D2の一の側壁スペーサ8aに沿って配置されたダミー第1選択ゲート電極DDGおよび第1選択ゲート絶縁膜15aでなるダミー第1選択ゲート構造体D3と、ダミーメモリゲート構造体D2の他の側壁スペーサ8bに沿って配置されたダミー第2選択ゲート電極DSGおよび第2選択ゲート絶縁膜15bでなるダミー第2選択ゲート構造体D4とを同じ製造工程にて一括して形成できる。
そして、この製造方法でも、メモリ回路領域ER1および周辺回路領域ER3に形成された層間絶縁層ILDを平坦化処理によって平坦化してゆき、層間絶縁層ILDから外部に露出したダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1を除去した後、これらダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1が形成されていた各電極形成空間にメタル電極層を形成することで、メタルメモリゲート電極MG、メタル第1選択ゲート電極DG、メタル第2選択ゲート電極SG、およびメタルロジックゲート電極LG1を同じ製造工程にて一括して形成できる。
このようにして、本発明による第2の実施の形態による製造方法でも、例えばN型MOS用の金属材料でなるメタルロジックゲート電極LG1を半導体基板Wに形成する一連の製造工程において、当該メタルロジックゲート電極LG1と同じ金属材料でなるメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGをメタルロジックゲート電極LG1と同時に形成できる。
（３）第3の実施の形態
（３−１）第3の実施の形態によるメモリセルの構成
図１との対応部分に同一符号を付して示す図９において、51は第3の実施の形態によるメモリセルを示し、このメモリセル51は、メモリゲート構造体52のメタルメモリゲート電極MG内にメモリゲート側壁絶縁膜57a,57bが設けられ、第1選択ゲート構造体53のメタル第1選択ゲート電極DG内に対向側壁絶縁膜56aが形成され、さらに第2選択ゲート構造体54のメタル第2選択ゲート電極SG内に対向側壁絶縁膜56bが形成されている点で、上述した第1の実施の形態によるメモリセル1と相違している。なお、ここでは、上述した第1の実施の形態によるメモリセル1との重複部分についての説明は省略し、以下、メモリゲート側壁絶縁膜57a,57bおよび対向側壁絶縁膜56a,56bの構成に着目して説明する。
この場合、メモリゲート構造体2のメタルメモリゲート電極MG内には、一の側壁絶縁膜13aに沿って壁状でなる一のメモリゲート側壁絶縁膜57aが形成され、他の側壁絶縁膜13bに沿って壁状でなる他のメモリゲート側壁絶縁膜57bが形成されている。メモリゲート側壁絶縁膜57a,57bは、上部メモリゲート絶縁膜11と同じ絶縁材料（例えば、High-k）により形成されており、当該上部メモリゲート絶縁膜11の末端に一体形成されて電荷蓄積層EC上に立設するように形成されている。これによりメモリゲート構造体52には、メモリゲート側壁絶縁膜57a,57bおよび上部メモリゲート絶縁膜11で囲まれた凹領域にメタルメモリゲート電極MGが形成され得る。
また、第1選択ゲート構造体53のメタル第1選択ゲート電極DG内には、第1選択ゲート側壁絶縁膜16aに対して対向配置するようにサイドウォール17aに沿って形成された壁状でなる対向側壁絶縁膜56aが設けられている。実際上、この対向側壁絶縁膜56aは、第1選択ゲート絶縁膜15aと同じ絶縁材料（例えば、High-k）により形成されており、当該第1選択ゲート絶縁膜15aの末端に一体形成されて半導体基板W上に立設されている。これにより第1選択ゲート構造体53には、第1選択ゲート側壁絶縁膜16a、第1選択ゲート絶縁膜15aおよび対向側壁絶縁膜56aで囲まれた凹領域にメタル第1選択ゲート電極DGが形成され得る。
第2選択ゲート構造体54のメタル第2選択ゲート電極SG内には、第2選択ゲート側壁絶縁膜16bに対して対向配置するようにサイドウォール17bに沿って形成された壁状でなる対向側壁絶縁膜56bが設けられている。この対向側壁絶縁膜56bも、第2選択ゲート絶縁膜15bと同じ絶縁材料（例えば、High-k）により形成されており、当該第2選択ゲート絶縁膜15bの末端に一体形成されて半導体基板W上に立設されている。これにより第2選択ゲート構造体54には、第2選択ゲート側壁絶縁膜16b、第2選択ゲート絶縁膜15bおよび対向側壁絶縁膜56bで囲まれた凹領域にメタル第2選択ゲート電極SGが形成され得る。
このような構成を有するメモリセル51でも、同じ半導体基板W上に形成される周辺回路のメタルロジックゲート電極（図示せず）と同じ金属材料を用いて、メタルメモリゲート電極MGと、メタル第1選択ゲート電極DGと、メタル第2選択ゲート電極SGとを形成していることから、周辺回路のメタルロジックゲート電極を半導体基板Wに形成する際に、これらメタルメモリゲート電極MG、メタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SGも半導体基板Wに形成できる。また、メモリセル51は、メタルメモリゲート電極MGと、メタル第1選択ゲート電極DGと、メタル第2選択ゲート電極SGとが所定の金属材料により形成されていることにより、これらメタルメモリゲート電極MG、メタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SG内に空乏化層が形成されてしまうことも防止し得る。
さらに、このメモリセル51でも、メタル第1選択ゲート電極DGの先端平坦面3aと、メタル第2選択ゲート電極SGの先端平坦面4aと、メタルメモリゲート電極MGの先端平坦面2aとが製造過程において同じ平坦化処理により平坦化されていることから、メモリゲート構造体52、第1選択ゲート構造体53および第2選択ゲート構造体54の高さを揃えることができ、メタルメモリゲート電極MGがメタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SGから突出することがない分、全体として小型化を図ることができる。
なお、第3の実施の形態によるメモリセル51へのデータの書き込み動作や、データの書き込み防止動作については、上述した「（１−２）データの書き込み手法」と同じであり、また、メモリセル51のデータの読み出し動作やデータの消去動作についても、上述した「（１−３）その他の動作」と同じであるため、ここではその説明は省略する。
（３−２）第3の実施の形態による半導体集積回路装置の構成
次に、上述したメモリセル51を有した半導体集積回路装置の構成について説明する。図２との対応部分に同一符号を付して示す図１０の60は、第3の実施の形態による半導体集積回路装置を示し、上述した第1の実施の形態による半導体集積回路装置20とは、メモリ回路領域ER1にメモリゲート側壁絶縁膜57a,57bおよび対向側壁絶縁膜56a,56bが形成され、境界領域ER2に断面凹状の絶縁膜63,64が形成され、さらに周辺回路領域ER3に側壁絶縁膜73a,73b,74a,74bが形成されている点で相違している。なお、メモリ回路領域ER1に形成されているメモリセル51については、図９により説明していることから、ここでは、メモリ回路領域ER1の説明については省略し、境界領域ER2と周辺回路領域ER3とについて以下説明する。
この場合、周辺回路領域ER3には、N型のMOSトランジスタ構造の周辺回路L3がNMOS周辺回路領域ER4に設けられ、P型のMOSトランジスタ構造の周辺回路L4がPMOS周辺回路領域ER5に設けられている。NMOS周辺回路領域ER4には、ロジックゲート絶縁膜25a上にメタルロジックゲート電極LG1を有したロジックゲート構造体21aが、不純物拡散領域23a,23b間の半導体基板W表面に形成されている。また、一の不純物拡散領域23a上に形成されたサイドウォール26と、ロジックゲート構造体21aとの間には、ロジックゲート絶縁膜25aと同じ絶縁材料（例えば、High-k）で形成され、かつロジックゲート絶縁膜25aの一方の末端から半導体基板W上に立設した壁状の側壁絶縁膜73aが形成されている。さらに、他の不純物拡散領域23a上に形成されたサイドウォール26と、ロジックゲート構造体21aとの間には、ロジックゲート絶縁膜25aと同じ絶縁材料で形成され、かつロジックゲート絶縁膜25aの他方の末端から半導体基板W上に立設した壁状の側壁絶縁膜73bが形成されている。周辺回路L3には、側壁絶縁膜73a,73bおよびロジックゲート絶縁膜25aで囲まれた断面凹状の電極形成空間に、N型MOS用の金属材料でなるメタルロジックゲート電極LG1が形成され得る。
PMOS周辺回路領域ER5には、ロジックゲート絶縁膜25b上にメタルロジックゲート電極LG2を有したロジックゲート構造体21bが、不純物拡散領域23c,23d間の半導体基板W表面に形成されている。また、一の不純物拡散領域23c上に形成されたサイドウォール27と、ロジックゲート構造体21bとの間には、ロジックゲート絶縁膜25bと同じ絶縁材料（例えば、High-k）で形成され、かつロジックゲート絶縁膜25bの一方の末端から半導体基板W上に立設した壁状の側壁絶縁膜74aが形成されている。さらに、他の不純物拡散領域23d上に形成されたサイドウォール27と、ロジックゲート構造体21bとの間には、ロジックゲート絶縁膜25bと同じ絶縁材料で形成され、かつロジックゲート絶縁膜25bの他方の末端から半導体基板W上に立設した壁状の側壁絶縁膜74bが形成されている。周辺回路L4には、側壁絶縁膜74a,74bおよびロジックゲート絶縁膜25bで囲まれた断面凹状の電極形成空間に、P型MOS用の金属材料でなるメタルロジックゲート電極LG2が形成され得る。
一方、境界領域ER2に形成された残存部61には、残存絶縁膜30と、一のサイドウォール34aとの間の素子分離層IL1上に断面凹状でなる絶縁膜63が形成されており、例えばメタルゲートメモリ電極MG等と同じN型MOS用の金属材料でなる残存メタル層MS1が当該絶縁膜63で囲まれた電極形成空間に形成されている。また、この残存部61には、残存絶縁膜30と、他のサイドウォール34bとの間の素子分離層IL1上に断面凹状でなる絶縁膜64が形成されており、例えばメタルゲートメモリ電極MG等と同じN型MOS用の金属材料でなる残存メタル層MS2が当該絶縁膜64で囲まれた電極形成空間に形成されている。
（３−３）第3の実施の形態による半導体集積回路装置の製造方法
以上のような構成を有する半導体集積回路装置60は、下記のような製造工程に従って製造されることにより、金属材料でなるメタルロジックゲート電極LG1,LG2のうち、例えばN型MOS用の金属材料により形成されたメタルロジックゲート電極LG1を半導体基板Wに形成する一連の製造工程において、当該メタルロジックゲート電極LG1と同じ金属材料によりメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGを、メタルロジックゲート電極LG1と同時に形成し得る。
先ず始めに、図３Ａに示すように、例えばSiでなる半導体基板W表面の所定位置に、STI法等によりSiO2等の絶縁材料でなる複数の素子分離層IL1,IL2,IL3を所定間隔で形成する。なお、周辺回路領域ER3には、半導体基板Wの閾値電圧を調整するために、例えばイオン注入法によって、素子分離層層IL1,IL2間のNMOS周辺回路領域ER4の半導体基板WにP型不純物が注入され、一方、素子分離層層IL2,IL3間のPMOS周辺回路領域ER5の半導体基板WにN型不純物が注入され得る。
次いで、フォトリソグラフィ技術を利用してレジストをパターニングし、メモリ回路領域ER1および周辺回路領域ER3間の境界領域ER2に形成した素子分離層IL1の一部領域から、周辺回路領域ER3の半導体基板WまでをレジストM1により覆い、メタルメモリゲート電極MG（図１０）が形成される形成予定領域（メモリゲート電極形成予定領域）の半導体基板Wの閾値電圧を調整するために、イオン注入法等によってB(ボロン）やP(リン）、As(ヒ素）等の不純物をメモリ回路領域ER1の半導体基板Wに注入する。
次いで、レジストM1を除去した後、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、層状のSiO2等でなる下部メモリゲート絶縁膜、およびSiN等でなる電荷蓄積層を順に積層形成した後、フォトリソグラフィ技術を利用してレジストをパターニングし、図３Ａとの対応部分に同一符号を付して示す図３Ｂのように、メモリ回路領域ER1から境界領域ER2の一部領域までをレジストM2で覆い、当該レジストM2から露出した境界領域ER2および周辺回路領域ER3の下部メモリゲート絶縁膜および電荷蓄積層を除去する。これにより、メモリ回路領域ER1から境界領域ER2の一部領域にだけ層状の下部メモリゲート絶縁膜10aおよび電荷蓄積層ECaを形成する。
次いで、レジストM2を除去した後、図３Ｂとの対応部分に同一符号を付して示す図１１Ａのように、メモリ回路領域ER1の電荷蓄積層ECaから境界領域ER2の素子分離層IL1を介して周辺回路領域ER3の半導体基板Wに亘って、ポリシリコン等でなる層状のロジック用ダミー電極層77を形成する（第1ダミー電極層形成工程）。次いで、ロジック用ダミー電極層77上に層状のハードマスク層を形成した後、フォトリソグラフィ技術を利用してパターニングされたレジストM3a,M3bにより当該ハードマスク層をパターニングする。この場合、レジストM3aは、メモリ回路領域ER1のメモリゲート電極形成予定領域に形成され、他のレジストM3bは、周辺回路領域ER3の全面を覆うように形成され得る。そして、レジストM3a,M3bから露出したハードマスク層が除去されることにより、メモリ回路領域ER1におけるメモリゲート電極形成予定領域にハードマスク層HM1aを残存させるとともに、周辺回路領域ER3の全面にもハードマスク層HM1bを残存させる。
次いで、レジストM3a,M3bを除去した後、ハードマスク層HM1a,HM1bをマスクとして、メモリ回路領域ER1および境界領域ER2のロジック用ダミー電極層77、電荷蓄積層ECa、および下部メモリゲート絶縁膜10aを順に除去してゆき、図１１Ａとの対応部分に同一符号を付して示す図１１Ｂのように、メモリ回路領域ER1のメモリゲート電極形成予定領域に、下部メモリゲート絶縁膜10、電荷蓄積層EC、およびダミーメモリゲート電極DMGが順に積層形成されたダミーメモリゲート構造体D22を形成する。また、この際、周辺回路領域ER3には、ハードマスク層HM1bによって、ロジック用ダミー電極層77をそのまま残存させる（ダミーメモリゲート構造体形成工程）。このように、この実施の形態においては、後の製造工程において後述するダミーロジックゲート電極DLG1,DLG2（図１２Ｃ）を形成するために設けたロジック用ダミー電極層77を流用して、メモリ回路領域ER1にダミーメモリゲート電極DMGも形成し得るようになされている。
次いで、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、SiO2等でなる層状の絶縁膜（図示せず）を形成した後、エッチバックすることにより、メモリ回路領域ER1のダミーメモリゲート構造体D22の対向する側壁に沿ってサイドウォール状の側壁絶縁膜13a,13bを形成する（側壁絶縁膜形成工程）。なお、この際、境界領域ER2に配置されているロジック用ダミー電極層77の側壁にも絶縁膜が残存し、サイドウォール状の残存側壁絶縁膜30が形成され得る。
次いで、後の製造工程で形成されるメタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SG（図１０）の形成予定領域（選択ゲート電極形成予定領域）の半導体基板Wの閾値電圧を調整するために、ハードマスク層HM1a,HM1bや側壁絶縁膜13a,13b,30に覆われていないメモリ回路領域ER1の半導体基板Wに、イオン注入法等によってB(ボロン）やP(リン）、As(ヒ素）等の不純物を注入する。
次いで、図１１Ｂとの対応部分に同一符号を付して示す図１１Ｃのように、メモリ回路領域ER1、境界領域ER2、および周辺回路領域ER3に亘って、例えばポリシリコン等でなる層状のメモリ用ダミー電極層78を形成する。次いで、図１１Ｃとの対応部分に同一符号を付して示す図１２Ａのように、フォトリソグラフィ技術を利用してパターニングされたレジストM4により、メモリ回路領域ER1と、境界領域ER2の一部領域とを覆い、レジストM4に覆われていない周辺回路領域ER3と境界領域ER2の他の一部領域とに形成されたメモリ用ダミー電極層78を除去する。これにより、レジストM4により覆われたメモリ回路領域ER1と、境界領域ER2の一部領域とに亘って層状のメモリ用ダミー電極層78を残存させる（第2ダミー電極層形成工程）。
次いで、レジストM4を除去した後、新たな層状のレジストをメモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って形成する。次いで、フォトリソグラフィ技術を利用してレジストをパターニングして、図１２Ａとの対応部分に同一符号を付して示す図１２Ｂのように、周辺回路領域ER3において後の製造工程で形成されるメタルロジックゲート電極LG1,LG2（図１０）の形成予定領域（ロジックゲート電極形成予定領域）を覆ったレジストM5a,M5bを形成し、当該レジストM5a,M5bを利用して、周辺回路領域ER3および境界領域ER2にあるハードマスク層HM1b（図１２Ａ）をパターニングすることにより、ロジックゲート電極形成予定領域を覆うハードマスク層HM1d,HM1eを形成する。
次いで、レジストM5a,M5bを除去した後、残存したハードマスク層HM1d,HM1eをマスクとして用い、メモリ回路領域ER1および境界領域ER2のメモリ用ダミー電極層78と、境界領域ER2および周辺回路領域ER3のロジック用ダミー電極層77とをエッチバックする。これにより、図１２Ｂとの対応部分に同一符号を付して示す図１２Ｃのように、メモリ回路領域ER1には、ダミーメモリゲート構造体D22の一の側壁にある側壁スペーサ8aに沿ってメモリ用ダミー電極層78がサイドウォール状に残存してダミー第1選択ゲート電極DDGが半導体基板W上に形成されるとともに、ダミーメモリゲート構造体D22の他の側壁にある側壁スペーサ8bに沿ってメモリ用ダミー電極層78がサイドウォール状に残存してダミー第2選択ゲート電極SDGが半導体基板W上に形成される。これに加えて、この際、周辺回路領域ER3には、ハードマスク層HM1d,HM1eによってロジックゲート電極形成予定領域にロジック用ダミー電極層77が残存してダミーロジックゲート電極DGL1,DGL2が形成される（ダミーゲート電極形成工程）。
ここで、ダミーゲート電極形成工程で形成されるダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGは、上述した第2ダミー電極層形成工程で形成されるメモリ用ダミー電極層78の膜厚を調整することにより所望の幅に形成できる。
因みに、この際、境界領域ER2では、ハードマスク層HM1d,HM1eを形成する際に、メモリ用ダミー電極層78に覆われた領域にハードマスク層HM1cが残存する（図１２Ｂ）。境界領域ER2には、ハードマスク層HM1cの他、残存側壁絶縁膜30の周辺にロジック用ダミー電極層77や、メモリ用ダミー電極層78が残存してダミー残存部D61が形成され得る。実際上、境界領域ER2には、壁状の残存側壁絶縁膜30の一面から素子分離層IL1上に沿ってメモリ用ダミー電極層78がサイドウォール状に残存してメモリ用ダミー電極残存部39bが形成され得る。また、境界領域ER2には、残存側壁絶縁膜30の他面と隣接し、かつハードマスク層HM1cに覆われた領域にロジック用ダミー電極層77が残存し、ロジック用ダミー電極残存部39aが素子分離層IL1上に形成され得る。
次いで、図１２Ｃとの対応部分に同一符号を付して示す図１３Ａのように、N型用またはP型用にパターニングされたレジスト（図示せず）を用いてメモリ回路領域ER1や周辺回路領域ER3に、イオン注入法等によって低濃度のN型不純物またはP型不純物が注入され、メモリ回路領域ER1の半導体基板W表面にドレイン領域6aおよびソース領域6bが形成されるとともに、周辺回路領域ER3の半導体基板W表面に不純物拡散領域23a,23b,23c,23dが形成され得る。次いで、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、例えばSiN等でなる層状の絶縁層（図示せず）を形成した後、当該絶縁層をエッチバックする。これにより、ダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGの側壁に絶縁層が残存してサイドウォール17a,17bが形成されるとともに、ダミーロジックゲート電極DLG1,DLG2の対向する側壁にも絶縁層が残存してサイドウォール26,27が形成される。また、この際、境界領域ER2のダミー残存部D61にも、ロジック用ダミー電極残存部39aおよびメモリ用ダミー電極残存部39b周辺に絶縁層が残存してサイドウォール34が形成される。
その後、上述した工程に加えて、イオン注入法等により高濃度のN型不純物やP型不純物を半導体基板Wの必要箇所に注入してメモリ回路領域ER1のドレイン領域6aやソース領域6b、周辺回路領域ER3の不純物拡散領域23a,23b,23c,23dに高濃度不純物領域を形成する工程や、ドレイン領域6a、ソース領域6b、および不純物拡散領域23a,23b,23c,23dにシリサイドSCを形成する工程、ダミーメモリゲート構造体D22、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、ダミーロジックゲート電極DLG1,DLG2、およびダミー残存部D61等を覆うように層間絶縁層ILDを形成する工程を順に行う。
次いで、CMP等の平坦化処理によって、層間絶縁層ILDの表面を研磨して平坦化してゆき、さらに層間絶縁層ILDの先端から外部に露出した、ハードマスク層HM1a,HM1c,HM1d,HM1eや、ダミーメモリゲート構造体D22、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、ダミーロジックゲート電極DLG1,DLG2、ダミー残存部D61の各表面も研磨して平坦化してゆく。このようにして、図１３Ａとの対応部分に同一符号を付して示す図１３Ｂのように、平坦化された層間絶縁層ILDの表面から、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、ダミーロジックゲート電極DLG1,DLG2、ロジック用ダミー電極残存部39a、およびメモリ用ダミー電極残存部39bの平坦化された各先端を露出させる（電極露出工程）。
次いで、PMOS周辺回路領域ER5をレジストで覆い、その他のメモリ回路領域ER1や、境界領域ER2、NMOS周辺回路領域ER4を外部に露出させ、四フッ化炭素（CF4）等を用いたドライエッチングによって、層間絶縁層ILDの表面から露出しているダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、ダミーロジックゲート電極DLG1、ロジック用ダミー電極残存部39a、およびメモリ用ダミー電極残存部39bをそれぞれ除去した後、PMOS周辺回路領域ER5のレジストを除去する。次いで、メモリ回路領域ER1および周辺回路領域ER3に亘って、下部メモリゲート絶縁膜10とは異なる絶縁材料（例えばHigh-k）で層状の絶縁膜を形成し、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、ダミーロジックゲート電極DLG1、ロジック用ダミー電極残存部39a、およびメモリ用ダミー電極残存部39bを除去した各空間内にも層状の絶縁膜を形成する。
これにより、図１０に示したように、メモリ回路領域ER1には、絶縁膜によって、側壁絶縁膜13a,13b間の電荷蓄積層EC上に上部メモリゲート絶縁膜11が形成されるとともに、側壁絶縁膜13a,13bに沿って壁状のメモリゲート側壁絶縁膜57a,57bが形成される。また、この際、メモリ回路領域ER1には、絶縁膜によって、側壁絶縁膜13aとサイドウォール17aとの間の半導体基板W上に第1選択ゲート絶縁膜15aが形成されるとともに、側壁絶縁膜13aに沿って壁状の第1選択ゲート側壁絶縁膜16aが形成され、さらにサイドウォール17aに沿って壁状の対向側壁絶縁膜56aが形成される。これにより、メモリ回路領域ER1には、側壁絶縁膜13aおよび第1選択ゲート側壁絶縁膜16aでなる一の側壁スペーサ8aが形成される。
さらに、この際、メモリ回路領域ER1には、絶縁膜によって、側壁絶縁膜13bとサイドウォール17bとの間の半導体基板W上に第2選択ゲート絶縁膜15bが形成されるとともに、側壁絶縁膜13bに沿って壁状の第2選択ゲート側壁絶縁膜16bが形成され、さらにサイドウォール17bに沿って壁状の対向側壁絶縁膜56bが形成される。これにより、メモリ回路領域ER1には、側壁絶縁膜13bおよび第2選択ゲート側壁絶縁膜16bでなる他の側壁スペーサ8bが形成される。一方、周辺回路領域ER3のNMOS周辺回路領域ER4には、絶縁膜によって、対向するサイドウォール26間の半導体基板W上にロジックゲート絶縁膜25aが形成され、各サイドウォール26に沿って壁状の側壁絶縁膜73a,73bが形成され得る。因みに、境界領域ER2には、一のサイドウォール34aと残存絶縁膜30との間の素子分離層IL1上に断面凹状でなる絶縁膜63が形成されるとともに、他のサイドウォール34bと残存絶縁膜30との間の素子分離層IL1上に断面凹状でなる絶縁膜64が形成される。
次いで、例えばアルミ（AL）や、とチタンアルミ（TiAL）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等のN型MOS用の金属材料でなるメタル電極層を、層間絶縁層ILDの表面に形成し、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、ダミーロジックゲート電極DLG1、ロジック用ダミー電極残存部39a、およびメモリ用ダミー電極残存部39bが除去され、かつ層状の絶縁材料で囲まれた各電極形成空間内に、メタル電極層を埋め込んだ後、CMP等の平坦化処理によって、メタル電極層および絶縁膜を研磨してゆき、層間絶縁層ILDの表面に合わせてメタル電極層および絶縁膜の表面を平坦化させる。因みに、周辺回路領域ER3のPMOS周辺回路領域ER5では、ダミーロジックゲート電極DLG2が除去されずに形成された状態のままであることから、ダミーロジックゲート電極DLG2上および層間絶縁層ILD上にあるメタル電極層および絶縁膜が、この平坦化処理によって除去される。
これにより、メモリ回路領域ER1には、図１０に示したように、ダミーメモリゲート電極DMGが形成されていた空間内において、上部メモリゲート絶縁膜11およびメモリゲート側壁絶縁膜57a,57bで囲まれた電極形成空間内にメタル電極層が埋め込まれてメタルメモリゲート電極MGが形成される。かくして、メモリ回路領域ER1には、下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11、およびメタルメモリゲート電極MGの順で半導体基板W上に積層形成されたメモリゲート構造体52が形成される。
また、この際、メモリ回路領域ER1には、ダミー第1選択ゲート電極DDGが形成されていた空間内において、第1選択ゲート絶縁膜15a、第1選択ゲート側壁絶縁膜16aおよび対向側壁絶縁膜56aで囲まれた電極形成空間内にメタル電極層が埋め込まれてメタル第1選択ゲート電極DGが形成される。これによりメモリ回路領域ER1には、第1選択ゲート絶縁膜15a上にメタル第1選択ゲート電極DGが設けられた第1選択ゲート構造体53が形成される。さらに、この際、メモリ回路領域ER1には、ダミー第2選択ゲート電極DSGが形成されていた空間内において、第2選択ゲート絶縁膜15b、第2選択ゲート側壁絶縁膜16bおよび対向側壁絶縁膜56bで囲まれた電極形成空間内にメタル電極層が埋め込まれてメタル第2選択ゲート電極SGが形成される。これによりメモリ回路領域ER1には、第2選択ゲート絶縁膜15b上にメタル第2選択ゲート電極SGが設けられた第2選択ゲート構造体54が形成される。
一方、周辺回路領域ER3のNMOS周辺回路領域ER4には、ダミーロジックゲート電極DLG1が形成されていた空間内において、ロジックゲート絶縁膜25aおよび側壁絶縁膜73a,73bで囲まれた電極形成空間内にメタル電極層が埋め込まれてメタルロジックゲート電極LG1が形成される。これによりNMOS周辺回路領域ER4には、ロジックゲート絶縁膜25a上にメタルロジックゲート電極LG1が設けられたロジックゲート構造体21aが形成される（メタルゲート電極形成工程）。かくして、メタルメモリゲート電極MGと、メタル第1選択ゲート電極DGと、メタル第2選択ゲート電極SGと、メタルロジックゲート電極LG1とは、同層（同じメタル電極層）により形成され得る。なお、この際、境界領域ER2にも、断面凹状でなる絶縁膜63,64に囲まれた電極形成空間にそれぞれメタル電極層が埋め込まれて残存メタル層MS1,MS2が形成され、これにより素子分離層IL1上に残存部61が形成される。
次いで、メモリ回路領域ER1や、境界領域ER2、NMOS周辺回路領域ER4をレジストで覆い、PMOS周辺回路領域ER5を外部に露出させ、四フッ化炭素（CF4）等を用いたドライエッチングによって、層間絶縁層ILDの表面から露出しているダミーロジックゲート電極DLG2を除去した後、当該レジストを除去する。次いで、下部メモリゲート絶縁膜10の絶縁材料以外の絶縁材料（例えばHigh-k）でなる層状の絶縁膜を形成して、ダミーロジックゲート電極DLG2を除去した空間内にも層状の絶縁膜を形成する。
これにより、図１０に示したように、PMOS周辺回路領域ER5には、対向するサイドウォール27間の半導体基板W上にロジックゲート絶縁膜25aが形成され、各サイドウォール26に沿って壁状の側壁絶縁膜73a,73bが形成され得る。次いで、例えば、アルミ（AL）や窒化チタン（TiN）等のP型MOS用の金属材料でなるメタル電極層を、層間絶縁層ILDの表面に形成し、ダミーロジックゲート電極DLG2が除去された空間内において、ロジックゲート絶縁膜25aおよび側壁絶縁膜73a,73bで囲まれた電極形成空間内にメタル電極層を埋め込んだ後、CMP等の平坦化処理によって、P型MOS用のメタル電極層、および絶縁膜を研磨してゆき、層間絶縁層ILDの表面に合わせてメタル電極層および絶縁膜の表面を平坦化させる。
これによりPMOS周辺回路領域ER5には、ロジックゲート絶縁膜25aおよび側壁絶縁膜73a,73bで囲まれた電極形成空間内にメタルロジックゲート電極LG2が形成され、ロジックゲート絶縁膜25b上にP型MOS用の金属材料でなるメタルロジックゲート電極LG2が設けられたロジックゲート構造体21bが形成される。その後、図１０に図示していない第1選択ゲートコンタクトや、第2選択ゲートコンタクト、メモリゲートコンタクト等の各種コンタクト等を層間絶縁層ILDの所定箇所に形成する工程等を経ることで半導体集積回路装置60を製造し得る。
（３−４）作用および効果
以上の構成において、このような製造方法によって製造されたメモリセル51や、第3の実施の形態による半導体集積回路装置60でも、上述した第1の実施の形態と同様の効果を得ることができる。
また、本発明の半導体集積回路装置46の製造方法では、図１１Ａおよび図１１Ｂに示したように、パターニングされたレジストM3aを利用して、メモリ回路領域ER1のロジック用ダミー電極層77、電荷蓄積層ECaおよび下部メモリゲート絶縁膜10aをパターニングすることにより、パターニングされた下部メモリゲート絶縁膜10、電荷蓄積層EC、およびダミーメモリゲート電極DMGが順に積層形成されたダミーメモリゲート構造体D22をメモリ回路領域ER1に形成しつつ、レジストM3bによって、周辺回路領域ER3にロジック用ダミー電極層77をそのまま残存させた後、メモリ回路領域ER1のダミーメモリゲート構造体D22の対向する側壁に沿って側壁絶縁膜を13a,13b形成する。
また、この製造方法では、図１２Ｂおよび図１２Ｃに示したように、メモリ回路領域ER1に形成されたメモリ用ダミー電極層78と、周辺回路領域ER3に形成されたロジック用ダミー電極層77とを、パターニングされたレジストM5a,M5bを利用してパターニングすることにより、周辺回路領域ER3の半導体基板W上に配置されたダミーロジックゲート電極DLG1,DLG2と、ダミーメモリゲート構造体D22の一の側壁絶縁膜13aに沿って半導体基板W上に配置されたダミー第1選択ゲート電極DDGと、ダミーメモリゲート構造体D22の他の側壁絶縁膜13bに沿って半導体基板W上に配置されたダミー第2選択ゲート電極DSGとを同じ製造工程にて一括して形成できる。
さらに、この製造方法では、メモリ回路領域ER1および周辺回路領域ER3に形成された層間絶縁層ILDを平坦化処理によって平坦化してゆき、層間絶縁層ILDから外部に露出したダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1を除去した後、これらダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1が形成されていた各空間に絶縁膜およびメタル電極層を順に形成する。
これにより、この製造方法では、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1を除去した空間内に、上部メモリゲート絶縁膜11、第1選択ゲート絶縁膜15a、第2選択ゲート絶縁膜15bおよびロジックゲート絶縁膜25aをそれぞれ同じ製造工程にて一括して形成できるとともに、メタルメモリゲート電極MG、メタル第1選択ゲート電極DG、メタル第2選択ゲート電極SG、およびメタルロジックゲート電極LG1についても、対応する上部メモリゲート絶縁膜11、第1選択ゲート絶縁膜15a、第2選択ゲート絶縁膜15bおよびロジックゲート絶縁膜25a上にそれぞれ同じ製造工程にて一括して形成できる。
このようにして、本発明による第3の実施の形態による製造方法でも、例えばN型MOS用の金属材料でなるメタルロジックゲート電極LG1を半導体基板Wに形成する一連の製造工程において、当該メタルロジックゲート電極LG1と同じ金属材料でなるメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGをメタルロジックゲート電極LG1と同時に形成できる。
（４）第4の実施の形態
（４−１）第4の実施の形態による半導体集積回路装置の構成
図１０との対応部分に同一符号を付して示す図１４の80は、第4の実施の形態による半導体集積回路装置を示し、上述した第3の実施の形態による半導体集積回路装置60とは境界領域ER2の構成のみが相違している。実際上、この半導体集積回路装置80は、上述した第3の実施の形態による半導体集積回路装置60が有する残存部61（図１０）が境界領域ER2に形成されておらず、素子分離層IL1上に層間絶縁層ILDが形成された構成を有する。このような半導体集積回路装置80は、境界領域ER2に残存部61（図９）が形成されていない分、全体の構成を簡素化し得る。
なお、第4の実施の形態による半導体集積回路装置80は、境界領域ER2以外のメモリ回路領域ER1や周辺回路領域ER3の構成が、上述した第3の実施の形態による半導体集積回路装置60と同一の構成となるため、ここではメモリ回路領域ER1および周辺回路領域ER3の説明については省略する。また、この半導体集積回路装置80におけるメモリセル51へのデータの書き込み動作や、データの書き込み防止動作についても、上述した「（１−２）データの書き込み手法」と同じであり、また、メモリセル51のデータの読み出し動作やデータの消去動作についても、上述した「（１−３）その他の動作」と同じであるため、ここではその説明は省略する。
（４−２）第4の実施の形態による半導体集積回路装置の製造方法
以上のような構成を有する半導体集積回路装置80は、下記のような製造工程に従って製造されることにより、金属材料でなるメタルロジックゲート電極LG1,LG2のうち、例えばN型MOS用の金属材料で形成されたメタルロジックゲート電極LG1を半導体基板Wに形成する一連の製造工程において、境界領域ER2に残存部61（図１０）を形成することなく、当該メタルロジックゲート電極LG1と同じ金属材料によりメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGを、メタルロジックゲート電極LG1と同時に形成し得る。
先ず始めに、図３Ａに示すように、例えばSiでなる半導体基板W表面の所定位置に、STI法等によりSiO2等の絶縁材料でなる複数の素子分離層IL1,IL2,IL3を所定間隔で形成する。なお、周辺回路領域ER3には、半導体基板Wの閾値電圧を調整するために、例えばイオン注入法によって、素子分離層層IL1,IL2間のNMOS周辺回路領域ER4の半導体基板WにP型不純物が注入され、一方、素子分離層層IL2,IL3間のPMOS周辺回路領域ER5の半導体基板WにN型不純物が注入され得る。
次いで、フォトリソグラフィ技術を利用してレジストをパターニングし、メモリ回路領域ER1および周辺回路領域ER3間の境界領域ER2に形成した素子分離層IL1の一部領域から、周辺回路領域ER3の半導体基板WまでをレジストM1により覆い、メタルメモリゲート電極MG（図１４）が形成される形成予定領域（メモリゲート電極形成予定領域）の半導体基板Wの閾値電圧を調整するために、インプラテーション等によってB(ボロン）やP(リン）、As(ヒ素）等の不純物をメモリ回路領域ER1の半導体基板Wに注入する。
次いで、レジストM1を除去した後、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、層状のSiO2等でなる下部メモリゲート絶縁膜、およびSiN等でなる電荷蓄積層を順に積層形成した後、フォトリソグラフィ技術を利用してレジストをパターニングし、図３Ａとの対応部分に同一符号を付して示す図３Ｂのように、メモリ回路領域ER1から境界領域ER2の一部領域までをレジストM2で覆い、当該レジストM2から露出した境界領域ER2および周辺回路領域ER3の下部メモリゲート絶縁膜および電荷蓄積層を除去する。これにより、メモリ回路領域ER1から境界領域ER2の一部領域にだけ層状の下部メモリゲート絶縁膜10aおよび電荷蓄積層ECaを形成する。
次いで、レジストM2を除去した後、メモリ回路領域ER1の電荷蓄積層ECaから境界領域ER2の素子分離層IL1を介して周辺回路領域ER3の半導体基板Wに亘って、ポリシリコン等でなる層状のメモリ用ダミー電極層（図示せず）を形成する。次いで、図３Ｂとの対応部分に同一符号を付して示す図１５Ａのように、パターニングされたレジスト（図示せず）を利用してメモリゲート電極形成予定領域に形成されたハードマスク層HM1aを形成し、当該ハードマスク層HM1aによって、メモリ用ダミー電極層（図示せず）、電荷蓄積層ECaおよび下部メモリゲート絶縁膜10aをパターニングし、メモリ回路領域ER1のメモリゲート電極形成予定領域に、下部メモリゲート絶縁膜10、電荷蓄積層EC、およびダミーメモリゲート電極DMGが順に積層形成されたダミーメモリゲート構造体D22を形成する。なお、ダミーメモリゲート電極DMGは、メモリ回路領域ER1におけるメモリ用ダミー電極層（図示せず）が加工されることにより形成され得る。
次いで、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、SiO2等でなる層状の絶縁膜（図示せず）を形成した後、エッチバックすることにより、メモリ回路領域ER1におけるダミーメモリゲート構造体D22の対向する側壁に沿ってサイドウォール状の側壁絶縁膜13a,13bを形成する（側壁絶縁膜形成工程）。次いで、パターニングされたレジスト（図示せず）を利用して、当該レジストで周辺回路領域ER3を覆い、後の製造工程で形成されるメタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SG（図７）の形成予定領域（選択ゲート電極形成予定領域）の半導体基板Wの閾値電圧を調整するために、イオン注入法等によってB(ボロン）やP(リン）、As(ヒ素）等の不純物を、メモリ回路領域ER1の半導体基板Wに注入する。
次いで、レジストを除去し、メモリ回路領域ER1、境界領域ER2、および周辺回路領域ER3に亘って、例えばポリシリコン等でなる層状のロジック用ダミー電極層49を形成する（ダミー電極層形成工程）。次いで、周辺回路領域ER3において、後の製造工程で形成されるメタルロジックゲート電極LG1,LG2（図１４）の形成予定領域（ロジックゲート電極形成予定領域）を覆ったレジストM6a,M6bを形成し、当該レジストM6a,M6bを利用して、SiO2等でなるハードマスク層（図示せず）をパターニングすることにより、ロジックゲート電極形成予定領域を覆うハードマスク層HM2a,HM2bをロジック用ダミー電極層49上に形成する。
次いで、レジストM6a,M6bを除去した後、残存したハードマスク層HM2a,HM2bをマスクとして用い、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3のロジック用ダミー電極層49をエッチバックする。これにより、図１５Ａとの対応部分に同一符号を付して示す図１５Ｂのように、周辺回路領域ER3のロジックゲート電極形成予定領域にハードマスク層HM2a,HM2bによってロジック用ダミー電極層49が残存してダミーロジックゲート電極DLG1,DLG2が形成される。
この際、メモリ回路領域ER1には、ダミーメモリゲート構造体D22の一の側壁にある側壁絶縁膜13aに沿ってロジック用ダミー電極層49がサイドウォール状に残存してダミー第1選択ゲート電極DDGが形成されるとともに、ダミーメモリゲート構造体D22の他の側壁にある側壁絶縁膜13bに沿ってロジック用ダミー電極層49がサイドウォール状に残存してダミー第2選択ゲート電極SDGが形成される（ダミーゲート電極形成工程）。このように、この実施の形態においては、ダミーロジックゲート電極DLG1,DLG2を形成するために設けたロジック用ダミー電極層49を流用して、メモリ回路領域ER1にダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極SDGも形成し得るようになされている。
ここで、メモリ回路領域ER1に形成されたダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGの幅を狭める場合には、図１５Ｂに示すように、周辺回路領域ER3から境界領域ER2の一部領域までをレジストM7で覆いつつ、メモリ回路領域ER1に露出したダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGを、ドライエッチングにより除去してゆくことで、所望の幅でなるダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGを形成する。かくして、この製造方法では、周辺回路領域ER3に所望の幅でなるダミーロジックゲート電極DLG1,DLG2を形成しつつ、メモリ回路領域ER1に形成されるダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGも別途所望の幅に形成できることから、微小な幅を有したダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGを実現し得る。
因みに、第4の実施の形態による半導体集積回路装置80の製造方法では、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DMGを形成する際、側壁絶縁膜30や、メモリ用ダミー電極層、ロジック用ダミー電極層49が境界領域ER2に残存せずに、素子分離層IL1の表面全体を外部に露出させることができる。
その後、N型用またはP型用にパターニングされたレジスト（図示せず）を用いてメモリ回路領域ER1や周辺回路領域ER3に、イオン注入法等によって低濃度のN型不純物またはP型不純物が注入され、図１４に示すように、メモリ回路領域ER1の半導体基板W表面にドレイン領域6aおよびソース領域6bが形成されるとともに、周辺回路領域ER3の半導体基板W表面に不純物拡散領域23a,23b,23c,23dが形成され得る。次いで、メモリ回路領域ER1、境界領域ER2および周辺回路領域ER3に亘って、例えばSiN等でなる層状の絶縁層（図示せず）を形成した後、当該絶縁層をエッチバックする。これにより、ダミー第1選択ゲート電極DDGおよびダミー第2選択ゲート電極DSGの側壁に絶縁層が残存してサイドウォール17a,17bが形成されるとともに、ダミーロジックゲート電極DLG1,DLG2の対向する側壁にも絶縁層が残存してサイドウォール26,27が形成される。
その後、さらに、イオン注入法等により高濃度のN型不純物やP型不純物を半導体基板Wの必要箇所に注入してメモリ回路領域ER1のドレイン領域6aやソース領域6b、周辺回路領域ER3の不純物拡散領域23a,23b,23c,23dに高濃度不純物領域を形成する工程や、ドレイン領域6a、ソース領域6b、および不純物拡散領域23a,23b,23c,23dにシリサイドSCを形成する工程、ダミーメモリゲート構造体D22、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSGおよびダミーロジックゲート電極DLG1,DLG2を覆うように層間絶縁層ILDを形成する工程を順に行う。
次いで、CMP等の平坦化処理によって、層間絶縁層ILDの表面を研磨して平坦化してゆき、層間絶縁層ILDの表面から、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1,DLG2bの平坦化された各先端を露出させる（電極露出工程）。次いで、PMOS周辺回路領域ER5をレジストで覆い、その他のメモリ回路領域ER1や、境界領域ER2、NMOS周辺回路領域ER4を外部に露出させ、四フッ化炭素（CF4）等を用いたドライエッチングによって、層間絶縁層ILDの表面から露出しているダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1をそれぞれ除去した後、PMOS周辺回路領域ER5のレジストを除去する。
次いで、メモリ回路領域ER1および周辺回路領域ER3に亘って、下部メモリゲート絶縁膜10とは異なる絶縁材料（例えばHigh-k）で層状の絶縁膜を形成し、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、ダミーロジックゲート電極DLG1、ロジック用ダミー電極残存部39a、およびメモリ用ダミー電極残存部39bを除去した各空間内にも層状の絶縁膜を形成する。
これにより、図１４に示したように、メモリ回路領域ER1には、絶縁膜によって、側壁絶縁膜13a,13b間の電荷蓄積層EC上に上部メモリゲート絶縁膜11が形成されるとともに、側壁絶縁膜13a,13bに沿って壁状のメモリゲート側壁絶縁膜57a,57bが形成される。また、この際、メモリ回路領域ER1には、絶縁膜によって、側壁絶縁膜13aとサイドウォール17aとの間の半導体基板W上に第1選択ゲート絶縁膜15aが形成されるとともに、側壁絶縁膜13aに沿って壁状の第1選択ゲート側壁絶縁膜16aが形成され、さらにサイドウォール17aに沿って壁状の対向側壁絶縁膜56aが形成される。これにより、メモリ回路領域ER1には、側壁絶縁膜13aおよび第1選択ゲート側壁絶縁膜16aでなる一の側壁スペーサ8aが形成される。
さらに、この際、メモリ回路領域ER1には、絶縁膜によって、側壁絶縁膜13bとサイドウォール17bとの間の半導体基板W上に第2選択ゲート絶縁膜15bが形成されるとともに、側壁絶縁膜13bに沿って壁状の第2選択ゲート側壁絶縁膜16bが形成され、さらにサイドウォール17bに沿って壁状の対向側壁絶縁膜56bが形成される。これにより、メモリ回路領域ER1には、側壁絶縁膜13bおよび第2選択ゲート側壁絶縁膜16bでなる他の側壁スペーサ8bが形成される。一方、周辺回路領域ER3のNMOS周辺回路領域ER4には、絶縁膜によって、対向するサイドウォール26間の半導体基板W上にロジックゲート絶縁膜25aが形成され、各サイドウォール26に沿って壁状の側壁絶縁膜73a,73bが形成され得る。
次いで、例えばアルミ（AL）や、チタンアルミ（TiAL）、炭化タンタル（TaC）、窒化ケイ素タンタル（TaSiN）等のN型MOS用の金属材料でなるメタル電極層を、層間絶縁層ILDの表面に形成し、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSGおよびダミーロジックゲート電極DLG1が除去され、かつ層状の絶縁材料で囲まれた各電極形成空間内に、メタル電極層を埋め込んだ後、CMP等の平坦化処理によって、メタル電極層および絶縁膜を研磨してゆき、層間絶縁層ILDの表面に合わせてメタル電極層および絶縁膜の表面を平坦化させる。因みに、周辺回路領域ER3のPMOS周辺回路領域ER5では、ダミーロジックゲート電極DLG2が除去されずに形成された状態のままであることから、ダミーロジックゲート電極DLG2上および層間絶縁層ILD上にあるメタル電極層および絶縁膜が、この平坦化処理によって除去される。
これにより、メモリ回路領域ER1には、図１４に示したように、ダミーメモリゲート電極DMGが形成されていた空間内において、上部メモリゲート絶縁膜11およびメモリゲート側壁絶縁膜57a,57bで囲まれた電極形成空間内にメタル電極層が埋め込まれてメタルメモリゲート電極MGが形成される。かくして、メモリ回路領域ER1には、下部メモリゲート絶縁膜10、電荷蓄積層EC、上部メモリゲート絶縁膜11、およびメタルメモリゲート電極MGの順で半導体基板W上に積層形成されたメモリゲート構造体52が形成される。
また、この際、メモリ回路領域ER1には、ダミー第1選択ゲート電極DDGが形成されていた空間内において、第1選択ゲート絶縁膜15a、第1選択ゲート側壁絶縁膜16aおよび対向側壁絶縁膜56aで囲まれた電極形成空間内にメタル電極層が埋め込まれてメタル第1選択ゲート電極DGが形成される。これによりメモリ回路領域ER1には、第1選択ゲート絶縁膜15a上にメタル第1選択ゲート電極DGが設けられた第1選択ゲート構造体53が形成される。さらに、この際、メモリ回路領域ER1には、ダミー第2選択ゲート電極DSGが形成されていた空間内において、第2選択ゲート絶縁膜15b、第2選択ゲート側壁絶縁膜16bおよび対向側壁絶縁膜56bで囲まれた電極形成空間内にメタル電極層が埋め込まれてメタル第2選択ゲート電極SGが形成される。これによりメモリ回路領域ER1には、第2選択ゲート絶縁膜15b上にメタル第2選択ゲート電極SGが設けられた第2選択ゲート構造体54が形成される。
一方、周辺回路領域ER3のNMOS周辺回路領域ER4には、ダミーロジックゲート電極DLG1が形成されていた空間内において、ロジックゲート絶縁膜25aおよび側壁絶縁膜73a,73bで囲まれた電極形成空間内にメタル電極層が埋め込まれてメタルロジックゲート電極LG1が形成される。これにより、NMOS周辺回路領域ER4には、ロジックゲート絶縁膜25a上にメタルロジックゲート電極LG1が設けられたロジックゲート構造体21aが形成される（メタルゲート電極形成工程）。かくして、メタルメモリゲート電極MGと、メタル第1選択ゲート電極DGと、メタル第2選択ゲート電極SGと、メタルロジックゲート電極LG1とは、同層（同じメタル電極層）により形成され得る。
その後、上述した第3の実施の形態と同様にして、周辺回路領域ER3のPMOS周辺回路領域ER5にも、図１４に示したようにP型MOS用の金属材料でなるメタルロジックゲート電極LG2が形成され、さらに、図１４に図示していない第1選択ゲートコンタクトや、第2選択ゲートコンタクト、メモリゲートコンタクト等の各種コンタクト等を層間絶縁層ILDの所定箇所に形成する工程等を経ることで半導体集積回路装置80を製造し得る。
（４−３）作用および効果
以上の構成において、このような製造方法によって製造されたメモリセル51や、第4の実施の形態による半導体集積回路装置80でも、上述した第1の実施の形態と同様の効果を得ることができる。
そして、本発明の半導体集積回路装置80の製造方法では、先ず始めに、図１５Ａに示したように、パターニングされた下部メモリゲート絶縁膜10、電荷蓄積層EC、およびダミーメモリゲート電極DMGが半導体基板W上に順に積層形成されたダミーメモリゲート構造体D22がメモリ回路領域ER1に設けられた後、ダミーメモリゲート構造体D22の対向する側壁に沿って側壁絶縁膜13a,13bを形成する。
また、この製造方法では、メモリ回路領域ER1および周辺回路領域ER3に亘って形成されたロジック用ダミー電極層49を、パターニングされたレジストM6a,M6bを利用してパターニングすることにより、図１５Ｂに示したように、半導体基板W上に配置されたダミーロジックゲート電極DLG1,DLG2と、ダミーメモリゲート構造体D22の一の側壁絶縁膜13aに沿って配置されたダミー第1選択ゲート電極DDGと、ダミーメモリゲート構造体D22の他の側壁絶縁膜13bに沿って配置されたダミー第2選択ゲート電極DSGとを同じ製造工程にて一括して形成できる。
さらに、この製造方法では、メモリ回路領域ER1および周辺回路領域ER3に形成された層間絶縁層ILDを平坦化処理によって平坦化してゆき、層間絶縁層ILDから外部に露出したダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1を除去した後、これらダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1が形成されていた各空間に絶縁膜およびメタル電極層を順に形成する。
これにより、この製造方法では、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1を除去した空間内に、上部メモリゲート絶縁膜11、第1選択ゲート絶縁膜15a、第2選択ゲート絶縁膜15bおよびロジックゲート絶縁膜25aをそれぞれ同じ製造工程にて一括して形成できるとともに、メタルメモリゲート電極MG、メタル第1選択ゲート電極DG、メタル第2選択ゲート電極SG、およびメタルロジックゲート電極LG1についても、対応する上部メモリゲート絶縁膜11、第1選択ゲート絶縁膜15a、第2選択ゲート絶縁膜15bおよびロジックゲート絶縁膜25a上にそれぞれ同じ製造工程にて一括して形成できる。
このようにして、本発明による第4の実施の形態による製造方法でも、例えばN型MOS用の金属材料でなるメタルロジックゲート電極LG1を半導体基板Wに形成する一連の製造工程において、当該メタルロジックゲート電極LG1と同じ金属材料でなるメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、およびメタル第2選択ゲート電極SGをメタルロジックゲート電極LG1と同時に形成できる。
（５）他の実施の形態
なお、本発明は、上述した第1〜第4の各実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば、上述した「（１−２）データの書き込み手法」や「（１−３）その他の動作」時における各部位の電圧値について種々の電圧値を適用してもよい。また、各実施の形態による構成を組み合わせた半導体集積回路装置としてもよい。
また、上述した各実施の形態においては、N型のMOSトランジスタ構造を有する周辺回路L1（L3）が一方のNMOS周辺回路領域ER4に形成され、P型のMOSトランジスタ構造を有する周辺回路L2（L4）がPMOS周辺回路領域ER5に形成された周辺回路領域ER3について述べたが、本発明はこれに限らず、これら周辺回路L1,L2（L3,L4）の両方をP型またはN型のMOSトランジスタ構造とした周辺回路領域ER3としてもよい。
さらに、上述した実施の形態においては、NMOS周辺回路領域ER4のメタルロジックゲート電極LG1を形成するN型MOS用の金属材料によって、メモリセル1,51におけるメタルメモリゲート電極MG、メタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SGを形成した場合について述べたが、本発明はこれに限らず、PMOS周辺回路領域ER5のメタルロジックゲート電極LG2を形成するP型MOS用の金属材料によって、メモリセル1,51におけるメタルメモリゲート電極MG、メタル第1選択ゲート電極DGおよびメタル第2選択ゲート電極SGを形成するようにしてもよい。なお、この場合、メモリセルは、必要に応じて、N型不純物が注入された半導体基板W上に形成され得る。
さらに、上述した実施の形態においては、1層のメタル金属層を用いて、メタルメモリゲート電極MG、メタル第1選択ゲート電極DG、メタル第2選択ゲート電極SG、およびメタルロジックゲート電極LG1,LG2を形成するようにした場合について述べたが、本発明はこれに限らず、例えば異なる種類の金属材料でなる複数種類のメタル金属層を順次積層してゆき、積層構造でなるメタルメモリゲート電極MG、メタル第1選択ゲート電極DG、メタル第2選択ゲート電極SG、およびメタルロジックゲート電極LG1を形成するようにしてもよい。
また、上述した各実施の形態においては、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1,DLG2の各先端を層間絶縁層ILDから外部に露出させる電極露出工程として、CMP等の平坦化処理を用いるようにした場合について述べたが、本発明はこれに限らず、ダミーメモリゲート電極DMG、ダミー第1選択ゲート電極DDG、ダミー第2選択ゲート電極DSG、およびダミーロジックゲート電極DLG1,DLG2の各先端を層間絶縁層ILDから外部に露出できれば、例えば層間絶縁層ILDへのエッチング加工等その他種々の加工を適用してもよい。
1,51 メモリセル
20,46,60,80 半導体集積回路装置
2 メモリゲート構造体
3 第1選択ゲート構造体
4 第2選択ゲート構造体
6a ドレイン領域
6b ソース領域
8a 側壁スペーサ
8b 側壁スペーサ
10 下部メモリゲート絶縁膜
11 上部メモリゲート絶縁膜
15a 第1選択ゲート絶縁膜
15b 第2選択ゲート絶縁膜
D2,D22 ダミーメモリゲート構造体
D3 ダミー第1選択ゲート構造体
D4 ダミー第2選択ゲート構造体
DG メタル第1選択ゲート電極
EC 電荷蓄積層
MG メタルメモリゲート電極
SG メタル第2選択ゲート電極
W 半導体基板

Claims (14)

  1. 金属材料を含むメタルロジックゲート電極を有した周辺回路と同じ半導体基板に形成されるメモリセルであって、
    前記半導体基板表面に形成され、ビット線が接続されたドレイン領域と、
    前記半導体基板表面に形成され、ソース線が接続されたソース領域と、
    前記ドレイン領域および前記ソース領域間に形成され、下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、および前記金属材料を含むメタルメモリゲート電極の順で前記半導体基板上に積層形成されたメモリゲート構造体と、
    前記ドレイン領域および前記メモリゲート構造体間の前記半導体基板上に第1選択ゲート絶縁膜を介して、前記金属材料を含むメタル第1選択ゲート電極が形成され、かつ前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、
    前記ソース領域および前記メモリゲート構造体間の前記半導体基板上に第2選択ゲート絶縁膜を介して、前記金属材料を含むメタル第2選択ゲート電極が形成され、かつ前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体と
    を備えていることを特徴とするメモリセル。
  2. 前記一の側壁スペーサは、前記メモリゲート構造体の一の側壁に沿って形成された一の側壁絶縁膜と、前記第1選択ゲート構造体の側壁に沿って形成され、かつ前記第1選択ゲート絶縁膜と一体形成された第1選択ゲート側壁絶縁膜とで構成され、
    前記他の側壁スペーサは、前記メモリゲート構造体の他の側壁に沿って形成された他の側壁絶縁膜と、前記第2選択ゲート構造体の側壁に沿って形成され、かつ前記第2選択ゲート絶縁膜と一体形成された第2選択ゲート側壁絶縁膜とで構成されており、
    前記第1選択ゲート側壁絶縁膜および前記第2選択ゲート側壁絶縁膜は、前記側壁絶縁膜の絶縁材料とは異なる絶縁材料により形成されている
    ことを特徴とする請求項１に記載のメモリセル。
  3. 前記メタルメモリゲート電極、前記メタル第1選択ゲート電極、および前記メタル第2選択ゲート電極は、各先端が平坦化され、前記メタルメモリゲート電極の先端平坦面と、前記メタル第1選択ゲート電極の先端平坦面と、前記メタル第2選択ゲート電極の先端平坦面とが揃っている
    ことを特徴とする請求項１または２に記載のメモリセル。
  4. 前記メタルメモリゲート電極と、前記一の側壁スペーサとの間には、該側壁スペーサに沿って形成され、かつ前記上部メモリゲート絶縁膜と一体形成された一のメモリゲート側壁絶縁膜が設けられており、
    前記メタルメモリゲート電極と、前記他の側壁スペーサとの間には、該側壁スペーサに沿って形成され、かつ前記上部メモリゲート絶縁膜と一体形成された他のメモリゲート側壁絶縁膜が設けられている
    ことを特徴とする請求項１〜３のいずれか１項に記載のメモリセル。
  5. 量子トンネル効果によって前記電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メタルメモリゲート電極に印加された際に、前記電荷蓄積層への電荷の注入を阻止するときには、
    前記メタルメモリゲート電極が対向した前記半導体基板表面にチャネル層が形成されても、前記第1選択ゲート構造体により前記ドレイン領域および前記チャネル層の電気的な接続を遮断し、かつ、前記第2選択ゲート構造体により前記ソース領域および前記チャネル層の電気的な接続も遮断することで、前記電荷蓄積ゲート電圧に基づいてチャネル電位が上昇した前記チャネル層を囲うように空乏層を形成し、前記メタルメモリゲート電極および前記チャネル層間の電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止しつつ、前記空乏層によって前記チャネル層から前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へのチャネル電位の到達を阻止する
    ことを特徴とする請求項１〜４のいずれか１項に記載のメモリセル。
  6. 量子トンネル効果によって前記電荷蓄積層に電荷を注入するのに必要な電荷蓄積ゲート電圧が前記メタルメモリゲート電極に印加された際に、前記電荷蓄積層への電荷の注入を阻止するときには、
    前記メタルメモリゲート電極と対向した前記半導体基板内のチャネル層形成キャリア領域から、チャネル層を形成するキャリアが排除された状態で、前記第1選択ゲート構造体によって、前記メタルメモリゲート電極と対向した領域の前記半導体基板と、前記ドレイン領域との電気的な接続を遮断し、かつ、前記第2選択ゲート構造体によって、前記メタルメモリゲート電極と対向した領域の前記半導体基板と、前記ソース領域との電気的な接続を遮断して、前記メタルメモリゲート電極と対向した領域の前記半導体基板に、前記チャネル層を形成させずに空乏層を形成し、
    前記電荷蓄積ゲート電圧に基づいて前記半導体基板表面の電位を上昇させ、前記メタルメモリゲート電極および前記半導体基板表面間の電圧差を小さくして前記電荷蓄積層内への電荷注入を阻止しつつ、前記空乏層によって、前記半導体基板表面における電位が前記第1選択ゲート絶縁膜および前記第2選択ゲート絶縁膜へと到達することを阻止する
    ことを特徴とする請求項１〜４のいずれか１項に記載のメモリセル。
  7. ビット線およびソース線が接続されたメモリセルが行列状に配置された半導体集積回路装置であって、
    前記メモリセルが請求項１〜６のいずれか１項に記載のメモリセルであり、
    前記メモリセルが配置されたメモリ回路領域の周辺には、前記周辺回路が設けられた周辺回路領域を有する
    ことを特徴とする半導体集積回路装置。
  8. 前記周辺回路は、
    前記半導体基板表面にロジックゲート絶縁膜を介して、前記金属材料を含んだ前記メタルロジックゲート電極が形成された構成を有し、
    前記メタルメモリゲート電極と、前記メタル第1選択ゲート電極と、前記メタル第2選択ゲート電極と、前記メタルロジックゲート電極とが同じ前記金属材料により形成されている
    ことを特徴とする請求項７に記載の半導体集積回路装置。
  9. 第1選択ゲート構造体および第2選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、
    ロジックゲート構造体を有した周辺回路が形成される周辺回路領域と
    を備えた半導体集積回路装置の製造方法であって、
    前記メモリ回路領域の半導体基板上に層状の下部メモリゲート絶縁膜および電荷蓄積層を順に形成した後、前記メモリ回路領域の前記電荷蓄積層上と、前記周辺回路領域の半導体基板上とに、層状の第1絶縁膜およびロジック用ダミー電極層を順に積層形成する第1ダミー電極層形成工程と、
    パターニングされたレジストを利用して、前記メモリ回路領域の前記ロジック用ダミー電極層、前記第1絶縁膜、前記電荷蓄積層、および前記下部メモリゲート絶縁膜をパターニングすることにより、パターニングされた前記下部メモリゲート絶縁膜、前記電荷蓄積層、上部メモリゲート絶縁膜、およびダミーメモリゲート電極が順に積層形成されたダミーメモリゲート構造体を前記メモリ回路領域に形成しつつ、該レジストを利用して、前記周辺回路領域に前記第1絶縁膜および前記ロジック用ダミー電極層をそのまま残存させるダミーメモリゲート構造体形成工程と、
    前記メモリ回路領域の前記ダミーメモリゲート構造体の対向する側壁に沿って側壁絶縁膜を形成する側壁絶縁膜形成工程と、
    前記メモリ回路領域および前記周辺回路領域に亘って層状の第2絶縁膜を形成して、前記ダミーメモリゲート構造体の対向する側壁にそれぞれ前記側壁絶縁膜および前記第2絶縁膜でなる側壁スペーサを形成した後、前記第2絶縁膜上に層状のメモリ用ダミー電極層を積層形成し、パターニングされたレジストを利用して、前記周辺回路領域の前記メモリ用ダミー電極層および前記第2絶縁膜を順に除去して、前記メモリ回路領域に前記第2絶縁膜および前記メモリ用ダミー電極層を残存させる第2ダミー電極層形成工程と、
    パターニングされたレジストを利用して、前記周辺回路領域の前記ロジック用ダミー電極層および前記第1絶縁膜をパターニングすることにより、前記半導体基板上にロジックゲート絶縁膜を介してダミーロジックゲート電極が順に積層されたダミーロジックゲート構造体を形成しつつ、前記メモリ回路領域の前記メモリ用ダミー電極層および前記第2絶縁膜をエッチバックすることにより、前記ダミーメモリゲート構造体の一の前記側壁スペーサに沿ってサイドウォール状のダミー第1選択ゲート電極を形成して、前記ダミー第1選択ゲート電極の下部に前記第2絶縁膜を残存させて第1選択ゲート絶縁膜を形成するとともに、前記ダミーメモリゲート構造体の他の前記側壁スペーサに沿ってサイドウォール状のダミー第2選択ゲート電極を形成して、前記ダミー第2選択ゲート電極の下部に前記第2絶縁膜を残存させて第2選択ゲート絶縁膜を形成するダミーゲート電極形成工程と、
    前記メモリ回路領域および前記周辺回路領域に層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極の各先端を前記層間絶縁層から外部に露出させる電極露出工程と、
    前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極が形成されていた電極形成空間に、金属材料を含んだメタルメモリゲート電極、メタル第1選択ゲート電極、メタル第2選択ゲート電極、およびメタルロジックゲート電極を形成するメタルゲート電極形成工程と
    を備えることを特徴とする半導体集積回路装置の製造方法。
  10. 第1選択ゲート構造体および第2選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、
    ロジックゲート構造体を有した周辺回路が形成される周辺回路領域と
    を備えた半導体集積回路装置の製造方法であって、
    パターニングされた下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、およびダミーメモリゲート電極が半導体基板上に順に積層形成されたダミーメモリゲート構造体が前記メモリ回路領域に設けられた後、前記ダミーメモリゲート構造体の対向する側壁に沿って側壁絶縁膜を形成する側壁絶縁膜形成工程と、
    前記メモリ回路領域および前記周辺回路領域に層状の絶縁膜を形成して、前記ダミーメモリゲート構造体の対向する側壁にそれぞれ前記側壁絶縁膜および前記絶縁膜でなる側壁スペーサを形成した後、前記絶縁膜上に層状のロジック用ダミー電極層を積層形成するダミー電極層形成工程と、
    パターニングされたレジストを利用して、前記周辺回路領域の前記ロジック用ダミー電極層および前記絶縁膜をパターニングすることにより、前記半導体基板上にロジックゲート絶縁膜を介してダミーロジックゲート電極が順に積層されたダミーロジックゲート構造体を形成しつつ、前記メモリ回路領域の前記ロジック用ダミー電極層および前記絶縁膜をエッチバックすることにより、前記ダミーメモリゲート構造体の一の前記側壁スペーサに沿ってサイドウォール状のダミー第1選択ゲート電極を形成して、前記ダミー第1選択ゲート電極の下部に前記絶縁膜を残存させて第1選択ゲート絶縁膜を形成するとともに、前記ダミーメモリゲート構造体の他の前記側壁スペーサに沿ってサイドウォール状のダミー第2選択ゲート電極を形成して、前記ダミー第2選択ゲート電極の下部に前記絶縁膜を残存させて第2選択ゲート絶縁膜を形成するダミーゲート電極形成工程と、
    前記メモリ回路領域および前記周辺回路領域に層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極の各先端を前記層間絶縁層から外部に露出させる電極露出工程と、
    前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極が形成されていた電極形成空間に、金属材料を含んだメタルメモリゲート電極、メタル第1選択ゲート電極、メタル第2選択ゲート電極、およびメタルロジックゲート電極を形成するメタルゲート電極形成工程と
    を備えることを特徴とする半導体集積回路装置の製造方法。
  11. 第1選択ゲート構造体および第2選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、
    ロジックゲート構造体を有した周辺回路が形成される周辺回路領域と
    を備えた半導体集積回路装置の製造方法であって、
    前記メモリ回路領域の半導体基板上に層状の下部メモリゲート絶縁膜および電荷蓄積層を順に形成した後、前記メモリ回路領域の前記電荷蓄積層上と、前記周辺回路領域の半導体基板上とに、層状のロジック用ダミー電極層を形成する第1ダミー電極層形成工程と、
    パターニングされたレジストを利用して、前記メモリ回路領域の前記ロジック用ダミー電極層、前記電荷蓄積層および前記下部メモリゲート絶縁膜をパターニングすることにより、パターニングされた前記下部メモリゲート絶縁膜、前記電荷蓄積層、およびダミーメモリゲート電極が順に積層形成されたダミーメモリゲート構造体を前記メモリ回路領域に形成しつつ、該レジストによって、前記周辺回路領域に前記ロジック用ダミー電極層をそのまま残存させるダミーメモリゲート構造体形成工程と、
    前記メモリ回路領域の前記ダミーメモリゲート構造体の対向する側壁に沿って側壁絶縁膜を形成する側壁絶縁膜形成工程と、
    前記メモリ回路領域および前記周辺回路領域に亘って層状のメモリ用ダミー電極層を形成した後、パターニングされたレジストを利用して、前記周辺回路領域の前記メモリ用ダミー電極層を除去し、前記メモリ回路領域に前記メモリ用ダミー電極層を残存させる第2ダミー電極層形成工程と、
    パターニングされたレジストを利用して、前記周辺回路領域の前記ロジック用ダミー電極層をパターニングすることにより、前記半導体基板上にダミーロジックゲート電極を形成しつつ、前記メモリ回路領域の前記メモリ用ダミー電極層をエッチバックすることにより、前記ダミーメモリゲート構造体の一の前記側壁絶縁膜に沿ってサイドウォール状のダミー第1選択ゲート電極を形成するとともに、前記ダミーメモリゲート構造体の他の前記側壁絶縁膜に沿ってサイドウォール状のダミー第2選択ゲート電極を形成するダミーゲート電極形成工程と、
    前記メモリ回路領域および前記周辺回路領域に層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極の各先端を前記層間絶縁層から外部に露出させる電極露出工程と、
    前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極が形成されていた各空間に、層状の絶縁膜を形成した後、各前記空間の前記絶縁膜に囲まれた電極形成空間に、金属材料を含んだメタルメモリゲート電極、メタル第1選択ゲート電極、メタル第2選択ゲート電極、およびメタルロジックゲート電極を形成するメタルゲート電極形成工程と
    を備えることを特徴とする半導体集積回路装置の製造方法。
  12. 前記ダミーゲート電極形成工程で形成される前記ダミー第1選択ゲート電極および前記ダミー第2選択ゲート電極は、前記第2ダミー電極層形成工程で形成される前記メモリ用ダミー電極層の膜厚を調整することにより所望の幅に形成される
    ことを特徴とする請求項９および１１に記載の半導体集積回路装置の製造方法。
  13. 第1選択ゲート構造体および第2選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが形成されるメモリ回路領域と、
    ロジックゲート構造体を有した周辺回路が形成される周辺回路領域と
    を備えた半導体集積回路装置の製造方法であって、
    パターニングされた下部メモリゲート絶縁膜、電荷蓄積層、およびダミーメモリゲート電極が半導体基板上に順に積層形成されたダミーメモリゲート構造体が前記メモリ回路領域に設けられた後、前記ダミーメモリゲート構造体の対向する側壁に沿って側壁絶縁膜を形成する側壁絶縁膜形成工程と、
    前記メモリ回路領域および前記周辺回路領域に層状のロジック用ダミー電極層を形成するダミー電極層形成工程と、
    パターニングされたレジストを利用して、前記周辺回路領域の前記ロジック用ダミー電極層をパターニングすることにより、前記半導体基板上にダミーロジックゲート電極を形成しつつ、前記メモリ回路領域の前記ロジック用ダミー電極層をエッチバックすることにより、前記ダミーメモリゲート構造体の一の前記側壁絶縁膜に沿ってサイドウォール状のダミー第1選択ゲート電極を形成するとともに、前記ダミーメモリゲート構造体の他の前記側壁絶縁膜に沿ってサイドウォール状のダミー第2選択ゲート電極を形成するダミーゲート電極形成工程と、
    前記メモリ回路領域および前記周辺回路領域に層間絶縁層を形成した後、前記層間絶縁層を加工して、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極の各先端を前記層間絶縁層から外部に露出させる電極露出工程と、
    前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極を除去した後、前記ダミーメモリゲート電極、前記ダミー第1選択ゲート電極、前記ダミー第2選択ゲート電極、および前記ダミーロジックゲート電極が形成されていた各空間に、層状の絶縁膜を形成した後、各前記空間の前記絶縁膜に囲まれた電極形成空間に、金属材料を含んだメタルメモリゲート電極、メタル第1選択ゲート電極、メタル第2選択ゲート電極、およびメタルロジックゲート電極を形成するメタルゲート電極形成工程と
    を備えることを特徴とする半導体集積回路装置の製造方法。
  14. 前記ダミーゲート電極形成工程の後には、
    前記周辺回路領域をレジストで覆い、前記メモリ回路領域の前記ダミー第1選択ゲート電極および前記ダミー第2選択ゲート電極を所定量除去して、前記ダミー第1選択ゲート電極および前記ダミー第2選択ゲート電極の幅を調整するダミー電極調整工程を備える
    ことを特徴とする請求項１０および１３に記載の半導体集積回路装置の製造方法。
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