TWI610401B - 記憶胞、半導體積體電路裝置、及半導體積體電路裝置之製造方法 - Google Patents

記憶胞、半導體積體電路裝置、及半導體積體電路裝置之製造方法 Download PDF

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Abstract

本發明之記憶胞(1)可藉由設置將下部記憶體閘極絕緣膜(10)、電荷儲存層(EC)、上部記憶體閘極絕緣膜(11)、及金屬記憶體閘極電極(MG)依序積層形成之記憶體閘極構造體(2)、沿著設置於記憶體閘極構造體(2)之側壁之一側壁間隔件(8a)而具有金屬第1選擇閘極電極(DG)之第1選擇閘極構造體(3)、及沿著設置於記憶體閘極構造體(2)之側壁之另一側壁間隔件(8b)而具有金屬第2選擇閘極電極(SG)之第2選擇閘極構造體(4)，而可利用與金屬邏輯閘極電極(LG1)相同之金屬材料形成金屬記憶體閘極電極(MG)、金屬第1選擇閘極電極(DG)、及金屬第2選擇閘極電極(SG)，因此，可於將由金屬材料形成之金屬邏輯閘極電極(LG1)形成於半導體基板之一連串之製造步驟中形成。

Description

記憶胞、半導體積體電路裝置、及半導體積體電路裝置之製造方法
本發明係關於一種記憶胞、半導體積體電路裝置、及半導體積體電路裝置之製造方法。
先前，於日本專利特開2011-129816號公報(專利文獻1)中，揭示有一種於2個選擇閘極構造體間配置有記憶體閘極構造體之記憶胞(專利文獻1，參照圖15)。實際上，於該記憶胞中，具備連接有位元線之汲極區域、與連接有源極線之源極區域，且於該等汲極區域及源極區域間之半導體基板上，依序配置形成有第1選擇閘極構造體、記憶體閘極構造體及第2選擇閘極構造體。於由該構成形成之記憶胞中，於記憶體閘極構造體設置有電荷儲存層，而能夠藉由對該電荷儲存層注入電荷而寫入資料，或藉由提取電荷儲存層內之電荷而抹除資料。
實際上，於此種記憶胞中，於對電荷儲存層注入電荷之情形時，一面以連接於源極線之第2選擇閘極構造體阻斷電壓，一面經由第1選擇閘極構造體對記憶體閘極構造體之通道層施加來自位元線之低電壓之位元電壓。此時，於記憶體閘極構造體中，對記憶體閘極電極施加高電壓之記憶體閘極電壓，可藉由因位元電壓與記憶體閘極電 壓之電壓差產生之量子穿隧效應對電荷儲存層注入電荷。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-129816號公報
然而，在使此種記憶胞驅動之MOS((Metal-Oxide-Semiconductor，金屬氧化物半導體)電晶體構造之周邊電路中，例如於應用藉由添加有雜質之多晶矽形成之邏輯閘極電極之情形時，若對邏輯閘極電極施加電壓，則於該邏輯閘極電極內形成空乏化層。因此，於此種周邊電路中，由於相當於空乏化層之量之寄生電容會串聯連接於閘極電容，故有即使形成極薄之閘極絕緣膜，而實效閘極絕緣膜厚亦變厚相當於空乏化層之量之問題。因此，近年來，為防止邏輯閘極電極內之空乏化層之形成，而使用以金屬材料形成邏輯閘極電極之周邊電路。
然而，於例如將於記憶體閘極構造體或第1選擇閘極構造體、第2選擇閘極構造體之各電極使用多晶矽之記憶胞與具有以金屬材料形成之金屬邏輯閘極電極之周邊電路形成於相同半導體基板之情形時，因於記憶胞與周邊電路所用之構件不同，故有必須與形成周邊電路之製造步驟另行形成記憶胞之製造步驟之問題。
因此，本發明係考慮以上方面而成者，目的在於，提出一種可於將以金屬材料形成之金屬邏輯閘極電極形成於半導體基板之一連串之製造步驟中形成之記憶胞、半導體積體電路裝置、及半導體積體電路裝置之製造方法。
為解決該問題，本發明之記憶胞之特徵在於：其係與具有包含 金屬材料之金屬邏輯閘極電極之周邊電路形成於相同之半導體基板者，且具備：汲極區域，其形成於上述半導體基板表面，且連接有位元線；源極區域，其形成於上述半導體基板表面，且連接有源極線；記憶體閘極構造體，其形成於上述汲極區域與上述源極區域間，且於上述半導體基板上依序積層有形成下部記憶體閘極絕緣膜、電荷儲存層、上部記憶體閘極絕緣膜、及包含上述金屬材料之金屬記憶體閘極電極；第1選擇閘極構造體，其於上述汲極區域及上述記憶體閘極構造體間之上述半導體基板上，介隔第1選擇閘極絕緣膜而形成包含上述金屬材料之金屬第1選擇閘極電極，且介隔一側壁間隔件而鄰接於上述記憶體閘極構造體之一側壁；及第2選擇閘極構造體，其於上述源極區域及上述記憶體閘極構造體間之上述半導體基板上，介隔第2選擇閘極絕緣膜而形成包含上述金屬材料之金屬第2選擇閘極電極，且介隔另一側壁間隔件而鄰接於上述記憶體閘極構造體之另一側壁。
上述一側壁間隔件包含以下而構成：沿上述記憶體閘極構造體之一側壁形成之一側壁絕緣膜：及沿上述第1選擇閘極構造體之側壁形成、且與上述第1選擇閘極絕緣膜一體形成之第1選擇閘極側壁絕緣膜。上述另一側壁間隔件係由沿上述記憶體閘極構造體之另一側壁形成之另一側壁絕緣膜、與沿上述第2選擇閘極構造體之側壁形成且與上述第2選擇閘極絕緣膜一體形成之第2選擇閘極側壁絕緣膜構成。上述第1選擇閘極側壁絕緣膜及上述第2選擇閘極側壁絕緣膜係由與上述側壁絕緣膜之絕緣材料不同之絕緣材料形成，上述側壁絕緣膜係由相對介電常數小於上述第1選擇閘極側壁絕緣膜及上述第2選擇閘極側壁絕緣膜之絕緣材料形成。
於上述金屬記憶體閘極電極與上述一側壁間隔件之間，設置有沿該側壁間隔件形成且與上述上部記憶體閘極絕緣膜一體形成之一記憶體閘極側壁絕緣膜。於上述金屬記憶體閘極電極與上述另一側壁間 隔件之間，設置有沿該側壁間隔件形成且與上述上部記憶體閘極絕緣膜一體形成之另一記憶體閘極側壁絕緣膜。
又，本發明之半導體積體電路裝置之特徵在於：其係將連接有位元線及源極線之記憶胞配置成矩陣狀者；且上述記憶胞係上文所述之記憶胞；於配置有上述記憶胞之記憶體電路區域之周邊具有設置有上述周邊電路之周邊電路區域。
又，本發明之第1實施形態之半導體積體電路裝置之製造方法之特徵在於：其係製造如下之半導體積體電路裝置之方法，該半導體積體電路裝置具備：記憶體電路區域，其供形成於第1選擇閘極構造體與第2選擇閘極構造體間配置有記憶體閘極構造體之記憶胞；及周邊電路區域，其供形成具有邏輯閘極構造體之周邊電路；且該半導體積體電路裝置之製造方法具備：第1虛設電極層形成步驟，其於上述記憶體電路區域之半導體基板上依序形成層狀之下部記憶體閘極絕緣膜及電荷儲存層之後，於上述記憶體電路區域之上述電荷儲存層上、與上述周邊電路區域之半導體基板上，依序積層形成層狀之第1絕緣膜及邏輯用虛設電極層；虛設記憶體閘極構造體形成步驟，其一面藉由利用經圖案化之抗蝕劑，將上述記憶體電路區域之上述邏輯用虛設電極層、上述第1絕緣膜、上述電荷儲存層、及上述下部記憶體閘極絕緣膜圖案化，而於上述記憶體電路區域形成依序積層形成有經圖案化之上述下部記憶體閘極絕緣膜、上述電荷儲存層、上部記憶體閘極絕緣膜、及虛設記憶體閘極電極之虛設記憶體閘極構造體，一面利用該抗蝕劑，使上述第1絕緣膜及上述邏輯用虛設電極原狀殘留於上述周邊電路區域；側壁絕緣膜形成步驟，其沿著上述記憶體電路區域之上述虛設記憶體閘極構造體之對向之側壁形成側壁絕緣膜；第2虛設電極層形成步驟，其遍及上述記憶體電路區域及上述周邊電路區域形成層狀之第2絕緣膜，且於上述虛設記憶體閘極構造體所對向之側壁分 別形成由上述側壁絕緣膜及上述第2絕緣膜形成之側壁間隔件之後，於上述第2絕緣膜上積層形成層狀之記憶體用虛設電極層，且利用經圖案化之抗蝕劑，依序去除上述周邊電路區域之上述記憶體用虛設電極層及上述第2絕緣膜，且使上述第2絕緣膜及上述記憶體用虛設電極層殘留於上述記憶體電路區域；虛設閘極電極形成步驟，其一面藉由利用經圖案化之其他抗蝕劑，將上述周邊電路區域之上述邏輯用虛設電極層及上述第1絕緣膜圖案化，而於上述半導體基板上形成介隔邏輯閘極絕緣膜依序積層有虛設邏輯閘極電極之虛設邏輯閘極構造體，一面藉由對上述記憶體電路區域之上述記憶體用虛設電極層及上述第2絕緣膜進行回蝕，而沿著上述虛設記憶體閘極構造體之一上述側壁間隔件形成側壁狀之虛設第1選擇閘極電極，且使上述第2絕緣膜殘留於上述虛設第1選擇閘極電極之下部而形成第1選擇閘極絕緣膜，並且沿著上述虛設記憶體閘極構造體之另一上述側壁間隔件形成側壁狀之虛設第2選擇閘極電極，且使上述第2絕緣膜殘留於上述虛設第2選擇閘極電極之下部而形成第2選擇閘極絕緣膜；電極露出步驟，其於上述記憶體電路區域及上述周邊電路區域形成層間絕緣層之後，加工上述層間絕緣層，而使上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各前端自上述層間絕緣層露出於外部；及金屬閘極電極形成步驟，其去除上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之後，於原先形成有上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之電極形成空間，形成包含金屬材料之金屬記憶體閘極電極、金屬第1選擇閘極電極、金屬第2選擇閘極電極、及金屬邏輯閘極電極。
又，本發明之第2實施形態之半導體積體電路裝置之製造方法之 特徵在於：其係製造如下之半導體積體電路裝置之方法，該半導體積體電路裝置具備：記憶體電路區域，其供形成於第1選擇閘極構造體與第2選擇閘極構造體間配置有記憶體閘極構造體之記憶胞；及周邊電路區域，其供形成具有邏輯閘極構造體之周邊電路；且該半導體積體電路裝置之製造方法具備：側壁絕緣膜形成步驟，其於將在半導體基板上依序積層形成有經圖案化之下部記憶體閘極絕緣膜、電荷儲存層、上部記憶體閘極絕緣膜、及虛設記憶體閘極電極而成之虛設記憶體閘極構造體設置於上述記憶體電路區域之後，沿著上述虛設記憶體閘極構造體所對向之側壁形成側壁絕緣膜；虛設電極層形成步驟，其於上述記憶體電路區域及上述周邊電路區域形成層狀之絕緣膜，且於上述虛設記憶體閘極構造體所對向之側壁分別形成由上述側壁絕緣膜及上述絕緣膜形成之側壁間隔件之後，於上述絕緣膜上積層形成層狀之邏輯用虛設電極層；虛設閘極電極形成步驟，其一面藉由利用經圖案化之抗蝕劑，將上述周邊電路區域之上述邏輯用虛設電極層及上述絕緣膜圖案化，而於上述半導體基板上形成介隔邏輯閘極絕緣膜依序積層有虛設邏輯閘極電極之虛設邏輯閘極構造體，一面藉由對上述記憶體電路區域之上述邏輯用虛設電極層及上述絕緣膜進行回蝕，而沿著上述虛設記憶體閘極構造體之一上述側壁間隔件形成側壁狀之虛設第1選擇閘極電極，且使上述絕緣膜殘留於上述虛設第1選擇閘極電極之下部而形成第1選擇閘極絕緣膜，並且沿著上述虛設記憶體閘極構造體之另一上述側壁間隔件形成側壁狀之虛設第2選擇閘極電極，且使上述絕緣膜殘留於上述虛設第2選擇閘極電極之下部而形成第2選擇閘極絕緣膜；電極露出步驟，其於上述記憶體電路區域及上述周邊電路區域形成層間絕緣層之後，加工上述層間絕緣層，而使上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各前端自上述層間絕緣層露出於外 部；及金屬閘極電極形成步驟，其去除上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之後，於原先形成有上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之電極形成空間，形成包含金屬材料之金屬記憶體閘極電極、金屬第1選擇閘極電極、金屬第2選擇閘極電極、及金屬邏輯閘極電極。
又，本發明之第3實施形態之半導體積體電路裝置之製造方法之特徵在於：其係製造如下之半導體積體電路裝置之方法，該半導體積體電路裝置具備：記憶體電路區域，其供形成於第1選擇閘極構造體與第2選擇閘極構造體間配置有記憶體閘極構造體之記憶胞；及周邊電路區域，其供形成具有邏輯閘極構造體之周邊電路；且該半導體積體電路裝置之製造方法具備：第1虛設電極層形成步驟，其於上述記憶體電路區域之半導體基板上依序形成層狀之下部記憶體閘極絕緣膜及電荷儲存層之後，於上述記憶體電路區域之上述電荷儲存層上、與上述周邊電路區域之半導體基板上，形成層狀之邏輯用虛設電極層；虛設記憶體閘極構造體形成步驟，其一面藉由利用經圖案化之抗蝕劑，將上述記憶體電路區域之上述邏輯用虛設電極層、上述電荷儲存層、及上述下部記憶體閘極絕緣膜圖案化，而於上述記憶體電路區域形成將經圖案化之上述下部記憶體閘極絕緣膜、上述電荷儲存層、及虛設記憶體閘極電極依序積層形成之虛設記憶體閘極構造體，一面利用該抗蝕劑，使上述邏輯用虛設電極層原狀殘留於上述周邊電路區域；側壁絕緣膜形成步驟，其沿著上述記憶體電路區域之上述虛設記憶體閘極構造體所對向之側壁形成側壁絕緣膜；第2虛設電極層形成步驟，其遍及上述記憶體電路區域及上述周邊電路區域形成層狀之記憶體用虛設電極層之後，利用經圖案化之抗蝕劑，去除上述周邊電路區域之上述記憶體用虛設電極層，且使上述記憶體用虛設電極層殘留 於上述記憶體電路區域；虛設閘極電極形成步驟，其一面藉由利用經圖案化之其他抗蝕劑，將上述周邊電路區域之上述邏輯用虛設電極層圖案化，而於上述半導體基板上形成虛設邏輯閘極電極，一面藉由對上述記憶體電路區域之上述記憶體用虛設電極層進行回蝕，而沿著上述虛設記憶體閘極構造體之一上述側壁絕緣膜形成側壁狀之虛設第1選擇閘極電極，並且沿著上述虛設記憶體閘極構造體之另一上述側壁絕緣膜形成側壁狀之虛設第2選擇閘極電極；電極露出步驟，其於上述記憶體電路區域及上述周邊電路區域形成層間絕緣層之後，加工上述層間絕緣層，而使上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各前端自上述層間絕緣層露出於外部；及金屬閘極電極形成步驟，其去除上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之後，於原先形成有上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各空間，形成層狀之絕緣膜之後，於各上述空間之上述絕緣膜所包圍之電極形成空間，形成包含金屬材料之金屬記憶體閘極電極、金屬第1選擇閘極電極、金屬第2選擇閘極電極、及金屬邏輯閘極電極。
又，本發明之第4實施形態之半導體積體電路裝置之製造方法之特徵在於：其係製造如下之半導體積體電路裝置之方法，該半導體積體電路裝置具備：記憶體電路區域，其供形成於第1選擇閘極構造體與第2選擇閘極構造體間配置有記憶體閘極構造體之記憶胞；及周邊電路區域，其供形成具有邏輯閘極構造體之周邊電路；且該半導體積體電路裝置之製造方法具備：側壁絕緣膜形成步驟，其於將在半導體基板上依序積層形成有經圖案化之下部記憶體閘極絕緣膜、電荷儲存層、及虛設記憶體閘極電極之虛設記憶體閘極構造體設置於上述記憶 體電路區域之後，沿著上述虛設記憶體閘極構造體所對向之側壁形成側壁絕緣膜；虛設電極層形成步驟，其於上述記憶體電路區域及上述周邊電路區域形成層狀之邏輯用虛設電極層；虛設閘極電極形成步驟，其一面藉由利用經圖案化之抗蝕劑，將上述周邊電路區域之上述邏輯用虛設電極層圖案化，而於上述半導體基板上形成虛設邏輯閘極電極，一面藉由對上述記憶體電路區域之上述邏輯用虛設電極層進行回蝕，而沿著上述虛設記憶體閘極構造體之一上述側壁絕緣膜形成側壁狀之虛設第1選擇閘極電極，並且沿著上述虛設記憶體閘極構造體之另一上述側壁絕緣膜形成側壁狀之虛設第2選擇閘極電極；電極露出步驟，其於上述記憶體電路區域及上述周邊電路區域形成層間絕緣層之後，加工上述層間絕緣層，而使上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各前端自上述層間絕緣層露出於外部；及金屬閘極電極形成步驟，其去除上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之後，於原先形成有上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各空間，形成層狀之絕緣膜之後，於各上述空間之上述絕緣膜所包圍之電極形成空間，形成包含金屬材料之金屬記憶體閘極電極、金屬第1選擇閘極電極、金屬第2選擇閘極電極、及金屬邏輯閘極電極。
再者，根據上述之製造方法，於上述記憶體電路區域，形成上述記憶胞，該記憶胞具備：上述記憶體閘極構造體，其係於上述半導體基板上依序積層形成有上述下部記憶體閘極絕緣膜、上述電荷儲存層、上述上部記憶體閘極絕緣膜、及上述金屬記憶體閘極電極；上述第1選擇閘極構造體，其於上述半導體基板上，介隔上述第1選擇閘極絕緣膜而形成上述金屬第1選擇閘極電極，且介隔一上述側壁間隔件 而鄰接於上述記憶體閘極構造體之一側壁；及上述第2選擇閘極構造體，其於上述半導體基板上，介隔上述第2選擇閘極絕緣膜而形成上述金屬第2選擇閘極電極，且介隔另一上述側壁間隔件而鄰接於上述記憶體閘極構造體之另一側壁；且於上述周邊電路區域，形成介隔上述邏輯閘極絕緣膜於上述半導體基板上形成上述金屬邏輯閘極電極之邏輯閘極構造體。
於本發明之記憶胞、半導體積體電路裝置、及半導體積體電路裝置之製造方法中，由於可藉由與金屬邏輯閘極電極相同之金屬材料形成金屬記憶體閘極電極、金屬第1選擇閘極電極、及金屬第2選擇閘極電極，故可提供一種能夠於將由金屬材料形成之金屬邏輯閘極電極形成於半導體基板形成之一連串之製造步驟形成之記憶胞。
1‧‧‧記憶胞
2‧‧‧記憶體閘極構造體
2a‧‧‧前端平坦面
3‧‧‧第1選擇閘極構造體
3a‧‧‧前端平坦面
4‧‧‧第2選擇閘極構造體
4a‧‧‧前端平坦面
6a‧‧‧汲極區域
6b‧‧‧源極區域
8a‧‧‧側壁間隔件
8b‧‧‧側壁間隔件
10‧‧‧下部記憶體閘極絕緣膜
10a‧‧‧下部記憶體閘極絕緣膜
11‧‧‧上部記憶體閘極絕緣膜
11a‧‧‧第1絕緣膜
13a‧‧‧側壁絕緣膜
13b‧‧‧側壁絕緣膜
15‧‧‧第2絕緣膜
15a‧‧‧第1選擇閘極絕緣膜
15b‧‧‧第2選擇閘極絕緣膜
16a‧‧‧第1選擇閘極側壁絕緣膜
16b‧‧‧第2選擇閘極側壁絕緣膜
17a‧‧‧側壁
17b‧‧‧側壁
20‧‧‧半導體積體電路裝置
21a‧‧‧邏輯閘極構造體
21b‧‧‧邏輯閘極構造體
23a‧‧‧雜質擴散區域
23b‧‧‧雜質擴散區域
23c‧‧‧雜質擴散區域
23d‧‧‧雜質擴散區域
25a‧‧‧邏輯閘極絕緣膜
25b‧‧‧邏輯閘極絕緣膜
26‧‧‧側壁
27‧‧‧側壁
29‧‧‧殘留部
30‧‧‧殘留側壁絕緣膜
31‧‧‧殘留絕緣膜
31a‧‧‧底部
31b‧‧‧壁部
33‧‧‧殘留絕緣膜
34‧‧‧側壁
34a‧‧‧側壁
34b‧‧‧側壁
37‧‧‧邏輯用虛設電極層
38‧‧‧記憶體用虛設電極層
39a‧‧‧邏輯用虛設電極殘留部
39b‧‧‧記憶體用虛設電極殘留部
46‧‧‧半導體積體電路裝置
48‧‧‧絕緣膜
49‧‧‧邏輯用虛設電極層
51‧‧‧記憶胞
52‧‧‧記憶體閘極構造體
53‧‧‧第1選擇閘極構造體
54‧‧‧第2選擇閘極構造體
56a‧‧‧對向側壁絕緣膜
56b‧‧‧對向側壁絕緣膜
57a‧‧‧記憶體閘極側壁絕緣膜
57b‧‧‧記憶體閘極側壁絕緣膜
60‧‧‧半導體積體電路裝置
61‧‧‧殘留部
63‧‧‧絕緣膜
64‧‧‧絕緣膜
73a~73d‧‧‧側壁絕緣膜
77‧‧‧邏輯用虛設電極層
78‧‧‧記憶體用虛設電極層
80‧‧‧半導體積體電路裝置
BL‧‧‧位元線
D2‧‧‧虛設記憶體閘極構造體
D3‧‧‧虛設第1選擇閘極構造體
D4‧‧‧虛設第2選擇閘極構造體
D22‧‧‧虛設記憶體閘極構造體
D29‧‧‧虛設殘留部
D61‧‧‧虛設殘留部
DDG‧‧‧虛設第1選擇閘極電極
DG‧‧‧金屬第1選擇閘極電極
DGL‧‧‧第1選擇閘極線
DL1‧‧‧虛設邏輯閘極構造體
DL2‧‧‧虛設邏輯閘極構造體
DLG1‧‧‧虛設邏輯閘極電極
DLG2‧‧‧虛設邏輯閘極電極
DMG‧‧‧虛設記憶體閘極電極
DSG‧‧‧虛設第2選擇閘極電極
EC‧‧‧電荷儲存層
ECa‧‧‧電荷儲存層
ER1‧‧‧記憶體電路區域
ER2‧‧‧邊界區域
ER3‧‧‧周邊電路區域
ER4‧‧‧NMOS周邊電路區域
ER5‧‧‧PMOS周邊電路區域
HM1a‧‧‧硬質遮罩層
HM1b‧‧‧硬質遮罩層
HM1c‧‧‧硬質遮罩層
HM1d‧‧‧硬質遮罩層
HM1e‧‧‧硬質遮罩層
HM2a‧‧‧硬質遮罩層
HM2b‧‧‧硬質遮罩層
IL1‧‧‧元件分離層
IL2‧‧‧元件分離層
IL3‧‧‧元件分離層
ILD‧‧‧層間絕緣層
L1‧‧‧周邊電路
L1a‧‧‧前端平坦面
L2‧‧‧周邊電路
L2a‧‧‧前端平坦面
L3‧‧‧周邊電路
L4‧‧‧周邊電路
LG1‧‧‧金屬邏輯閘極電極
LG2‧‧‧金屬邏輯閘極電極
M1‧‧‧抗蝕劑
M2‧‧‧抗蝕劑
M3a‧‧‧抗蝕劑
M3b‧‧‧抗蝕劑
M4‧‧‧抗蝕劑
M5a‧‧‧抗蝕劑
M5b‧‧‧抗蝕劑
M6a‧‧‧抗蝕劑
M6b‧‧‧抗蝕劑
M7‧‧‧抗蝕劑
MG‧‧‧金屬記憶體閘極電極
MGL‧‧‧記憶體閘極線
MS1‧‧‧殘留金屬層
MS2‧‧‧殘留金屬層
SC‧‧‧矽化物層
SG‧‧‧金屬第2選擇閘極電極
SGL‧‧‧第2選擇閘極線
SL‧‧‧源極線
W‧‧‧半導體基板
圖1係表示第1實施形態之記憶胞之剖面構成之概略圖。
圖2係表示第1實施形態之半導體積體電路裝置之剖面構成之概略圖。
圖3A係表示圖2所示之半導體積體電路裝置之製造步驟(1)之概略圖，圖3B係表示圖2所示之半導體積體電路裝置之製造步驟(2)之概略圖，圖3C係表示圖2所示之半導體積體電路裝置之製造步驟(3)之概略圖。
圖4A係表示圖2所示之半導體積體電路裝置之製造步驟(4)之概略圖，圖4B係表示圖2所示之半導體積體電路裝置之製造步驟(5)之概略圖，圖4C係表示圖2所示之半導體積體電路裝置之製造步驟(6)之概略圖。
圖5A係表示圖2所示之半導體積體電路裝置之製造步驟(7)之概略圖，圖5B係表示圖2所示之半導體積體電路裝置之製造步驟(8)之概略 圖。
圖6A係表示圖2所示之半導體積體電路裝置之製造步驟(9)之概略圖，圖6B係表示圖2所示之半導體積體電路裝置之製造步驟(10)之概略圖。
圖7係表示第2實施形態之半導體積體電路裝置之剖面構成之概略圖。
圖8A係表示圖7所示之半導體積體電路裝置之製造步驟(1)之概略圖，圖8B係表示圖7所示之半導體積體電路裝置之製造步驟(2)之概略圖。
圖9係表示第3實施形態之記憶胞之剖面構成之概略圖。
圖10係表示第3實施形態之半導體積體電路裝置之剖面構成之概略圖。
圖11A係表示圖10所示之半導體積體電路裝置之製造步驟(1)之概略圖，圖11B係表示圖10所示之半導體積體電路裝置之製造步驟(2)之概略圖，圖11C係表示圖10所示之半導體積體電路裝置之製造步驟(3)之概略圖。
圖12A係表示圖10所示之半導體積體電路裝置之製造步驟(4)之概略圖，圖12B係表示圖10所示之半導體積體電路裝置之製造步驟(5)之概略圖，圖12C係表示圖10所示之半導體積體電路裝置之製造步驟(6)之概略圖。
圖13A係表示圖10所示之半導體積體電路裝置之製造步驟(7)之概略圖，圖13B係表示圖10所示之半導體積體電路裝置之製造步驟(8)之概略圖。
圖14係表示第4實施形態之半導體積體電路裝置之剖面構成之概略圖。
圖15A係表示圖14所示之半導體積體電路裝置之製造步驟(1)之概 略圖，圖15B係表示圖14所示之半導體積體電路裝置之製造步驟(2)之概略圖。
以下，對用以實施本發明之形態進行說明。再者，說明係按照以下所示之順序。
<1.第1實施形態>
1-1.第1實施形態之記憶胞之構成
1-2.資料之寫入方法
1-2-1.第1寫入方法
1-2-2.第2寫入方法
1-3.其他動作
1-4.第1實施形態之半導體積體電路裝置之構成
1-5.第1實施形態之半導體積體電路裝置之製造方法
1-6.作用及效果
<2.第2實施形態>
2-1.第2實施形態之半導體積體電路裝置之構成
2-2.第2實施形態之半導體積體電路裝置之製造方法
2-3.作用及效果
<3.第3實施形態>
3-1.第3實施形態之記憶胞之構成
3-2.第3實施形態之半導體積體電路裝置之構成
3-3.第3實施形態之半導體積體電路裝置之製造方法
3-4.作用及效果
<4.第4實施形態>
4-1.第4實施形態之半導體積體電路裝置之構成
4-2.第4實施形態之半導體積體電路裝置之製造方法
4-3.作用及效果
<5.其他實施形態>
(1)第1實施形態
(1-1)第1實施形態之記憶胞之構成
於圖1中，1表示本發明之記憶胞。記憶胞1係例如於注入有P型雜質之半導體基板W，形成有形成N型之電晶體構造之記憶體閘極構造體2、形成N型之MOS電晶體構造之第1選擇閘極構造體3、及同樣形成N型之MOS電晶體構造之第2選擇閘極構造體4。於半導體基板W之表面，空開特定距離而形成有位於第1選擇閘極構造體3之一端之汲極區域6a、及位於第2選擇閘極構造體4之一端之源極區域6b，於汲極區域6a連接有位元線BL，且於源極區域6b連接有源極線SL。
再者，於半導體基板W表面，於汲極區域6a形成有低濃度汲極區域，且可於該低濃度汲極區域上配置沿第1選擇閘極構造體3之側壁形成之側壁17a。又，於半導體基板W表面，於源極區域6b亦形成有低濃度源極區域，且可於該低濃度源極區域上配置沿第2選擇閘極構造體4之側壁形成之側壁17b。再者，於汲極區域6a及源極區域6b之各表面分別形成有矽化物層SC。
側壁17a、17b係例如由SiN等形成，且藉由於製造過程中進行之CMP(Chemical Mechanical Polishing：化學機械研磨)等平坦化處理，而與記憶體閘極構造體2之金屬記憶體閘極電極MG、或第1選擇閘極構造體3之金屬第1選擇閘極電極DG、第2選擇閘極構造體4之金屬第2選擇閘極電極SG之各前端一併使前端平坦化。
再者，於該實施形態之情形時，汲極區域6a內之低濃度汲極區域、與源極區域6b內之低濃度源極區域之雜質濃度選定為超過1.0E19/cm3之值，另一方面，後述之側壁間隔件8a、8b正下方之半導體基板W於與在記憶體閘極構造體2正下方形成有通道層之表面區域 (例如，自表面起至50[nm]之區域)相同之表面區域之雜質濃度選定為1.0E19/cm3以下、較佳為3.0E18/cm3以下。
記憶體閘極構造體2於汲極區域6a之低濃度汲極區域與源極區域6b之低濃度源極區域間之半導體基板W上，介隔由SiO2等絕緣材料構成之下部記憶體閘極絕緣膜10，具有例如以氮化矽(Si3N4)、或氮氧化矽(SiON)、氧化鋁(Al2O3)、二氧化鉿(HfO2)等形成之電荷儲存層EC，進而，於該電荷儲存層EC上，介隔以與下部記憶體閘極絕緣膜10不同之絕緣材料(例如氧化鉿(HfO2)等High-k、或氮氧化矽鉿(HfSiON))形成之上部記憶體閘極絕緣膜11而具有金屬記憶體閘極電極MG。如此，記憶體閘極構造體2具有藉由下部記憶體閘極絕緣膜10及上部記憶體閘極絕緣膜11而將電荷儲存層EC與半導體基板W及金屬記憶體閘極電極MG絕緣之構成。
此處，金屬記憶體閘極電極MG係由例如鋁(AL)、鈦鋁(TiAL)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等N型MOS用之金屬材料形成，且藉由於製造過程中進行之CMP等平坦化處理將前端平坦化而形成有前端平坦面2a。又，於金屬記憶體閘極電極MG連接有記憶體閘極線MGL，而可自該記憶體閘極線MGL施加特定之電壓。
於記憶體閘極構造體2，沿一側壁形成有以絕緣材料形成之側壁間隔件8a，且介隔該側壁間隔件8a而鄰接有第1選擇閘極構造體3。形成於記憶體閘極構造體2與第1選擇閘極構造體3之間之側壁間隔件8a係按特定之膜厚形成，而可將記憶體閘極構造體2與第1選擇閘極構造體3絕緣。實際上，側壁間隔件8a係由側壁絕緣膜13a及第1選擇閘極側壁絕緣膜16a構成，該側壁絕緣膜13a係沿著記憶體閘極構造體2之側壁形成且由SiO2等絕緣材料構成，該第1選擇閘極側壁絕緣膜16a係形成於該側壁絕緣膜13a及第1選擇閘極構造體3間，且由與該側壁絕緣膜13a不同之步驟成膜且以絕緣材料(例如High-k)形成。
此處，於記憶體閘極構造體2及第1選擇閘極構造體3間未達5[nm]時，有於對金屬記憶體閘極電極MG或金屬第1選擇閘極電極DG施加特定電壓時於側壁間隔件8a產生耐壓不良之虞，另一方面，於記憶體閘極構造體2及第1選擇閘極構造體3間超過40[nm]時，於金屬記憶體閘極電極MG及金屬第1選擇閘極電極DG間半導體基板W(例如，自表面深至50[nm]之區域(表面區域))中之電阻上升，而於讀出資料時，難以於記憶體閘極構造體2及第1選擇閘極構造體3間產生讀出電流。因此，於該實施形態之情形時，記憶體閘極構造體2及第1選擇閘極構造體3間之側壁間隔件8a較理想為選定為5[nm]以上40[nm]以下之寬度。進而，側壁絕緣膜13a較理想為以相對介電常數小於第1選擇閘極側壁絕緣膜16a之絕緣材料形成。於該情形時，第1選擇閘極構造體3與記憶體閘極構造體2之間之電容變小，而可加快存取速度。
第1選擇閘極構造體3於側壁間隔件8a及汲極區域6a間之半導體基板W上，具有與壁狀之第1選擇閘極側壁絕緣膜16a之下端側壁一體形成、且以與第1選擇閘極側壁絕緣膜16a相同之絕緣材料(例如High-k)形成之第1選擇閘極絕緣膜15a。於該情形時，第1選擇閘極絕緣膜15a之膜厚形成為9[nm]以下，且較佳為3[nm]以下，且於該第1選擇閘極絕緣膜15a上形成有金屬第1選擇閘極電極DG。金屬第1選擇閘極電極DG係由與金屬記憶體閘極電極MG相同之N型MOS用之金屬材料(例如鋁(AL)、或鈦鋁(TiAL)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等)形成，且藉由於製造過程中進行之CMP等平坦化處理將前端平坦化而形成有前端平坦面3a。又，於金屬第1選擇閘極電極DG連接有第1選擇閘極線DGL，而可自該第1選擇閘極線DGL施加特定之電壓。
另一方面，於記憶體閘極構造體2之另一側壁，亦形成有以絕緣材料形成之側壁間隔件8b，且介隔該側壁間隔件8b而鄰接有第2選擇閘極構造體4。形成於記憶體閘極構造體2與第2選擇閘極構造體4之間 之側壁間隔件8b亦形成為與一側壁間隔件8a相同之膜厚，而可將記憶體閘極構造體2與第2選擇閘極構造體4絕緣。實際上，側壁間隔件8b係由側壁絕緣膜13b及第2選擇閘極側壁絕緣膜16b構成，該側壁絕緣膜13b係沿著記憶體閘極構造體2之側壁形成且由SiO2等絕緣材料構成，該第2選擇閘極側壁絕緣膜16b形成於該側壁絕緣膜13b及第2選擇閘極構造體4間，且由與該側壁絕緣膜13b不同之步驟成膜並以絕緣材料(例如High-k)形成。
此處，於記憶體閘極構造體2與第2選擇閘極構造體4之間未達5[nm]時，有於對金屬記憶體閘極電極MG或金屬第2選擇閘極電極SG施加特定電壓時於側壁間隔件8b產生耐壓不良之虞，另一方面，於記憶體閘極構造體2及第2選擇閘極構造體4間超過40[nm]時，於金屬記憶體閘極電極MG及金屬第2選擇閘極電極SG間半導體基板W中之電阻上升，而於讀出資料時，難以於記憶體閘極構造體2及第2選擇閘極構造體4間產生讀出電流。因此，於該實施形態之情形時，記憶體閘極構造體2及第2選擇閘極構造體4間之側壁間隔件8b亦較理想為選定為5[nm]以上40[nm]以下之寬度。進而，側壁絕緣膜13b較理想為以相對介電常數小於第2選擇閘極側壁絕緣膜16b之絕緣材料形成。於該情形時，第2選擇閘極構造體4與記憶體閘極構造體2之間之電容變小，而可加快存取速度。
第2選擇閘極構造體4於側壁間隔件8b及源極區域6b間之半導體基板W上，具有與壁狀之第2選擇閘極側壁絕緣膜16b之下端側壁一體形成且以與第2選擇閘極側壁絕緣膜16b相同之絕緣材料(例如High-k)形成之第2選擇閘極絕緣膜15b。於該情形時，第2選擇閘極絕緣膜15b之膜厚形成為9[nm]以下，較佳為3[nm]以下，且於該第2選擇閘極絕緣膜15b上形成有金屬第2選擇閘極電極SG。金屬第2選擇閘極電極SG係由與金屬記憶體閘極電極MG相同之N型MOS用之金屬材料(例如鋁 (AL)、或鈦鋁(TiAL)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等)形成，且藉由於製造過程中進行之CMP等平坦化處理將前端平坦化而形成有前端平坦面4a。又，於金屬第2選擇閘極電極SG連接有第2選擇閘極線SGL，而可自該第2選擇閘極線SGL施加特定之電壓。
此處，於記憶胞1中，金屬第1選擇閘極電極DG之前端平坦面3a、金屬第2選擇閘極電極SG之前端平坦面4a、金屬記憶體閘極電極MG之前端平坦面2a、側壁間隔件8a、8b之前端平坦面、及側壁17a、17b之前端平坦面全部一致為相同之高度位置，而未形成突出之區域，從而可相應地謀求小型化。
又，由於該記憶胞1使用金屬材料形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG，故於在相同之半導體基板W上形成周邊電路之金屬邏輯閘極電極(未圖示)時，沿用形成該金屬邏輯閘極電極之金屬材料，亦可形成該等金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG。進而，於記憶胞1中，藉由以特定之金屬材料形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG，亦可防止於該等金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG內形成空乏化層。
(1-2)資料之寫入方法
另外，具有此種構成之記憶胞1係藉由如下兩種方法之任一者而執行資料之寫入動作：(i)第1寫入方法，其係於執行資料之寫入動作之前，於與金屬記憶體閘極電極MG對向之半導體基板W中，自存在有形成通道層之載子之區域(以下，稱為通道層形成載子區域)排除該等載子(以下，將該動作稱為載子排除動作)，然後執行資料之寫入動作；及與此不同，(ii)第2寫入方法，其不執行載子排除動作而執行資料之寫入動作。
(1-2-1)第1寫入方法
此處，於第1寫入方法中，於執行載子排除動作時，於第1選擇閘極構造體3中，例如可自第1選擇閘極線DGL對金屬第1選擇閘極電極DG施加1.5[V]之第1選擇閘極電壓，且自位元線BL對汲極區域6a施加0[V]之位元電壓。藉此，第1選擇閘極構造體3於與金屬第1選擇閘極電極DG對向之半導體基板W表面成為導通狀態，而可將連接有位元線BL之汲極區域6a、及與記憶體閘極構造體2對向之半導體基板W之通道層形成載子區域電連接。
又，於該實施形態之情形時，於第2選擇閘極構造體4中，例如可自第2選擇閘極線SGL對金屬第2選擇閘極電極SG施加1.5[V]之第2選擇閘極電壓，且自源極線SL對源極區域6b施加0[V]之源極電壓。藉此，第2選擇閘極構造體4於與金屬第2選擇閘極電極SG對向之半導體基板W表面成為導通狀態，而可將連接有源極線SL之源極區域6b、及與記憶體閘極構造體2對向之半導體基板W之通道層形成載子區域電連接。
除此以外，於記憶胞1中，例如可對半導體基板W施加與位元電壓及源極電壓同樣為0[V]之基板電壓，且自記憶體閘極線MGL對記憶體閘極構造體2之金屬記憶體閘極電極MG施加-2[V]之載子排除電壓。此處，對金屬記憶體閘極電極MG施加之載子排除電壓係將於與記憶體閘極構造體2對向之半導體基板W中形成通道層之閾值電壓(Vth)作為基準而規定。於該情形時，載子排除電壓係選定為於資料之寫入狀態時與資料之抹除狀態時位移之閾值電壓(Vth)之範圍外之電壓值、且於對金屬記憶體閘極電極MG施加時不會形成通道層之電壓值。
藉此，於記憶胞1中，藉由對金屬記憶體閘極電極MG施加之載子排除電壓，而將被誘發至通道層形成載子區域之載子(於該情形為 電子)自該通道層形成載子區域導向汲極區域6a及/或源極區域6b，而可自該通道層形成載子區域排出載子。藉此，於記憶胞1中，可成為於記憶體閘極構造體2正下方之半導體基板W未形成通道層之情況下耗盡少數載子之狀態。
再者，於記憶胞1中，藉由對金屬記憶體閘極電極MG施加與電荷儲存層EC未儲存電子(或儲存有電洞)時之較低(較淺)之閾值電壓相比更低(淺)之載子排除電壓，而即使記憶胞1處於空乏(deplete)狀態，亦可將被誘發至記憶體閘極構造體2正下方之半導體基板W之通道層形成載子區域之載子自該通道層形成載子區域排除，而成為在未形成通道層之情況下耗盡少數載子之狀態。
然後，於對記憶胞1之電荷儲存層EC注入電荷之情形時，可自記憶體閘極線MGL對記憶體閘極構造體2之金屬記憶體閘極電極MG施加12[V]之電荷儲存閘極電壓。此時，於第2選擇閘極構造體4中，自第2選擇閘極線SGL對金屬第2選擇閘極電極SG施加0[V]之閘極斷開電壓，且自源極線SL對源極區域6b施加0[V]之源極斷開電壓，而阻斷連接有源極線SL之源極區域6b、與記憶體閘極構造體2之通道層形成載子區域之電連接，從而可阻止自源極線SL對記憶體閘極構造體2之通道層形成載子區域之電壓施加。
另一方面，於第1選擇閘極構造體3中，自第1選擇閘極線DGL對金屬第1選擇閘極電極DG施加1.5[V]之第1選擇閘極電壓，且自位元線BL對汲極區域6a施加0[V]之電荷儲存位元電壓，而可將連接有位元線BL之汲極區域6a、與記憶體閘極構造體2之通道層形成載子區域電連接。再者，此時，可對半導體基板W施加與電荷儲存位元電壓同樣為0[V]之基板電壓。
於記憶體閘極構造體2中，藉由將半導體基板W之通道層形成載子區域與汲極區域6a電連接，而將載子誘發至通道層形成載子區域， 從而可藉由載子於半導體基板W表面形成以與電荷儲存位元電壓相同之0[V]而形成之通道層。如此，於記憶體閘極構造體2中，於金屬記憶體閘極電極MG及通道層間產生12[V]之較大電壓差(12[V])，而可藉由由此產生之量子穿隧效應向電荷儲存層EC內注入電荷，從而可成為已寫入資料之狀態。
另一方面，當對金屬記憶體閘極電極MG施加高電壓之電荷儲存閘極電壓時，於不對記憶胞1之電荷儲存層EC注入電荷之情形時，無需如先前般配合高電壓之電荷儲存閘極電壓對位元線BL施加高電壓之位元電壓，僅藉由第1選擇閘極構造體3阻斷位元線BL與記憶體閘極構造體2正下方之半導體基板W之通道層形成載子區域之電連接，且藉由第2選擇閘極構造體4阻斷源極線SL與記憶體閘極構造體2正下方之該通道層形成載子區域之電連接，即可阻止記憶體閘極構造體2對電荷儲存層EC之電荷注入。
於該情形時，於未寫入資料之記憶胞1中，例如可自第1選擇閘極線DGL對金屬第1選擇閘極電極DG施加1.5[V]之第1選擇閘極電壓，且自位元線BL對汲極區域6a施加1.5[V]之斷開電壓。藉此，第1選擇閘極構造體3成為非導通狀態(斷開狀態)，而可阻斷連接有位元線BL之汲極區域6a、與記憶體閘極構造體2正下方之半導體基板W之通道層形成載子區域之電連接。
又，此時，於未寫入資料之記憶胞1中，例如可自第2選擇閘極線SGL對金屬第2選擇閘極電極SG施加0[V]之閘極斷開電壓，且自源極線SL對源極區域6b施加0[V]之源極斷開電壓。藉此，第2選擇閘極構造體4成為非導通狀態(斷開狀態)，而可阻斷連接有源極線SL之源極區域6b、與記憶體閘極構造體2正下方之半導體基板W之通道層形成載子區域之電連接。再者，對半導體基板W施加有與電荷儲存位元電壓同樣為0[V]之基板電壓。
此時，於記憶胞1之記憶體閘極構造體2中，藉由載子排除動作而預先成為於通道層形成載子區域內耗盡少數載子之狀態，於該狀態下在兩側之第1選擇閘極構造體3及第2選擇閘極構造體4之正下方半導體基板W變成非導通狀態，故而於記憶體閘極構造體2正下方之半導體基板W形成不存在電荷之空乏層。
藉此，於未寫入資料之記憶胞1中，於上部記憶體閘極絕緣膜11、電荷儲存層EC、及下部記憶體閘極絕緣膜10之3層之構成部分電壓下降，而於金屬記憶體閘極電極MG及半導體基板W表面產生電壓差，進而於自半導體基板W表面形成至特定深度之空乏層中電壓值逐漸下降，而最終可變成0[V]之基板電壓。
於該實施形態之情形時，於記憶體閘極構造體2中，即使對金屬記憶體閘極電極MG施加12[V]之電荷儲存閘極電壓，金屬記憶體閘極電極MG及半導體基板W表面之電壓差亦成為約3.5[V](例如，平帶電壓Vfb為0[V]，記憶體閘極電壓Vg為12[V]，半導體基板W之受體濃度Na為2.0E17[cm-3]，上部記憶體閘極絕緣膜11之膜厚為2[nm]，電荷儲存層EC之膜厚為12[nm]，下部記憶體閘極絕緣膜之膜厚為2[nm]時)，而不會產生於金屬記憶體閘極電極MG及半導體基板W表面間產生量子穿隧效應所需之較大之電壓差，從而可阻止對電荷儲存層EC之電荷注入。
除此以外，於記憶胞1中，因於記憶體閘極構造體2與第1選擇閘極構造體3之間之半導體基板W之區域，未形成雜質濃度較高之雜質擴散區域，故而可於記憶體閘極構造體2及第1選擇閘極構造體3間之半導體基板W確實地形成空乏層，而藉由該空乏層，阻止記憶體閘極構造體2正下方之半導體基板W表面之電位到達至第1選擇閘極絕緣膜15a，從而可防止因半導體基板W之電位引起之第1選擇閘極絕緣膜15a之絕緣破壞。
又，除此以外，因於記憶體閘極構造體2與第2選擇閘極構造體4之間之半導體基板W之區域，亦未形成雜質濃度較高之雜質擴散區域，故而可於記憶體閘極構造體2及第2選擇閘極構造體4間之半導體基板W確實地形成空乏層，而藉由該空乏層，阻止記憶體閘極構造體2正下方之半導體基板W表面之電位到達至第2選擇閘極絕緣膜15b，從而可防止因半導體基板W之電位引起之第2選擇閘極絕緣膜15b之絕緣破壞。
再者，關於上述之載子排除動作，亦可藉由例如利用第2選擇閘極構造體4阻斷通道層形成載子區域與源極區域6b之電連接，將通道層形成載子區域內之載子送出至汲極區域6a，或利用第1選擇閘極構造體3阻斷通道層形成載子區域與汲極區域6a之電連接，將通道層形成載子區域內之載子送出至源極區域6b，而自通道層形成載子區域排除載子。
(1-2-2)第2寫入方法
於第2寫入方法中，於對記憶胞1寫入資料時，除不進行載子排除動作以外皆與上述之「(1-2-1)第1寫入方法」相同，故省略其說明。另一方面，當對金屬記憶體閘極電極MG施加高電壓之電荷儲存閘極電壓時，於不對記憶胞1之電荷儲存層EC注入電荷之情形時，自記憶體閘極線MGL對金屬記憶體閘極電極MG施加12[V]之電荷儲存閘極電壓，故電荷儲存閘極電壓會被傳遞至半導體基板W，而可沿與該金屬記憶體閘極電極MG對向之半導體基板W之表面形成通道層。
於該記憶胞1之第2選擇閘極構造體4中，例如可自第2選擇閘極線SGL對金屬第2選擇閘極電極SG施加0[V]之閘極斷開電壓，且自源極線SL對源極區域6b施加0[V]之源極斷開電壓。藉此，第2選擇閘極構造體4係於對向於金屬第2選擇閘極電極SG之半導體基板W成為非導通狀態，而可阻斷連接有源極線SL之源極區域6b、與記憶體閘極 構造體2之通道層之電連接。
又，除此以外，於該記憶胞1之第1選擇閘極構造體3中，例如可自第1選擇閘極線DGL對金屬第1選擇閘極電極DG施加1.5[V]之第1選擇閘極電壓，且自位元線BL對汲極區域6a施加1.5[V]之斷開電壓。藉此，該第1選擇閘極構造體3係對向於金屬第1選擇閘極電極DG之半導體基板W成為非導通狀態，而可阻斷連接有位元線BL之汲極區域6a、與記憶體閘極構造體2之通道層之電連接。
此時，於記憶胞1之記憶體閘極構造體2中，於兩側之第1選擇閘極構造體3及第2選擇閘極構造體4之下部半導體基板W成為非導通狀態，故藉由金屬記憶體閘極電極MG而形成於半導體基板W表面之通道層成為與汲極區域6a及源極區域6b之電連接被阻斷之狀態，而可於該通道層之周邊形成空乏層。
此處，對於藉由上部記憶體閘極絕緣膜11、電荷儲存層EC、及下部記憶體閘極絕緣膜10之3層構成而獲得之電容(閘極絕緣膜電容)、以及形成於半導體基板W內且包圍通道層之空乏層之電容(空乏層電容)，可視為將閘極絕緣膜電容與空乏層電容串聯連接之構成，例如若假設閘極絕緣膜電容為空乏層電容之3倍之電容，則通道層之通道電位成為9[V]。
藉此，於記憶體閘極構造體2中，即使對金屬記憶體閘極電極MG施加12[V]之電荷儲存閘極電壓，亦因於半導體基板W中空乏層所包圍之通道層之通道電位成為9[V]，故金屬記憶體閘極電極MG及通道層間之電壓差小至3[V]，其結果，不產生量子穿隧效應，從而可阻止對電荷儲存層EC之電荷注入。
再者，於記憶胞1中執行上述動作時，有於開始動作之時點之通道電位隨著記憶胞1之電荷之儲存狀態而變化之虞。因此，更理想為追加如下動作：於資料之寫入動作前將位元線BL或源極線SL之電位 設為例如0[V]，且將金屬第1選擇閘極電極DG或金屬第2選擇閘極電極SG設為例如1.5[V]，進而將金屬記憶體閘極電極MG設為例如1.5[V]，而使記憶胞1之通道電位與位元線BL或源極線SL之電位一致。於該情形時，於使通道電位一致後，將金屬第1選擇閘極電極DG或金屬第2選擇閘極電極SG返回至0[V]之閘極斷開電壓後移至寫入動作即可。
(1-3)其他動作
再者，於讀出動作中，藉由將連接於成為讀出之對象之記憶胞1之位元線BL預充電為例如1.5[V]，且將源極線SL設為0[V]，並檢測根據是否於記憶胞1流通電流而變化之位元線BL之電位，可判斷是否於電荷儲存層EC儲存有電荷。具體而言，於讀出資料時，於在記憶體閘極構造體2之電荷儲存層EC儲存有電荷之情形(寫入有資料之情形)，於記憶體閘極構造體2正下方之半導體基板W成為非導通狀態，而可阻斷汲極區域6a與源極區域6b之電連接。藉此，於讀出資料之記憶胞1中，可原狀維持連接於與第1選擇閘極構造體3鄰接之汲極區域6a之位元線BL中之1.5[V]之讀出電壓。
另一方面，於讀出資料時，於在記憶體閘極構造體2之電荷儲存層EC未儲存電荷之情形(未寫入資料之情形)，記憶體閘極構造體2正下方之半導體基板W成為導通狀態，而將汲極區域6a與源極區域6b電連接，其結果，經由記憶胞1將0[V]之源極線SL、與1.5[V]之位元線BL電連接。藉此，於讀出資料之記憶胞1中，藉由對0[V]之源極線SL施加位元線BL之讀出電壓，而對位元線BL施加之1.5[V]之讀出電壓下降。如此，於配置有複數個記憶胞1之半導體積體電路裝置中，可藉由檢測位元線BL之讀出電壓是否變化，而執行是否於記憶胞1之電荷儲存層EC儲存有電荷之資料之讀出動作。
另外，於提取記憶胞1之電荷儲存層EC內之電荷之資料之抹除動 作時，藉由自記憶體閘極線MGL對金屬記憶體閘極電極MG施加-12[V]之記憶體閘極電壓，而朝向0[V]之半導體基板W提取電荷儲存層EC內之電荷從而可抹除資料。
(1-4)第1實施形態之半導體積體電路裝置之構成
本發明之具有記憶胞1之半導體積體電路裝置具有將複數個記憶胞1配置成矩陣狀之構成，且具有除該等複數個記憶胞1以外亦設置有周邊電路之構成。圖2係表示於半導體積體電路裝置20中，例如於設置有1個記憶胞1、與2個周邊電路L1、L2之區域之剖面構成之概略圖。於該情形時，半導體積體電路裝置20具有設置有記憶胞1之記憶體電路區域ER1、與設置有周邊電路L1、L2之周邊電路區域ER3，且藉由邊界區域ER2將記憶體電路區域ER1及周邊電路區域ER3分開。又，於周邊電路區域ER3，例如設置有形成有N型之MOS電晶體構造之周邊電路L1之NMOS周邊電路區域ER4、與形成有P型之MOS電晶體構造之周邊電路L2之PMOS周邊電路區域ER5，且於該等NMOS周邊電路區域ER4及PMOS周邊電路區域ER5間之半導體基板W表面形成有元件分離層IL2。
再者，因已利用圖1對形成於記憶體電路區域ER1之記憶胞1進行說明，故此處，省略記憶體電路區域ER1之說明，於以下針對邊界區域ER2與周邊電路區域ER3進行說明。於該情形時，於設置於周邊電路區域ER3之NMOS周邊電路區域ER4之半導體基板W表面，以與NMOS周邊電路區域ER4及PMOS周邊電路區域ER5間之元件分離層IL2相接之方式形成有一雜質擴散區域23a，且以與邊界區域ER2之元件分離層IL1相接之方式形成有另一雜質擴散區域23b。
於周邊電路區域ER3之NMOS周邊電路區域ER4，於在半導體基板W表面隔開形成之雜質擴散區域23a、23b添加有N型雜質，且於該等雜質擴散區域23a、23b間之半導體基板W表面形成有邏輯閘極構造 體21a。邏輯閘極構造體21a係於半導體基板W上介隔邏輯閘極絕緣膜25a而形成有金屬邏輯閘極電極LG1。
於該實施形態之情形時，邏輯閘極絕緣膜25a係例如由與記憶胞1之上部記憶體閘極絕緣膜11相同之絕緣材料(該情形時為High-k)形成，且膜厚形成為9[nm]以下、較佳為3[nm]以下。又，金屬邏輯閘極電極LG1係例如由與金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG相同之金屬材料形成，且藉由於製造過程中進行之CMP等平坦化處理將前端平坦化，而於與記憶胞1之前端平坦面2a、3a、4a相同高度位置形成有前端平坦面L1a。再者，於該實施形態之情形時，於半導體積體電路裝置20中，設置於記憶體電路區域ER1之金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG係由N型MOS用之金屬材料(例如鋁(AL)、鈦鋁(TiAL)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等)形成，且設置於NMOS周邊電路區域ER4之金屬邏輯閘極電極LG1亦與該等金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG同樣由N型MOS用之金屬材料形成。
且說，於周邊電路L1中，於邏輯閘極構造體21a之對向之側壁，分別形成有例如以SiN等形成之側壁26，且於該側壁26之正下方分別形成有雜質擴散區域23a、23b之低濃度區域。又，於雜質擴散區域23a、23b之各表面分別形成有矽化物層SC。再者，對於該側壁26，亦與金屬邏輯閘極電極LG1同樣地，藉由製造過程中進行之CMP等平坦化處理將前端平坦化。
另一方面，於設置於周邊電路區域ER3之PMOS周邊電路區域ER5之半導體基板W表面，以與特定之元件分離層IL3相接之方式形成有一雜質擴散區域23c，且以與NMOS周邊電路區域ER4及PMOS周邊電路區域ER5間之元件分離層IL2相接之方式形成有另一雜質擴散區 域23d。又，於周邊電路區域ER3之PMOS周邊電路區域ER5，於在半導體基板W表面隔開形成之雜質擴散區域23c、23d添加有P型雜質，且於該等雜質擴散區域23c、23d間之半導體基板W表面形成有邏輯閘極構造體21b。邏輯閘極構造體21b係於半導體基板W上介隔邏輯閘極絕緣膜25b形成有金屬邏輯閘極電極LG2。
於該實施形態之情形時，邏輯閘極絕緣膜25b係例如由與上部記憶體閘極絕緣膜11相同之絕緣材料(該情形時為High-k)形成，且膜厚形成為9[nm]以下、較佳為3[nm]以下。又，金屬邏輯閘極電極LG2係例如由與金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG不同之功函數之金屬材料形成，且藉由於製造過程中進行之CMP等平坦化處理將前端平坦化，而形成有前端平坦面L2a。再者，於該實施形態之情形時，設置於PMOS周邊電路區域ER5之金屬邏輯閘極電極LG2與由N型MOS用之金屬材料形成之金屬記憶體閘極電極MG、或金屬第1選擇閘極電極DG、金屬第2選擇閘極電極SG、一金屬邏輯閘極電極LG2不同，係由P型MOS用之金屬材料(例如鋁(AL)、或氮化鈦(TiN)等)形成。
另外，於另一周邊電路L2中，亦與一周邊電路L1同樣地，於邏輯閘極構造體21b之對向之側壁，分別形成有例如以SiN等形成之側壁27，且於該側壁27之正下方分別形成有雜質擴散區域23c、23d之低濃度區域。又，於雜質擴散區域23c、23d之各表面亦分別形成有矽化物層SC。再者，該側壁27與金屬邏輯閘極電極LG2同樣地，藉由於製造過程中進行之CMP等平坦化處理將前端平坦化。
另外，於邊界區域ER2，於元件分離層IL1上形成有於製造記憶體閘極構造體2、或第1選擇閘極構造體3、第2選擇閘極構造體4、邏輯閘極構造體21a、21b之製造過程中殘留之殘留部29。於該情形時，殘留部29具有於形成第1選擇閘極絕緣膜15a及第2選擇閘極絕緣膜15b 時殘留且以與該等第1選擇閘極絕緣膜15a及第2選擇閘極絕緣膜15b相同之絕緣材料(於該情形時為High-k)形成之剖面L字狀之殘留絕緣膜31。於殘留絕緣層31，設置有形成於元件分離層IL1上之底部31a、與自底部31a之末端側面直立設置於元件分離層IL1上之壁部31b，且沿著該壁部31b之一面於底部31a上形成有一殘留金屬層MS2。又，於該殘留部29，沿著殘留絕緣膜31之底部31a、與該底部31a上之殘留金屬層MS2之側壁，形成有例如以SiN等形成之側壁34a。
於殘留部29，沿殘留絕緣膜31之壁部31b之另一面設置有壁狀之殘留側壁絕緣膜30。該殘留側壁絕緣膜30係於形成記憶胞1之側壁絕緣膜13a、13b時殘留者，且由與該等側壁絕緣膜13a、13b相同之絕緣材料(例如SiO2等)形成。又，於殘留部29，以與殘留側壁絕緣膜30鄰接之方式於元件分離層IL1上形成有殘留絕緣膜33。該殘留絕緣膜33係於形成上部記憶體閘極絕緣膜11及邏輯閘極絕緣膜25a、25b時殘留者，且由與上部記憶體閘極絕緣膜11或邏輯閘極絕緣膜25a、25b相同之絕緣材料(於該情形時為High-k)形成。
又，於該殘留部29，沿著殘留側壁絕緣膜30於殘留絕緣膜33上形成有另一殘留金屬層MS1，且沿殘留絕緣膜33及殘留金屬層MS1之側壁，形成有例如以SiN等形成之側壁34b。再者，於該情形時，殘留部29中，對側壁34a、34b、殘留金屬層MS1、MS2、殘留絕緣膜31、及殘留側壁絕緣膜30之各前端，藉由於製造過程中進行之CMP等平坦化處理將各前端平坦化。半導體積體電路裝置20係藉由例如以SiO2等絕緣材料形成之層間絕緣層ILD覆蓋記憶體電路區域ER1之記憶胞1、或邊界區域ER2之殘留部29、周邊電路區域ER3之周邊電路L1、L2之各周邊，而具有相互絕緣之構成。
(1-5)第1實施形態之半導體積體電路裝置之製造方法
具有如以上般之構成之半導體積體電路裝置20係藉由按照下述 之製造步驟製造，而可於在周邊電路區域ER3形成具有以N型MOS用之金屬材料形成之金屬邏輯閘極電極LG1之周邊電路L1之一連串之製造步驟中，於記憶體電路區域ER1形成記憶胞1。於該情形時，首先，如圖3A所示，於例如以Si形成之半導體基板W表面之特定位置，藉由STI(Shallow Trench Isolation：淺溝隔離)法等按特定間隔形成以SiO2等絕緣材料形成之複數層元件分離層IL1、IL2、IL3。再者，於周邊電路區域ER3，為調整半導體基板W之閾值電壓，例如可藉由離子注入法，對元件分離層層IL1、IL2間之NMOS周邊電路區域ER4之半導體基板W注入P型雜質，另一方面，對元件分離層層IL2、IL3間之PMOS周邊電路區域ER5之半導體基板W注入N型雜質。
其次，利用光微影技術將抗蝕劑圖案化，而藉由抗蝕劑M1自形成於記憶體電路區域ER1及周邊電路區域ER3間之邊界區域ER2之元件分離層IL1之一部分區域覆蓋至周邊電路區域ER3之半導體基板W，並為調整形成金屬記憶體閘極電極MG(圖2)之形成預定區域(以下，亦稱為記憶體閘極電極形成預定區域)之半導體基板W之閾值電壓，而藉由離子注入法等對記憶體電路區域ER1之半導體基板W注入B(硼)或P(磷)、As(砷)等雜質。
其次，於去除抗蝕劑M1之後，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3，依序積層形成層狀之以SiO2等形成之下部記憶體閘極絕緣膜、及以SiN等形成之電荷儲存層之後，利用光微影技術將抗蝕劑圖案化，而如對與圖3A之對應部分標註同一符號表示之圖3B所示般，以抗蝕劑M2自記憶體電路區域ER1覆蓋至邊界區域ER2之一部分區域，並去除自該抗蝕劑M2露出之邊界區域ER2及周邊電路區域ER3之下部記憶體閘極絕緣膜及電荷儲存層。藉此，僅於自記憶體電路區域ER1至邊界區域ER2之一部分區域形成層狀之下部記憶體閘極絕緣膜10a及電荷儲存層ECa。
其次，去除抗蝕劑M2之後，如對與圖3B之對應部分標註同一符號表示之圖3C所示般，自記憶體電路區域ER1之電荷儲存層ECa經由邊界區域ER2之元件分離層IL1至周邊電路區域ER3之半導體基板W，形成以與下部記憶體閘極絕緣膜10a不同之絕緣材料(例如High-k)形成之層狀之第1絕緣膜11a之後，於第1絕緣膜11a上積層形成以多晶矽等形成之層狀之邏輯用虛設電極層37(第1虛設電極層形成步驟)。
其次，在邏輯用虛設電極層37上形成層狀之硬質遮罩層之後，藉由利用光微影技術圖案化後之抗蝕劑M3a、M3b將該硬質遮罩層圖案化。於該情形時，可為抗蝕劑M3a形成於記憶體電路區域ER1之記憶體閘極電極形成預定區域，另一抗蝕劑M3b以覆蓋周邊電路區域ER3之整面之方式形成。並且，藉由去除自抗蝕劑M3a、M3b露出之硬質遮罩層，而於記憶體電路區域ER1之記憶體閘極電極形成預定區域使硬質遮罩層HM1a殘留，且於周邊電路區域ER3之整面亦使硬質遮罩層HM1b殘留。
其次，去除抗蝕劑M3a、M3b之後，以硬質遮罩層HM1a、HM1b為遮罩，依序去除記憶體電路區域ER1及邊界區域ER2之邏輯用虛設電極層37、第1絕緣膜11a、電荷儲存層ECa、及下部記憶體閘極絕緣膜10a，而如對與圖3C之對應部分標註同一符號表示之圖4A所示般，於記憶體電路區域ER1之記憶體閘極電極形成預定區域，形成將下部記憶體閘極絕緣膜10、電荷儲存層EC、上部記憶體閘極絕緣膜11、及虛設記憶體閘極電極DMG依序積層形成之虛設記憶體閘極構造體D2。再者，上部記憶體閘極絕緣膜11可藉由加工記憶體電路區域ER1之第1絕緣膜11a而形成。
又，此時，於周邊電路區域ER3，藉由硬質遮罩層HM1b，使第1絕緣膜11a及邏輯用虛設電極層37原狀殘留(虛設記憶體閘極構造體形成步驟)。如此，於該實施形態中，沿用於隨後之製造步驟中為形成 後述之虛設邏輯閘極電極DLG1、DLG2(圖5B)而設置之邏輯用虛設電極層37，於記憶體電路區域ER1亦可形成虛設記憶體閘極電極DMG。
其次，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3，形成以SiO2等形成之層狀之絕緣膜之後，藉由回蝕，如圖4A所示般，沿記憶體電路區域ER1之虛設記憶體閘極構造體D2之對向之側壁形成側壁狀之側壁絕緣膜13a、13b(側壁絕緣膜形成步驟)。再者，此時，於配置於邊界區域ER2之邏輯用虛設電極層37及第1絕緣膜11a之側壁亦殘留絕緣膜，而可形成側壁狀之殘留側壁絕緣膜30。
其次，為調整於隨後之製造步驟形成之金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG(圖2)之形成預定區域(以下，亦稱為選擇閘極電極形成預定區域)之半導體基板W之閾值電壓，而對未被硬質遮罩層HM1a、HM1b或側壁絕緣膜13a、13b、30覆蓋之記憶體電路區域ER1之半導體基板W，藉由離子注入法等注入B(硼)或P(磷)、As(砷)等雜質。
其次，如對與圖4A之對應部分標註同一符號表示之圖4B所示般，遍及記憶體電路區域ER1、邊界區域ER2、及周邊電路區域ER3，形成以與上部記憶體閘極絕緣膜11相同之絕緣材料(例如High-k)形成之層狀之第2絕緣膜15之後，於該第2絕緣膜15上形成例如以多晶矽等形成之層狀之記憶體用虛設電極層38。此處，於虛設記憶體閘極構造體D2，沿位於一側壁之側壁絕緣膜13a呈壁狀地設置第2絕緣膜15而形成第1選擇閘極側壁絕緣膜16a，且於位於另一側壁之側壁絕緣膜13b亦呈壁狀地設置第2絕緣膜15而形成第2選擇閘極側壁絕緣膜16b。藉此，於虛設記憶體閘極構造體D2，可於一側壁形成以側壁絕緣膜13a及第1選擇閘極側壁絕緣膜16a形成之一側壁間隔件8a，且於另一側壁形成以側壁絕緣膜13b及第2選擇閘極側壁絕緣膜16b形成之另一側壁間隔件8b。
其次，如對與圖4B之對應部分標註同一符號表示之圖4C所示般，藉由利用光微影技術圖案化後之抗蝕劑M4，自記憶體電路區域ER1覆蓋至邊界區域ER2之一部分區域，並去除形成於未被抗蝕劑M4覆蓋之周邊電路區域ER3及邊界區域ER2之另一部分區域之記憶體用虛設電極層38與第2絕緣膜15。藉此，於藉由抗蝕劑M4覆蓋之記憶體電路區域ER1及邊界區域ER2之一部分區域，使層狀之記憶體用虛設電極層38及第2絕緣膜15殘留(第2虛設電極層形成步驟)。
其次，去除抗蝕劑M4之後，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3形成新的層狀之抗蝕劑。其次，利用光微影技術將抗蝕劑圖案化，而如對與圖4C之對應部分標註同一符號表示之圖5A所示般，於周邊電路區域ER3形成覆蓋於隨後之製造步驟形成之金屬邏輯閘極電極LG1、LG2(圖2)之形成預定區域(以下，亦稱為邏輯閘極電極形成預定區域)之抗蝕劑M5a、M5b，並利用該等抗蝕劑M5a、M5b，將位於周邊電路區域ER3及邊界區域ER2之硬質遮罩層HM1b(圖4C)圖案化，藉此形成覆蓋邏輯閘極電極形成預定區域之硬質遮罩層HM1d、HM1e。
其次，去除抗蝕劑M5a、M5b之後，將殘留之硬質遮罩層HM1d、HM1e用作遮罩，對記憶體電路區域ER1及邊界區域ER2之記憶體用虛設電極層38、該記憶體用虛設電極層38所覆蓋之第2絕緣膜15、邊界區域ER2及周邊電路區域ER3之邏輯用虛設電極層37、及該邏輯用虛設電極層37所覆蓋之第1絕緣膜11a進行回蝕。
藉此，如對與圖5A之對應部分標註同一符號表示之圖5B所示般，於記憶體電路區域ER1，沿位於虛設記憶體閘極構造體D2之一側壁之側壁間隔件8a呈側壁狀地殘留記憶體用虛設電極層38而形成虛設第1選擇閘極電極DDG，進而於該虛設第1選擇閘極電極DDG之下部殘留第2絕緣膜15而形成第1選擇閘極絕緣膜15a，而可形成於第1選擇 閘極絕緣膜15a上具有側壁狀之虛設第1選擇閘極電極DDG之虛設第1選擇閘極構造體D3。
又，此時，於記憶體電路區域ER1，可沿位於虛設記憶體閘極構造體D2之另一側壁之側壁間隔件8b呈側壁狀地殘留記憶體用虛設電極層38而形成虛設第2選擇閘極電極SDG，進而於該虛設第2選擇閘極電極SDG之下部殘留第2絕緣膜15而形成第2選擇閘極絕緣膜15b，而可形成於第2選擇閘極絕緣膜15b上具有側壁狀之虛設第2選擇閘極電極DSG之虛設第2選擇閘極構造體D4。
除此以外，此時，於周邊電路區域ER3，藉由硬質遮罩層HM1d、HM1e於邏輯閘極電極形成預定區域殘留邏輯用虛設電極層37而形成虛設邏輯閘極電極DGL1、DGL2，且於該等虛設邏輯閘極電極DLG1、DLG2之下部分別殘留第1絕緣膜11a而形成邏輯閘極絕緣膜25a、25b。藉此，於周邊電路區域ER3，於在記憶體電路區域ER1形成虛設第1選擇閘極構造體D3及虛設第2選擇閘極構造體D3時，可於半導體基板W上形成介隔邏輯閘極絕緣膜25a、25b而積層形成有虛設邏輯閘極電極DLG1、DLG2之虛設邏輯閘極構造體DL1、DL2(虛設閘極電極形成步驟)。
此處，於虛設閘極電極形成步驟形成之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG可藉由調整於上述第2虛設電極層形成步驟形成之記憶體用虛設電極層38之膜厚而形成為所需之寬度。
另外，此時，於邊界區域ER2中，形成硬質遮罩層HM1d、HM1e時，於記憶體用虛設電極層38及第2絕緣膜15所覆蓋之區域殘留硬質遮罩層HM1c(圖5A)。於邊界區域ER2，除硬質遮罩層HM1c以外，於殘留側壁絕緣膜30之周邊亦殘留第1絕緣膜15、或第2絕緣層11a、邏輯用虛設電極層37、記憶體用虛設電極層38而可形成虛設殘留部D29。實際上，於邊界區域ER2，自壁狀之殘留側壁絕緣膜30之一面 沿元件分離層IL1上呈剖面L字狀地殘留第2絕緣膜15而形成殘留絕緣膜31，並沿該殘留絕緣膜31之底部31a上及壁部31b呈側壁狀地殘留記憶體用虛設電極層38而可形成記憶體用虛設電極殘留部39b。又，於邊界區域ER2，於與殘留側壁絕緣膜30之另一面鄰接且由硬質遮罩層HM1c所覆蓋之區域，殘留邏輯用虛設電極層37而形成邏輯用虛設電極殘留部39a，且於該邏輯用虛設電極殘留部39a所覆蓋之區域殘留第1絕緣膜11a，而可於元件分離層IL1上形成殘留絕緣膜33。
其次，可如對與圖5B之對應部分標註同一符號表示之圖6A所示般，使用經圖案化之抗蝕劑(未圖示)對記憶體電路區域ER1或周邊電路區域ER3藉由離子注入法等注入低濃度之N型雜質或P型雜質以供N型用或P型用，而於記憶體電路區域ER1之半導體基板W表面形成汲極區域6a及源極區域6b，且於周邊電路區域ER3之半導體基板W表面形成雜質擴散區域23a、23b、23c、23d。其次，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3，形成例如以SiN等形成之層狀之絕緣層(未圖示)之後，對該絕緣層進行回蝕。藉此，於虛設第1選擇閘極構造體D3及虛設第2選擇閘極構造體D4之側壁殘留絕緣層而形成側壁17a、17b，且於虛設邏輯閘極構造體DL1、DL2之對向之側壁亦殘留絕緣層而形成側壁26、27。又，此時，於邊界區域ER2之虛設殘留部D29，亦於邏輯用虛設電極殘留部39a及記憶體用虛設電極殘留部39b周邊殘留絕緣層而形成側壁34a、34b。
然後，除上述之步驟以外，依序進行如下步驟：藉由離子注入法等對半導體基板W之必要部位注入高濃度之N型雜質或P型雜質而於記憶體電路區域ER1之汲極區域6a或源極區域6b、周邊電路區域ER3之雜質擴散區域23a、23b、23c、23d形成高濃度雜質區域；於汲極區域6a、源極區域6b、及雜質擴散區域23a、23b、23c、23d形成矽化物SC；及以覆蓋虛設記憶體閘極構造體D2、虛設第1選擇閘極構造 體D3、虛設第2選擇閘極構造體D4、虛設邏輯閘極構造體DL1、DL2、及虛設殘留部D29等之方式形成層間絕緣層ILD。
其次，藉由CMP等平坦化處理，將層間絕緣層ILD之表面研磨而平坦化，進而亦將自層間絕緣層ILD之前端露出於外部之硬質遮罩層HM1a、HM1c、HM1d、HM1e、虛設記憶體閘極構造體D2、虛設第1選擇閘極構造體D3、虛設第2選擇閘極構造體D4、虛設邏輯閘極構造體DL1、DL2、及虛設殘留部D29之各表面研磨而平坦化。以此方式，如對與圖6A之對應部分標註同一符號表示之圖6B所示般，使虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、虛設邏輯閘極電極DLG1、DLG2、邏輯用虛設電極殘留部39a、記憶體用虛設電極殘留部39b之經平坦化之各前端自平坦化之層間絕緣層ILD之表面露出於外部。
其次，以抗蝕劑覆蓋PMOS周邊電路區域ER5，且使其他之記憶體電路區域ER1、邊界區域ER2、NMOS周邊電路區域ER4露出於外部，並藉由利用四氟化碳(CF4)等之乾式蝕刻，將自層間絕緣層ILD之表面露出之虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、虛設邏輯閘極電極DLG1、邏輯用虛設電極殘留部39a、及記憶體用虛設電極殘留部39b分別去除之後，去除PMOS周邊電路區域ER5之抗蝕劑。
其次，於層間絕緣層ILD之表面形成例如以鋁(AL)、鈦鋁(TiAL)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等N型MOS用之金屬材料形成之金屬電極層，於在去除虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、虛設邏輯閘極電極DLG1、邏輯用虛設電極殘留部39a、及記憶體用虛設電極殘留部39b後之各電極形成空間內，埋入金屬電極層之後，藉由CMP等平坦化處理，對金屬電極層之表面進行研磨，而依照層間絕緣層ILD之表面使 金屬電極層之表面平坦化。再者，於周邊電路區域ER3之PMOS周邊電路區域ER5中，由於虛設邏輯閘極電極DLG2未被去除而為原本形成之狀態，故藉由該平坦化處理去除位於虛設邏輯閘極電極DLG2上及層間絕緣層ILD上之金屬電極層。
藉此，於記憶體電路區域ER1，可如圖2所示般，於原先形成有虛設記憶體閘極電極DMG之電極形成空間埋入金屬電極層而形成金屬記憶體閘極電極MG，且於原先形成有虛設第1選擇閘極電極DDG之電極形成空間埋入金屬電極層而形成金屬第1選擇閘極電極DG，並於原先形成有虛設第2選擇閘極電極DSG之電極形成空間埋入金屬電極層而形成金屬第2選擇閘極電極SG。
又，此時，於周邊電路區域ER3之NMOS周邊電路區域ER4中，於原先形成有一虛設邏輯閘極電極DLG1之電極形成空間埋入金屬電極層，而形成以N型MOS用之金屬材料形成之金屬邏輯閘極電極LG1(金屬閘極電極形成步驟)。進而，此時，於邊界區域ER2，亦於去除邏輯用虛設電極殘留部39a、及記憶體用虛設電極殘留部39b後之電極形成空間埋入金屬電極層，而形成以N型MOS用之金屬材料形成之殘留金屬層MS1、MS2。藉此，可由同層(相同之金屬電極層)藉由相同之製造步驟形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、金屬第2選擇閘極電極SG、及金屬邏輯閘極電極LG1。
其次，以抗蝕劑覆蓋記憶體電路區域ER1、或邊界區域ER2、NMOS周邊電路區域ER4，且使PMOS周邊電路區域ER5露出於外部，並藉由利用四氟化碳(CF4)等之乾式蝕刻，將自層間絕緣層ILD之表面露出之虛設邏輯閘極電極DLG2去除之後，去除該抗蝕劑。其次，於層間絕緣層ILD之表面形成例如以鋁(AL)、氮化鈦(TiN)等P型MOS用之金屬材料形成之另一金屬電極層，且於去除虛設邏輯閘極電極DLG2後之電極形成空間內，埋入金屬電極層，然後藉由CMP等平坦 化處理，對金屬電極層之表面進行研磨，而依照層間絕緣層ILD之表面使金屬電極層之表面平坦化。
藉此，於周邊電路區域ER3之PMOS周邊電路區域ER5中，如圖2所示般，於原先形成有一虛設邏輯閘極電極DLG2之電極形成空間，埋入P型MOS用之金屬電極層而形成以P型MOS用之金屬材料形成之金屬邏輯閘極電極LG2。隨後，藉由經過於層間絕緣層ILD之特定部位形成於圖2未圖示之第1選擇閘極接點、或第2選擇閘極接點、記憶體閘極接點等各種接點等之步驟等，而可製造半導體積體電路裝置20。
(1-6)作用及效果
於以上之構成中，於記憶胞1中，具備於汲極區域6a及源極區域6b間之半導體基板W上按下部記憶體閘極絕緣膜10、電荷儲存層EC、上部記憶體閘極絕緣膜11、及金屬記憶體閘極電極MG之順序積層形成之記憶體閘極構造體2，且沿設置於記憶體閘極構造體2之一側壁之側壁間隔件8a之側壁形成有第1選擇閘極構造體3，並沿設置於該記憶體閘極構造體2之另一側壁之側壁間隔件8b之側壁形成有第2選擇閘極構造體4。
於第1選擇閘極構造體3，於連接有位元線BL之汲極區域6a、與設置於記憶體閘極構造體2之側壁之一側壁間隔件8a之間之半導體基板W上，介隔第1選擇閘極絕緣膜15a設置有金屬第1選擇閘極電極DG。另一方面，於第2選擇閘極構造體4，於連接有源極線SL之源極區域6b、與設置於記憶體閘極構造體2之側壁之另一側壁間隔件8b之間之半導體基板W上，介隔第2選擇閘極絕緣膜15b設置有金屬第2選擇閘極電極SG。
此種記憶胞1由於可藉由與周邊電路L1之金屬邏輯閘極電極LG1相同之金屬材料形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極 DG、及金屬第2選擇閘極電極SG，故能夠於在半導體基板W形成以特定金屬材料形成之金屬邏輯閘極電極LG1之一連串之製造步驟中亦形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG。
又，於記憶胞1中，由於在製造過程中藉由相同之平坦化處理將金屬第1選擇閘極電極DG之前端平坦面3a、金屬第2選擇閘極電極SG之前端平坦面4a、及金屬記憶體閘極電極MG之前端平坦面2a平坦化，故可使記憶體閘極構造體2、第1選擇閘極構造體3及第2選擇閘極構造體4之高度一致，而金屬記憶體閘極電極MG不會自金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG突出，從而可相應地謀求整體之小型化。
再者，於該記憶胞1中，對金屬記憶體閘極電極MG施加對電荷儲存層EC注入電荷所需之電荷儲存閘極電壓時，當使用第1寫入方法阻止對電荷儲存層EC之電荷注入時，以將被誘發至與金屬記憶體閘極電極MG對向之半導體基板W之通道層形成載子區域之載子自通道層形成載子區域排除之狀態，藉由第1選擇閘極構造體3，阻斷與金屬記憶體閘極電極MG對向之區域之半導體基板W與汲極區域6a之電連接，且藉由第2選擇閘極構造體4，阻斷與金屬記憶體閘極電極MG對向之區域之半導體基板W與源極區域6b之電連接。
藉此，於記憶胞1中，成為於通道層形成載子區域未形成通道層而形成空乏層之狀態，半導體基板W表面之電位基於電荷儲存閘極電壓而上升，從而金屬記憶體閘極電極MG及半導體基板W表面之電壓差變小，而可阻止向電荷儲存層EC內之電荷注入，又，藉由空乏層，可阻止記憶體閘極構造體2正下方之半導體基板W表面之電位到達至第1選擇閘極絕緣膜15a或第2選擇閘極絕緣膜15b。
因此，於該記憶胞1中，不侷限於藉由量子穿隧效應對電荷儲存 層EC注入電荷所需之高電壓之電荷儲存閘極電壓，可使位元線BL及源極線SL之電壓值下降至藉由第1選擇閘極構造體3阻斷與金屬記憶體閘極電極MG對向之區域之半導體基板W、與位元線BL之電連接所需之電壓值，或藉由第2選擇閘極構造體4阻斷與金屬記憶體閘極電極MG對向之區域之半導體基板W、與源極線SL之電連接所需之電壓值。如此，於記憶胞1中，可根據該等位元線BL及源極線SL中之電壓下降，使第1選擇閘極構造體3之第1選擇閘極絕緣膜15a之膜厚、或第2選擇閘極構造體4之第2選擇閘極絕緣膜15b之膜厚變薄，而可相應地實現高速動作。
又，於記憶胞1中，於使用第2寫入方法不對電荷儲存層EC注入電荷時，即使對金屬記憶體閘極電極MG施加對電荷儲存層EC注入電荷所需之電荷儲存閘極電壓，而於金屬記憶體閘極電極MG所對向之半導體基板W表面形成通道層，亦藉由第1選擇閘極構造體3阻斷汲極區域6a及通道層之電連接，且藉由第2選擇閘極構造體4亦阻斷源極區域6b及通道層之電連接。
藉此，於記憶胞1中，於與記憶體閘極構造體2對向之半導體基板W之通道層周邊形成空乏層，且通道層之通道電位基於電荷儲存閘極電壓而上升，從而金屬記憶體閘極電極MG及通道層間之電壓差變小，而可一面阻止向電荷儲存層EC內之電荷注入，一面藉由空乏層阻斷自通道層向第1選擇閘極絕緣膜15a及第2選擇閘極絕緣膜15b之電壓施加。
因此，於記憶胞1中，不侷限於藉由量子穿隧效應對電荷儲存層EC注入電荷所需之高電壓之電荷儲存閘極電壓，可使位元線BL及源極線SL之電壓值下降至藉由第1選擇閘極構造體3及第2選擇閘極構造體4阻斷位元線BL及通道層之電連接、或源極線SL及通道層之電連接所需之電壓值。如此，於記憶胞1中，可根據該等位元線BL及源極線 SL中之電壓下降，使第1選擇閘極構造體3之第1選擇閘極絕緣膜15a之膜厚、或第2選擇閘極構造體4之第2選擇閘極絕緣膜15b之膜厚變薄，而可相應地實現高速動作。
於本發明之半導體積體電路裝置20之製造方法中，如圖3C及圖4A所示般，一面藉由利用經圖案化之抗蝕劑M3a、M3b，將記憶體電路區域ER1之邏輯用虛設電極層37、第1絕緣膜11a、電荷儲存層ECa、及下部記憶體閘極絕緣膜10a圖案化，而於記憶體電路區域ER1形成將經圖案化之下部記憶體閘極絕緣膜10、電荷儲存層EC、上部記憶體閘極絕緣膜11、及虛設記憶體閘極電極DMG依序積層形成之虛設記憶體閘極構造體D2，一面利用該抗蝕劑M3b，於周邊電路區域ER3使第1絕緣膜11a及邏輯用虛設電極層37原狀殘留之後，沿記憶體電路區域ER1之虛設記憶體閘極構造體D2之對向之側壁形成以側壁絕緣膜13a、13b及第2絕緣膜15(第1選擇閘極側壁絕緣膜16a、第2選擇閘極側壁絕緣膜16b)形成之側壁間隔件8a、8b。
又，於該製造方法中，藉由如圖5A及圖5B所示般，將形成於記憶體電路區域ER1之第2絕緣膜15及記憶體用虛設電極層38、與形成於周邊電路區域ER3之邏輯用虛設電極層37及第1絕緣膜11a利用經圖案化之抗蝕劑M5a、M5b圖案化，而可於相同之製造步驟中統一形成於半導體基板W上介隔邏輯閘極絕緣膜25a、25b依序積層虛設邏輯閘極電極DLG1、DLG2而成之虛設邏輯閘極構造體DL1、DL2、沿虛設記憶體閘極構造體D2之一側壁間隔件8a配置之以虛設第1選擇閘極電極DDG及第1選擇閘極絕緣膜15a形成之虛設第1選擇閘極構造體D3、及沿虛設記憶體閘極構造體D2之另一側壁間隔件8b配置之以虛設第2選擇閘極電極DSG及第2選擇閘極絕緣膜15b形成之虛設第2選擇閘極構造體D4。
進而，於該製造方法中，藉由利用平坦化處理將形成於記憶體 電路區域ER1及周邊電路區域ER3之層間絕緣層ILD平坦化，去除自層間絕緣層ILD露出於外部之虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1之後，於原先形成有該等虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1之各電極形成空間形成金屬電極層，而可於相同之製造步驟中統一形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、金屬第2選擇閘極電極SG、及金屬邏輯閘極電極LG1。
以此方式，於本發明之製造方法中，可於在半導體基板W形成例如以N型MOS用之金屬材料形成之金屬邏輯閘極電極LG1之一連串之製造步驟中，與金屬邏輯閘極電極LG1同時形成以與該金屬邏輯閘極電極LG1相同之金屬材料形成之金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG。
(2)第2實施形態
(2-1)第2實施形態之半導體積體電路裝置之構成
對與圖2之對應部分標註相同符號表示之圖7之46表示第2實施形態之半導體積體電路裝置，其與上述之第1實施形態之半導體積體電路裝置20僅邊界區域ER2之構成不同。實際上，該半導體積體電路裝置46具有於邊界區域ER2未形成上述第1實施形態之半導體積體電路裝置20所具有之殘留部29(圖2)，且於元件分離層IL1上形成層間絕緣層ILD之構成。此種半導體積體電路裝置46於邊界區域ER2未形成殘留部29(圖2)，而可相應地簡化整體之構成。
再者，第2實施形態之半導體積體電路裝置46係除邊界區域ER2以外之記憶體電路區域ER1或周邊電路區域ER3之構成成為與上述第1實施形態之半導體積體電路裝置20相同之構成，故而此處省略記憶體電路區域ER1及周邊電路區域ER3之說明。又，由於關於該半導體積 體電路裝置46之對記憶胞1之資料之寫入動作、或資料之寫入防止動作，亦與上述之「(1-2)資料之寫入方法」相同，且關於記憶胞1之資料之讀出動作或資料之抹除動作，亦與上述之上述之「(1-3)其他動作」相同，故此處省略其說明。
(2-2)第2實施形態之半導體積體電路裝置之製造方法
具有如以上般之構成之半導體積體電路裝置46係藉由按照如下述般之製造步驟進行製造，而於在半導體基板W形成以金屬材料形成之金屬邏輯閘極電極LG1、LG2中之例如以N型MOS用之金屬材料形成之金屬邏輯閘極電極LG1之一連串之製造步驟中，無需於邊界區域ER2形成殘留部29(圖2)，可藉由與該金屬邏輯閘極電極LG1相同之金屬材料而與金屬邏輯閘極電極LG1同時形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG。
首先，如圖3A所示，於例如以Si形成之半導體基板W表面之特定位置，藉由STI(Shallow Trench Isolation)法等按特定間隔形成以SiO2等絕緣材料形成之複數層元件分離層IL1、IL2、IL3。再者，於周邊電路區域ER3，為調整半導體基板W之閾值電壓，例如可藉由離子注入法，對元件分離層層IL1、IL2間之NMOS周邊電路區域ER4之半導體基板W注入P型雜質，另一方面，對元件分離層層IL2、IL3間之PMOS周邊電路區域ER5之半導體基板W注入N型雜質。
其次，如圖8A所示，藉由利用經圖案化之抗蝕劑(未圖示)形成於記憶體電路區域ER1之硬質遮罩層HM1a，於記憶體電路區域ER1之記憶體閘極電極形成預定區域形成將經圖案化之下部記憶體閘極絕緣膜10、電荷儲存層EC、上部記憶體閘極絕緣膜11、及虛設記憶體閘極電極DMG依序積層形成於半導體基板W而成之虛設記憶體閘極構造體D2。再者，虛設記憶體閘極電極DMG可藉由利用硬質遮罩層HM1a於記憶體閘極電極形成預定區域殘留層狀之記憶體用虛設電極層而形 成。
其次，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3，形成以SiO2等形成之層狀之絕緣膜(未圖示)之後，藉由回蝕，沿記憶體電路區域ER1之虛設記憶體閘極構造體D2之對向之側壁形成側壁狀之側壁絕緣膜13a、13b(側壁絕緣膜形成步驟)。其次，利用經圖案化之抗蝕劑(未圖示)，以該抗蝕劑覆蓋周邊電路區域ER3，且為調整於隨後之製造步驟形成之金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG(圖7)之形成預定區域(選擇閘極電極形成預定區域)之半導體基板W之閾值電壓，而藉由離子注入法等對記憶體電路區域ER1之半導體基板W注入B(硼)或P(磷)、As(砷)等雜質。
其次，去除抗蝕劑，遍及記憶體電路區域ER1、邊界區域ER2、及周邊電路區域ER3，形成以與上部記憶體閘極絕緣膜11相同之絕緣材料(例如High-k)形成之層狀之絕緣膜48之後，於該絕緣膜48上形成例如以多晶矽等形成之層狀之邏輯用虛設電極層49(虛設電極層形成步驟)。此處，於虛設記憶體閘極構造體D2，可沿位於一側壁之側壁絕緣膜13a呈壁狀地設置絕緣膜48而形成第1選擇閘極側壁絕緣膜16a，且於位於另一側壁絕緣膜13b亦呈壁狀地設置絕緣膜48而形成第2選擇閘極側壁絕緣膜16b。藉此，於虛設記憶體閘極構造體D2，可於一側壁形成以側壁絕緣膜13a及第1選擇閘極側壁絕緣膜16a形成之一側壁間隔件8a，且於另一側壁形成以側壁絕緣膜13b及第2選擇閘極側壁絕緣膜16b形成之另一側壁間隔件8b。
其次，於周邊電路區域ER3形成覆蓋於隨後之製造步驟形成之金屬邏輯閘極電極LG1、LG2(圖7)之形成預定區域(邏輯閘極電極形成預定區域)之抗蝕劑M6a、M6b，並利用該等抗蝕劑M6a、M6b，將以SiO2等形成之硬質遮罩層(未圖示)圖案化，藉此於邏輯用虛設電極層49上形成覆蓋邏輯閘極電極形成預定區域之硬質遮罩層HM2a、 HM2b。
其次，去除抗蝕劑M6a、M6b之後，將殘留之硬質遮罩層HM2a、HM2b用作遮罩，對記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3之邏輯用虛設電極層49、及該邏輯用虛設電極層49所覆蓋之絕緣膜48進行回蝕。藉此，如對與圖8A之對應部分標註同一符號表示之圖8B所示般，於周邊電路區域ER3之邏輯閘極電極形成預定區域藉由硬質遮罩層HM2a、HM2b殘留邏輯用虛設電極層49而形成虛設邏輯閘極電極DLG1、DLG2，且於該等虛設邏輯閘極電極DLG1、DLG2之下部分別殘留絕緣膜48而形成邏輯閘極絕緣膜25a、25b。藉此，於周邊電路區域ER3，可形成於半導體基板W上介隔邏輯閘極絕緣膜25a、25b將虛設邏輯閘極電極DLG1、DLG2積層形成之虛設邏輯閘極構造體DL1、DL2。
此時，於記憶體電路區域ER1，可沿位於虛設記憶體閘極構造體D2之一側壁之側壁間隔件3a呈側壁狀地殘留邏輯用虛設電極層49而形成虛設第1選擇閘極電極DDG，進而於該虛設第1選擇閘極電極DDG之下部殘留絕緣膜48而形成第1選擇閘極絕緣膜15a。如此，於記憶體電路區域ER1，可沿位於虛設記憶體閘極構造體D2之一側壁之側壁間隔件8a，形成於第1選擇閘極絕緣膜15a上具有側壁狀之虛設第1選擇閘極電極DDG之虛設第1選擇閘極構造體D3。
又，此時，於記憶體電路區域ER1，可沿位於虛設記憶體閘極構造體D2之另一側壁之側壁間隔件8b呈側壁狀地殘留邏輯用虛設電極層49而形成虛設第2選擇閘極電極SDG，進而於該虛設第2選擇閘極電極SDG之下部殘留絕緣膜48而形成第2選擇閘極絕緣膜15b。如此，於記憶體電路區域ER1，可沿位於虛設記憶體閘極構造體D2之另一側壁之側壁間隔件8b，形成於第2選擇閘極絕緣膜15b上具有側壁狀之虛設第2選擇閘極電極DSG之虛設第2選擇閘極構造體D4(虛設閘極電極形 成步驟)。
如此，於該實施形態中，沿用為形成虛設邏輯閘極電極DLG1、DLG2而設置之邏輯用虛設電極層49，於記憶體電路區域ER1亦可形成虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極SDG。
此處，於縮窄形成於記憶體電路區域ER1之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG之寬度之情形時，如圖8B所示般，藉由一面以抗蝕劑M7自周邊電路區域ER3覆蓋至邊界區域ER2之一部分區域，一面藉由乾式蝕刻去除於記憶體電路區域ER1露出之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG，而形成以所需寬度形成之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG。如此，於該製造方法中，由於可一面於周邊電路區域ER3形成以所需寬度形成之虛設邏輯閘極電極DLG1、DLG2，一面將形成於記憶體電路區域ER1之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG亦另行形成為所需寬度，故可實現具有微小之寬度之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG。
另外，於第2實施形態之半導體積體電路裝置46之製造方法中，於形成虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DMG時，可使側壁絕緣膜30、或第1絕緣膜15、第2絕緣層11a、邏輯用虛設電極層49、記憶體用虛設電極層不殘留於邊界區域ER2，而使元件分離層IL1之表面整體露出於外部。
然後，使用經圖案化之抗蝕劑(未圖示)對記憶體電路區域ER1或周邊電路區域ER3藉由離子注入法等注入低濃度之N型雜質或P型雜質以供N型用或P型用，而可如圖7所示般，於記憶體電路區域ER1之半導體基板W表面形成汲極區域6a及源極區域6b，且於周邊電路區域ER3之半導體基板W表面形成雜質擴散區域23a、23b、23c、23d。其次，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3， 形成例如以SiN等形成之層狀之絕緣層(未圖示)之後，對該絕緣層進行回蝕。藉此，於虛設第1選擇閘極構造體D3及虛設第2選擇閘極構造體D4之側壁殘留絕緣層而形成側壁17a、17b，且於虛設邏輯閘極構造體DL1、DL2之對向之側壁亦殘留絕緣層而形成側壁26、27。
然後，進而，依序進行如下步驟：藉由離子注入法等對半導體基板W之必要部位注入高濃度之N型雜質或P型雜質而於記憶體電路區域ER1之汲極區域6a或源極區域6b、周邊電路區域ER3之雜質擴散區域23a、23b、23c、23d形成高濃度雜質區域；於汲極區域6a、源極區域6b、及雜質擴散區域23a、23b、23c、23d形成矽化物SC；及以覆蓋虛設記憶體閘極構造體D2、虛設第1選擇閘極構造體D3、虛設第2選擇閘極構造體D4、虛設邏輯閘極構造體DL1、DL2、及虛設殘留部D29等之方式形成層間絕緣層ILD。
其次，藉由CMP等平坦化處理，將層間絕緣層ILD之表面研磨而平坦化，而使虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1、DLG2b之經平坦化之各前端自層間絕緣層ILD之表面露出(電極露出步驟)。其次，以抗蝕劑覆蓋PMOS周邊電路區域ER5，且使其他之記憶體電路區域ER1、或邊界區域ER2、NMOS周邊電路區域ER4露出於外部，並藉由利用四氟化碳(CF4)等之乾式蝕刻，將自層間絕緣層ILD之表面露出之虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1分別去除之後，去除PMOS周邊電路區域ER5之抗蝕劑。
其次，於層間絕緣層ILD之表面形成例如以鋁(AL)、鈦鋁(TiAL)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等N型MOS用之金屬材料形成之金屬電極層，於在去除虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極 DLG1後之各電極形成空間內，埋入金屬電極層，然後藉由CMP等平坦化處理，對金屬電極層之表面進行研磨，而依照層間絕緣層ILD之表面使金屬電極層之表面平坦化。再者，於周邊電路區域ER3之PMOS周邊電路區域ER5中，由於虛設邏輯閘極電極DLG2未被去除而為原本形成之狀態，故藉由該平坦化處理去除位於虛設邏輯閘極電極DLG2上及層間絕緣層ILD上之金屬電極層。
藉此，於記憶體電路區域ER1，可如圖7所示般，於原先形成有虛設記憶體閘極電極DMG之電極形成空間埋入金屬電極層而形成金屬記憶體閘極電極MG，且於原先形成有虛設第1選擇閘極電極DDG之電極形成空間埋入金屬電極層而形成金屬第1選擇閘極電極DG，並於原先形成有虛設第2選擇閘極電極DSG之電極形成空間藉由埋入金屬電極層而形成金屬第2選擇閘極電極SG。又，此時，於周邊電路區域ER3之NMOS周邊電路區域ER4中，於原先形成有一虛設邏輯閘極電極DLG1之電極形成空間埋入金屬電極層，而形成以N型MOS用之金屬材料形成之金屬邏輯閘極電極LG1(金屬閘極電極形成步驟)。藉此，可由同層(相同之金屬電極層)形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、金屬第2選擇閘極電極SG、及金屬邏輯閘極電極LG1。
隨後，與上述之第1實施形態同樣地，於周邊電路區域ER3之PMOS周邊電路區域ER5，亦如圖7所示般形成以P型MOS用之金屬材料形成之金屬邏輯閘極電極LG2，進而藉由經過於層間絕緣層ILD之特定部位形成圖7未圖示之第1選擇閘極接點、或第2選擇閘極接點、記憶體閘極接點等各種接點等之步驟等，而可製造半導體積體電路裝置46。
(2-3)作用及效果
於以上之構成中，藉由此種製造方法製造之記憶胞1、或第2實 施形態之半導體積體電路裝置46亦可獲得與上述之第1實施形態相同之效果。
並且，於本發明之半導體積體電路裝置46之製造方法中，如圖8A所示，於記憶體電路區域ER1設置將經圖案化之下部記憶體閘極絕緣膜10、電荷儲存層EC、上部記憶體閘極絕緣膜11、及虛設記憶體閘極電極DMG於半導體基板W上依序積層形成之虛設記憶體閘極構造體D2之後，沿著虛設記憶體閘極構造體D2之對向之側壁形成以側壁絕緣膜13a、13b及絕緣膜48形成之側壁間隔件8a、8b。
又，於該製造方法中，藉由將遍及記憶體電路區域ER1及周邊電路區域ER3形成之絕緣膜48及邏輯用虛設電極層49利用經圖案化之抗蝕劑M6a、M6b圖案化，而可如圖8B所示般，於相同製造步驟統一形成於半導體基板W上介隔邏輯閘極絕緣膜25a、25b依序積層虛設邏輯閘極電極DLG1、DLG2而成之虛設邏輯閘極構造體DL1、DL2、沿虛設記憶體閘極構造體D2之一側壁間隔件8a配置之以虛設第1選擇閘極電極DDG及第1選擇閘極絕緣膜15a形成之虛設第1選擇閘極構造體D3、及沿虛設記憶體閘極構造體D2之另一側壁間隔件8b配置之以虛設第2選擇閘極電極DSG及第2選擇閘極絕緣膜15b形成之虛設第2選擇閘極構造體D4。
並且，於該製造方法中，亦利用平坦化處理將形成於記憶體電路區域ER1及周邊電路區域ER3之層間絕緣層ILD平坦化，去除自層間絕緣層ILD露出於外部之虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1之後，於原先形成有該等虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1之各電極形成空間形成金屬電極層，藉此可於相同製造步驟統一形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、金屬 第2選擇閘極電極SG、及金屬邏輯閘極電極LG1。
以此方式，於本發明之第2實施形態之製造方法中，亦於在半導體基板W形成例如以N型MOS用之金屬材料形成之金屬邏輯閘極電極LG1之一連串之製造步驟中，可與金屬邏輯閘極電極LG1同時形成以與該金屬邏輯閘極電極LG1相同之金屬材料形成之金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG。
(3)第3實施形態
(3-1)第3實施形態之記憶胞之構成
於對與圖1之對應部分標記同一符號表示之圖9中，51表示第3實施形態之記憶胞，該記憶胞51與上述之第1實施形態之記憶胞1之不同點在於，於記憶體閘極構造體52之金屬記憶體閘極電極MG內設置記憶體閘極側壁絕緣膜57a、57b，且於第1選擇閘極構造體53之金屬第1選擇閘極電極DG內形成對向側壁絕緣膜56a，進而於第2選擇閘極構造體54之金屬第2選擇閘極電極SG內形成有對向側壁絕緣膜56b。再者，此處，省略關於與上述之第1實施形態之記憶胞1之重複部分之說明，以下，著眼於記憶體閘極側壁絕緣膜57a、57b及對向側壁絕緣膜56a、56b之構成進行說明。
於該情形時，於記憶體閘極構造體2之金屬記憶體閘極電極MG內，沿一側壁絕緣膜13a形成有以壁狀形成之一記憶體閘極側壁絕緣膜57a，且沿另一側壁絕緣膜13b形成有以壁狀形成之另一記憶體閘極側壁絕緣膜57b。記憶體閘極側壁絕緣膜57a、57b係由與上部記憶體閘極絕緣膜11相同之絕緣材料(例如High-k)形成，且與該上部記憶體閘極絕緣膜11之末端一體形成而形成為直立設置於電荷儲存層EC上。藉此，於記憶體閘極構造體52，可於由記憶體閘極側壁絕緣膜57a、57b及上部記憶體閘極絕緣膜11包圍之凹區域形成金屬記憶體閘極電極MG。
又，於第1選擇閘極構造體53之金屬第1選擇閘極電極DG內，設置有以相對於第1選擇閘極側壁絕緣膜16a對向配置之方式沿側壁17a形成之呈壁狀之對向側壁絕緣膜56a。實際上，該對向側壁絕緣膜56a係由與第1選擇閘極絕緣膜15a相同之絕緣材料(例如High-k)形成，且與該第1選擇閘極絕緣膜15a之末端一體形成而直立設置於半導體基板W上。藉此，於第1選擇閘極構造體53，可於第1選擇閘極側壁絕緣膜16a、第1選擇閘極絕緣膜15a及對向側壁絕緣膜56a所包圍之凹區域形成金屬第1選擇閘極電極DG。
於第2選擇閘極構造體54之金屬第2選擇閘極電極SG內，設置有以相對於第2選擇閘極側壁絕緣膜16b對向配置之方式沿側壁17b形成之呈壁狀之對向側壁絕緣膜56b。該對向側壁絕緣膜56b亦由與第2選擇閘極絕緣膜15b相同之絕緣材料(例如High-k)形成，且與該第2選擇閘極絕緣膜15b之末端一體形成而直立設置於半導體基板W上。藉此，於第2選擇閘極構造體54，可於第2選擇閘極側壁絕緣膜16b、第2選擇閘極絕緣膜15b及對向側壁絕緣膜56b所包圍之凹區域形成金屬第2選擇閘極電極SG。
於具有此種構成之記憶胞51，亦由於使用與形成於相同半導體基板W上之周邊電路之金屬邏輯閘極電極(未圖示)相同之金屬材料，形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG，故於在半導體基板W形成周邊電路之金屬邏輯閘極電極時，亦可於半導體基板W形成該等金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG。又，記憶胞51藉由以特定之金屬材料形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG，而亦可防止於該等金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG內形成空乏化層。
進而，於該記憶胞51中，亦由於在製造過程中藉由相同之平坦化處理將金屬第1選擇閘極電極DG之前端平坦面3a、金屬第2選擇閘極電極SG之前端平坦面4a、及金屬記憶體閘極電極MG之前端平坦面2a平坦化，故可使記憶體閘極構造體52、第1選擇閘極構造體53及第2選擇閘極構造體54之高度一致，金屬記憶體閘極電極MG不會自金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG突出，而可相應地謀求整體之小型化。
再者，關於第3實施形態之對記憶胞51之資料之寫入動作、或資料之寫入防止動作，與上述之「(1-2)資料之寫入方法」相同，且關於記憶胞51之資料之讀出動作或資料之抹除動作，亦與上述之「(1-3)其他動作」相同，故此處省略其說明。
(3-2)第3實施形態之半導體積體電路裝置之構成
其次，對具有上述之記憶胞51之半導體積體電路裝置之構成進行說明。對與圖2之對應部分標註相同符號表示之圖10之60表示第3實施形態之半導體積體電路裝置，其與上述之第1實施形態之半導體積體電路裝置20之不同點在於，於記憶體電路區域ER1形成記憶體閘極側壁絕緣膜57a、57b及對向側壁絕緣膜56a、56b，且於邊界區域ER2形成剖面凹狀之絕緣膜63、64，進而於周邊電路區域ER3形成側壁絕緣膜73a、73b、73c、73d。再者，因已利用圖9對形成於記憶體電路區域ER1之記憶胞51進行說明，故此處省略記憶體電路區域ER1之說明，以下針對邊界區域ER2與周邊電路區域ER3進行說明。
於該情形時，於周邊電路區域ER3中，於NMOS周邊電路區域ER4設置有N型之MOS電晶體構造之周邊電路L3，且於PMOS周邊電路區域ER5設置有P型之MOS電晶體構造之周邊電路L4。於NMOS周邊電路區域ER4中，於雜質擴散區域23a、23b間之半導體基板W表面形成有於邏輯閘極絕緣膜25a上具有金屬邏輯閘極電極LG1之邏輯閘 極構造體21a。又，於形成於一雜質擴散區域23a上之側壁26、與邏輯閘極構造體21a之間，形成有以與邏輯閘極絕緣膜25a相同之絕緣材料(例如High-k)形成且自邏輯閘極絕緣膜25a之一末端直立設置於半導體基板W上之壁狀之側壁絕緣膜73a。進而，於形成於另一雜質擴散區域23a上之側壁26、與邏輯閘極構造體21a之間，形成有以與邏輯閘極絕緣膜25a相同之絕緣材料形成且自邏輯閘極絕緣膜25a之另一末端直立設置於半導體基板W上之壁狀之側壁絕緣膜73b。於周邊電路L3，可於側壁絕緣膜73a、73b及邏輯閘極絕緣膜25a所包圍之剖面凹狀之電極形成空間，形成以N型MOS用之金屬材料形成之金屬邏輯閘極電極LG1。
於PMOS周邊電路區域ER5中，於雜質擴散區域23c、23d間之半導體基板W表面形成有於邏輯閘極絕緣膜25b上具有金屬邏輯閘極電極LG2之邏輯閘極構造體21b。又，於形成於一雜質擴散區域23c上之側壁27、與邏輯閘極構造體21b之間，形成有以與邏輯閘極絕緣膜25b相同之絕緣材料(例如High-k)形成且自邏輯閘極絕緣膜25b之一末端直立設置於半導體基板W上之壁狀之側壁絕緣膜74a。進而，於形成於另一雜質擴散區域23d上之側壁27、與邏輯閘極構造體21b之間，形成有以與邏輯閘極絕緣膜25b相同之絕緣材料形成且自邏輯閘極絕緣膜25b之另一末端直立設置於半導體基板W上之壁狀之側壁絕緣膜74b。於周邊電路L4，可於側壁絕緣膜74a、74b及邏輯閘極絕緣膜25b所包圍之剖面凹狀之電極形成空間，形成以P型MOS用之金屬材料形成之金屬邏輯閘極電極LG2。
另一方面，於形成於邊界區域ER2之殘留部61，於殘留絕緣膜30與一側壁34a之間之元件分離層IL1上形成有呈剖面凹狀之絕緣膜63，且於該絕緣膜63所包圍之電極形成空間形成有例如以與金屬閘極記憶體電極MG等相同之N型MOS用之金屬材料形成之殘留金屬層MS1。 又，於該殘留部61，於殘留絕緣膜30與另一側壁34b之間之元件分離層IL1上形成有呈剖面凹狀之絕緣膜64，且於該絕緣膜64所包圍之電極形成空間形成有例如以與金屬閘極記憶體電極MG等相同之N型MOS用之金屬材料形成之殘留金屬層MS2。
(3-3)第3實施形態之半導體積體電路裝置之製造方法
具有如以上般之構成之半導體積體電路裝置60係藉由按照如下述般之製造步驟進行製造，而於在半導體基板W形成以金屬材料形成之金屬邏輯閘極電極LG1、LG2中之例如由N型MOS用之金屬材料形成之金屬邏輯閘極電極LG1之一連串之製造步驟中，可藉由與該金屬邏輯閘極電極LG1相同之金屬材料與金屬邏輯閘極電極LG1同時形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG。
首先，如圖3A所示，於例如以Si形成之半導體基板W表面之特定位置，藉由STI法等按特定間隔形成以SiO2等絕緣材料形成之複數層元件分離層IL1、IL2、IL3。再者，於周邊電路區域ER3，為調整半導體基板W之閾值電壓，例如可藉由離子注入法，對元件分離層層IL1、IL2間之NMOS周邊電路區域ER4之半導體基板W注入P型雜質，另一方面，對元件分離層層IL2、IL3間之PMOS周邊電路區域ER5之半導體基板W注入N型雜質。
其次，利用光微影技術將抗蝕劑圖案化，藉由抗蝕劑M1自形成於記憶體電路區域ER1及周邊電路區域ER3間之邊界區域ER2之元件分離層IL1之一部分區域覆蓋至周邊電路區域ER3之半導體基板W，並為調整形成金屬記憶體閘極電極MG(圖10)之形成預定區域(記憶體閘極電極形成預定區域)之半導體基板W之閾值電壓，而藉由離子注入法等對記憶體電路區域ER1之半導體基板W注入B(硼)或P(磷)、As(砷)等雜質。
其次，於去除抗蝕劑M1之後，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3，依序積層形成層狀之以SiO2等形成之下部記憶體閘極絕緣膜、及以SiN等形成之電荷儲存層之後，利用光微影技術將抗蝕劑圖案化，而如對與圖3A之對應部分標註同一符號表示之圖3B所示般，以抗蝕劑M2自記憶體電路區域ER1覆蓋至邊界區域ER2之一部分區域，並去除自該抗蝕劑M2露出之邊界區域ER2及周邊電路區域ER3之下部記憶體閘極絕緣膜及電荷儲存層。藉此，僅於自記憶體電路區域ER1至邊界區域ER2之一部分區域形成層狀之下部記憶體閘極絕緣膜10a及電荷儲存層ECa。
其次，去除抗蝕劑M2之後，如對與圖3B之對應部分標註同一符號表示之圖11A所示般，自記憶體電路區域ER1之電荷儲存層ECa經由邊界區域ER2之元件分離層IL1至周邊電路區域ER3之半導體基板W，形成以多晶矽等形成之層狀之邏輯用虛設電極層77(第1虛設電極層形成步驟)。其次，在邏輯用虛設電極層77上形成層狀之硬質遮罩層之後，藉由利用光微影技術圖案化後之抗蝕劑M3a、M3b將該硬質遮罩層圖案化。於該情形時，可為抗蝕劑M3a形成於記憶體電路區域ER1之記憶體閘極電極形成預定區域，且另一抗蝕劑M3b以覆蓋周邊電路區域ER3之整面之方式形成。並且，藉由去除自抗蝕劑M3a、M3b露出之硬質遮罩層，而於記憶體電路區域ER1之記憶體閘極電極形成預定區域使硬質遮罩層HM1a殘留，且於周邊電路區域ER3之整面亦使硬質遮罩層HM1b殘留。
其次，去除抗蝕劑M3a、M3b之後，以硬質遮罩層HM1a、HM1b為遮罩，依序去除記憶體電路區域ER1及邊界區域ER2之邏輯用虛設電極層77、電荷儲存層ECa、及下部記憶體閘極絕緣膜10a，而如對與圖11A之對應部分標註同一符號表示之圖11B所示般，於記憶體電路區域ER1之記憶體閘極電極形成預定區域，形成將下部記憶體閘極 絕緣膜10、電荷儲存層EC、及虛設記憶體閘極電極DMG依序積層形成之虛設記憶體閘極構造體D22。又，此時，於周邊電路區域ER3，藉由硬質遮罩層HM1b，使邏輯用虛設電極層77原狀殘留(虛設記憶體閘極構造體形成步驟)。如此，於該實施形態中，沿用於隨後之製造步驟中為形成後述之虛設邏輯閘極電極DLG1、DLG2(圖12C)而設置之邏輯用虛設電極層77，於記憶體電路區域ER1亦可形成虛設記憶體閘極電極DMG。
其次，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3，形成以SiO2等形成之層狀之絕緣膜(未圖示)之後，進行回蝕，藉此沿記憶體電路區域ER1之虛設記憶體閘極構造體D22之對向之側壁形成側壁狀之側壁絕緣膜13a、13b(側壁絕緣膜形成步驟)。再者，此時，於配置於邊界區域ER2之邏輯用虛設電極層77之側壁亦殘留絕緣膜，而可形成側壁狀之殘留側壁絕緣膜30。
其次，為調整於隨後之製造步驟形成之金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG(圖10)之形成預定區域(選擇閘極電極形成預定區域)之半導體基板W之閾值電壓，而對未被硬質遮罩層HM1a、HM1b或側壁絕緣膜13a、13b、30覆蓋之記憶體電路區域ER1之半導體基板W，藉由離子注入法等注入B(硼)或P(磷)、As(砷)等雜質。
其次，如對與圖11B之對應部分標註同一符號表示之圖11C所示般，遍及記憶體電路區域ER1、邊界區域ER2、及周邊電路區域ER3，形成例如以多晶矽等形成之層狀之記憶體用虛設電極層78。其次，如對與圖11C之對應部分標註同一符號表示之圖12A所示般，藉由利用光微影技術圖案化後之抗蝕劑M4，覆蓋記憶體電路區域ER1、與邊界區域ER2之一部分區域，並去除形成於未被抗蝕劑M4覆蓋之周邊電路區域ER3及邊界區域ER2之另一部分區域之記憶體用虛設電極層78。藉此，遍及藉由抗蝕劑M4覆蓋之記憶體電路區域ER1、與邊界 區域ER2之一部分區域，使層狀之記憶體用虛設電極層78殘留(第2虛設電極層形成步驟)。
其次，去除抗蝕劑M4之後，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3形成新的層狀之抗蝕劑。其次，利用光微影技術將抗蝕劑圖案化，而如對與圖12A之對應部分標註同一符號表示之圖12B所示般，於周邊電路區域ER3形成覆蓋於隨後之製造步驟形成之金屬邏輯閘極電極LG1、LG2(圖10)之形成預定區域(邏輯閘極電極形成預定區域)之抗蝕劑M5a、M5b，並利用該等抗蝕劑M5a、M5b，將位於周邊電路區域ER3及邊界區域ER2之硬質遮罩層HM1b(圖12A)圖案化，藉此形成覆蓋邏輯閘極電極形成預定區域之硬質遮罩層HM1d、HM1e。
其次，去除抗蝕劑M5a、M5b之後，將殘留之硬質遮罩層HM1d、HM1e用作遮罩，對記憶體電路區域ER1及邊界區域ER2之記憶體用虛設電極層78、與邊界區域ER2及周邊電路區域ER3之邏輯用虛設電極層77進行回蝕。藉此，如對與圖12B之對應部分標註同一符號表示之圖12C所示般，於記憶體電路區域ER1，沿位於虛設記憶體閘極構造體D22之一側壁之側壁間隔件8a呈側壁狀地殘留記憶體用虛設電極層78而於半導體基板W上形成虛設第1選擇閘極電極DDG，且沿位於虛設記憶體閘極構造體D22之另一側壁之側壁間隔件8b呈側壁狀地殘留記憶體用虛設電極層78而於半導體基板W上形成虛設第2選擇閘極電極SDG。除此以外，此時，於周邊電路區域ER3，藉由硬質遮罩層HM1d、HM1e於邏輯閘極電極形成預定區域殘留邏輯用虛設電極層77而形成虛設邏輯閘極電極DGL1、DGL2(虛設閘極電極形成步驟)。
此處，於虛設閘極電極形成步驟形成之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG可藉由調整於上述第2虛設電極層形 成步驟形成之記憶體用虛設電極層78之膜厚而形成為所需之寬度。
另外，此時，於邊界區域ER2中，形成硬質遮罩層HM1d、HM1e時，於記憶體用虛設電極層78所覆蓋之區域殘留硬質遮罩層HM1c(圖12B)。於邊界區域ER2，除硬質遮罩層HM1c以外，於殘留側壁絕緣膜30之周邊亦殘留邏輯用虛設電極層77、或記憶體用虛設電極層78而可形成虛設殘留部D61。實際上，於邊界區域ER2，自壁狀之殘留側壁絕緣膜30之一面沿元件分離層IL1上呈側壁狀地殘留記憶體用虛設電極層78而可形成記憶體用虛設電極殘留部39b。又，於邊界區域ER2，於與殘留側壁絕緣膜30之另一面鄰接且被硬質遮罩層HM1c所覆蓋之區域，殘留邏輯用虛設電極層77，而可於元件分離層IL1上形成邏輯用虛設電極殘留部39a。
其次，可如對與圖12C之對應部分標註同一符號表示之圖13A所示般，使用經圖案化之抗蝕劑(未圖示)對記憶體電路區域ER1或周邊電路區域ER3藉由離子注入法等注入低濃度之N型雜質或P型雜質以供N型用或P型用，而於記憶體電路區域ER1之半導體基板W表面形成汲極區域6a及源極區域6b，且於周邊電路區域ER3之半導體基板W表面形成雜質擴散區域23a、23b、23c、23d。其次，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3，形成例如以SiN等形成之層狀之絕緣層(未圖示)之後，對該絕緣層進行回蝕。藉此，於虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG之側壁殘留絕緣層而形成側壁17a、17b，且於虛設邏輯閘極電極DLG1、DLG2之對向之側壁亦殘留絕緣層而形成側壁26、27。又，此時，於邊界區域ER2之虛設殘留部D61，亦於邏輯用虛設電極殘留部39a及記憶體用虛設電極殘留部39b周邊殘留絕緣層而形成側壁34。
然後，除上述之步驟以外，依序進行如下步驟：藉由離子注入法等對半導體基板W之必要部位注入高濃度之N型雜質或P型雜質而 於記憶體電路區域ER1之汲極區域6a或源極區域6b、周邊電路區域ER3之雜質擴散區域23a、23b、23c、23d形成高濃度雜質區域；於汲極區域6a、源極區域6b、及雜質擴散區域23a、23b、23c、23d形成矽化物SC；及以覆蓋虛設記憶體閘極構造體D22、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、虛設邏輯閘極電極DLG1、DLG2、及虛設殘留部D61等之方式形成層間絕緣層ILD。
其次，藉由CMP等平坦化處理，將層間絕緣層ILD之表面研磨而平坦化，進而亦將自層間絕緣層ILD之前端露出於外部之硬質遮罩層HM1a、HM1c、HM1d、HM1e、或虛設記憶體閘極構造體D22、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、虛設邏輯閘極電極DLG1、DLG2、虛設殘留部D61之各表面研磨而平坦化。以此方式，如對與圖13A之對應部分標註同一符號表示之圖13B所示般，使虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、虛設邏輯閘極電極DLG1、DLG2、邏輯用虛設電極殘留部39a、及記憶體用虛設電極殘留部39b之經平坦化之各前端自平坦化之層間絕緣層ILD之表面露出(電極露出步驟)。
其次，以抗蝕劑覆蓋PMOS周邊電路區域ER5，且使其他之記憶體電路區域ER1、或邊界區域ER2、NMOS周邊電路區域ER4露出於外部，並藉由利用四氟化碳(CF4)等之乾式蝕刻，將自層間絕緣層ILD之表面露出之虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、虛設邏輯閘極電極DLG1、邏輯用虛設電極殘留部39a、及記憶體用虛設電極殘留部39b分別去除之後，去除PMOS周邊電路區域ER5之抗蝕劑。其次，遍及記憶體電路區域ER1及周邊電路區域ER3，以與下部記憶體閘極絕緣膜10不同之絕緣材料(例如High-k)形成層狀之絕緣膜，且於去除虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、虛 設邏輯閘極電極DLG1、邏輯用虛設電極殘留部39a、及記憶體用虛設電極殘留部39b後之各空間內亦形成層狀之絕緣膜。
藉此，如圖10所示般，於記憶體電路區域ER1，藉由絕緣膜於側壁絕緣膜13a、13b間之電荷儲存層EC上形成上部記憶體閘極絕緣膜11，且沿側壁絕緣膜13a、13b形成壁狀之記憶體閘極側壁絕緣膜57a、57b。又，此時，於記憶體電路區域ER1，藉由絕緣膜於側壁絕緣膜13a與側壁17a之間之半導體基板W上形成第1選擇閘極絕緣膜15a，且沿側壁絕緣膜13a形成壁狀之第1選擇閘極側壁絕緣膜16a，進而沿側壁17a形成壁狀之對向側壁絕緣膜56a。藉此，於記憶體電路區域ER1，形成以側壁絕緣膜13a及第1選擇閘極側壁絕緣膜16a形成之一側壁間隔件8a。
進而，此時，於記憶體電路區域ER1，藉由絕緣膜於側壁絕緣膜13b與側壁17b之間之半導體基板W上形成第2選擇閘極絕緣膜15b，且沿側壁絕緣膜13b形成壁狀之第2選擇閘極側壁絕緣膜16b，進而沿側壁17b形成壁狀之對向側壁絕緣膜56b。藉此，於記憶體電路區域ER1，形成以側壁絕緣膜13b及第2選擇閘極側壁絕緣膜16b形成之另一側壁間隔件8b。另一方面，於周邊電路區域ER3之NMOS周邊電路區域ER4，可藉由絕緣膜於對向之側壁26間之半導體基板W上形成邏輯閘極絕緣膜25a，且沿各側壁26形成壁狀之側壁絕緣膜73a、73b。另外，於邊界區域ER2，於一側壁34a與殘留絕緣膜30之間之元件分離層IL1上形成呈剖面凹狀之絕緣膜63，且於另一側壁34b與殘留絕緣膜30之間之元件分離層IL1上形成呈剖面凹狀之絕緣膜64。
其次，於層間絕緣層ILD之表面形成例如以鋁(AL)、鈦鋁(TiAL)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等N型MOS用之金屬材料形成之金屬電極層，於在去除虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、虛設邏輯閘極電極 DLG1、邏輯用虛設電極殘留部39a、及記憶體用虛設電極殘留部39b且被層狀之絕緣材料包圍之各電極形成空間內，埋入金屬電極層之後，藉由CMP等平坦化處理，對金屬電極層及絕緣膜進行研磨，而依照層間絕緣層ILD之表面使金屬電極層及絕緣膜之表面平坦化。另外，於周邊電路區域ER3之PMOS周邊電路區域ER5中，由於虛設邏輯閘極電極DLG2未被去除而保持原本形成之狀態，故藉由該平坦化處理去除位於虛設邏輯閘極電極DLG2上及層間絕緣層ILD上之金屬電極層及絕緣膜。
藉此，於記憶體電路區域ER1，可如圖10所示般，於原先形成有虛設記憶體閘極電極DMG之空間內，於上部記憶體閘極絕緣膜11及記憶體閘極側壁絕緣膜57a、57b所包圍之電極形成空間埋入金屬電極層而形成金屬記憶體閘極電極MG。如此，於記憶體電路區域ER1，形成按下部記憶體閘極絕緣膜10、電荷儲存層EC、上部記憶體閘極絕緣膜11、及金屬記憶體閘極電極MG之順序於半導體基板W上積層形成之記憶體閘極構造體52。
又，此時，於記憶體電路區域ER1，於原先形成有虛設第1選擇閘極電極DDG之空間內，於第1選擇閘極絕緣膜15a、第1選擇閘極側壁絕緣膜16a及對向側壁絕緣膜56a所包圍之電極形成空間內埋入金屬電極層而形成金屬第1選擇閘極電極DG。藉此，於記憶體電路區域ER1，形成於第1選擇閘極絕緣膜15a上設置有金屬第1選擇閘極電極DG之第1選擇閘極構造體53。進而，此時，於記憶體電路區域ER1，於原先形成有虛設第2選擇閘極電極DSG之空間內，於第2選擇閘極絕緣膜15b、第2選擇閘極側壁絕緣膜16b及對向側壁絕緣膜56b所包圍之電極形成空間內埋入金屬電極層而形成金屬第2選擇閘極電極SG。藉此，於記憶體電路區域ER1，形成於第2選擇閘極絕緣膜15b上設置有金屬第2選擇閘極電極SG之第2選擇閘極構造體54。
另一方面，於周邊電路區域ER3之NMOS周邊電路區域ER4中，於原先形成有虛設邏輯閘極電極DLG1之空間內，於邏輯閘極絕緣膜25a及側壁絕緣膜73a、73b所包圍之電極形成空間內埋入金屬電極層而形成金屬邏輯閘極電極LG1。藉此，於NMOS周邊電路區域ER4，形成於邏輯閘極絕緣膜25a上設置有金屬邏輯閘極電極LG1之邏輯閘極構造體21a(金屬閘極電極形成步驟)。如此，可由同層(相同之金屬電極層)形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、金屬第2選擇閘極電極SG、及金屬邏輯閘極電極LG1。再者，此時，於邊界區域ER2，亦於由呈剖面凹狀之絕緣膜63、64所包圍之電極形成空間分別埋入金屬電極層而形成殘留金屬層MS1、MS2，藉此於元件分離層IL1上形成殘留部61。
其次，以抗蝕劑覆蓋記憶體電路區域ER1、或邊界區域ER2、NMOS周邊電路區域ER4，且使PMOS周邊電路區域ER5露出於外部，並藉由利用四氟化碳(CF4)等之乾式蝕刻，將自層間絕緣層ILD之表面露出之虛設邏輯閘極電極DLG2去除之後，去除該抗蝕劑。其次，形成以除下部記憶體閘極絕緣膜10之絕緣材料以外之絕緣材料(例如High-k)形成之層狀之絕緣膜，而於去除虛設邏輯閘極電極DLG2後之空間內亦形成層狀之絕緣膜。
藉此，如圖10所示般，於PMOS周邊電路區域ER5，可於對向之側壁27間之半導體基板W上形成邏輯閘極絕緣膜25a，且沿各側壁26形成壁狀之側壁絕緣膜73a、73b。其次，於層間絕緣層ILD之表面形成例如以鋁(AL)或氮化鈦(TiN)等P型MOS用之金屬材料形成之金屬電極層，且於去除虛設邏輯閘極電極DLG2後之空間內，於邏輯閘極絕緣膜25a及側壁絕緣膜73a、73b所包圍之電極形成空間內埋入金屬電極層之後，藉由CMP等平坦化處理，對P型MOS用之金屬電極層、及絕緣膜進行研磨，而依照層間絕緣層ILD之表面使金屬電極層及絕緣 膜之表面平坦化。
藉此，於PMOS周邊電路區域ER5，於邏輯閘極絕緣膜25a及側壁絕緣膜73a、73b所包圍之電極形成空間內形成邏輯閘極電極LG2，而形成於邏輯閘極絕緣膜25b上設置有以P型MOS用之金屬材料形成之金屬邏輯閘極電極LG2之邏輯閘極構造體21b。隨後，藉由經過於層間絕緣層ILD之特定部位形成於圖10未圖示之第1選擇閘極接點、或第2選擇閘極接點、記憶體閘極接點等各種接點等之步驟等，而可製造半導體積體電路裝置60。
(3-4)作用及效果
於以上之構成中，藉由此種製造方法製造之記憶胞51、或第3實施形態之半導體積體電路裝置60亦可獲得與上述之第1實施形態相同之效果。
又，於本發明之半導體積體電路裝置46之製造方法中，如圖11A及圖11B所示般，一面藉由利用經圖案化之抗蝕劑M3a，將記憶體電路區域ER1之邏輯用虛設電極層77、電荷儲存層ECa、及下部記憶體閘極絕緣膜10a圖案化，而於記憶體電路區域ER1形成將經圖案化之下部記憶體閘極絕緣膜10、電荷儲存層EC、及虛設記憶體閘極電極DMG依序積層形成之虛設記憶體閘極構造體D22，一面藉由抗蝕劑M3b，於周邊電路區域ER3使邏輯用虛設電極層77原狀殘留之後，沿記憶體電路區域ER1之虛設記憶體閘極構造體D22之對向之側壁形成側壁絕緣膜13a、13b。
又，於該製造方法中，藉由如圖12B及圖12C所示般，將形成於記憶體電路區域ER1之記憶體用虛設電極層78、與形成於周邊電路區域ER3之邏輯用虛設電極層77利用經圖案化之抗蝕劑M5a、M5b圖案化，而可於相同製造步驟統一形成配置於周邊電路區域ER3之半導體基板W上之虛設邏輯閘極電極DLG1、DLG2、沿虛設記憶體閘極構造 體D22之一側壁絕緣膜13a配置於半導體基板W上之虛設第1選擇閘極電極DDG、及沿虛設記憶體閘極構造體D22之另一側壁絕緣膜13b配置於半導體基板W上之虛設第2選擇閘極電極DSG。
進而，於該製造方法中，藉由平坦化處理將形成於記憶體電路區域ER1及周邊電路區域ER3之層間絕緣層ILD平坦化，去除自層間絕緣層ILD露出於外部之虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1之後，於原先形成有該等虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1之各空間依序形成絕緣膜及金屬電極層。
藉此，於該製造方法中，可於去除虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1後之空間內，以分別相同之製造步驟統一形成上部記憶體閘極絕緣膜11、第1選擇閘極絕緣膜15a、第2選擇閘極絕緣膜15b及邏輯閘極絕緣膜25a，且對於金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、金屬第2選擇閘極電極SG、及金屬邏輯閘極電極LG1，亦可以分別相同之製造步驟統一形成於對應之上部記憶體閘極絕緣膜11、第1選擇閘極絕緣膜15a、第2選擇閘極絕緣膜15b及邏輯閘極絕緣膜25a上。
以此方式，於本發明之第3實施形態之製造方法中，亦於在半導體基板W形成例如以N型MOS用之金屬材料形成之金屬邏輯閘極電極LG1之一連串之製造步驟中，可與金屬邏輯閘極電極LG1同時形成以與該金屬邏輯閘極電極LG1相同之金屬材料形成之金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG。
(4)第4實施形態
(4-1)第4實施形態之半導體積體電路裝置之構成
對與圖10之對應部分標註相同符號表示之圖14之80表示第4實施形態之半導體積體電路裝置，其與上述之第3實施形態之半導體積體電路裝置60僅邊界區域ER2之構成不同。實際上，該半導體積體電路裝置80具有於邊界區域ER2未形成上述第3實施形態之半導體積體電路裝置60所具有之殘留部61(圖10)，且於元件分離層IL1上形成層間絕緣層ILD之構成。此種半導體積體電路裝置80於邊界區域ER2未形成殘留部61(圖9)，而可相應地簡化整體之構成。
再者，第4實施形態之半導體積體電路裝置80係除邊界區域ER2以外之記憶體電路區域ER1或周邊電路區域ER3之構成成為與上述第3實施形態之半導體積體電路裝置60相同之構成，故而此處省略記憶體電路區域ER1及周邊電路區域ER3之說明。又，關於該半導體積體電路裝置80之對記憶胞51之資料之寫入動作、或資料之寫入防止動作，亦與上述之「(1-2)資料之寫入方法」相同，且關於記憶胞51之資料之讀出動作或資料之抹除動作，亦與上述之上述之「(1-3)其他動作」相同，故此處省略其說明。
(4-2)第4實施形態之半導體積體電路裝置之製造方法
具有如以上般之構成之半導體積體電路裝置80係藉由按照如下述般之製造步驟進行製造，而於在半導體基板W形成以金屬材料形成之金屬邏輯閘極電極LG1、LG2中之例如以N型MOS用之金屬材料形成之金屬邏輯閘極電極LG1之一連串之製造步驟中，無需於邊界區域ER2形成殘留部61(圖10)，可藉由與該金屬邏輯閘極電極LG1相同之金屬材料而與金屬邏輯閘極電極LG1同時形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG。
首先，如圖3A所示，於例如以Si形成之半導體基板W表面之特定位置，藉由STI法等按特定間隔形成以SiO2等絕緣材料形成之複數層元件分離層IL1、IL2、IL3。再者，於周邊電路區域ER3，為調整半導 體基板W之閾值電壓，例如可藉由離子注入法，對元件分離層層IL1、IL2間之NMOS周邊電路區域ER4之半導體基板W注入P型雜質，另一方面，對元件分離層層IL2、IL3間之PMOS周邊電路區域ER5之半導體基板W注入N型雜質。
其次，利用光微影技術將抗蝕劑圖案化，而藉由抗蝕劑M1自形成於記憶體電路區域ER1及周邊電路區域ER3間之邊界區域ER2之元件分離層IL1之一部分區域覆蓋至周邊電路區域ER3之半導體基板W，並為調整形成金屬記憶體閘極電極MG(圖14)之形成預定區域(記憶體閘極電極形成預定區域)之半導體基板W之閾值電壓，而藉由植入等對記憶體電路區域ER1之半導體基板W注入B(硼)或P(磷)、As(砷)等雜質。
其次，於去除抗蝕劑M1之後，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3，依序積層形成層狀之以SiO2等形成之下部記憶體閘極絕緣膜、及以SiN等形成之電荷儲存層之後，利用光微影技術將抗蝕劑圖案化，而如對與圖3A之對應部分標註同一符號表示之圖3B所示般，以抗蝕劑M2自記憶體電路區域ER1覆蓋至邊界區域ER2之一部分區域，並去除自該抗蝕劑M2露出之邊界區域ER2及周邊電路區域ER3之下部記憶體閘極絕緣膜及電荷儲存層。藉此，僅於自記憶體電路區域ER1至邊界區域ER2之一部分區域形成層狀之下部記憶體閘極絕緣膜10a及電荷儲存層ECa。
其次，去除抗蝕劑M2之後，自記憶體電路區域ER1之電荷儲存層ECa經由邊界區域ER2之元件分離層IL1至周邊電路區域ER3之半導體基板W，形成以多晶矽等形成之層狀之記憶體用虛設電極層(未圖示)。其次，如對與圖3B之對應部分標註同一符號表示之圖15A所示，形成利用經圖案化之抗蝕劑(未圖示)而形成於記憶體閘極電極形成預定區域之硬質遮罩層HM1a，且藉由該硬質遮罩層HM1a，將記憶 體用虛設電極層(未圖示)、電荷儲存層ECa、及下部記憶體閘極絕緣膜10a圖案化，而於記憶體電路區域ER1之記憶體閘極電極形成預定區域，形成將下部記憶體閘極絕緣膜10、電荷儲存層EC、及虛設記憶體閘極電極DMG依序積層形成之虛設記憶體閘極構造體D22。再者，虛設記憶體閘極電極DMG可藉由加工記憶體電路區域ER1之記憶體用虛設電極層(未圖示)而形成。
其次，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3，形成以SiO2等形成之層狀之絕緣膜(未圖示)之後，進行回蝕，藉此沿記憶體電路區域ER1之虛設記憶體閘極構造體D22之對向之側壁形成側壁狀之側壁絕緣膜13a、13b(側壁絕緣膜形成步驟)。其次，利用經圖案化之抗蝕劑(未圖示)，以該抗蝕劑覆蓋周邊電路區域ER3，且為調整於隨後之製造步驟形成之金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG(圖7)之形成預定區域(選擇閘極電極形成預定區域)之半導體基板W之閾值電壓，而藉由離子注入法等對記憶體電路區域ER1之半導體基板W注入B(硼)或P(磷)、As(砷)等雜質。
其次，去除抗蝕劑，遍及記憶體電路區域ER1、邊界區域ER2、及周邊電路區域ER3，形成例如以多晶矽等形成之層狀之邏輯用虛設電極層49(虛設電極層形成步驟)。其次，於周邊電路區域ER3形成覆蓋於隨後之製造步驟形成之金屬邏輯閘極電極LG1、LG2(圖14)之形成預定區域(邏輯閘極電極形成預定區域)之抗蝕劑M6a、M6b，並利用該等抗蝕劑M6a、M6b，將以SiO2等形成之硬質遮罩層(未圖示)圖案化，藉此於邏輯用虛設電極層49上形成覆蓋邏輯閘極電極形成預定區域之硬質遮罩層HM2a、HM2b。
其次，去除抗蝕劑M6a、M6b之後，將殘留之硬質遮罩層HM2a、HM2b用作遮罩，對記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3之邏輯用虛設電極層49進行回蝕。藉此，如對與圖 15A之對應部分標註同一符號表示之圖15B所示般，於周邊電路區域ER3之邏輯閘極電極形成預定區域藉由硬質遮罩層HM2a、HM2b殘留邏輯用虛設電極層49而形成虛設邏輯閘極電極DLG1、DLG2。
此時，於記憶體電路區域ER1，沿位於虛設記憶體閘極構造體D22之一側壁之側壁絕緣膜13a呈側壁狀地殘留邏輯用虛設電極層49而形成虛設第1選擇閘極電極DDG，且沿位於虛設記憶體閘極構造體D22之另一側壁之側壁絕緣膜13b呈側壁狀地殘留邏輯用虛設電極層49而形成虛設第2選擇閘極電極SDG(虛設閘極電極形成步驟)。如此，於該實施形態中，沿用為形成虛設邏輯閘極電極DLG1、DLG2而設置之邏輯用虛設電極層49，於記憶體電路區域ER1亦可形成虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極SDG。
此處，於縮窄形成於記憶體電路區域ER1之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG之寬度之情形時，如圖15B所示般，藉由一面以抗蝕劑M7自周邊電路區域ER3覆蓋至邊界區域ER2之一部分區域，一面藉由乾式蝕刻去除於記憶體電路區域ER1露出之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG，而形成以所需寬度形成之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG。如此，於該製造方法中，由於可一面於周邊電路區域ER3形成以所需寬度形成之虛設邏輯閘極電極DLG1、DLG2，一面將形成於記憶體電路區域ER1之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG亦另行形成為所需寬度，故可實現具有微小之寬度之虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG。
另外，於第4實施形態之半導體積體電路裝置80之製造方法中，於形成虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DMG時，可於邊界區域ER2不殘留側壁絕緣膜30、或記憶體用虛設電極層、邏輯用虛設電極層49，而使元件分離層IL1之 表面整體露出於外部。
然後，使用經圖案化之抗蝕劑(未圖示)對記憶體電路區域ER1或周邊電路區域ER3藉由離子注入法等注入低濃度之N型雜質或P型雜質以供N型用或P型用，而可如圖14所示般，於記憶體電路區域ER1之半導體基板W表面形成汲極區域6a及源極區域6b，且於周邊電路區域ER3之半導體基板W表面形成雜質擴散區域23a、23b、23c、23d。其次，遍及記憶體電路區域ER1、邊界區域ER2及周邊電路區域ER3，形成例如以SiN等形成之層狀之絕緣層(未圖示)之後，對該絕緣層進行回蝕。藉此，於虛設第1選擇閘極電極DDG及虛設第2選擇閘極電極DSG之側壁殘留絕緣層而形成側壁17a、17b，且於虛設邏輯閘極電極DLG1、DLG2之對向之側壁亦殘留絕緣層而形成側壁26、27。
然後，進而，依序進行如下步驟：藉由離子注入法等對半導體基板W之必要部位注入高濃度之N型雜質或P型雜質而於記憶體電路區域ER1之汲極區域6a或源極區域6b、周邊電路區域ER3之雜質擴散區域23a、23b、23c、23d形成高濃度雜質區域；於汲極區域6a、源極區域6b、及雜質擴散區域23a、23b、23c、23d形成矽化物SC；及以覆蓋虛設記憶體閘極構造體D22、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG及虛設邏輯閘極電極DLG1、DLG2之方式形成層間絕緣層ILD。
其次，藉由CMP等平坦化處理，將層間絕緣層ILD之表面研磨而平坦化，使虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1、DLG2b之經平坦化之各前端自層間絕緣層ILD之表面露出(電極露出步驟)。其次，以抗蝕劑覆蓋PMOS周邊電路區域ER5，且使其他之記憶體電路區域ER1、或邊界區域ER2、NMOS周邊電路區域ER4露出於外部，並藉由利用四氟化碳(CF4)等之乾式蝕刻，將自層間絕緣層ILD之表面露 出之虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1分別去除之後，去除PMOS周邊電路區域ER5之抗蝕劑。
其次，遍及記憶體電路區域ER1及周邊電路區域ER3，以與下部記憶體閘極絕緣膜10不同之絕緣材料(例如High-k)形成層狀之絕緣膜，且於去除虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、虛設邏輯閘極電極DLG1、邏輯用虛設電極殘留部39a、及記憶體用虛設電極殘留部39b後之各空間內亦形成層狀之絕緣膜。
藉此，如圖14所示般，於記憶體電路區域ER1，藉由絕緣膜於側壁絕緣膜13a、13b間之電荷儲存層EC上形成上部記憶體閘極絕緣膜11，且沿側壁絕緣膜13a、13b形成壁狀之記憶體閘極側壁絕緣膜57a、57b。又，此時，於記憶體電路區域ER1，藉由絕緣膜於側壁絕緣膜13a與側壁17a之間之半導體基板W上形成第1選擇閘極絕緣膜15a，且沿側壁絕緣膜13a形成壁狀之第1選擇閘極側壁絕緣膜16a，進而沿側壁17a形成壁狀之對向側壁絕緣膜56a。藉此，於記憶體電路區域ER1，形成以側壁絕緣膜13a及第1選擇閘極側壁絕緣膜16a形成之一側壁間隔件8a。
進而，此時，於記憶體電路區域ER1，藉由絕緣膜於側壁絕緣膜13b與側壁17b之間之半導體基板W上形成第2選擇閘極絕緣膜15b，且沿側壁絕緣膜13b形成壁狀之第2選擇閘極側壁絕緣膜16b，進而沿側壁17b形成壁狀之對向側壁絕緣膜56b。藉此，於記憶體電路區域ER1，形成以側壁絕緣膜13b及第2選擇閘極側壁絕緣膜16b形成之另一側壁間隔件8b。另一方面，於周邊電路區域ER3之NMOS周邊電路區域ER4，可藉由絕緣膜於對向之側壁26間之半導體基板W上形成邏輯閘極絕緣膜25a，且沿各側壁26形成壁狀之側壁絕緣膜73a、73b。
其次，於層間絕緣層ILD之表面形成例如以鋁(AL)、鈦鋁(TiAL)、碳化鉭(TaC)、氮化矽鉭(TaSiN)等N型MOS用之金屬材料形成之金屬電極層，於在去除虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1且以層狀之絕緣材料包圍之各電極形成空間內，埋入金屬電極層之後，藉由CMP等平坦化處理，對金屬電極層及絕緣膜進行研磨，而依照層間絕緣層ILD之表面使金屬電極層及絕緣膜之表面平坦化。另外，於周邊電路區域ER3之PMOS周邊電路區域ER5中，由於虛設邏輯閘極電極DLG2未被去除而保持原本形成之狀態，故藉由該平坦化處理去除位於虛設邏輯閘極電極DLG2上及層間絕緣層ILD上之金屬電極層及絕緣膜。
藉此，於記憶體電路區域ER1，可如圖14所示般，於原先形成有虛設記憶體閘極電極DMG之空間內，於上部記憶體閘極絕緣膜11及記憶體閘極側壁絕緣膜57a、57b所包圍之電極形成空間內埋入金屬電極層而形成金屬記憶體閘極電極MG。如此，於記憶體電路區域ER1，形成按下部記憶體閘極絕緣膜10、電荷儲存層EC、上部記憶體閘極絕緣膜11、及金屬記憶體閘極電極MG之順序於半導體基板W上積層形成之記憶體閘極構造體52。
又，此時，於記憶體電路區域ER1，於原先形成有虛設第1選擇閘極電極DDG之空間內，於第1選擇閘極絕緣膜15a、第1選擇閘極側壁絕緣膜16a及對向側壁絕緣膜56a所包圍之電極形成空間內埋入金屬電極層而形成金屬第1選擇閘極電極DG。藉此，於記憶體電路區域ER1，形成於第1選擇閘極絕緣膜15a上設置有金屬第1選擇閘極電極DG之第1選擇閘極構造體53。進而，此時，於記憶體電路區域ER1，於原先形成有虛設第2選擇閘極電極DSG之空間內，於第2選擇閘極絕緣膜15b、第2選擇閘極側壁絕緣膜16b及對向側壁絕緣膜56b所包圍之 電極形成空間內埋入金屬電極層而形成金屬第2選擇閘極電極SG。藉此，於記憶體電路區域ER1，形成於第2選擇閘極絕緣膜15b上設置有金屬第2選擇閘極電極SG之第2選擇閘極構造體54。
另一方面，於周邊電路區域ER3之NMOS周邊電路區域ER4中，於原先形成有虛設邏輯閘極電極DLG1之空間內，於邏輯閘極絕緣膜25a及側壁絕緣膜73a、73b所包圍之電極形成空間內埋入金屬電極層而形成金屬邏輯閘極電極LG1。藉此，於NMOS周邊電路區域ER4，形成於邏輯閘極絕緣膜25a上設置有金屬邏輯閘極電極LG1之邏輯閘極構造體21a(金屬閘極電極形成步驟)。如此，可由同層(相同之金屬電極層)形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、金屬第2選擇閘極電極SG、及金屬邏輯閘極電極LG1。
隨後，與上述之第3實施形態同樣地，於周邊電路區域ER3之PMOS周邊電路區域ER5，亦如圖14所示般形成以P型MOS用之金屬材料形成之金屬邏輯閘極電極LG2，進而藉由經過於層間絕緣層ILD之特定部位形成圖14未圖示之第1選擇閘極接點、或第2選擇閘極接點、記憶體閘極接點等各種接點等之步驟等，而可製造半導體積體電路裝置80。
(4-3)作用及效果
於以上之構成中，藉由此種製造方法製造之記憶胞51、或第4實施形態之半導體積體電路裝置80亦可獲得與上述之第1實施形態相同之效果。
並且，於本發明之半導體積體電路裝置80之製造方法中，首先，如圖15A所示，於記憶體電路區域ER1設置將經圖案化之下部記憶體閘極絕緣膜10、電荷儲存層EC、及虛設記憶體閘極電極DMG於半導體基板W上依序積層形成之虛設記憶體閘極構造體D22之後，沿著虛設記憶體閘極構造體D22之對向之側壁形成側壁絕緣膜13a、 13b。
又，於該製造方法中，藉由將遍及記憶體電路區域ER1及周邊電路區域ER3形成之邏輯用虛設電極層49利用經圖案化之抗蝕劑M6a、M6b圖案化，而可如圖15B所示般，於相同製造步驟統一形成配置於半導體基板W上之虛設邏輯閘極電極DLG1、DLG2、沿虛設記憶體閘極構造體D22之一側壁絕緣膜13a配置之虛設第1選擇閘極電極DDG、及沿虛設記憶體閘極構造體D22之另一側壁絕緣膜13b配置之虛設第2選擇閘極電極DSG。
進而，於該製造方法中，藉由平坦化處理將形成於記憶體電路區域ER1及周邊電路區域ER3之層間絕緣層ILD平坦化，去除自層間絕緣層ILD露出於外部之虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1之後，於原先形成有該等虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1之各空間依序形成絕緣膜及金屬電極層。
藉此，於該製造方法中，可於去除虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1後之空間內，以分別相同之製造步驟統一形成上部記憶體閘極絕緣膜11、第1選擇閘極絕緣膜15a、第2選擇閘極絕緣膜15b及邏輯閘極絕緣膜25a，且對於金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、金屬第2選擇閘極電極SG、及金屬邏輯閘極電極LG1，亦可以分別相同之製造步驟統一形成於對應之上部記憶體閘極絕緣膜11、第1選擇閘極絕緣膜15a、第2選擇閘極絕緣膜15b及邏輯閘極絕緣膜25a上。
以此方式，於本發明之第4實施形態之製造方法中，亦於在半導體基板W形成例如以N型MOS用之金屬材料形成之金屬邏輯閘極電極 LG1之一連串之製造步驟中，可與金屬邏輯閘極電極LG1同時形成以與該金屬邏輯閘極電極LG1相同之金屬材料形成之金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、及金屬第2選擇閘極電極SG。
(5)其他實施形態
再者，本發明並非限定於上述之第1~第4之各實施形態，可於本發明之主旨之範圍內實施各種變化，例如關於上述之「(1-2)資料之寫入方法」或「(1-3)其他動作」時之各部位之電壓值亦可應用各種電壓值。又，亦可作為將各實施形態之構成組合成之半導體積體電路裝置。
又，於上述之各實施形態中，雖針對於一NMOS周邊電路區域ER4形成具有N型之MOS電晶體構造之周邊電路L1(L3)，於PMOS周邊電路區域ER5形成具有P型之MOS電晶體構造之周邊電路L2(L4)之周邊電路區域ER3加以敍述，但本發明並不限於此，亦可作為將該等周邊電路L1、L2(L3、L4)之兩者設為P型或N型之MOS電晶體構造之周邊電路區域ER3。
進而，於上述之實施形態中，雖針對利用形成NMOS周邊電路區域ER4之金屬邏輯閘極電極LG1之N型MOS用之金屬材料，形成記憶胞1、51之金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG之情形加以敍述，但本發明並不限於此，亦可利用形成PMOS周邊電路區域ER5之金屬邏輯閘極電極LG2之P型MOS用之金屬材料，形成記憶胞1、51之金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG及金屬第2選擇閘極電極SG。再者，於該情形時，記憶胞可根據需要而形成於注入有N型雜質之半導體基板W上。
此外，於上述之實施形態中，雖針對使用1層之金屬金屬層，形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、金屬第2選擇閘極電極SG、及金屬邏輯閘極電極LG1、LG2之情形加以敍述，但本 發明並不限於此，例如亦可依序積層以不同種類之金屬材料構成之複數種金屬金屬層，而形成金屬記憶體閘極電極MG、金屬第1選擇閘極電極DG、金屬第2選擇閘極電極SG、及金屬邏輯閘極電極LG1。
又，於上述之各實施形態中，雖針對使用CMP等平坦化處理，作為使虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1、DLG2之各前端自層間絕緣層ILD露出於外部之電極露出步驟之情形加以敍述，但本發明並不限於此，只要可使虛設記憶體閘極電極DMG、虛設第1選擇閘極電極DDG、虛設第2選擇閘極電極DSG、及虛設邏輯閘極電極DLG1、DLG2之各前端自層間絕緣層ILD露出於外部，則亦可應用例如對層間絕緣層ILD之蝕刻加工等其他各種加工。
又，關於在上述之「(1-2)資料之寫入方法」或「(1-3)其他動作」規定之1.5[V]之電壓(例如第1選擇閘極電壓、第2選擇閘極電壓、斷開電壓、及讀出電壓等)，亦可使用1.2[V]或1.0[V]等1.5[V]以下之電源電壓VDD。即使於使用此種電源電壓VDD之情形時，亦可執行與上述相同之動作。
1‧‧‧記憶胞
2‧‧‧記憶體閘極構造體
2a‧‧‧前端平坦面
3‧‧‧第1選擇閘極構造體
3a‧‧‧前端平坦面
4‧‧‧第2選擇閘極構造體
4a‧‧‧前端平坦面
6a‧‧‧汲極區域
6b‧‧‧源極區域
8a‧‧‧側壁間隔件
8b‧‧‧側壁間隔件
10‧‧‧下部記憶體閘極絕緣膜
11‧‧‧上部記憶體閘極絕緣膜
13a‧‧‧側壁絕緣膜
13b‧‧‧側壁絕緣膜
15a‧‧‧第1選擇閘極絕緣膜
15b‧‧‧第2選擇閘極絕緣膜
16a‧‧‧第1選擇閘極側壁絕緣膜
16b‧‧‧第2選擇閘極側壁絕緣膜
17a‧‧‧側壁
17b‧‧‧側壁
20‧‧‧半導體積體電路裝置
21a‧‧‧邏輯閘極構造體
21b‧‧‧邏輯閘極構造體
23a‧‧‧雜質擴散區域
23b‧‧‧雜質擴散區域
23c‧‧‧雜質擴散區域
23d‧‧‧雜質擴散區域
25a‧‧‧邏輯閘極絕緣膜
25b‧‧‧邏輯閘極絕緣膜
26‧‧‧側壁
27‧‧‧側壁
29‧‧‧殘留部
30‧‧‧殘留側壁絕緣膜
31‧‧‧殘留絕緣膜
31a‧‧‧底部
31b‧‧‧壁部
33‧‧‧殘留絕緣膜
34a‧‧‧側壁
34b‧‧‧側壁
DG‧‧‧金屬第1選擇閘極電極
EC‧‧‧電荷儲存層
ER1‧‧‧記憶體電路區域
ER2‧‧‧邊界區域
ER3‧‧‧周邊電路區域
ER4‧‧‧NMOS周邊電路區域
ER5‧‧‧PMOS周邊電路區域
IL1‧‧‧元件分離層
IL2‧‧‧元件分離層
IL3‧‧‧元件分離層
ILD‧‧‧層間絕緣層
L1‧‧‧周邊電路
L1a‧‧‧前端平坦面
L2‧‧‧周邊電路
L2a‧‧‧前端平坦面
LG1‧‧‧金屬邏輯閘極電極
LG2‧‧‧金屬邏輯閘極電極
MG‧‧‧金屬記憶體閘極電極
MS1‧‧‧殘留金屬層
MS2‧‧‧殘留金屬層
SC‧‧‧矽化物層
SG‧‧‧金屬第2選擇閘極電極
W‧‧‧半導體基板

Claims (12)

  1. 一種記憶胞，其特徵在於：其係與具有包含金屬材料之金屬邏輯閘極電極之周邊電路形成於相同之半導體基板者，且具備：汲極區域，其形成於上述半導體基板表面，且連接有位元線；源極區域，其形成於上述半導體基板表面，且連接有源極線；記憶體閘極構造體，其形成於上述汲極區域與上述源極區域間，且於上述半導體基板上依序積層形成有下部記憶體閘極絕緣膜、電荷儲存層、上部記憶體閘極絕緣膜、及包含上述金屬材料之金屬記憶體閘極電極；第1選擇閘極構造體，其於上述汲極區域及上述記憶體閘極構造體間之上述半導體基板上，介隔第1選擇閘極絕緣膜而形成包含上述金屬材料之金屬第1選擇閘極電極，且介隔一側壁間隔件而鄰接於上述記憶體閘極構造體之一側壁；及第2選擇閘極構造體，其於上述源極區域及上述記憶體閘極構造體間之上述半導體基板上，介隔第2選擇閘極絕緣膜而形成包含上述金屬材料之金屬第2選擇閘極電極，且介隔另一側壁間隔件而鄰接於上述記憶體閘極構造體之另一側壁；且上述一側壁間隔件包含以下而構成：沿上述記憶體閘極構造體之一側壁形成之一側壁絕緣膜：及沿上述第1選擇閘極構造體之側壁形成、且與上述第1選擇閘極絕緣膜一體形成之第1選擇閘極側壁絕緣膜；上述另一側壁間隔件係由沿上述記憶體閘極構造體之另一側 壁形成之另一側壁絕緣膜、與沿上述第2選擇閘極構造體之側壁形成且與上述第2選擇閘極絕緣膜一體形成之第2選擇閘極側壁絕緣膜構成；上述第1選擇閘極側壁絕緣膜及上述第2選擇閘極側壁絕緣膜係由與上述側壁絕緣膜之絕緣材料不同之絕緣材料形成；上述側壁絕緣膜係由相對介電常數小於上述第1選擇閘極側壁絕緣膜及上述第2選擇閘極側壁絕緣膜之絕緣材料形成。
  2. 如請求項1之記憶胞，其中上述第1選擇閘極側壁絕緣膜及上述第2選擇閘極側壁絕緣膜係由High-K材料形成。
  3. 一種記憶胞，其特徵在於：其係與具有包含金屬材料之金屬邏輯閘極電極之周邊電路形成於相同之半導體基板者，且具備：汲極區域，其形成於上述半導體基板表面，且連接有位元線；源極區域，其形成於上述半導體基板表面，且連接有源極線；記憶體閘極構造體，其形成於上述汲極區域與上述源極區域間，且於上述半導體基板上依序積層形成有下部記憶體閘極絕緣膜、電荷儲存層、上部記憶體閘極絕緣膜、及包含上述金屬材料之金屬記憶體閘極電極；第1選擇閘極構造體，其於上述汲極區域及上述記憶體閘極構造體間之上述半導體基板上，介隔第1選擇閘極絕緣膜而形成包含上述金屬材料之金屬第1選擇閘極電極，且介隔一側壁間隔件而鄰接於上述記憶體閘極構造體之一側壁；及第2選擇閘極構造體，其於上述源極區域及上述記憶體閘極構 造體間之上述半導體基板上，介隔第2選擇閘極絕緣膜而形成包含上述金屬材料之金屬第2選擇閘極電極，且介隔另一側壁間隔件而鄰接於上述記憶體閘極構造體之另一側壁；且於上述金屬記憶體閘極電極與上述一側壁間隔件之間，設置有沿該側壁間隔件形成且與上述上部記憶體閘極絕緣膜一體形成之一記憶體閘極側壁絕緣膜；於上述金屬記憶體閘極電極與上述另一側壁間隔件之間，設置有沿該側壁間隔件形成且與上述上部記憶體閘極絕緣膜一體形成之另一記憶體閘極側壁絕緣膜。
  4. 如請求項1之記憶胞，其中將上述金屬記憶體閘極電極、上述金屬第1選擇閘極電極、及上述金屬第2選擇閘極電極之各前端平坦化，上述金屬記憶體閘極電極之前端平坦面、上述金屬第1選擇閘極電極之前端平坦面、與上述金屬第2選擇閘極電極之前端平坦面一致。
  5. 一種半導體積體電路裝置，其特徵在於：其係將連接有位元線及源極線之記憶胞配置成矩陣狀者；且上述記憶胞係如請求項1至4中任一項之記憶胞；於配置有上述記憶胞之記憶體電路區域之周邊，具有設置有上述周邊電路之周邊電路區域。
  6. 如請求項5之半導體積體電路裝置，其中上述周邊電路具有如下構成：於上述半導體基板表面介隔邏輯閘極絕緣膜，形成有包含上述金屬材料之上述金屬邏輯閘極電極；且上述金屬記憶體閘極電極、上述金屬第1選擇閘極電極、上述金屬第2選擇閘極電極、及上述金屬邏輯閘極電極係由相同之上述金屬材料形成。
  7. 一種半導體積體電路裝置之製造方法，其特徵在於：其係製造如下之半導體積體電路裝置之方法，該半導體積體電路裝置具備：記憶體電路區域，其供形成於第1選擇閘極構造體與第2選擇閘極構造體間配置有記憶體閘極構造體之記憶胞；及周邊電路區域，其供形成具有邏輯閘極構造體之周邊電路；且該半導體積體電路裝置之製造方法具備：第1虛設電極層形成步驟，其於上述記憶體電路區域之半導體基板上依序形成層狀之下部記憶體閘極絕緣膜及電荷儲存層之後，於上述記憶體電路區域之上述電荷儲存層上、與上述周邊電路區域之半導體基板上，依序積層形成層狀之第1絕緣膜及邏輯用虛設電極層；虛設記憶體閘極構造體形成步驟，其一面藉由利用經圖案化之抗蝕劑，將上述記憶體電路區域之上述邏輯用虛設電極層、上述第1絕緣膜、上述電荷儲存層、及上述下部記憶體閘極絕緣膜圖案化，而於上述記憶體電路區域形成將經圖案化之上述下部記憶體閘極絕緣膜、上述電荷儲存層、上部記憶體閘極絕緣膜、及虛設記憶體閘極電極依序積層形成之虛設記憶體閘極構造體，一面利用該抗蝕劑，使上述第1絕緣膜及上述邏輯用虛設電極原狀殘留於上述周邊電路區域；側壁絕緣膜形成步驟，其沿著上述記憶體電路區域之上述虛設記憶體閘極構造體所對向之側壁形成側壁絕緣膜；第2虛設電極層形成步驟，其遍及上述記憶體電路區域及上述周邊電路區域形成層狀之第2絕緣膜，且於上述虛設記憶體閘極構造體所對向之側壁分別形成由上述側壁絕緣膜及上述第2絕緣膜形成之側壁間隔件之後，於上述第2絕緣膜上積層形成層狀之 記憶體用虛設電極層，且利用經圖案化之抗蝕劑，依序去除上述周邊電路區域之上述記憶體用虛設電極層及上述第2絕緣膜，且使上述第2絕緣膜及上述記憶體用虛設電極層殘留於上述記憶體電路區域；虛設閘極電極形成步驟，其一面藉由利用經圖案化之抗蝕劑，將上述周邊電路區域之上述邏輯用虛設電極層及上述第1絕緣膜圖案化，而於上述半導體基板上形成介隔邏輯閘極絕緣膜依序積層有虛設邏輯閘極電極之虛設邏輯閘極構造體，一面藉由對上述記憶體電路區域之上述記憶體用虛設電極層及上述第2絕緣膜進行回蝕，而沿著上述虛設記憶體閘極構造體之一上述側壁間隔件形成側壁狀之虛設第1選擇閘極電極，且使上述第2絕緣膜殘留於上述虛設第1選擇閘極電極之下部而形成第1選擇閘極絕緣膜，並且沿著上述虛設記憶體閘極構造體之另一上述側壁間隔件形成側壁狀之虛設第2選擇閘極電極，且使上述第2絕緣膜殘留於上述虛設第2選擇閘極電極之下部而形成第2選擇閘極絕緣膜；電極露出步驟，其於上述記憶體電路區域及上述周邊電路區域形成層間絕緣層之後，加工上述層間絕緣層，而使上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各前端自上述層間絕緣層露出於外部；及金屬閘極電極形成步驟，其去除上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之後，於原先形成有上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之電極形成空間，形成包含金屬 材料之金屬記憶體閘極電極、金屬第1選擇閘極電極、金屬第2選擇閘極電極、及金屬邏輯閘極電極。
  8. 一種半導體積體電路裝置之製造方法，其特徵在於：其係製造如下之半導體積體電路裝置之方法，該半導體積體電路裝置具備：記憶體電路區域，其供形成於第1選擇閘極構造體與第2選擇閘極構造體間配置有記憶體閘極構造體之記憶胞；及周邊電路區域，其供形成具有邏輯閘極構造體之周邊電路；且該半導體積體電路裝置製造方法具備：側壁絕緣膜形成步驟，其於將在半導體基板上依序積層形成有經圖案化之下部記憶體閘極絕緣膜、電荷儲存層、上部記憶體閘極絕緣膜、及虛設記憶體閘極電極之虛設記憶體閘極構造體設置於上述記憶體電路區域之後，沿著上述虛設記憶體閘極構造體所對向之側壁形成側壁絕緣膜；虛設電極層形成步驟，其於上述記憶體電路區域及上述周邊電路區域形成層狀之絕緣膜，且於上述虛設記憶體閘極構造體所對向之側壁分別形成由上述側壁絕緣膜及上述絕緣膜形成之側壁間隔件之後，於上述絕緣膜上積層形成層狀之邏輯用虛設電極層；虛設閘極電極形成步驟，其一面藉由利用經圖案化之抗蝕劑，將上述周邊電路區域之上述邏輯用虛設電極層及上述絕緣膜圖案化，而於上述半導體基板上形成介隔邏輯閘極絕緣膜依序積層有虛設邏輯閘極電極之虛設邏輯閘極構造體，一面藉由對上述記憶體電路區域之上述邏輯用虛設電極層及上述絕緣膜進行回蝕，而沿著上述虛設記憶體閘極構造體之一上述側壁間隔件形成側壁狀之虛設第1選擇閘極電極，且使上述絕緣膜殘留 於上述虛設第1選擇閘極電極之下部而形成第1選擇閘極絕緣膜，並且沿著上述虛設記憶體閘極構造體之另一上述側壁間隔件形成側壁狀之虛設第2選擇閘極電極，且使上述絕緣膜殘留於上述虛設第2選擇閘極電極之下部而形成第2選擇閘極絕緣膜；電極露出步驟，其於上述記憶體電路區域及上述周邊電路區域形成層間絕緣層之後，加工上述層間絕緣層，而使上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各前端自上述層間絕緣層露出於外部；及金屬閘極電極形成步驟，其於去除上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之後，於原先形成有上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之電極形成空間，形成包含金屬材料之金屬記憶體閘極電極、金屬第1選擇閘極電極、金屬第2選擇閘極電極、及金屬邏輯閘極電極。
  9. 一種半導體積體電路裝置之製造方法，其特徵在於：其係製造如下之半導體積體電路裝置之方法，該半導體積體電路裝置具備：記憶體電路區域，其供形成於第1選擇閘極構造體與第2選擇閘極構造體間配置有記憶體閘極構造體之記憶胞；及周邊電路區域，其供形成具有邏輯閘極構造體之周邊電路；且該半導體積體電路裝置之製造方法具備：第1虛設電極層形成步驟，其於上述記憶體電路區域之半導體基板上依序形成層狀之下部記憶體閘極絕緣膜及電荷儲存層之後，於上述記憶體電路區域之上述電荷儲存層上、與上述周邊 電路區域之半導體基板上，形成層狀之邏輯用虛設電極層；虛設記憶體閘極構造體形成步驟，其一面藉由利用經圖案化之抗蝕劑，將上述記憶體電路區域之上述邏輯用虛設電極層、上述電荷儲存層、及上述下部記憶體閘極絕緣膜圖案化，而於上述記憶體電路區域形成將經圖案化之上述下部記憶體閘極絕緣膜、上述電荷儲存層、及虛設記憶體閘極電極依序積層形成之虛設記憶體閘極構造體，一面藉由該抗蝕劑，於使上述邏輯用虛設電極層原狀殘留上述周邊電路區域；側壁絕緣膜形成步驟，其沿著上述記憶體電路區域之上述虛設記憶體閘極構造體所對向之側壁形成側壁絕緣膜；第2虛設電極層形成步驟，其於遍及上述記憶體電路區域及上述周邊電路區域形成層狀之記憶體用虛設電極層之後，利用經圖案化之抗蝕劑，去除上述周邊電路區域之上述記憶體用虛設電極層，且使上述記憶體用虛設電極層殘留於上述記憶體電路區域；虛設閘極電極形成步驟，其一面藉由利用經圖案化之抗蝕劑，將上述周邊電路區域之上述邏輯用虛設電極層圖案化，而於上述半導體基板上形成虛設邏輯閘極電極，一面藉由對上述記憶體電路區域之上述記憶體用虛設電極層進行回蝕，而沿著上述虛設記憶體閘極構造體之一上述側壁絕緣膜形成側壁狀之虛設第1選擇閘極電極，並且沿著上述虛設記憶體閘極構造體之另一上述側壁絕緣膜形成側壁狀之虛設第2選擇閘極電極；電極露出步驟，其於上述記憶體電路區域及上述周邊電路區域形成層間絕緣層之後，加工上述層間絕緣層，而使上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各前端自上述層間絕 緣層露出於外部；及金屬閘極電極形成步驟，其去除上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之後，於原先形成有上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各空間，形成層狀之絕緣膜之後，於各上述空間之上述絕緣膜所包圍之電極形成空間，形成包含金屬材料之金屬記憶體閘極電極、金屬第1選擇閘極電極、金屬第2選擇閘極電極、及金屬邏輯閘極電極。
  10. 如請求項7或9之半導體積體電路裝置之製造方法，其中於上述虛設閘極電極形成步驟形成之上述虛設第1選擇閘極電極及上述虛設第2選擇閘極電極，係藉由調整於上述第2虛設電極層形成步驟形成之上述記憶體用虛設電極層之膜厚而形成為所需之寬度。
  11. 一種半導體積體電路裝置之製造方法，其特徵在於：其係製造如下之半導體積體電路裝置之方法，該半導體積體電路裝置具備：記憶體電路區域，其供形成於第1選擇閘極構造體與第2選擇閘極構造體間配置有記憶體閘極構造體之記憶胞；及周邊電路區域，其供形成具有邏輯閘極構造體之周邊電路；且該半導體積體電路裝置之製造方法具備：側壁絕緣膜形成步驟，其於將在半導體基板上依序積層形成有經圖案化之下部記憶體閘極絕緣膜、電荷儲存層、及虛設記憶體閘極電極之虛設記憶體閘極構造體設置於上述記憶體電路區域之後，沿著上述虛設記憶體閘極構造體所對向之側壁形成側壁絕緣膜； 虛設電極層形成步驟，其於上述記憶體電路區域及上述周邊電路區域形成層狀之邏輯用虛設電極層；虛設閘極電極形成步驟，其一面藉由利用經圖案化之抗蝕劑，將上述周邊電路區域之上述邏輯用虛設電極層圖案化，而於上述半導體基板上形成虛設邏輯閘極電極，一面藉由對上述記憶體電路區域之上述邏輯用虛設電極層進行回蝕，而沿著上述虛設記憶體閘極構造體之一上述側壁絕緣膜形成側壁狀之虛設第1選擇閘極電極，並且沿著上述虛設記憶體閘極構造體之另一上述側壁絕緣膜形成側壁狀之虛設第2選擇閘極電極；電極露出步驟，其於上述記憶體電路區域及上述周邊電路區域形成層間絕緣層之後，加工上述層間絕緣層，而使上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各前端自上述層間絕緣層露出於外部；及金屬閘極電極形成步驟，其去除上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之後，於原先形成有上述虛設記憶體閘極電極、上述虛設第1選擇閘極電極、上述虛設第2選擇閘極電極、及上述虛設邏輯閘極電極之各空間，形成層狀之絕緣膜之後，於各上述空間之上述絕緣膜所包圍之電極形成空間，形成包含金屬材料之金屬記憶體閘極電極、金屬第1選擇閘極電極、金屬第2選擇閘極電極、及金屬邏輯閘極電極。
  12. 如請求項8或11之半導體積體電路裝置之製造方法，其中於上述虛設閘極電極形成步驟之後，具備：虛設電極調整步驟，其係以抗蝕劑覆蓋上述周邊電路區域，將上述記憶體電路區域之上述虛設第1選擇閘極電極及上述虛設 第2選擇閘極電極去除特定量，而調整上述虛設第1選擇閘極電極及上述虛設第2選擇閘極電極之寬度。
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