JP2013530538A - ビットライン空隙及びワードライン空隙を備える不揮発性メモリ、および、対応する製造方法 - Google Patents

ビットライン空隙及びワードライン空隙を備える不揮発性メモリ、および、対応する製造方法 Download PDF

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Abstract

不揮発性メモリアレイにおける空隙分離及び関連製造工程が提供される。基板の隣接する活性領域間の電気的分離は、活性領域間で列方向に細長いビットライン空隙によって、少なくとも部分的に施されうる。少なくとも１つのキャップが、各分離領域の上方に形成される。キャップは、対応する空隙の上端点を提供するために、空気の少なくとも一部分を覆う。キャップは、隣接する電荷蓄積領域の側壁に沿って少なくとも部分的に形成されてよい。様々な実施形態において、空隙を定めるための分離領域にキャッピングストリップを形成するために、選択的成長プロセスが採用される。また、記憶素子の隣接する行間に行方向に細長いワードライン空隙が設けられる。
【選択図】図７Ｈ

Description

（優先権主張）
本願は以下の優先権を主張するものである。
２０１０年６月１９日に出願され、その全体を参照することにより本明細書に組み込まれるＰｕｒａｙａｔｈらによる「Air Gap Isolaton in Non-Volatile Memory」と題する米国仮特許出願第６１／３５６，６０３号（代理人整理番号第ＳＡＮＤ−０１４７６ＵＳ０）。
２０１０年６月２０日に出願され、その全体を参照することにより本明細書に組み込まれる、Ｐｕｒａｙａｔｈらによる「Air Gap Isolation in Semiconductor Devices」と題する米国仮特許出願第６１／３５６，６３０号（代理人整理番号第ＳＡＮＤ−０１４７７ＵＳ０）。
本開示の実施形態は、不揮発性メモリおよび同メモリの形成方法などの高密度半導体デバイスを対象とする。
多くの集積回路アプリケーションでは、様々な集積回路機能を実現するために割り当てられる基板領域が減少の一途を辿っている。たとえば、半導体メモリデバイスおよびこれらの製造工程は、シリコン基板の所与の領域に保存されうるデータ量の増加に対する要求を満たすために常に進化している。これらの要求は、所与のサイズのメモリカードまたは他のタイプのパッケージの記憶容量を増加および／またはそれらのサイズの縮小を追及するものである。
フラッシュＥＥＰＲＯＭを含む電気的消却・プログラム可能型読取専用メモリ（ＥＥＰＲＯＭ）や、電気的プログラム可能型読取専用メモリ（ＥＰＲＯＭ）が、不揮発性半導体メモリの中で最も一般的である。ある一般的なフラッシュＥＥＰＲＯＭアーキテクチャは、個々のビットラインと共通ソースラインの間に１つ以上の選択トランジスタが接続されたメモリセルのストリングを多数有する、ＮＡＮＤアレイを利用する。図１は、１つのＮＡＮＤストリングを示す平面図である。図２は、その等価回路である。図１と図２に示すＮＡＮＤストリングは、第１選択ゲート１２０と第１２選択ゲート１２２の間に直列に接続されている４つのトランジスタ１００、１０２、１０４及び１０６を有する。選択ゲート１２０は、ビットコンタクト１２６を介してＮＡＮＤストリングをビットラインに接続している。選択ゲート１２２は、ソースラインコンタクトを介して、ＮＡＮＤストリングを共通ソースラインに接続している。トランジスタ１００、１０２、１０４、及び１０６の各々は個別の記憶素子であり、各々は制御ゲートとフローティングゲートを備えている。例えば、トランジスタ１００は、制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備えている。トランジスタ１０２は、制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備えている。トランジスタ１０４は、制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備えている。トランジスタ１０６は、制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備えている。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。
図１と図２は、ＮＡＮＤストリング内の４個のメモリセルを示しているが、４個のトランジスタの使用は単に一例として提示されている点に留意されたい。ＮＡＮＤストリングは、４個よりも少ない、或いは、４個よりも多いメモリセルを有していてよい。例えば、ＮＡＮＤストリングによっては８個、１６個、３２個、またはそれより多い数のメモリセルを有していてよい。
電流フラッシュＥＥＰＲＯＭアレイの電荷記憶素子は、典型的にドープポリシリコン材料から形成される、最も一般的な導電性フローティングゲートである。フラッシュＥＥＰＲＯＭシステムで有用なもう１つのタイプのメモリセルでは、電荷を不揮発性的に蓄積しうる電荷記憶素子を形成するために導電性フローティングゲートの代わりの非導電誘電体が利用される。このようなセルは、Chenらによる、「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device,」と題する、IEEE Electron Device Letters, Vol. EDL-8, No. 3, March 1987, pp. 93-95.の論文に記載されている。酸化ケイ素、窒化珪素、および酸化ケイ素（「ＯＮＯ」）から形成される三層誘電体が、導電性制御ゲートとメモリ・セル・チャネルの上方の半導体基板の表面との間に挟み込まれる。セルは電子をセルチャネルから窒素の中に注入することによってプログラムされ、そこで電子は限定された領域にトラップされて蓄積される。この蓄積電荷は、この後、検出可能な方法でセルのチャネルの一部分の閾値電圧を変化させる。セルは、ホットホール（hot hole）を窒素の中に注入することによって消去される。また、Nozakiらによる、「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application,」と題する、EEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, pp. 497-501も参照されたい。この文献は、分離選択トランジスタを形成するためのドープ・ポリシリコン・ゲートがメモリ・セル・チャネルの一部分に広がるスプリットゲート構成の同様のセルを開示している。
典型的な不揮発性フラッシュアレイのメモリセルは、同時に消去されるセルの個別ブロックに分割される。すなわち、ブロックは、１つの消去単位として共に別々に消去可能な最小数のセルを含む。しかし、複数のブロックが１回の消去操作で消去されてもよい。さらに、最近のメモリは、ブロックよりも小さい単位で消去することが可能である。各ブロックは、典型的に、１つ以上のデータページを記憶する。この場合、ページはプログラミング及び読出しの基本単位としてのデータプログラミング及び読出し操作を同時に受ける最少数のセルを含む。しかしながら、１回の操作で複数ページのプログラミング又は読出しを行なってもよい。各ページは典型的に１つ以上のセクターのデータを記憶し、セクターのサイズはホストシステムによって定められている。一例は、磁気ディスクドライブで確立された規格に従った、ユーザーデータの５１２バイトのセクターに、ユーザーデータ及び／又はユーザーデータが記憶されるブロックに関するオーバーヘッド情報の数バイトを加えたサイズである。
集積回路応用におけるさらに高い集積度への要求が高まっており、トランジスタのゲート及びチャネル領域などの回路素子の最小形状寸法を減少させるための製造工程が進化している。形状寸法の減少に伴って、とりわけ、形状の小型化に関連する寄生容量を減らすために、従来のＮＡＮＤメモリアレイに対する改質が行なわれている。
ＮＡＮＤストリングの平面図である。
図１に示すＮＡＮＤストリングの等価回路図である。
ＮＡＮＤフラッシュ・メモリ・アレイの一部分の平面図である。
図３に示したフラッシュ・メモリ・アレイの一部分の線Ａ−Ａに沿った直交断面図である。
２つのＮＡＮＤストリングの一対の４ワードライン長部分の３次元図面である。
開示の一実施形態によるビットライン及びワードライン空隙を形成する方法を説明するフローチャートである。
〜 一実施形態における図６の方法によって製造されうる不揮発性メモリアレイの一部分の直交断面図である。
〜 図６の方法の変形を示す不揮発性メモリアレイの一部分の直交断面図である。
一実施形態によってビットライン及びワードライン空隙を形成する方法を説明するフローチャートである。
〜 一実施形態における図９の方法によって製造されうる不揮発性メモリアレイの一部分の直交断面図である。
〜 図９の方法の変形を示す不揮発性メモリアレイの一部分の直交断面図である。
本開示の一実施形態によってビットライン及びワードライン空隙を形成する方法を説明するフローチャートである。
〜 一実施形態における図１２の方法によって製造されうる不揮発性メモリアレイの一部分の直交断面図である。
本開示の一実施形態によってビットライン及びワードライン空隙を形成する方法を説明するフローチャートである。
〜 一実施形態における図１４の方法によって製造されうる不揮発性メモリアレイの一部分の直交断面及び斜視図である。
一実施形態によるメモリアレイの構成例を示す。
開示された技術の実施形態を実施するために製造又は使用されうるメモリシステムの例を示すブロック図である。
センスブロックの一実施形態を示すブロック図である。
本開示の実施形態は、高密度半導体メモリを対象とし、さらに具体的には、不揮発性メモリにおける個別デバイス間の電気的分離を対象とする。電気的分離は、列（ビットライン）方向に形成される空隙及び／又は行（ワードライン）方向に形成される空隙によって、少なくとも部分的に施される。不揮発性メモリアレイ及び関連する製造方法が提供される。
ビットライン空隙と称される列方向に形成された空隙は、行方向の隣接するデバイス間に電気的絶縁を施すことができる。例えば、ＮＡＮＤタイプ不揮発性メモリにおける隣接するストリングなど、不揮発性記憶素子の隣接する列は、隣接する列の下にある活性領域間の基板に形成される空隙を用いて絶縁されうる。基本的にはＮＡＮＤタイプ不揮発性メモリに関して説明しているが、本明細書で説明する様々な空隙が記憶素子に対して列及び／又は行配列を利用する他のアレイにおいて利用されうることは理解されよう。
一実施形態では、基板の隣接する活性領域間で空隙が基板に形成される。空隙は、基板にエッチングされた所定の分離領域に形成されうる。分離領域において列方向に細長いキャッピング材料のストリップが形成されうる。これらのキャッピングストリップは、後続の工程ステップ中に空隙を密封し或いは空隙内部の材料の堆積を阻止することができる。キャッピングストリップの部分は、個々のキャップが得られる後工程で除去されてもよく、材料が除去される分離領域の空隙を密封し或いは維持するためにさらなる操作が実施される。例えば、行方向に新たな空隙が形成されてもよい。ワードライン空隙と称されるこれらの空隙に対する上端点を定めるために使用されるキャッピング材料は、ビットライン空隙の部分に対する上端点をさらに定めてもよい。
一実施形態では、キャッピング誘電体材料は、電荷蓄積材料の隣接するストリップの側壁（又はその一部）に沿って選択的に成長される。電荷蓄積材料のストリップは、個々の層スタック列の各部である。列は、電荷蓄積ストリップと基板表面との間のトンネル誘電体材料の層を含む。キャッピング材料は、少なくとも一時的に、空隙に対する上端点領域を定める。なお、以下で説明するようなライナーを用いるときでも、ある程度のキャッピング材料が分離領域で成長する可能性がある。したがって、材料を選択的に成長させることは、分離領域における材料の部分的な成長を不可能にするものではない。材料は、電荷蓄積ストリップの材料など層で選択的に成長されるとき、キャップが少なくとも部分的に分離領域内の空気を覆うように分離領域におけるよりも速く成長又は蓄積される。
一例では、触媒により促進される選択的成長プロセスが採用される。分離領域を定めるために、触媒層が基板のエッチングに先立って側壁に沿って形成される。分離領域は、この後、電荷蓄積材料の隣接するストリップ間の基板でエッチングされる。キャッピング材料が、この後、触媒層を用いて選択的に成長される。キャッピング材料は、分離領域において列方向に細長い。選択的成長プロセスは、触媒層を利用して電荷蓄積材料の側壁に沿って成長を促進する。キャッピング材料は、分離領域を充填するようにはこの領域に堆積しない。それゆえ、キャッピング材料は、分離領域の空気を部分的に覆う下面を含む。
別の例では、表面改質促進成長プロセス（surface modification assisted growth process）が採用される。電荷蓄積ストリップは、これらの側壁に沿った成長を促進するためにイオンインプランテーションを受ける。ストリップ間の分離領域のエッチング後、キャッピング材料は電荷蓄積ストリップ表面で選択的に成長される。材料が堆積して分離領域を覆う位置で接する。材料の少なくとも一部は、各分離領域において空気を覆い、分離領域における空隙に対する上端点を定める。
本開示の実施形態によって製造することができるＮＡＮＤタイプのメモリアレイの一例を、図３の平面図に示す。ＢＬ０〜ＢＬ４は、グローバル垂直金属ビットライン（図示せず）へのビットライン接続を表わす。例として、各ストリングに４つのフローティング・ゲート・メモリ・セルを示す。典型的に、個々のストリングは、メモリセルの列を形成する１６、３２、またはそれ以上のメモリセルを含む。ＷＬ０〜ＷＬ３と表示した制御ゲート（ワード）ラインが、（多くの場合、ポリシリコン製の）フローティングゲートの行の上の複数のストリングにまたがっている。図４は、図３のラインＡ−Ａに沿った断面図であり、制御ゲートラインを形成するポリシリコン層Ｐ２を示す。制御ゲートラインは、典型的に、自己整合スタックとしてフローティングゲート上に形成され、中間誘電体層１６２を介してフローティングゲートに容量結合される。ストリングの最上部および最下部は、それぞれ選択トランジスタ（ゲート）１７０および１７２を介してビットラインおよび共通ソースラインに接続する。ゲート１７０は選択ラインＤＳＬによって制御され、ゲート１７２は選択ラインＳＳＬによって制御される。フローティングゲート材料（Ｐ１）は、アクティブゲートとして使用するために選択トランジスタの制御ゲートに短絡することができる。フローティングゲートと制御ゲートの容量結合は、制御ゲートの電圧を高めることによってフローティングゲートの電圧を上昇させることができる。各ストリングを流れる電流が選択されたワードラインの下方のアドレス指定されたセルに蓄積された電荷のレベルのみに主に依存するように、それぞれのワードラインに比較的高い電圧を設定するとともに、選択された１つのワードラインに比較的低い電圧を設定してストリング内の残りのセルを確実にターンオンさせる。これにより、プログラミング中に、列内の個々のセルが読み出されて検証される。電流は、並列のフローティングゲートの行に沿って電荷レベル状態を読み出すために、並列の多数のストリングに対して感知される。ＮＡＮＤメモリセルアレイ・アーキテクチャの例と、メモリシステムの一部としてのそれらの動作は、米国特許第５，５７０，３１５号、米国特許第５，７７４，３９７号、および米国特許第６，０４６，９３５号に見られる。
図５は、比較的大きいフラッシュメモリアレイの一部として製造される可能性のある２つの例示的なＮＡＮＤストリング３０２および３０４の三次元ブロック図である。図５は、例として、ストリング３０２および３０４の上の４つのメモリセルを示す。図５は、Ｐウェル３２０下方のＮウェル３２６を示す。ビットライン、すなわちｙ方向は、ＮＡＮＤストリングに沿って走り、ワードライン、すなわちｘ方向はＮＡＮＤストリングまたはビットライン方向に垂直に走る。ワードライン方向は行方向と呼ばれる場合もあり、ビットライン方向は列方向と呼ばれる。Ｎウェル３２６下方のＰタイプ基板は、図５に示されていない。一実施形態では、制御ゲートがワードラインを形成する。共通ワードラインまたはそのワードライン上の各デバイスに対する制御ゲートを提供するために、行全体に一貫した導電層３３６の連続層が形成されうる。このような場合、この層は、層が対応するフローティングゲート層３３２と重なる点で各メモリセルに対して制御ゲートを形成するものと考えられうる。他の実施形態では、個々の制御ゲートが形成された後、別々に形成されたワードラインによって相互接続されうる。
図５に示すようなＮＡＮＤストリングを含むＮＡＮＤタイプ不揮発性メモリシステムを製造するとき、隣接するストリング間でワードライン方向に電気的絶縁が施される。図５に示す実施形態では、ＮＡＮＤストリング３０２は、開放領域によってＮＡＮＤストリング３０４から分離される。典型的には、絶縁材料または誘電体が、隣接するＮＡＮＤストリング間の開放領域に形成される。
本開示の実施形態に従って、空隙が列（ビットライン）及び／又は行（ワードライン）方向に導入されて、メモリ構造内の密集した構成部品の間で電気的絶縁を形成する。空隙は、隣接する電荷蓄積領域（例えば、フローティングゲート）間、隣接する制御ゲート間、及び／又は隣接するフローティングゲートと制御ゲートの間の寄生干渉を減らすことができる。空隙は、様々な材料組成を含む可能性があり、必ずしも大気に限らない。例えば、元素気体の濃度は空隙領域で変動する場合がある。空隙は、半導体構造の固形物が形成されない場合に単なる空洞である。
一実施形態では、高誘電率（Ｋ）材料が使用される（例えば、中間誘電材料の場合）。高いＫ材料は、制御ゲートとフローティングゲートの間の結合を高めることができる。一実施形態では、中間誘電材料の電荷移動を抑制又は排除するために自己整合高誘電率法（self-aligned high-Ｋ approach）が利用される。一実施形態では、従来のポリシリコン・フローティング・ゲートが原因で存在する場合がある弾道電荷プログラミング問題（ballistic charge programming issues）を抑制又は排除するために薄板／電荷トラップ・タイプ・フローティング・ゲートが組み込まれる。
図６は、一実施形態による、空隙分離を有する不揮発性記憶装置を製造する方法を説明するフローチャートである。図７Ａ〜７Ｔは、図６の方法によって製造されうる不揮発性メモリアレイの一例の直交断面図である。分離領域によって分離された基板内の活性領域の形成を含む、行又はワードライン方向の処理が示されている。空隙が、分離領域の一部として、ビットライン又は列方向に形成される。さらなる処理の前にトレンチを密封するために基板内でエッチングされたトレンチの上部にキャッピングストリップを形成するために、触媒選択誘電体成長プロセス（catalyst selective dielectric growth process）が採用される。説明する実施形態は単なる例示であり、その正確な形態は本開示を制限するものと考えられるべきでない。正確な材料、寸法、及び処理の順序は、所与の実施態様の要件によって変わる場合がある。なお、様々な外観の寸法は必ずしも一定の縮尺で描かれていない。
ステップ５０２において、メモリ製造のための基板を準備するために最初の処理が実施される。基板表面への層スタックの形成に先立って、基板に１つ以上のウェル（例えば、三重ウェル）が、典型的には形成される。例えば、ｐ型基板が使用されてもよい。ｐ型基板内に、ｎ型ウェルが作り出されてもよく、ｎ型ウェル内にｐ型ウェルが作り出されてもよい。個々のｐ型ウェル内には、様々な単位のメモリアレイが形成されてよい。ウェルは、基板をドープするために注入されてアニールされうる。また、ゼロ層形成ステップがウェル形成に先行してもよい。
ステップ５０４において、初期層スタックが基板表面に形成される。図７Ａは、基板４０２の表面に形成された層スタック４０１を示すメモリアレイ４００の、行方向またはワードライン方向のｘ軸に沿った断面図である。この例では、層スタック４０１は、トンネル誘電体層（ＴＤＬ）４０４、電荷蓄積層（ＣＳＬ）４０６、犠牲層（ＳＬ）４０８、及び１つ以上のハードマスキング層（ＨＭＬ）４１０を含む。なお、１つ以上の層が２つの層の間にあるときも、２つの層が直接接しているときも、ある層が別の層の上にあると言われる場合がある。
トンネル誘電体層４０４は、一実施形態では熱酸化によって成長された酸化物の薄層（例えば、ＳｉＯ２）であるが、種々の材料及び処理が採用されうる。化学蒸着（ＣＶＤ）処理、有機金属ＣＶＤ処理、物理蒸着法（ＰＶＤ）処理、原子層堆積（ＡＬＤ）処理、又はその他の適切な方法が、特に指定のない限り、本明細書で説明する様々な層を形成するために採用されうる。一例では、約８ナノメートル（ｎｍ）の厚さまでのトンネル酸化層が形成される。図には示さないが、トンネル誘電体層を形成する前又は後に、周辺回路領域に１つ以上の高電圧ゲート誘電体領域が形成されてよい。高電圧ゲート誘電体領域は、トンネル誘電体層よりも大きい厚さ（例えば、３０〜４０ｎｍ）に形成されてよい。
電荷蓄積層は、一実施形態ではポリシリコン・フローティング・ゲート層である。垂直寸法（基板表面に関して）又は電荷蓄積層の厚さは、実施形態によって変わる場合がある。一例では、電荷蓄積層は３０ｎｍの垂直寸法を有する。別の例では、電荷蓄積層は７０〜８０ｎｍの垂直寸法を有する。
誘電体電荷蓄積材料、金属及び非金属ナノ構造（例えば、炭素）は、電荷蓄積材料の層にも使用されうる。一実施形態では、電荷蓄積層は、電荷トラップ・タイプ・フローティング・ゲート層（a charge-trap type floating gate layer）を形成する金属層である。薄金属層の電荷トラップ・タイプ・フローティング・ゲートは、従来のポリシリコン・フローティング・ゲートで生じる可能性のあるバリスティック電荷プログラミング問題（ballistic charge programming issues）に対する懸念を軽減することができる。一実施形態では、金属フローティングゲート層は、１０ｎｍ〜２０ｎｍの厚さに形成される。別の実施形態では、２０ｎｍよりも大きいか或いは１０ｎｍよりも小さい金属厚さが採用される。一実施形態では、金属フローティングゲート層は高仕事関数金属である。一例では、金属はルテニウムである。チタン、タングステン、タンタル、ニッケル、コバルトなどの他の金属、及びこれらの合金（例えば、ＴｉＮ、ＷＮ、ＴａＮ、ＮｉＳｉ、ＣｏＳｉ、ＷＳｉｘ）を使用することができる。
犠牲層４０８は、一実施形態ではシリコン窒化物（ＳｉＮ）の層であるが、他の材料を使用することもできる。ハードマスキング層４１２は、一実施形態では、酸化物、又は酸化物と窒化物の組合せであるが、他の材料を使用することもできる。一例では、層４１２はオルトケイ酸テトラエチル（ＴＥＯＳ）である。
層スタックは、ステップ５０６においてパターン化される。ステップ５０６において適用される第１のパターンは、メモリアレイの所望の列に対応し、行で繰り返されてもよく、ｘ軸の方向であってもよい。また、パターンは、分離領域によって分離される基板の所望の活性領域に対応する。一実施形態では、ハードマスク層４１０をパターン化し、ｘ軸の方向に隣接するストリップ間に空間を有するｙ軸の方向に細長いストリップを形成するために、フォトレジストを用いる従来のフォトリソグラフィが採用される。ｘ軸の方向に異なる寸法を有する活性領域を基板に規定するために、ハードマスク層は、メモリアレイ領域で第１のサブパターンにパターン化されるとともに、周辺回路領域で１つ以上の異なるサブパターンにパターン化される。形状が小型のハードマスク層のストリップを形成するために、スペーサ補助パターニング、ナノ・インプリント・パターニング（nano-imprint patterning）、及び他のパターニング法も採用されうる。第２の方向又は行方向に繰り返されるパターンは、目標メモリアレイの列を形成するためのエッチングの第１の方向を規定してもよい。
パターンの形成後、層スタックはステップ５０８においてエッチングされる。層スタックは、ステップ５０６において形成された第１のパターンを用いてエッチングされる。層スタックは、層スタック列にエッチングされる。層スタックという用語は、処理を通じて基板に形成される層を指すために使用される。それゆえ、層スタック４０１は、初期の層スタックのエッチングに由来する層スタック列の集合体を指す場合がある。
図７Ｂは、一例として、エッチング後のメモリアレイを示している。エッチングは、ｘ軸の方向に空間を隔てるとともにｙ軸の方向に細長い、層スタック列４０３を形成する。各層スタック列４０３は、トンネル誘電体ストリップ（ＴＤＳ）４１４、電荷蓄積ストリップ（ＣＳＳ）４１６、犠牲ストリップ（ＳＳ）４１８、及びハード・マスキング・ストリップ（ＨＭＳ）４２０を含む。一実施形態では、種々の層をエッチングするために、様々な組合せの化学エッチングとともに反応性イオンエッチングが使用される。しかしながら、任意の適切なエッチング工程を使用することができる。
ステップ５１０において、第１の触媒層及びオプションの保護ライナーが、層スタック列の垂直側壁に沿って形成される。触媒層は、後続の処理ステップにおいて適用されるキャッピング層の成長及び／又は付着を促進する特性を有する材料である。例えば、触媒は、キャッピング層を後続の堆積サイクル中に成長させる種子材料でありうる。触媒は、基板などのシリコン材料の表面に酸化物又は窒化物を全く又はさほど高速で形成しない工程において、酸化物又は窒化物をその上に成長させて付着させる材料であってもよい。オプションの保護ライナーは、後続の工程ステップ中に触媒層を保護するために、触媒層の垂直側壁に沿って形成されてもよい。
図７Ｃは、触媒層４２２及び保護ライナー４２４の形成後のステップ５１０の結果を示す。触媒層は、層スタック列４０３の垂直側壁４０５に沿って形成される。一方、保護ライナー４２４は、触媒層の垂直側壁に沿って形成される。一例では、触媒材料は、約０．５ｎｍの厚さを有するアルミニウム酸化物（ＡｌＯｘ）などの酸化物である。触媒層は、堆積された後に、列側壁に沿った個々の部位に離すためにエッチバックされてもよい。
一実施形態では、触媒層は、触媒又は触媒前駆体と、これに続く共形触媒層（conformal catalyst layer）を成長させるシリコン含有前駆体（ガス）の導入によって形成される。触媒又は触媒前駆体は、トリメチルアルミニウム（Ａｌ（ＣＨ３）３）、ヘクサキス（ジメチルアミノ）アルミニウム（Ａｌ２（Ｎ（ＣＨ３）２）６）又はトリメチルアルミニウム（ＡＬ（ＣＨ３）３）、トリエチルアルミニウム（Ａｌ（ＣＨ２ＣＨ３）３）、又は三塩化アルミニウム（ＡｌＣｌ３）などの、アルミニウム系前駆体を含んでいてもよい。他の前駆体が使用されてもよい。シリコン含有前駆体は、アルコキシシラノール類、アルキルアルコキシシラノール類、アルキルアルコキシシランジオール類、及びアルコキシシランジオール類など、シラノール類及びシランジオール類を含んでいてもよいが、これらに限定されない。他の前駆体は、トリス（ｔｅｒｔ−ブトキシ）シラノール（（Ｃ４Ｈ９Ｏ）３ＳｉＯＨ）、トリス(ｔｅｒｔ−ペントキシ)シラノール（Ｃ５Ｈ１１Ｏ）３ＳｉＯＨ）、ジ(ｔｅｒｔ−ブトキシ)シランジオール（（Ｃ４Ｈ９Ｏ）２Ｓｉ（ＯＨ）２）、及びメチルジ（ｔｅｒｔ−ペントキシ）シラノールを含みうる。前駆体暴露は、所望の厚さの触媒層を形成するために、何度も繰り返されてよい。
ステップ５１２において、分離領域を形成するために、基板がエッチングされる。基板は、層スタック列の下にある活性領域と、活性領域を分離する分離領域またはトレンチと、に分割される。図７Ｄは、分離領域４３０を形成するためのエッチング後のメモリアレイを示す。分離領域４３０は、各層スタック列４０３の下の活性領域４２１によって分離される。一例では、基板内の分離領域の深さは２００ｎｍである。一実施形態では、様々な深さ、例えば、１８０〜２２０ｎｍの範囲が採用されうる。
ステップ５１２において、基板内の分離領域の露出面に沿って誘電体ライナーが形成される。ライナーは、各分離領域の側壁及び下面を覆う。別の実施形態では、分離領域に誘電体ライナーが全く形成されない。図７Ｅは、一例として、各トレンチ内に誘電体ライナー４３２を形成後のメモリアレイを示している。一実施形態では、ライナーは直接部分酸化を用いて形成しうるような、熱成長酸化物である。酸化物ライナー４３２は、シリコン基板の露出面で成長するが、触媒層４２２や保護層４２４の露出面では成長しない。他の実施態様において、他の工程及び材料（例えば、高温酸化物（ＨＴＯ））が用いられてもよい。例えば、分離領域にライナーを選択的に堆積させる方法が使用されてもよい。一例では、ライナーは４ｎｍ又はそれ以下の厚さを有する。他の例では、さらに大きい厚さが採用されてよい。図７Ｅに示すように、エッチング領域４３０及び形成ライナー４３２は、保護ライナー４３２の除去をもたらしてもよい。他の例では、保護ライナーが残っていてもよい。
ステップ５１６において、第１の触媒層を用いて、キャッピングストリップ（capping strips）が形成される。各キャッピングストリップは、基板内の分離領域を覆うことで、対応する分離領域における空隙を規定する固体上面またはキャップを提供する。特に、各ストリップの下面は、分離領域における空隙の上端点を定める。各ストリップの下面は、対応する分離領域における空気を少なくとも部分的に覆う。各空隙は、対応する分離領域の底部における誘電体ライナーの上面によって規定された、下端点を有する。
図７Ｆは、一実施形態におけるステップ５１６の結果を示す。キャッピングストリップ４３４は、分離領域４３０を覆い、各分離領域における空隙４３６を定める。空隙はｙ方向に細長い。空隙は、ｙ方向に延在しており、基板の隣接する層スタック列４０３及び／又は隣接する活性領域４２１の素子間に電気分離を施す。空隙の（基板表面に対する）垂直寸法および（ｘ軸に沿った）行寸法は、所与の実施態様の具体的要件（例えば、適切な分離パラメータ）を満たすように変更可能である。空隙は、分離領域の部分及び隣接する層スタック列間の空間の部分に、或いは図７Ｆに示すように分離領域内のみに形成されてよい。
図７Ｆに、触媒層４２２では選択的に成長するが分離領域４３０におけるライナー４３２では成長しない層が使用される場合の例を示す。一例では、アルミニウム酸化物（ＡｌＯｘ）触媒層で選択的に成長する酸化物が採用される。ストリップ４３４は、高密度プラズマ（ＨＤＰ）酸化物のストリップであってもよい。層４２２の垂直側壁に沿ってストリップ４３４に対する材料を選択的に堆積させるために、循環堆積法が採用されうる。種子層として触媒４２２を用いる一実施形態では、パルス層堆積（ＰＬＤ）法が採用される。酸化物キャッピング材料４３４が触媒４２２に沿って成長しうるように、様々な前駆体が周期的に堆積されうる。一実施形態では、酸化ケイ素前駆体ガスがパルスレーザー堆積法で導入されて、ストリップ４３４を形成する。別の実施形態では、ＣＶＤ法が採用される。一例では、参照によりその全体を本明細書に組み込まれる米国特許第７，８６３，１９０号で説明される工程が、酸化物ストリップ４３４を選択的に堆積させるために採用されうる。
図に示すように、材料４３４は、分離領域内のライナー４３２に形成されない。この例では、触媒４２２が基板表面のレベルまで完全に広がる場合、得られるキャッピングストリップは基板表面のレベルに下面を有する。列間を真直ぐに延ばして示しているが、空隙４３６の上端点が基板表面の下方又は基板表面に上方にあるように、キャッピングストリップの下面は凹形又は凸形を有していてもよい。他の例では、ある量のキャッピング材料が分離領域内部に堆積してもよい。とは言っても、触媒層では選択的成長が促進されるので、分離領域では触媒層よりも堆積が低速となる。したがって、各キャッピングストリップの少なくとも一部分がその対応する分離領域の空気を覆うように、材料が分離領域を充填する前に、材料は分離領域の上方で接する。これは、例えば、キャッピングストリップを触媒層又は電荷蓄積領域に沿って選択的に成長させる、と言われる場合がある。
図７Ｆは、さらに、ハードマスキング層４２０を除去してストリップ４１８及び４３４を平坦化するための、化学機械研磨またはエッチバック工程の結果を示している。犠牲ストリップ４１８及びキャッピングストリップ４３４の交互配置されたストリップによって、平坦な上面が形成される。
ステップ５１８において、キャッピングストリップは、隣接する層スタック列間の間隙内に陥凹（リセス(recess)）される。図７Ｇは、一例における、ステップ５１８の結果を示す。各キャッピングストリップ４３４の上面は、各電荷蓄積ストリップ４１６の上面の下方に陥凹される。 触媒層も陥凹される。陥凹の量は実施形態によって変わってもよい。一例では、キャッピングストリップ４３４の上面と電荷蓄積ストリップの上面のレベルとの距離は７０〜８０ｎｍであるが、異なる距離が採用されてもよい。一実施形態では、犠牲ストリップ４１８または電荷蓄積ストリップ４１６をエッチングせずに（あるいは実質的にエッチングして）、酸化物をエッチバックするために、酸化物４３４に対して選択的に反応性イオンエッチングが採用される。犠牲ストリップ４１８の残存部分は、図７Ｈに示すように除去されうる。
ステップ５２０において、中間誘電体層が形成される。中間誘電体層は、一実施形態において、約９〜１２ｎｍの厚さを有する酸化物、窒化物、及び酸化物（ＯＮＯ）の３層である。しかしながら、様々な厚さ及び材料が採用されてもよい。一実施形態では、フローティングゲート結合に対して強化された制御ゲートを提供する一方で、中間層の電荷移動を抑制又は排除するために、高Ｋ（誘電率）材料が中間誘電体に採用される。
ステップ５２２において、制御ゲート層が層スタック上面に形成される。一実施形態では、制御ゲート層はポリシリコンである。ポリシリコンは、インサイチュ（in-situ）で、或いは形成後に、ドープされてもよい。別の実施形態では、制御ゲート層は、少なくとも部分的に金属で形成される。一例では、制御ゲート層は、ポリシリコンから形成される下部と、金属から形成される上部とを有する。シリサイド化を防止するために、ポリシリコンと金属の間にバリア層が形成されてもよい。制御ゲート層は、例として（基板表面から離れるにつれて上層へ向かって）、：バリア金属（barrier metal）及び金属；バリア金属、ポリシリコン、及びシリサイド；バリア金属及びシリサイド物（例えば、ＦＵＳＩ）；ポリシリコン、バリア金属、及び金属を含みうる。バリア金属は、Ｔｉ、ＴｉＮ、ＷＮ、及びＴａＮ又は適切な電子仕事関数を有する関連合金との組合せを含んでいてもよいが、これらに限定されない。金属は、Ｗ、ＷＳｉｘ、又はその他の同様な低抵抗率金属を含んでいてもよいが、これらに限定されない。シリサイドは、ＮｉＳｉ、ＣｏＳｉを含んでいてもよいが、これらに限定されない。一例では、制御ゲート層は、部分的に又は完全にシリサイド化された制御ゲート構造を形成するように、制御ゲートにエッチングされた後にシリサイド化されるポリシリコンである。制御ゲート層は、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、めっき、又はその他の方法によって形成されてよい。
図７Ｈは、一実施形態におけるステップ５２０及び５２２の結果を示す。中間誘電体層４４０が、基板上に形成される。中間誘電体層が、各電荷蓄積ストリップ４１６及びキャッピングストリップ４３４の側壁及び上面に沿って実質的に均一な厚さに形成されるように、この例では等方性堆積法が採用される。制御ゲート層４４２が、中間誘電体層上に形成される。制御ゲート層は、一例では、約１００ｎｍの深さに形成されたポリシリコンの層である。しかしながら、様々な材料（例えば、金属）が使用されて、種々の厚さに形成されてもよい。別の実施形態では、犠牲ストリップ及びキャップが研磨され、或いはエッチバックされて、犠牲ストリップを除去し、キャップを陥凹させることなく平面を作り出す。この場合、フラットタイプのセル構造が形成されうる。
ステップ５２４において、第２のパターンが層スタックに適用される。第２のパターンは、第１のパターンを用いたエッチングの方向に対して直角にエッチングするように形成される。第２のパターンは、ハードマスキング材料及び／又はフォトレジストのストリップや、他の適切なマスクのストリップを含んでいてもよい。これらのストリップは、ｙ軸に沿った列方向のストリップ間に間隔を有して、ｘ軸に沿った行方向に伸長している。パターンは、各メモリセルの電荷蓄積領域に対するゲート長を規定するために使用されうる。
図７Ｉは、ｙ軸の方向又はビットライン方向の断面でデバイスを示す、図７Ｈの線Ｂ−Ｂに沿った断面図である。図７Ｉは、第２のパターンを形成後の、ステップ５２４の結果を示す。制御ゲート層４４２には、１つ以上のハードマスキング層４４４が形成される。フォトレジストのストリップ４６５又は別のパターニング手段が適用される。ストリップは、制御ゲート及び電荷蓄積領域に対する所望の列寸法に対応する。第２のパターンによるエッチングは、列又はビットライン方向に延在する電荷蓄積領域のゲート長を定めるために使用されることになる。
ステップ５２６において制御ゲート層は、中間誘電体層上で、行方向に細長い個々の制御ゲートにエッチングされる。エッチングは、制御ゲート層の中を進み、中間誘電体層のエッチング前に停止する。中間誘電体層の一部分はエッチングされてもよいが、エッチングは、中間誘電体層を完全にエッチングする前に終了する。
図７Ｊは、一実施形態におけるステップ５２６の結果を示す。ハードマスキング層４４４はハードマスキングストリップ４５４にエッチングされ、制御ゲート層４４２は制御ゲート４５２にエッチングされる。一実施形態では、制御ゲート４５２は、メモリアレイのワードラインを形成する。別の実施形態では、ワードラインが形成されて制御ゲートに接続されてもよい。
ステップ５２８において、第２の触媒層が制御ゲートの垂直側壁の表面に形成され、オプションとして、ハード・マスク・ストリップ４５４の側壁の表面に第２の触媒層が形成される。第１の触媒層に関して説明したように、第２の触媒層は、その後に形成された層（この場合、以下で説明する一時的なキャッピング層）の成長及び／又は付着を可能にし、或いは促進する。オプションの保護ライナーも、第２の触媒層の側壁に沿って形成されてもよい。
図７Ｋは、一実施形態におけるステップ５２８の結果を示す。第２の触媒層４５６は、制御ゲートのみに触媒を形成するための選択的な成長工程を用いて、制御ゲート４５２の垂直側壁４０７に沿って形成される。一例では、触媒は、約０．５ｎｍの厚さを有する酸化アルミニウム（ＡｌＯｘ）などの酸化物であるが、前述のような他の材料及び厚さが採用されてもよい。触媒層は、堆積された後に、エッチバックされてもよい。これにより、図に示すように、隣接する制御ゲート間の中間誘電体ストリップ４４０を露出させながら、触媒層が列側壁に沿った個々の部位に分離される。
ステップ５３０において、層スタックは、第２のパターンを用いて再びエッチングされる。エッチングは、中間誘電体ストリップ４４０、電荷蓄積ストリップ４１６、及びオプションとしてトンネル誘電体ストリップ４１４の一部又は全部に対して継続して行われる。スタックの様々な層をエッチングするために、１つ以上の化学エッチングを用いた、反応性イオンエッチング又は別の適切なエッチング工程が採用されてもよい。
図７Ｌは、一実施形態におけるステップ５３０の結果を示す。エッチングは、層スタック行４１１を形成する。層４４０が中間誘電体ストリップ（ＩＤＳ）４６０にエッチングされ、電荷蓄積ストリップ４１６は各々が電荷蓄積領域（ＣＳＲ）４６６の列にエッチングされる。また、行方向のエッチングは、エッチングの深さに応じて、個々のキャップ（図示せず）にキャッピングストリップ４３４をエッチングすることになる。層スタックの行へのエッチング後、注入工程が実施されて、ｎ＋ソース／ドレイン領域を作り出すことができる。一実施形態では、ｎ＋ソース／ドレイン領域は、ヒ素又はリンなどのｎ型ドーパントを、電荷蓄積領域の下にある基板チャネル領域に隣接する位置でｐウェルに注入することによって作り出される。
ステップ５３２において、仮キャップが制御ゲート間に形成される。仮キャップは、一例としては、ＰＬＤを用いて形成されたＨＤＰ酸化物などの酸化物が挙げられる。一実施形態では、キャップの材料が堆積されて、触媒層４５６に直接付着する。別の実施形態では、ＰＬＤ工程において、１つ以上の前駆体が触媒層と反応してキャップ材料を成長させる。
図７Ｍは、一実施形態におけるステップ５３２の結果を示す。仮キャップ４７０が、触媒層４５６の長さに沿って垂直に延在する制御ゲート４５２の間に形成される。キャップは、列方向の隣接する制御ゲート間で、完全に延在している。
図７Ｎは、オプションのスペーサ誘電体４７４の形成を示す。スペーサ誘電体は、ハード・マスク・ストリップ４５４間でキャップ４７０の上面に形成される。一実施形態において、酸化物であるスペーサ誘電体は、図に示すようにキャップ及びハード・マスク・ストリップ４５４を覆うように堆積されうる。堆積後、図７Ｏに示すように層スタックに対して余分なスペーサ材料を除去して平坦な上面を作り出すために、エッチバック又は研磨工程が採用されてもよい。酸化物４７４をエッチングすることによって、酸化物スペーサ４８４が形成される。
ステップ５３４において、仮キャップは、制御ゲートの上面のレベルの下方に陥凹される。図７Ｐは、一実施形態におけるステップ５３４の結果を示す。ハード・マスク・ストリップを使用して、酸化物スペーサ４８４及び仮キャップをエッチングして、キャップを制御ゲートの下方に陥凹させることができる。この工程によって、各制御ゲートの上部が露出されて、その後のシリサイド化が可能になる。
ステップ５３６において、制御ゲートはシリサイド化される。ステップ５３８において、様々なシリサイドが形成されうる。例えば、ＮｉＳｉ、ＣｏＳｉ２、ＴｉＳｉ２などの金属Ｓｉ合金が形成されうる。一実施形態では、完全にシリサイド化された（ＦＵＳＩ）制御ゲートが形成される。金属が制御ゲートの露出面に堆積され、これに引き続いて高速熱アニーリング工程を行うことで、シリサイドを作り出すことができる。堆積された金属は、露出ポリシリコンと反応して、制御ゲートを完全にシリサイド化された制御ゲートに変換させる。
図７Ｑは、一実施形態におけるステップ５３６の結果を示す。各制御ゲートの上部４５３は、シリサイドに変換される。ステップ５３８において、例えば、酸化物に対して選択的にエッチングすることによって、仮キャップが除去される。図７Ｒは、一実施形態におけるステップ５３８の結果を示す。
ステップ５４０において、誘電体ライナーが層スタック行の側壁に沿って形成される。図７Ｓは、一実施形態におけるステップ５４０の結果を示す。ライナー４８４（例えば、酸化物）が、層スタック行の側壁４１３に沿って形成され、制御ゲート４５２の上表面の上に形成され、トンネル誘電体ストリップ４１４の露出した上表面の上に形成される。また、誘電体ライナーは、ビットライン空隙４３６に沿って露出される行（ｙ方向に延在する）の側壁（図示せず）に沿って、形成されることになる。
ステップ５４２において、層スタック行間のワードライン空隙を規定するために、ワードライン空隙キャップが形成される。空隙は、ｘ方向に細長い。空隙は、ｘ方向に延在して隣接する層スタック行の素子間に、電気分離又は遮蔽を施す。空隙の垂直寸法及び（ｙ軸に沿った）列寸法は、所与の実施態様の具体的要件を満たすように変化しうる。空隙は、セルの隣接する行間で、ワードライン方向に延在する。一例では、空隙は、（トンネル誘電体層４１４とライナー４８６によって空隙から分離された）基板表面の上方から、制御ゲート４５２の上面の上方まで延在する。空隙は、他の例では、さらに小さくても大きくてもよい。
図７Ｔは、ステップ５４４の結果を示している。ステップ５４４は、非等方性の堆積工程を用いて、キャッピング層４８８が層スタック行に形成される例である。非等方性の堆積工程を用いることによって、材料４８８は、層スタック行の上部で不均等に堆積されることになる。一実施形態では、層４８８は、酸化物（例えば、ＴＥＯＳ、ＰＥＣＶＤシラン酸化物又はＨＤＰ酸化物）である。しかし、他の実施態様において、窒化物などの他の材料が使用されてもよい。材料４８８は、素早く堆積して、行間の空間の位置で接し、ｘ方向に細長い空隙４８７を形成する。材料４８８は、層スタック行の垂直側壁４１３の一部で、ライナー４８６に沿って基板表面に向かって垂直に延在する。この垂直寸法の大きさは、材料４８６の下面における空隙の上端点を規定することになる。この例では、空隙が、制御ゲートの上面のレベルを越えて垂直に延在することが分かる。図には示さないが、誘電体４８８の一部分は行間の空間に入っていてもよい。誘電体４８８のこの部分は、空隙の下端点を上昇させてもよい。堆積は僅かであり、空隙の大きさをわずかに減少させるだけである。図には示さないが、層４８８から個々のキャップを形成するために、研磨又はエッチング・バック・ステップが適用されうる。キャッピング層４８８は、ワードライン空隙４８７を密封するプラグを形成するために研磨されうる。さらなる処理ステップのために、平面が生成されてもよい。
なお、図７Ｌに示すような層スタック行を形成するためのエッチングでは、層スタック行間のキャッピングストリップ４３４の一部分をエッチングしてよい。図７Ｎに示すように、形成された仮キャップ４７０は、後続の処理中にビットライン空隙への材料の堆積を阻止する。最後に、層４８８から形成されたワードライン空隙キャップは、この後、層スタック行を形成するためのエッチングから生じる露出部分のビットライン空隙に対する上端点を提供する。層４８８から形成された複数のキャップは、ビットライン空隙に対する上端点をともに形成してもよい。それゆえ、ビットライン空隙は、位置に対応する２つの異なる垂直寸法を有していてもよい。別の実施形態では、ストリップ４３４がエッチングされない可能性がある。
ステップ５４６において、フロントエンド処理が終了される。一例では、ステップ５４６は、選択及び周辺回路トランジスタのフローティングゲート及び制御ゲート領域を相互接続するステップを含んでいてもよい。周辺ゲート接続部は、コンタクトを個々のゲート領域に形成し、或いは複数のトランジスタを共通制御ラインに接続するために、ビア又はコンタクトホールなどを用いて形成されうる。選択ゲートトランジスタは、単一のゲート構造を形成するために制御ゲート領域に短絡された、フローティングゲート領域を有しうる。また、アレイ接続部がパターン化されて形成されてもよい。コンタクトなどの形成後、周知の技術に従ってデバイスを完成するための金属層などを形成するためのバックエンド処理が、さらに実施されうる。アレイの製造を終了させるために、様々なバックエンド処理が実施されうる。例えば、パッシベーション誘電体層が堆積され、続いて、メモリ・セル・ストリングなどの終端部でラインをソース及びドレイン領域に接続するための金属導線及びビアが形成されてもよい。
図８Ａ〜８Ｆは、ワードライン空隙４８７を形成する別の実施形態を示す、ｙ軸に沿った直交断面図である。図８Ａは、図７Ｌに示すような、制御ゲート層４４２を制御ゲート４５２にエッチングし、第２の触媒層４５６を形成した後の層スタックを示している。この例では、第２の触媒層は、犠牲ストリップ４５４の側壁及び上面と制御ゲート４５２の側壁とに完全に沿って形成される。触媒の形成後、中間誘電体ストリップ４４０及び電荷蓄積ストリップ４１６が、図８Ｂに示すようにエッチングされる。キャッピングストリップ４７０に対する仮キャッピング層４６９が、図８Ｃに示すように形成される。前述のように、第２の触媒層４５６でキャッピング層を選択的に成長させるために、ＰＬＤ工程が採用されてもよい。キャッピング材料は、制御ゲートおよび犠牲ストリップ４５４が隣接する間で、完全に列方向に延在する。
図８Ｄは、平坦な上面を形成するための研磨又はエッチバックの後の層スタックを示す。キャッピング材料をエッチバックすると、行方向に細長い個々のキャップ４７０が形成される。個々のキャップは、この後、図８Ｅに示すように制御ゲートの基準面の下方に陥凹される。犠牲ストリップ４５４は、酸化物及び触媒層をエッチバックするためのマスクとして働く一方で、制御ゲートを保護する。キャップの陥凹後、犠牲ストリップは除去されてもよい。処理は、この後、露出された制御ゲートをシリサイド化することによって、図７Ｒに示すように継続することができる。
シリサイド化された制御ゲートが使用されない一実施形態では、触媒層を形成せずに図７Ｌに示すように層スタックをエッチングして行４１１を形成することによって、ワードライン空隙が形成されうる。この後、ライナー４８６が図７Ｓに示すように形成され、これに続いてキャッピング材料が図７Ｔに示すように形成されうる。
図９及び１０Ａ〜１０Ｎは、ビットライン及びワードライン空隙を形成する別の実施形態を説明する。説明する実施形態は単なる例示であり、その正確な形態は本開示を限定するものと考えられるべきでない。空隙は、先の場合と同様に、分離領域の一部としてビットライン又は列方向に形成される。この実施形態では、分離領域の上部にキャッピングストリップを形成するために、表面改質によって誘発される選択的成長プロセスが使用される。
図９のステップ５５２〜５５４において、基板が処理され、これに続いて層スタックが形成される。図１０Ａは、一例において、ステップ５５２〜５５４の結果により製造されたメモリアレイの、ｘ軸に沿った断面図である。前述したように、トンネル誘電体層４０４、電荷蓄積層４０６、犠牲層４０８、及び１つ以上のハードマスキング層４１０が、層スタック４０１を構成する。
層スタックはステップ５５６においてパターン形成され、ステップ５５８においてエッチングされ、先の場合と同様に、基板表面で停止する。ステップ５６０において、電荷蓄積ストリップは、電荷蓄積ストリップにおいてキャッピング材料の選択的成長をその後に促す、表面改質を受ける。
図１０Ｂに、一実施形態におけるステップ５５６〜５６０の結果を示す。図１０Ｂには、前述のように、ｙ軸の方向（列方向）に細長い層スタック行４０３が示されている。図１０Ｂでは、イオンインプランテーションが表面改質に採用される例を示す。イオンインプランテーションは、電荷蓄積材料の表面を改質して軽度から中度にドープされた電荷蓄積ストリップを形成するために使用することができる。以下でさらに十分に説明するように、電荷蓄積層のドーピング濃度（例えば、ｎ型不純物）は、後で形成される制御ゲート材料の濃度よりも低いレベルに選択されてもよい。とは言っても、ドーピング濃度は、後続の製造ステップにおいてキャッピング層の選択的成長を可能にするために、従来の電荷蓄積領域の場合よりも高くてもよい。
ステップ５６２において、基板は、層スタック列の下にある活性領域を分離する分離領域を形成するためにエッチングされる。図１０Ｃは、活性領域４２１を分離する分離領域４３０を有する、一実施形態におけるステップ５６２の結果を示す。
ステップ５６４において、キャッピング層が、電荷蓄積ストリップ上に選択的に成長するとともに、スタックの他の層で任意的に成長する。図１０Ｄは、一実施形態におけるステップ５６４の結果を示している。（図１０ではストリップ４３１に形成された後のキャッピング層を示しているが、）キャッピング層は、電荷蓄積ストリップの側壁で成長し、側壁間の空間を満たす。図に示すように、選択的成長プロセスが行われるのは、この例における表面改質された電荷蓄積ストリップのみに限定されるわけではない。また、キャッピング層は、分離領域の側壁及び下面、トンネル誘電体ストリップ４１４の側壁、ならびに犠牲ストリップ４１８の表面に形成されてもよいし、又はこれらの表面の一部に沿って形成されてもよい。とは言っても、電荷蓄積ストリップの表面改質により、キャッピング層は、電荷蓄積ストリップの改質された側壁でより速く形成しうる。それゆえ、キャッピング層は、分離領域でも成長する可能性があるが、改質された側壁に沿ってより速く堆積する。したがって、空隙４３６が分離領域内に形成されるように、キャッピング層は分離領域４３０の上方で接してこの領域を（少なくとも一時的に）密封するか、あるいは、分離領域４３０に（少なくとも一時的に）上キャップを施す。分離領域が完全に充填される前にキャッピング層が接合して、分離領域及び空隙に対して上面を提供するように、キャッピング層は層スタック列に沿ってより速く堆積する。酸化物は、トレンチの上部に、固体ブリッジ又は誘電体キャップを「ピンチオフする(pinch off)」または形成することになる。この例では、空隙４３６の上端点を定めるキャッピング層の下面は、基板表面の上方にある。キャップは、別の例ではトレンチの中に延在していてもよい。また、図１０Ｄは、平坦な層スタック表面を作り出すための研磨又はエッチバック工程の結果を示す。この例では、ハード・マスキング・ストリップ４２０が除去される。エッチバックによって、キャッピング層から、個々のキャップ４３１が形成される。
一実施形態では、キャッピング層は、高密度プラズマ化学気相堆積プロセス（ＨＤＰ−ＣＶＤ）を用いて形成される酸化物である。堆積中、改質表面に核形成層を形成するために、ＴＥＯＳとオゾン（Ｏ３）の混合物が第１の比で適用されてもよい。核形成層は、未処理の表面にも形成されてもよい。しかし、改質表面に大量に堆積する程度には、未処理の表面には速く形成されない。核形成層の形成後、Ｏ３に対するＴＥＯＳの比は、電荷蓄積ストリップの改質表面における酸化物の選択的成長を促進するために変更されてもよい。例えば、オゾンの量が増加されてもよい。単結晶シリコン基板上よりもポリシリコン電荷蓄積層上においてより速く酸化物を堆積する、他の堆積技術を用いても良い。
ステップ５６６において中間誘電体層が形成され、ステップ５６８において制御ゲート層が形成される。一実施形態では、キャップ４３３をまず陥凹することができ、これに続いて図７Ｇで説明するように残る犠牲ストリップ４１８を剥離することができる。こうして、電荷蓄積領域を行方向に取り囲むことによって、電荷蓄積ストリップ間の空間の少なくとも一部分に中間誘電体層及び制御ゲート層を形成して、制御ゲートと下層の電荷蓄積領域との間の結合を改善することができる。別の実施形態では、犠牲ストリップ及びキャップを研磨又はエッチバックして犠牲ストリップを除去し、キャップを陥凹せずに平面を作り出すことができる。この場合、フラットタイプのセル構造が形成されうる。
図１０Ｅは、図１０Ｄの線Ｃ−Ｃに沿ったメモリアレイの断面図である。図１０Ｅは、トンネル酸化物ストリップ４１４及び電荷蓄積ストリップ４１６を含む層スタックを示している。犠牲ストリップ４１８は除去されており、中間誘電体層４４０、制御ゲート層４４２、及び１つ以上のハードマスキング層４４４が形成されている。
ステップ５７０において、第２のパターンが層スタック上に形成される。第２のパターンは、ステップ５５６において適用された第１のパターンの方向（列方向）に対して直角の方向（行方向）に延在するストリップ（図示せず）を含む。ステップ５７２において、制御ゲート層４４２を制御ゲートにエッチングするために、第２のパターンが使用される。図１０Ｆは、一実施形態におけるステップ５７０及び５７２の結果を示している。ハードマスキング層４４４をエッチングしてストリップ４５４を形成するために、フォトレジストのストリップ又は他のパターニング手段が使用される。この後、制御ゲート層をエッチングして制御ゲート４５２を形成するために、ストリップ４５４がマスクとして使用される。エッチングは、中間誘電体４４０に達すると停止する。
ステップ５７４において、制御ゲート側壁の表面が改質される。図１０Ｇは、制御ゲート４５２に改質表面４５７を形成するためにイオンインプランテーションが採用される実施形態を示している。一実施形態では、ステップ５７４におけるインプランテーションは、電荷蓄積層に対するステップ５６０におけるインプランテーションで採用される濃度よりも高い濃度にある。このようにして、後続の工程における選択的成長プロセスは、電荷蓄積層においてより低速な成長とされるか成長が抑制される一方で、制御ゲートストリップにおいて促進することができる。一例では、制御ゲート層及び電荷蓄積層はいずれもポリシリコンである。
ステップ５７６において、層スタックは、ストリップ４５４を用いてさらにエッチングされる。エッチングは、一実施形態ではトンネル誘電体層まで続けられるが、トンネル誘電体の全部分又は一部分を貫くまで続けられてもよい。図１０Ｈは、一実施形態におけるステップ５７６の結果を示している。層スタック行４１１は、トンネル誘電体ストリップ及び分離領域４３０の上を横切るように、行方向に延在している。層スタック行の各々は、ハード・マスキング・ストリップ４５４、制御ゲート４５２、中間誘電体ストリップ４６０、及び電荷蓄積領域４６６を含んでいる。エッチングによって行間のキャップ４３１の部分を除去することによって、ビットライン空隙を露出させることができる。以下で説明するように、ワードライン空隙及びキャップを形成すると、これらの露出された領域における空隙に対する上端点をその後に提供することになる。
ステップ５７８において、仮キャッピング層は制御ゲートの垂直側壁の改質表面で選択的に成長される。前述のように、制御ゲートは、電荷蓄積領域のドーピング濃度よりも高いドーピング濃度でイオンインプランテーションを受ける。このように、ポリシリコン上で選択的に成長する誘電体（例えば、酸化物）は、制御ゲートストリップの側壁上で仮キャッピング層を選択的に成長させる一方で、電荷蓄積層の側壁上では成長させない（或いは、さほど高速で成長しない）ように、使用することができる。
図１０Ｉは、一実施形態におけるステップ５７８の結果を示している。キャッピング材料は、仮キャップ４７１を形成する制御ゲート４５２の改質表面５０２上で、選択的に成長する。ステップ５６４で形成されるキャッピングストリップ４３１と同様に、キャッピング層は、イオンインプランテーションによる改質を受けた表面で選択的に成長する。この例では、改質によって、ポリシリコン制御ゲート層におけるキャッピング層の成長が促進される。他の実施形態では、ある量のキャッピング層が、電荷蓄積領域４６８の非改質表面で成長する場合もある。それにもかかわらず、改質によって、電荷蓄積層よりも制御ゲート層で、キャッピング材料がより速く成長する。したがって、キャッピング材料は、電荷蓄積領域よりも制御ゲート上により速く堆積することになる。同様に、少量のキャッピング層が、中間誘電体ストリップ４６０及びトンネル誘電体ストリップ４１４で成長することが可能である。このようにして、行間の空間が完全に充填される前に、キャッピング材料は、行間の空間の上方で互いに接する。したがって、空間が充填される前に、密封部または固体上面が形成される。
ステップ５８０において、仮キャップの上面が制御ゲートの上面レベルの下方にあるように、仮キャップが陥凹される。一実施形態では、図８Ｄ〜８Ｅで説明した態様と同様に、犠牲窒化物ストリップをマスクとして用いてキャップの酸化物材料をエッチバックすることによって、仮キャップは直接に陥凹される。別の実施形態では、スペーサ誘電体４７４（例えば、酸化物）が図１０Ｊに示すように形成される。スペーサ材料及びハード・マスキング・ストリップ４５４は平坦化されて、図１０Ｋに示すように、ストリップ４５４間のスペーサ４８４が形成される。この後、窒化物をマスクとして使用して、制御ゲート４５２の基準面の下方へキャップ４７１を陥凹させる。犠牲窒化物ストリップ４５４は、キャップ４７１の陥凹後に除去される。図１０Ｌは、キャップ４７１を陥凹後のメモリアレイを示している。
ステップ５８２において、制御ゲートがシリサイド化される。図１０Ｍは、一実施形態におけるステップ５８２の結果を示している。制御ゲート４５２は、各制御ゲートに対して金属ケイ素化物端部４５３を作り出すためにシリサイド化されている。制御ゲートのシリサイド化後、ステップ５８４において、仮キャップが層スタック行間の空間から除去される。キャップの除去後、誘電体ライナーが、層スタック行の表面に形成されるとともに、層スタック行の垂直側壁に沿って形成される。図１０Ｎは、一実施形態におけるステップ５８２及び５８４の結果を示している。誘電体ライナー４８６は、制御ゲート４５２の上面に形成されるとともに、制御ゲート４５２、中間誘電体ストリップ４６０、及び電荷蓄積領域４６６の垂直側壁に沿って形成される。
ステップ５８６において、恒久ワードライン空隙キャップ（permanent word line air gap caps）を用いて、空隙が、層スタック行の間の空間の少なくとも一部に形成される。図１０Ｏは、一実施形態におけるステップ５８６の結果を示している。ステップ５８６では、前述のように非等方性堆積工程を用いて、層スタック行の表面にキャッピング層４８８が形成される。図には示さないが、層４８８から個々のキャップを形成するために、研磨又はエッチバックステップが適用されうる。ステップ５８８において、フロントエンド処理が終了される。
シリサイド化制御ゲートが使用されない一実施形態では、制御ゲートに対する表面改質を実施せずに、図１０Ｈに示すように層スタックをエッチングして行４１１を形成することによって、ワードライン空隙を形成することができる。ライナー４８６は、図１０Ｎに示すようにエッチング直後に形成可能であり、これに続いて図１０Ｏに示すようにキャッピング材料を形成しうる。
さらに、図７Ｊ〜７Ｔ又は８Ａ〜８Ｅに示すような仮ワードライン空隙を形成するために触媒層を用いる工程は、図１０Ｅ〜１０Ｏに示すワードライン空隙形成工程に代替されてもよい。同様に、図１０Ｅ〜１０Ｏに示すような表面改質を用いる工程は、図７Ｊ〜７Ｔに示すワードライン空隙形成工程に代替されてもよい。
図１１Ａ〜１１Ｆは、ステップ５５２〜５６４においてビットライン空隙を形成する図９の工程に対する変形例を示す断面図である。図１１Ａは、基板４０２を処理し、層スタック４０１を形成し、パターン形成（図示せず）した後のステップ５５２〜５５６の結果を示している。パターンの形成後、層スタックは、ステップ５５８で説明するようにエッチングされ、イオンがステップ５６０において電荷蓄積ストリップに注入される。電荷蓄積ストリップへのイオンの注入後、電荷蓄積ストリップの改質表面を保護するために、保護ライナーが層スタック行に適用される。図１１Ｂは、層スタック行４０１の垂直側壁に沿って形成された窒化物ライナー４２１を示す。ライナーは、等方性堆積工程を用いて形成され、層スタック行に沿ってライナーを形成するためにエッチバックされてもよい。エッチバックでは、層スタック行間の位置で、ライナーを基板表面から除去することになる。
ライナーの形成後、図１１Ｃに示すような分離領域４３０を形成するために、基板がエッチングされる。ライナー４２１は、このエッチング工程中に電荷蓄積ストリップ４１６の側壁を保護する。電荷蓄積領域でのキャッピング層のその後の選択的成長が促進される状態を維持するために、ライナーによって、電荷蓄積ストリップの改質表面の損傷を回避することができる。
基板をエッチングして分離領域を形成した後、図１１Ｄに示すように、酸化物トレンチライナー４３２が分離領域で成長する。ライナー４３２は、分離領域４３２の側壁及び下面に沿って形成される。一例では、ライナーは３〜４ｎｍの厚さを有する。ライナー４３２は、一例では酸化物である。分離領域内でライナー４３２を選択的に成長させるために、熱酸化工程を使用することができる。他の例では、分離領域内でライナーを選択的に成長させるために、堆積工程を使用することができる。
トレンチライナー４３２の形成後、図１１Ｅに示すように、窒化物層スタックライナー４２１及び窒化物犠牲ストリップ４１８が除去される。ライナー４３２を除去しない一方で窒化物を選択的に除去するために、反応性イオンエッチング工程が一実施形態において使用される。
窒化物４１８及び４２１の除去後、図１１Ｆに示すように、誘電体キャッピング層が、電荷蓄積ストリップ４１８及びトンネル誘電体ストリップ４１４の側壁に選択的に形成される。個々のキャップ４３３は、隣接する層スタック列の間に形成される。誘電体キャッピング層は、この例では分離領域４３０内に堆積しない。酸化物であるトレンチライナー４３２は、シリコン基板を覆い、内部のキャッピング層の成長を阻止する。キャップの形成後、処理が図１０Ｅ〜１０Ｏに示すように継続され、層スタックをエッチングして行を形成し、ワードライン空隙を形成する。
図１２及び１３Ａ〜１３Ｎは、ビットライン及びワードライン空隙を形成する別の実施形態を説明している。説明する実施形態は単なる例示であり、その正確な形態は本開示を制限するものと考えられるべきでない。先の場合と同様に、空隙は、分離領域の一部として、ビットライン又は列方向に形成される。この実施形態では、分離領域の形成後に電荷蓄積ストリップを形成するために、ダマシンプロセスが使用される。電荷蓄積領域は、分離領域を覆う垂直側壁とともに形成される。この後、隣接する電荷蓄積ストリップ間でキャッピング層が成長し、ビットライン空隙が形成される。説明する実施形態は単なる例示であり、その正確な形態は本開示を制限するものと考えられるべきでない。
ステップ６０２において、基板は初期処理を施される。続いて、ステップ６０４において初期の層スタックが形成され、ステップ６０６において第１のパターンが形成される。図１３Ａは、一実施形態におけるステップ６０２〜６０６の結果を示している。この例では、層スタック７０１は、パッド層７０４、犠牲層７０６、ハードマスク層７０８、及びパターニングストリップ７１０を含む。特定の一例では、パッド層は酸化物であり、犠牲層はＳｉＮであり、ハードマスク層は酸化物である。図１３Ａ及びこれ以後の図は、デバイスのメモリアレイ部と周辺回路領域の両方における処理を示す。
ステップ６０８において、層スタックがエッチングされて層スタック列が形成されるとともに、基板がエッチングされて分離領域によって分離された活性領域が形成される。図１３Ｂは、ステップ６０８〜６１０の結果を示しており、層スタック列７０３、活性領域７２１、及び分離領域７３０の形成後の一例を示している。犠牲層７０６はストリップ７１６にエッチングされており、パッド層７０４はストリップ７１４にエッチングされている。
ステップ６１２において、分離領域が分離材料で充填される。図１３Ｃ〜１４Ｄは、分離領域を充填する工程の一例を示している。図１３Ｃに示すように、熱成長された或いは堆積された酸化物などの分離ライナー７３２が、分離トレンチに形成される。図１３Ｄに示すように、ライナーの形成後、酸化物などの分離材料７５２がトレンチを完全に充填するように堆積される。さらなる処理の前に平面を提供するために、研磨又はエッチバック工程を適用することができる。
ステップ６１４において、図１３Ｅに示すように、犠牲ストリップが除去される。選択的エッチング工程を使用することができる。犠牲ストリップを除去すると、基板表面の上方に延在する分離材料の突起部７５３が残る。図１３Ｆは、行方向の突起部の寸法を細くするためのオプションのスリミング工程の結果を示している。選択的又は非選択的エッチバックを用いることができる。突起部を細くすると、パッドストリップ７１４が除去される。
ステップ６１６において、トンネル誘電体ストリップ及び電荷蓄積ストリップが、分離材料の隣接する突起部７５３間の基板表面に形成される。図１３Ｇは、一実施形態におけるステップ６１６の結果を示している。この例では、トンネル誘電体ストリップ７２４は、熱成長酸化物である。電荷蓄積ストリップ７２６は、隣接する突起部間の空間を充填するために堆積されたポリシリコンである。電荷蓄積ストリップの形成後、層スタックは、突起部の少なくとも上面のレベルまで研磨又はエッチバックされる。このようにして、ポリシリコンの個別のストリップが、隣接する突起部間に形成される。
ステップ６１８において、分離材料が、基板の表面の下方に陥凹される。分離材料を陥凹させるための種々の技術が使用されてもよい。図１３Ｈ〜１３Ｌは、電荷蓄積ストリップを細くするステップを含む、分離材料を陥凹させるステップの一例を示す。図１３Ｈに示すように、周辺回路領域は、マスク７２８で覆われる。マスクの形成後、酸化物に対して選択的なエッチバック工程を適用して、電荷蓄積ストリップの上面と基板の上面との間のレベルまで突起部７５３を陥凹させる。一例では、突起部は、電荷蓄積ストリップの上面の下方６０〜１００ｎｍのレベルまで陥凹される。
突起部の陥凹後、図１３Ｉに示すように、電荷蓄積ストリップが細くされる。電荷蓄積ストリップの側壁が突起部を陥凹させることによって露出される場合、電荷蓄積ストリップの行方向の寸法が減少される。選択的エッチバック工程を用いることができる。電荷蓄積ストリップを細くした後、マスク７２８が除去され、図１３Ｊに示すように、窒化物の犠牲層７３０が形成される。隣接する電荷蓄積ストリップ間の空間を充填するために、堆積工程を用いることができる。窒化物は選択的にエッチバックされ、図１３Ｋに示すように、電荷蓄積ストリップの露出した側壁に沿ってスペーサ７３２を形成することができる。また、先の場合と同様にマスク７３４が周辺回路領域全体に適用され、これに続いて、図１３Ｌに示すように、分離材料が基板表面の下方に陥凹される。窒化物スペーサは、エッチング工程中に電荷蓄積ストリップを保護するためのマスクとして働く。一例では、分離材料は、基板表面下方の４０〜１５０ｎｍの深さまで陥凹される。
ステップ６２０において、電荷蓄積ストリップ間のキャッピングストリップを用いて、ビットライン空隙が形成される。図１３Ｍは、一実施形態におけるステップ６２０の結果を示している。分離材料を陥凹させると、窒化物スペーサの下方の電荷蓄積ストリップの垂直側壁が露出する。キャッピングストリップ７３５は、一例において熱酸化によって形成される酸化物である。酸化物は、電荷蓄積ストリップの露出されたポリシリコン表面に選択的に成長するが、分離領域におけるライナー７３２又は窒化物スペーサでは選択的に成長しない。したがって、キャッピングストリップは、空隙７３６を形成する分離領域内の空気を覆う。空隙は、陥凹された分離材料の上面からキャッピングストリップ７３５の下面まで垂直に広がる。他の実施形態では、キャッピング材料の一部分が分離領域内に形成されてもよい。とは言っても、隣接する電荷蓄積ストリップ間で実現される寸法は小さいので、分離領域が完全に充填される前に、空隙を密封するようにキャッピング材料を接合させることは容易である。
窒化物スペーサの除去後に、ステップ６２２において、中間誘電体層が形成される。ステップ６２４において、中間誘電体層の上に、制御ゲート層が形成される。図１３Ｎは、一実施形態におけるステップ６２２〜６２４の結果を示している。中間誘電体層７４０を全露出面に沿って均等に形成するために、等方性堆積工程が採用される。このように、電荷蓄積ストリップ間の空間は、中間誘電体層の形成後に維持される。この後、制御ゲート層７４２が形成されて、電荷蓄積ストリップ間に残っている空間が充填される。
ステップ６２６において、第２のパターンが層スタックに適用される。第２のパターンは、第１のパターンを用いたエッチング方向に対して直角にエッチングするように形成される。第２のパターンは、ｙ軸に沿って列方向のストリップ間に間隔を有し、ｘ軸に沿って行方向に細長いストリップであって、ハードマスキング材料及び／又はフォトレジスト、又はその他の適切なマスクのストリップを含んでいてもよい。パターンは、各メモリセルの電荷蓄積領域に対するゲート長を定める。
図１３Ｏは、図１３Ｎの線Ｄ−Ｄに沿った断面図であり、ｙ軸の方向又はビットライン方向の断面でデバイスを示している図である。図１３Ｏは、第２のパターンの形成後の、ステップ６２６の結果を示している。制御ゲート層７４２の上には、１つ以上のハードマスキング層７４４と、フォトレジスト又は別のパターニング手段のストリップ７４５とが形成されている。
ステップ６２８において、層スタックは、層スタック行にエッチングされる。図１３Ｐは、ステップ６２８の結果を示している。エッチングは、この例では、トンネル誘電体層に達するまで続行される。他の例では、エッチングは基板表面に達するまで続行されてもよい。別の例では、層を貫通するまで完全にエッチングされることなく、トンネル誘電体層の一部分がエッチングされる。エッチングによって、複数の層スタック行７１１が形成される。ハードマスキング材料はハード・マスク・ストリップ（ＨＭＳ）７５４にエッチングされ、制御ゲート層は制御ゲート（ＣＧ）７５２にエッチングされる。一実施形態では、制御ゲート７５２はワードラインを形成する。中間誘電体層７４０は、中間誘電体ストリップ（ＩＤＳ）７５０にエッチングされる。電荷蓄積ストリップ７２６は、個々の電荷蓄積領域（ＣＳＲ）又はフローティングゲート７５６にエッチングされる。層スタックの行へのエッチング後、ｎ＋ソース／ドレイン領域を作り出すために注入工程を実施することができる。一実施形態では、ｎ＋ソース／ドレイン領域は、ヒ素又はリンなどのｎ型ドーパントをｐウェルに注入することによって作り出される。
ステップ６３０において、層スタック行の間の空間の少なくとも一部に、空隙が形成される。空隙は、ｘ方向に細長い。空隙は、ｘ方向に延在して隣接する層スタック行の素子間に、電気分離又は遮蔽を施す。空隙の垂直寸法および（ｙ軸に沿った）列寸法は、所与の実施態様の具体的要件を満たすように変化しうる。
図１３Ｑは、キャッピング層７８６が非等方性堆積工程を用いて層スタック行に形成される例における、ステップ６３０の結果を示している。誘電体ライナー７８４（例えば、酸化物）が、層スタック行の側壁に沿って、ハード・マスク・ストリップ７５４の上面とトンネル誘電体ストリップ７２４の露出した上面とに形成される。また、誘電体ライナーは、ビットライン空隙７３６に沿って露出される行（ｙ方向に延在する）の側壁（図示せず）に沿って形成されることになる。キャッピング層７８６は、非等方性堆積工程を採用することによって堆積する。キャッピング層７８６は、ｘ方向に細長い空隙７８８を形成するために、行間の空間の位置で接合する。材料７８６は、層スタック行の垂直側壁４１３の部分で、ライナー７８４に沿って基板表面に向かって垂直に延在する。この垂直寸法の大きさは、材料７８６の下面における空隙の上端点を定めることになる。この例では、空隙が制御ゲートストリップ７５２の上面のレベルを越えて垂直に延在することが分かる。図には示さないが、誘電体７８６の一部分は、行間の空間に入ってもよい。行間の空間に入った誘電体７８６の部分は、空隙の下端点を上昇させてもよい。堆積は少量であり、空隙の大きさを僅かに減少させるだけであろう。図には示さないが、層７８６から個々のキャップを形成するために研磨ステップが適用されうる。
ステップ６３２において、フロントエンド処理が終了される。
図１４及び１５Ａ〜１５Ｏは、犠牲充填材が分離領域と層スタック列間の空間とで形成される、別の実施形態を説明している。この材料は、制御ゲート層がエッチングされてワードラインが形成され、電荷蓄積層ストリップがエッチングされて個々の電荷蓄積領域が形成されるまで、メモリアレイに残る。材料は、この後、除去されてビットライン空隙を形成する。説明された寸法及び材料を含む、説明された実施形態は単なる例示である。その正確な形態は、本開示を制限するものと考えられるべきでない。
図１４のステップ６０２〜６０６において、基板が処理され、続いて初期の層スタックが形成されるとともにパターン形成される。図１５Ａは、一例において、ステップ６０２〜６０６の結果により製造されたメモリアレイの、ｘ軸に沿った断面図である。トンネル誘電体層９０４、電荷蓄積層９０６、及び犠牲層が、層スタック９０１を構成する。１つ以上のハードマスキング層（図示せず）が、第１のパターンを形成するためにパターン形成されエッチングされてもよい。
層スタックは、ステップ８０８においてエッチングされて層スタック列を形成する。基板は、ステップ８１０においてエッチングされて、分離領域によって分離された活性領域を形成する。図１５Ｂは、一実施形態におけるステップ８０８〜８１０の結果を示しており、層スタック行９０３、分離領域９３０、及び活性領域９２１が形成されている。
ステップ８１２において、分離領域と、隣接する層スタック列間の空間とに、犠牲材料が形成される。図１５Ｃは、一実施形態におけるステップ８１２の結果を示している。この例では、トレンチライナー９５０（例えば、ＨＴＯ）が、まず分離領域の垂直側壁と下面とに沿って形成される。この後、犠牲材料９５２が形成されて、分離領域及び空間の充填が終了する。一実施形態では、材料９５２は、ライナー９５０に対して高エッチング選択比を有する、スピンオン誘電体（ＳＯＤ）である。一例では、犠牲膜はホウケイ酸ガラス（ＢＳＧ）や他の種類の酸化物である。別の例では、スピン・オン・カーボン（a spin-on-carbon）を使用することができる。ポリシリコン、窒化シリコン（ＳｉＮ）などの、又は、ＰＳＺ系無機スピン・オン・ガラス（ＳＯＧ）材料などの非高密度化ポリシラザン（undensified polysilazane）（ＰＳＺ）などの、他の材料も使用されうる。犠牲膜は、ライナーよりも高速でエッチングするように、ライナーに対して高いエッチング選択比のものが選定されうる。アニールを省略することによって、材料９５０に対する材料９５２の高エッチング選択比が実現されうる。充填材料９５２をアニールしないか、充填材料９５２をライナー９５０と同程度までアニールしないことによって、層９５２とライナー９５０の間の高エッチング選択比が得られる場合がある。層スタック９０１は、ここでは、基板表面の上方に延在する充填材料の一部を含む。一実施形態では、犠牲膜はスピンオン誘電体（ＳＯＤ）である。
ステップ８１４において、犠牲材料は、電荷蓄積層のストリップの上面よりも下方のレベルに陥凹される。図１５Ｄは、一実施形態におけるステップ８１４の結果を示している。窒化物ストリップ９２８をマスクとして用いて酸化物犠牲材料を陥凹させるために、選択的エッチング工程を使用することができる。犠牲材料の上面が電荷蓄積ストリップの上面のレベルよりも低くなるように犠牲材料を陥凹させると、制御ゲート間に、中間誘電体および制御ゲート材料で充填することができる空間が形成される。
ステップ８１６において、中間誘電体層及び制御ゲート層が形成される。図１５Ｅは、一実施形態におけるステップ８１６の結果を示している。犠牲ストリップ９２８がまず除去され、電荷蓄積ストリップの上面が露出される。中間誘電体層（ＩＤＬ）９４０及び制御ゲート層９４２が、層スタックに形成される。この例では、隣接する電荷蓄積ストリップ９２６間にいくらかの空間が残るように、露出された表面にＩＤＬを均等に形成するために、ＩＤＬ９４０が等方性堆積工程を用いて形成される。ＩＤＬの形成後、例えば、ポリシリコンの層を堆積させることによって、制御ゲート層が形成される。また、制御ゲート層は、金属によって形成されてもよく、或いはポリシリコンと金属の組合によって形成されてもよい。
ステップ８１８において、第２のパターンが、層スタック上に形成される。第２のパターンは、第１のパターンを用いたエッチングの方向に対して直角にエッチングするように形成される。第２のパターンは、ハードマスキング材料及び／又はフォトレジストのストリップや、他の適切なマスクのストリップを含んでいてもよい。これらのストリップは、ｙ軸に沿った列方向のストリップ間に間隔を有して、ｘ軸に沿った行方向に伸長している。パターンは、各メモリセルの電荷蓄積領域に対するゲート長を規定する。
図１５Ｆは、図１５Ｅの線Ｅ−Ｅに沿った断面図である。図１５Ｆは、ｙ軸の方向又はビットライン方向における断面で、デバイスを示している。図１５Ｇは、図１５Ｅの線Ｆ−Ｆに沿った断面図であり、やはりｙ軸の方向又はビットライン方向における断面で、デバイスを示している。図１５Ｆ及び１５Ｇはいずれも、第２のパターンの形成後のステップ８１８の結果を示している。制御ゲート層には、１つ以上のハードマスキング層９４４が形成される。その後、フォトレジスト又は別のパターニング手段のストリップ９４５が、ハードマスキング層のエッチングに適用される。
ステップ８２０において、第２のパターンを用いて層スタックがエッチングされて、層スタック行が形成される。フォトレジストを用いてハードマスキング層がエッチングされ、続いて、ハード・マスク・ストリップを用いて残存する層スタックをエッチングしてもよい。ステップ８２２において、誘電体ライナーが層スタック行に形成される。
図１５Ｈ（線Ａ−Ａ）及び１５Ｉ（線Ｂ−Ｂ）は、一実施形態におけるステップ６２０及び６２２の結果を示している。層スタック行９１１が、電荷蓄積領域９７６、中間誘電体ストリップ９６０、制御ゲート９６２、及びハード・マスク・ストリップ９６４を含む構造となるように、この例では、トンネル誘電体材料はエッチングされない。トンネル誘電体は、他の実施形態ではエッチングされてもよい。反応性イオンエッチング工程や別の適切なエッチング工程が採用されてもよい。スタックの様々な層をエッチングするためには、１つ以上の化学エッチングが適用されてもよい。誘電体ライナー９７０（例えば、酸化物）が、ハード・マスク・ストリップの上面、および層スタック行の側壁に沿って形成される。また、誘電体ライナーは、ビットライン空隙に沿って露出される行（ｙ方向に延在する）の側壁（図示せず）に沿って形成されることになる。一例では、酸化物を堆積し、個々の層スタック行の側壁に沿って側壁膜を形成するために堆積された酸化物をエッチバックすることができる。従来のスペーサ形成工程が採用されてもよい。
図１５Ｊは、図１５Ｈ〜１５Ｉの断面図に示す処理の要点を示す、メモリアレイの斜視図である。保護誘電体ライナー９７０が、層スタック行９１１の１つの側壁に沿って形成される。ライナー９７０は、明瞭にするために、ｘ軸方向の側壁に沿って一部分だけ延在するものとして示してある。スペーサは、実際には各層スタック行の長さに沿って全体に延在することになる。各層スタック行は、各垂直側壁にライナー９７０を備えることになる。
ライナーは、後続の処理ステップ中に、各層スタック行を保護することになる。一実施形態では、ライナー材料は、犠牲膜９５２に対するエッチング選択比で選定される。このように犠牲膜は、層スタック側壁が様々な化学エッチングにさらされない工程において、後に除去することができる。こうして、制御ゲート層及び電荷蓄積層とともに、様々な誘電体層の側壁が保護されることになる。
図１５Ｊは、ライナー材料のエッチバックによってトレンチ９３０内の犠牲材料９５２が露出されることを示している。隣接する層スタック行間の空間に対応する犠牲材料９５２の上面９０５の一部が、露出される。こうして、ビットライン方向の空隙を形成するために、後続の処理によって犠牲材料を除去することができる。
ステップ８２６において、犠牲材料が除去されて、分離領域にビットライン空隙が形成される。反応性イオン化学エッチング（ＲＩＥ）を使用するウェットエッチング工程が一実施形態において採用されるが、他の適切なエッチング工程（例えば、ドライ）が採用されうる。前述のように、分離領域のライナー９５０及び層スタック行の側壁スペーサ５１０を除去せずに犠牲膜を除去できるように、エッチング工程は、犠牲膜に対する選択性がある。
図１５Ｋ〜１５Ｌは、一実施形態におけるステップ８２６の結果を示している。図１５Ｋは線Ｆ−Ｆに沿った断面図であり、図１５Ｌは斜視図である。犠牲材料９５２は、分離領域９３０および層スタック列間の領域から除去されている。エッチングによって、分離領域から膜が除去される。ライナー９７０をエッチバックすることによって露出された材料から、エッチングが開始される。また、エッチングは、層スタック行の下にある分離領域の犠牲材料を除去することになる。エッチングが分離領域に垂直下方に進んだ後、エッチングは、行の下の側部から犠牲材料のアタッキングを開始することになる。エッチングはさらに９７０の裏側へ続行され、分離領域及び基板表面の上方に延在する領域犠牲材料の一部が除去される。エッチングは、ワードライン又は行方向で隣接する電荷蓄積領域９７６と中間誘電体領域９６０と、の間の材料を除去する。犠牲材料の一部は除去されない可能性がある。それゆえ、犠牲材料の除去では、材料のすべてを除去することを必ずしも含む必要がない。
犠牲材料の除去によって、空隙９３７が形成される。空隙は、分離領域９３０において列方向に細長い。空隙は、基板の表面の下方から中間誘電体領域の上面のレベルまで延在する。前述のように、空隙は、実施形態によって垂直寸法が異なっていてもよい。空隙は、分離領域の深さ分延在していない場合があり、基板表面の上方へ延在していない場合がある。さらに他の例では、空隙は、もっぱら分離領域内で、或いは、もっぱら隣接する層スタック列間で形成されてもよい。
ステップ８２８において、隣接する層スタック行間で、行又はワードライン方向に延在するワードライン空隙が形成される。一実施形態では、ワードライン空隙は、図６及び７Ａ〜７Ｊで説明するように形成される。追加の材料が省けるように、ライナー９７０は、層スタック行の側壁を保護することができる。一例では、ワードライン空隙９８８を形成するために、キャッピング層９８６がライナー９７０の垂直側壁に沿って形成される。一例では、キャッピング層は犠牲ストリップ９６４の上面のレベルまで基板表面に向かって垂直に延在していてもよいが、他の例では他の寸法で形成されてもよい。
図１５Ｍは、一例における、ステップ８２８の結果を示している。ステップ８２８では、非等方堆積工程を用いて、キャッピング層９８６が層スタック行上に形成される。誘電体ライナー９８４（例えば、酸化物）が、層スタック行の側壁に沿って形成される。図には示さないが、前述のように、層９８６から個々のキャップを形成するために、研磨ステップを適用することができる。
ステップ８８０において、前述のように、フロントエンド処理を終了することができる。
図１６は、本開示の技術の１つ以上の実施形態を用いて製造することができる、メモリセルアレイ１０５２の一例の構造を示している。一例として、１０２４ブロックに分割されているＮＡＮＤフラッシュＥＥＰＲＯＭを説明する。各ブロックに記憶されているデータは、一度に消去することができる。一実施形態では、ブロックは、一度に消去されるセルの最小単位である。この例における各ブロックでは、８５１２列があり、それらは偶数列と奇数列に分割されている。ビットライン群もまた、偶数ビットライン群（ＢＬＥ）と奇数ビットライン群（ＢＬＯ）に分けられている。図１６は、直列に接続されてＮＡＮＤストリングを形成している、４つのメモリセルを示している。各ＮＡＮＤストリングに４個のセルが含まれるように示されているが、メモリセルは４個以上あるいは４個以下（例：１６、３２、またはその他の数）であってもよい。ＮＡＮＤストリングの一端は、第１選択トランジスタ（選択ゲートとも呼ぶ）ＳＧＤを介して、対応するビットラインに接続されている。ＮＡＮＤストリングの他端は、第２選択トランジスタＳＧＳを介してＣソースに接続されている。
奇数／偶数ビットラインアーキテクチャにおける一実施形態のメモリセルに対する読み出し処理およびプログラミング処理の間では、４２５６メモリセルが同時に選択される。選択されたメモリセル群は、同一のワードライン（例：ＷＬ２−ｉ）および同種のビットライン（例：偶数ビットライン）を有する。それゆえ、５３２バイトのデータを同時に読み出し得る、或いは、プログラムし得る。それら同時に読み出され或いはプログラムされる５３２バイトのデータは、一論理ページを構成する。それゆえ、この例では、一ブロックは少なくとも８ページを記憶することができる。各メモリセルが２ビットのデータを記憶するとき（例：マルチレベルセル）、一ブロックが１６ページを記憶する。他の実施形態では、（隣接するビットラインを含む）１つのブロック内の各ビットラインが同時に選択されるような、全ビットラインアーキテクチャを使用するメモリセルが形成される。
他の実施形態では、複数のビットラインは、奇数および偶数ビットラインに分けられない。このようなアーキテクチャは一般に、全ビットラインアーキテクチャと呼ばれる。全ビットラインアーキテクチャでは、読み出しおよびプログラム処理の間に、１つのブロックの全てのビットラインが同時に選択される。共通ワードラインに沿っているとともに何れかのビットラインに接続されているメモリセルは、同時にプログラムされる。他の実施形態では、ビットラインまたはブロックは、他のグループに分けることもできる（例：左および右、２つ以上のグループ分け、など）。
図１７は、１つ以上のメモリダイ又はチップ１０１２を有する不揮発性記憶デバイス１０１０を示している。メモリダイ１０１２は、メモリセルの（２次元又は３次元の）アレイ１０００、制御回路１０２０、及び、リード／ライト回路１０３０Ａと１０３０Ｂを有する。一実施形態では、様々な周辺回路によるメモリアレイ１０００へのアクセスはアレイの両側で対称的に実装されており、これにより、各側のアクセスライン及び回路の密度が半分に低減される。リード／ライト回路１０３０Ａ及び１０３０Ｂは、複数のセンスブロック１３００を有しており、それらのセンスブロック１３００によって１ページのメモリセルを並列に読み出し又は書き込みすることができる。メモリアレイ１０００は、行デコーダ２４０Ａと１０４０Ｂを介したワードラインと、列デコーダ１０４２Ａと１０４２Ｂを介したビットラインによってアドレス指定される。典型的な実施形態では、コントローラ１０４４は、１つ以上のメモリダイ１０１２のような同じメモリデバイス１０１０（例えば、取り外し可能なストレージカード又はパッケージ）内に含まれる。命令、及びデータは、ライン１０３２を介してホストとコントローラ１０４４の間で転送され、また、ライン１０３４を介してコントローラと１つ以上のメモリダイ１０１２の間で転送される。
制御回路１０２０は、リード／ライト回路１０３０Ａと１０３０Ｂと協調して、メモリアレイ１０００に対してメモリ動作を実行する。制御回路１０２０は、ステートマシン１０２２、オンチップアドレスデコーダ１０２４、及び電力制御モジュール１０２６を有している。ステートマシン１０２２は、メモリ動作のチップレベルの制御を提供する。オンチップアドレスデコーダ１０２４は、ホスト又はメモリコントローラによって用いられるアドレスと、デコーダ２４０Ａ、１０４０Ｂ、１０４２Ａ及び１０４２Ｂによって用いられるハードウェアアドレスの間のアドレスを転換するためにアドレスインタフェースを提供する。電力制御モジュール１０２６は、メモリ動作中のワードライン及びビットラインに供給される電力及び電圧を制御する。一実施形態では、電力制御モジュール１０２６は、供給電力より大きな電圧を作り出すことができる一つ以上のチャージポンプを有する。
一実施形態では、制御回路１０２０、電力制御回路１０２６、デコーダ回路１０２４、ステートマシン回路１０２２、デコーダ回路１０４２Ａ、デコーダ回路１０４２Ｂ、デコーダ回路２４０Ａ、デコーダ回路１０４０Ｂ、リード／ライト回路１０３０Ａ、リード／ライト回路１０３０Ｂ、及び／又はコントローラ１０４４の一つ又は幾つかの組合せは、１つの管理回路、或いは複数の管理回路群と称されることがある。
図１８は、センスモジュール１２８０と呼ばれるコア部と共通部１２９０に分割された個々のセンスブロック１３００のブロック図である。一実施形態では、各ビットラインに対して個別のセンスモジュール１２８０を用意し、複数の複数センスモジュール１２８０に対して一つの共通部１２９０を用意してもよい。一例として、１個のセンスブロックは、１個の共通部１２９０と８個のセンスモジュール１２８０を有している。グループ内の各センスモジュールは、データバス１２７２を介して協働する共通部と通信する。さらなる詳細としては、その全体を参照することにより本明細書に組み込まれる米国特許出願公開公報２００６／０１４０００７号を参照されたい。
センスモジュール１２８０は、接続されたビットライン内の伝導電流が予め決められた閾値レベルより高いか低いかを判定するセンス回路１２７０を備えている。幾つかの実施形態では、センスモジュール１２８０は、センスアンプと一般に呼ばれる回路を有する。センスモジュール１２８０は、さらに、接続されたビットラインに電圧状態を設定するために用いられるビットラインラッチ１２８２を有している。例えば、ビットラインラッチ１２８２内で予め決められた状態がラッチされることによって、接続されたビットラインを、書き込み禁止を指定する状態（例えば、Ｖｄｄ）に引き上げる（プル）する。
共通部１２９０は、プロセッサ１２９２、複数のデータラッチ１２９４、及び、複数のデータラッチ１２９４とデータバス１２２０の間を接続するＩ／Ｏインタフェース１２９６を備えている。プロセッサ１２９２は計算を実行する。例えば、その機能の１つは、センスされたメモリセル内に記憶されているデータを特定し、特定されたデータを複数のデータラッチ内に記憶することである。複数のデータラッチ１２９４は、読み出し動作において、プロセッサ１２９２によって特定されたデータビット群を記憶するために用いられる。複数のデータラッチ１２９４は、書き込み動作において、データバス１２２０から取り込んだデータビット群を記憶するためにも用いられる。取り込まれるデータビット群は、メモリ内に書き込む予定のライトデータ（書き込みデータ）を表す。Ｉ／Ｏインタフェース１２９６は、データラッチ１２９４とデータバス１２２０の間のインタフェースを提供する。
読み出し又はセンス中には、システムの動作はステートマシン１０２２の制御下にあり、ステートマシン１０２２はアドレス指定されたセルへの種々の制御ゲート電圧の供給を制御する。メモリに用意された様々なメモリ状態に対応する様々な既定制御ゲート電圧のステップを進む毎に、センスモジュール１２８０はこれらの電圧の１つに遷移し、バス１２７２を介してセンスモジュール１２８０からプロセッサ１２９２に出力が提供される。その時点で、プロセッサ１２９２は、センスモジュールの遷移イベントと、ステートマシンから入力ライン１２９３を介して加えられた制御ゲート電圧についての情報によって、結果としてのメモリ状態を特定する。それから、プロセッサは、メモリ状態に対するバイナリ符号化を計算し、得られたデータビット群をデータラッチ１２９４に格納する。コア部の別の実施形態では、ビットラインラッチ１２８２は、センスモジュール１２８０の出力をラッチするラッチ、及び、上記のようなビットラインラッチの二つの役割を持つ。
当然のことながら、いくつかの実装形態では複数のプロセッサ１２９２を有することができる。一実施形態では、各プロセッサ１２９２は出力ライン（図１２には示されていない）を有し、各出力ラインは共にワイヤードＯＲ（配線論理和）接続される。いくつかの実施形態では、出力ラインは、ワイヤードＯＲラインに接続される前段階で反転される。この構成は、ワイヤードＯＲの結果を受け取るステートマシンが、書き込まれる全てのビットがいつ所望のレベルに到達したかを判断できるので、書き込み処理の完了時点を判定する書き込み検証処理における素早い判定を可能にする。例えば、各ビットがその所望のレベルに到達すると、そのビット用の論理「０」がワイヤードＯＲラインに送られる（又はデータ「１」が反転される）。全てのビットがデータ「０」を出力すると（又はデータ「１」が反転されると）、ステートマシンは書き込み処理の完了を知る。各プロセッサが８個のセンスモジュールと通信する実施形態では、（いくつかの実施形態において）ステートマシンはワイヤードＯＲラインを８回読み出す必要があってもよいし、あるいは、協働するビットラインの結果を蓄積するための論理をプロセッサ１２９２に追加し、ステートマシンがワイヤードＯＲラインを一度だけ読み出せば良いようにしてもよい。
書き込み又は検証処理の間、書き込まれるべきデータはデータバス１２２０から複数のデータラッチ１２９４内に記憶される。ステートマシン制御下の書き込み動作は、アドレス指定されるメモリセルの制御ゲートに加えられる一連の（値の増加を伴う）書き込み電圧パルスを伴う。各書き込みパルスに続いて検証処理が実行され、メモリセルが所望の状態に書き込まれたかどうかを判定する。プロセッサ１２９２は、所望のメモリ状態に対する検証メモリ状態を監視する。その２つが一致したとき、プロセッサ１２９２は、書き込み禁止を指定する状態にビットラインを引き上げる（プルする）ようにビットラインラッチ１２８２を設定する。これにより、たとえ書き込みパルスがその制御ゲートに影響しても、ビットラインに接続したセルがさらに書き込みされないようにすることができる。他の実施形態では、プロセッサが最初にビットラインラッチ１２８２をロードし、センス回路が検証処理中にそれに禁止値を設定する。
データラッチスタック１２９４は、センスモジュールに対応するデータラッチのスタックを有する。一実施形態では、センスモジュール１２８０毎に３個から５個の（或いはその他の数の）データラッチが存在する。一実施形態では、ラッチは夫々１ビットである。いくつかの実装形態では、（必須ではないが）データラッチはシフトレジスタとして実装され、内部に記憶されたパラレルデータをデータバス１２２０用にシリアルデータに変換したり、その逆を行ったりする。好適な一実施形態では、ｍ個のメモリセルのリード／ライトブロックに対応する全てのデータラッチを相互にリンクしてブロックシフトレジスタを構成し、シリアル転送によってデータのブロックを入力または出力できるようにする。特に、リード／ライトモジュールの一群のデータラッチのそれぞれが、データバスへ或いはデータバスからデータを順に転送するようにリード／ライトモジュールのバンクを構成し、一群のデータラッチがあたかもリード／ライトブロック全体のシフトレジスタの一部であるかのようにしてもよい。
読み出し動作やセンスアンプについてのさらなる情報は次の文献に記載されている。（１）米国特許第７，１９６，９３１号、「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」、（２）米国特許第７，０２３，７３６号、「Non-Volatile Memory And Method with Improved Sensing」、（３）米国特許出願公開公報第２００５／０１６９０８２号、（４）米国特許第７，１９６，９２８号、「Compensating for Coupling During Read Operations of Non-Volatile Memory」、及び、（５）米国特許出願公開公報第２００６／０１５８９４７号、「Reference Sense Amplifier For Non-Volatile Memory」、２００６年７月２０日発行。これら５個の特許文献の全ては、その全体を参照することにより本明細書に組み込まれる。
ＮＡＮＤフラッシュ・メモリ・アーキテクチャに関して様々な機能及び技術を提示してきた。開示した技術の実施態様がさほど限定されないことは提供した開示から理解されよう。非限定的な例として、本開示による実施形態が、論理アレイ、ＳＲＡＭ及びＤＲＡＭを含む揮発性メモリアレイ、ＮＯＲ及びＮＡＮＤアーキテクチャの両方を含む不揮発性メモリアレイを含むが、これらに限定されない広範な半導体デバイスの製造において提供されて利用されうる。
一実施形態の不揮発性メモリアレイは、基板の第１の活性領域に形成された第１の列の不揮発性記憶素子を備える。前記基板の第２の活性領域に形成された第２の列の不揮発性記憶素子を備える。前記第１の活性領域及び前記第２の活性領域の間の前記基板内の分離領域を備える。前記分離領域内のビットライン空隙を備える。前記第１の列の第１の電荷蓄積領域と前記第２の列の第１の電荷蓄積領域との間で行方向に延在するキャップを備える。該キャップは前記第１の電荷蓄積領域及び前記第２の電荷蓄積領域の少なくとも一部に沿って前記基板の表面に対して垂直に延在する。
一実施形態における、不揮発性記憶装置を製造する方法は、列方向に細長い第１の層スタック列と第２の層スタック列とを基板に形成するステップを備える。 各層スタック列は、２つの垂直な側壁を有するとともに、トンネル誘電体ストリップ上の電荷蓄積ストリップを含む。 前記第１の層スタック列は前記基板の第１の活性領域を覆っており、前記第２の層スタック列は前記基板の第２の活性領域を覆っている。前記方法は、前記第１の活性領域と前記第２の活性領域の間の分離領域を定めるために、前記基板をエッチングするステップを備える。前記方法は、キャップが、前記第１の列の前記電荷蓄積ストリップ及び前記第２の列の前記電荷蓄積ストリップの少なくとも一部に沿って垂直に延在するように、前記第１の層スタック列と前記第２の層スタック列の間のキャップを成長させるステップを備える。前記方法は、前記キャップによって少なくとも部分的に定められた上端点を有する前記分離領域に、ビットライン空隙を形成するステップを備える。
一実施形態における不揮発性メモリアレイは、基板表面の上方に行及び列で配列された複数の不揮発性記憶素子と、不揮発性記憶素子の隣接する列の下にある基板の活性領域間で基板に形成された複数の分離領域と、を含んでいる。不揮発性記憶素子は、電荷蓄積領域を含んでいる。アレイは、さらに、複数の分離領域に形成された複数のビットライン空隙と、各分離領域内の空気を覆う少なくとも１つの空隙キャップを含む複数の空隙キャップと、を含んでいる。少なくとも１つの空隙は、隣接する列の電荷蓄積領域の少なくとも下面のレベルまで、基板の表面に対して垂直に延在する。アレイは、さらに、不揮発性記憶素子の隣接する行間に少なくとも部分的に形成された、複数のワードライン空隙を含んでいる。
一実施形態における不揮発性メモリアレイは、基板に複数の行及び複数の列で配列された、不揮発性記憶素子のアレイを含んでいる。複数の列は、基板内の複数の活性領域を覆っている。各不揮発性記憶素子は、電荷蓄積領域を含んでいる。アレイは、さらに、隣接する活性領域間の基板内の複数の分離領域と、複数の分離領域に形成された複数のビットライン空隙と、複数の分離領域を覆う複数のキャップと、を含んでいる。各キャップは、対応する分離領域を覆い、対応する分離領域に形成された空隙の少なくとも一部分に対する上端点を定める。各キャップは、隣接する電荷蓄積領域の少なくとも一部分に沿って、基板の表面に対して垂直に延在する。
本発明の前記の詳細な説明は図解及び説明のために提示されたものである。ここでクレームされた主題は、網羅的となる、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。

Claims (15)

  1. 不揮発性メモリアレイであって、
    基板の第１の活性領域に形成された第１の列の不揮発性記憶素子と、
    前記基板の第２の活性領域に形成された第２の列の不揮発性記憶素子と、
    前記第１の活性領域及び前記第２の活性領域の間の前記基板内の分離領域と、
    前記分離領域内のビットライン空隙と、
    前記第１の列の第１の電荷蓄積領域と前記第２の列の第１の電荷蓄積領域との間で行方向に延在するキャップであって、該キャップは前記第１の電荷蓄積領域及び前記第２の電荷蓄積領域の少なくとも一部に沿って前記基板の表面に対して垂直に延在する、キャップと、
    を備える、不揮発性メモリアレイ。
  2. 前記基板表面を横切って行方向に延在する不揮発性記憶素子の第１の行をさらに備え、
    前記行方向は前記列方向に垂直であり、
    前記第１の行は、前記第１の列の第１の不揮発性記憶素子と、前記第２の列の第１の不揮発性記憶素子と、前記行方向に延在する第１の制御ゲートとを含み、
    前記第１の制御ゲートは前記第１及び第２の列の前記第１の不揮発性記憶素子によって共有されており、
    前記基板表面を横切って前記行方向に延在する不揮発性記憶素子の第２の行をさらに備え、
    前記第２の行は、前記第１の列の第２の不揮発性記憶素子と、前記第２の列の第２の不揮発性記憶素子と、前記行方向に延在する第２の制御ゲートとを含み、
    前記第２の制御ゲートは前記第１及び第２の列の前記第２の不揮発性記憶素子によって共有されており、
    前記行方向に細長く、前記第１の行と前記第２の行との間の距離の少なくとも一部に沿って前記列方向に延在するワードライン空隙をさらに備える、請求項１に記載の不揮発性メモリアレイ。
  3. 前記キャップは、前記不揮発性メモリアレイの複数のキャップの第１のキャップであり、
    前記第１の列は、列方向に隣接する第１の複数の電荷蓄積領域を含み、
    前記第２の列は、前記列方向に隣接する第２の複数の電荷蓄積領域を含み、
    前記複数の電荷蓄積領域の各キャップは、前記第１の列の１つの電荷蓄積領域と前記第２の列の１つの電荷蓄積領域との間で行方向に延在しており、各キャップは、前記対応する電荷蓄積領域の少なくとも一部に沿って前記基板の表面に対して垂直に延在しており、各キャップの下面は、前記ビットライン空隙の少なくとも一部に対する上端点を形成する、請求項１又は２に記載の不揮発性メモリアレイ。
  4. 前記ワードライン空隙を覆うキャッピングストリップをさらに備え、
    前記キャッピングストリップは、前記ビットライン空隙の少なくとも第２の部分に対する上端点領域を形成する下面を有する、請求項２又は３に記載の不揮発性メモリアレイ。
  5. 前記第1の電荷蓄積領域の垂直側壁に沿って形成された触媒層をさらに備える、請求項１〜４の何れか１項に記載の不揮発性メモリ。
  6. 不揮発性記憶装置を製造する方法であって、
    列方向に細長い第１の層スタック列と第２の層スタック列とを基板に形成するステップを備え、
    各層スタック列は、２つの垂直な側壁を有するとともに、トンネル誘電体ストリップ上の電荷蓄積ストリップを含み、
    前記第１の層スタック列は前記基板の第１の活性領域を覆っており、前記第２の層スタック列は前記基板の第２の活性領域を覆っており、
    前記第１の活性領域と前記第２の活性領域の間の分離領域を定めるために、前記基板をエッチングするステップを備え、
    前記第１の層スタック列と前記第２の層スタック列の間のキャップを成長させるステップを備え、
    前記キャップは、前記第１の列の前記電荷蓄積ストリップ及び前記第２の列の前記電荷蓄積ストリップの少なくとも一部に沿って垂直に延在しており、
    前記キャップによって少なくとも部分的に定められた上端点を有する前記分離領域に、ビットライン空隙を形成するステップを備える、不揮発性記憶装置を製造する方法。
  7. 前記基板をエッチングするステップは、前記第１の層スタック列及び前記第２の層スタック列を形成するステップの形成に先立って実施され、前記分離領域は第１の分離領域であり、
    第２の分離領域及び第３の分離領域を前記基板内に形成するステップをさらに備え、
    前記第２の分離領域は前記第１の活性領域および第４の活性領域に隣接しており、前記第３の分離領域は前記第２の活性領域および第５の活性領域に隣接しており、
    分離材料を各分離領域に形成するステップをさらに備え、
    前記分離材料は、前記第１の分離領域から前記基板表面の上方に延在する第１の突起部と、前記第２の分離領域から前記基板表面の上方に延在する第２の突起部と、前記第３の分離領域から前記基板表面の上方に延在する第３の突起部とを含み、
    各突起部の寸法を前記行方向に縮小させるステップをさらに備え、
    前記第１の突起部と前記第２の突起部との間に電荷蓄積材料を堆積させることによって、前記第１の列に対して前記電荷蓄積ストリップを形成するステップをさらに備え、
    前記第１の突起部と前記第３の突起部との間に電荷蓄積材料を堆積させることによって、前記第２の列に対して前記電荷蓄積ストリップを形成するステップをさらに備える、請求項６に記載の方法。
  8. 前記第１の列に対する電荷蓄積ストリップは、前記第２の分離領域を覆う第１の垂直側壁と、前記第１の分離領域を覆う第２の垂直側壁とを有し、
    前記第２の列に対する電荷蓄積ストリップは、前記第１の分離領域を覆う第１の垂直側壁と、前記第３の分離領域を覆う第２の垂直側壁とを有し、
    前記方法は、各電荷蓄積ストリップの形成後に、前記突起部を除去するとともに前記分離材料を前記基板表面のレベルの下方に陥凹させるステップと、をさらに備え、
    前記第１の層スタック列と前記第２の層スタック列の間に前記キャップを成長させるステップは、前記第１の電荷蓄積ストリップと前記第２の電荷蓄積ストリップの間の前記キャップを成長させるために、前記第１の列に対する前記電荷蓄積ストリップの前記第２の垂直側壁の少なくとも一部と、前記第２の列に対する前記電荷蓄積ストリップの前記第１の垂直側壁との少なくとも一部を熱酸化するステップを含み、
    前記キャップは、前記第１の列に対する前記電荷蓄積ストリップの第２の垂直側壁から成長する酸化物と、前記第２の列に対する前記電荷蓄積ストリップの第１の垂直側壁から成長する酸化物とを含み、
    複数の前記酸化物は、前記第１の分離領域の上方で接し、前記第１の分離領域における前記ビットライン空隙を形成するために、空気を少なくとも部分的に覆う、請求項７に記載の方法。
  9. 前記電荷蓄積ストリップの上面のレベルの下方に前記キャップを陥凹させるステップと、
    前記電荷蓄積ストリップの垂直側壁に沿って、前記上面に中間誘電体層を形成するステップと、
    前記中間誘電体層の上に制御ゲート層を形成するステップと、
    をさらに備え、
    前記制御ゲート層は、前記中間誘電体層の隣接する部分間で、前記電荷蓄積ストリップの上面の下方に延在する、請求項６〜８の何れか１項に記載の方法。
  10. 複数の制御ゲートに、前記制御ゲート層をエッチングするステップと、
    第１の複数の電荷蓄積領域に、前記第１の列に対する前記電荷蓄積ストリップをエッチングするステップと、
    第２の複数の電荷蓄積領域に、前記第２の列に対する前記電荷蓄積ストリップをエッチングするステップと、
    をさらに備え、
    前記複数の制御ゲートは、前記第１の複数の電荷蓄積領域のうちの第１の電荷蓄積領域と、前記第２の複数の電荷蓄積領域のうちの第１の電荷蓄積領域と、から分離された第１の制御ゲートを含み、
    前記複数の制御ゲートは、前記第１の複数の電荷蓄積領域のうちの第２の電荷蓄積領域と、前記第２の複数の電荷蓄積領域のうちの第２の電荷蓄積領域と、から分離された第２の制御ゲートを含む、請求項９に記載の方法。
  11. 前記制御ゲート層と、前記第１の列に対する前記電荷蓄積ストリップと、前記第２の列に対する前記電荷蓄積ストリップと、をエッチングするステップは、第１の層スタック行と第２の層スタック行とを含む複数の層スタック行を形成し、
    前記第１の層スタック行は、前記第１の制御ゲートと、第１の中間誘電体ストリップと、前記第１の複数の電荷蓄積領域と、を含み、
    前記第２の層スタック行は、前記第２の制御ゲートと、第２の中間誘電体ストリップと、前記第２の複数の電荷蓄積領域と、を含む、請求項１０に記載の方法。
  12. 前記第１の層スタック行と前記第２の層スタック行の間に形成された第１のワードライン空隙を含んでいる、複数のワードライン空隙を形成するステップをさらに備える、請求項１１に記載の方法。
  13. 前記第１の列に対する前記電荷蓄積ストリップと前記第２の列に対する前記電荷蓄積ストリップとをエッチングするステップの後、前記複数のワードライン空隙を形成するステップの前に、
    各対の隣接する制御ゲート間の仮キャップを選択的に成長させるステップと、
    各制御ゲートの上面の下方に前記仮キャップを陥凹させるステップと、
    前記仮キャップを陥凹させるステップの後に、前記制御ゲートをシリサイド化するステップと、
    前記制御ゲートをシリサイド化するステップの後に、前記仮キャップを除去するステップと、
    隣接する層スタック行間の空気を覆う恒久ワードライン空隙キャップ（permanent word line air gap caps）を形成するためのキャッピング層を非等方性に堆積させるステップと、
    をさらに備え、
    前記恒久ワードライン空隙キャップは、前記対応するワードライン空隙の上端点を定める、請求項１２に記載の方法。
  14. 前記基板をエッチングするステップに先立って、各層スタック列の前記２つの垂直側壁の少なくとも一部に沿って触媒層を形成するステップをさらに備え、
    前記第１の層スタック列と前記第２の層スタック列の間の前記キャップを成長させるステップは、前記第１の層スタック列の電荷蓄積ストリップと前記第２の層スタック列の電荷蓄積ストリップとの間に前記キャップを形成するために、前記触媒層を用いて前記キャップを選択的に成長させるステップを含む、請求項６に記載の方法。
  15. 前記基板をエッチングするステップに先立って、イオン注入により各層スタック列の前記２つの垂直側壁の少なくとも一部の表面を改質するステップをさらに備え、
    前記第１の層スタック列と前記第２の層スタック列の間の前記キャップを成長させるステップは、前記第１の層スタック列の電荷蓄積ストリップと前記電荷蓄積ストリップとの間に前記キャップを形成するために、前記２つの垂直側壁の前記改質表面を用いて前記キャップを選択的に成長させるステップを含む、請求項６に記載の方法。
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