TWI797735B

TWI797735B - 半導體結構及其形成方法

Info

Publication number: TWI797735B
Application number: TW110132462A
Authority: TW
Inventors: 吳尚融; 林銘哲; 劉重顯
Original assignee: 華邦電子股份有限公司
Priority date: 2021-09-01
Filing date: 2021-09-01
Publication date: 2023-04-01
Also published as: TW202312446A

Abstract

提供半導體結構及其形成方法。半導體結構的形成方法包括：形成浮置閘極層在基板上。形成溝槽在浮置閘極層及基板中。形成第一介電層在溝槽中。形成第二介電層在第一介電層上。形成第三介電層在第二介電層上。形成第一犧牲層在第三介電層上。形成介電堆疊物在第一犧牲層上。形成控制閘極層在介電堆疊物上。移除第一犧牲層，以形成氣隙在第三介電層及介電堆疊物之間。

Description

半導體結構及其形成方法

本揭露係關於半導體結構及其形成方法，特別是關於具有氣隙(air gap)的半導體結構及其形成方法。

非揮發性記憶體通常可包括浮置閘極(floating gate)與控制閘極(control gate)。浮置閘極用於捕獲及儲存電子，而控制閘極則用於控制電位並與字元線相連。隨著使用需求的提升，半導體結構被期望具有更小的尺寸來提升積體密度。然而，縮小半導體結構的尺寸，可能使相鄰的浮置閘極之間產生耦合干擾，也就是在主動區域之間產生干擾。或者，亦可能產生漏電流的問題，而導致半導體結構的可靠性及良率下降。

是以，現存的半導體結構及其形成方法仍未在各方面皆徹底的符合要求。因此，關於進一步加工後可做為非揮發性記憶體的半導體結構及其形成方法仍有一些問題需要克服。

鑒於前述問題，本揭露藉由在溝槽中依序設置第一介電層、第二介電層、第三介電層及介電堆疊物，能夠在第三介電層及介電堆疊物之間形成氣隙，從而藉由氣隙來避免耦合干擾及漏電流的問題。特別地，由於本揭露使用多層介電層搭配介電堆疊物的結構，因此在使用濕式蝕刻來形成氣隙時，能夠維持半導體結構的可靠性，從而提升後續形成的記憶體元件的可靠性及性能。

本揭露提供半導體結構的形成方法包括：形成浮置閘極層在基板上。形成溝槽在浮置閘極層及基板中。形成第一介電層在溝槽中。形成第二介電層在第一介電層上。形成第三介電層在第二介電層上。形成第一犧牲層在第三介電層上。形成介電堆疊物在第一犧牲層上。形成控制閘極層在介電堆疊物上。移除第一犧牲層，以形成氣隙在第三介電層及介電堆疊物之間。

本揭露提供半導體結構包括：基板、第一介電層、第二介電層、第三介電層及介電堆疊物。基板具有介於複數個主動區域之間的溝槽。第一介電層設置在溝槽中。第二介電層設置在第一介電層上。第三介電層設置在第二介電層上。介電堆疊物設置在第三介電層上。在第三介電層及介電堆疊物之間具有氣隙。

本揭露的半導體結構可應用於多種類型的記憶體裝置，為讓本揭露的部件及優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

1:半導體結構

100:基板

110:穿隧介電層

200:浮置閘極層

210:第一硬遮罩

220:第二硬遮罩

300:溝槽

310,310A:襯層

320,320A:第一介電層

330,330A:第二介電層

340,340A:第三介電層

400,400A:第一犧牲層

500:第二犧牲層

510:開口

600:介電堆疊物

700:控制閘極層

800:氣隙

AA:主動區域

D1:第一方向

D2:第二方向

R1:區域

WL:字元線

第1圖至第11圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖。

第12圖是根據本揭露的一些實施例，繪示半導體結構的立體示意圖。

第13圖是根據本揭露的一些實施例，繪示半導體結構的剖面示意圖。

第14圖是根據本揭露的一些實施例，繪示半導體結構的立體示意圖。

第15圖是根據本揭露的一些實施例，繪示半導體結構的俯視示意圖。

第1圖至第11圖及第13圖是根據本揭露的一些實施例，說明形成半導體結構1在各個階段的剖面示意圖。第12圖為第11圖的立體示意圖，且第14圖則為第13圖的立體示意圖。再者，第15圖為俯視示意圖，且第1圖至第11圖及第13圖是沿著第15圖的線段XX’擷取的剖面示意圖。

參照第1圖，在一些實施例中，提供基板100，依序形成穿隧(tunneling)介電層110、浮置閘極層200、第一硬遮罩210及第二硬遮罩220在基板100上。也就是說，穿隧介電層110形成在基板100上；浮置閘極層200形成在穿隧介電層110上；第一硬遮罩210形成在浮置閘極層200上；以及第二硬遮罩220形成在第一硬遮罩210上。

基板100可為諸如矽晶圓(silicon wafer)；可為塊材(bulk)半導體、或絕緣上覆半導體(semiconductor-on-insulation，SOI)基板。一般而言，絕緣上覆半導體基板包括形成在絕緣層上的一層半導體材料。絕緣層可例如為埋置氧化(buried oxide，BOX)層、氧化矽層或類似的材料，其提供絕緣層在矽或玻璃基板上。其他的基板100的種類則包括例如為多重層或梯度(gradient)基板。在一些實施例中，基板100可為元素半導體，前述元素半導體包括矽、鍺(germanium)；基板100亦可為化合物半導體，前述化合物半導體包括：舉例而言，碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但不限於此；基板100亦可為合金半導體，前述合金半導體包括：舉例而言，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其任意組合，但本揭露不限制於此。在一些實施例中，基板100可為經摻雜或未經摻雜的半導體基板。

穿隧介電層110可為或可包括氧化物、氮化物、氮氧化物、其組合、或其它任何適合之介電材料，但本揭露不限制於此。穿隧介電層110例如為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其它任何合適的介電材料或其組合。高介電常數介電材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。

穿隧介電層110可藉由沉積製程或熱氧化製程來形成。前述沉積製程可包括或可為化學氣相沉積(chemical vapor deposition，CVD)製程，且前述CVD製程可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、PECVD、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition，APCVD)或其它合適的製程。

浮置閘極層200可包括多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、金屬、金屬氮化物、導電金屬氧化物、其組合、或其他合適的材料，但本揭露不限制於此。在一些實施例中，可藉由化學氣相沉積、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法或其它任何適合的沉積製程來形成浮置閘極層200。

在一些實施例中，形成第一硬遮罩210及第二硬遮罩220在浮置閘極層200上。第一硬遮罩210及/或第二硬遮罩220可包括氧化物、氮化物、氮氧化物、碳化物、或其組合。可理解的是，能夠依據後續蝕刻製程條件選擇合適的材料來形成第一硬遮罩210及第二硬遮罩220，因此本揭露之實施例並不限制於此。第一硬遮罩210可包括氧化物，且第二硬遮罩220可包括氮化物。第一硬遮罩 210及/或第二硬遮罩220可藉由CVD沉積、或其他合適的製程而得。在一些實施例中，可省略第二硬遮罩220或進一步使用其他硬遮罩。

在形成第一硬遮罩210及第二硬遮罩220之後，可依據溝槽300所需的形狀，來圖案化第一硬遮罩210及第二硬遮罩220。可使用第一硬遮罩210及第二硬遮罩220作為蝕刻遮罩，藉由蝕刻製程移除浮置閘極層200、穿隧介電層110及基板100的一部分，來形成溝槽300在浮置閘極層200、穿隧介電層110及基板100中。前述蝕刻製程可包括乾式蝕刻、濕式蝕刻、或其他合適的蝕刻方式。乾式蝕刻可包括但不限於電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應性離子蝕刻(reactive ion etching，RIE)。濕式蝕刻可包括但不限於使用酸性溶液、鹼性溶液或是溶劑來移除待移除結構的至少一部分。此外，蝕刻製程也可以是純化學蝕刻、純物理蝕刻、或其任意組合。

溝槽300用於定義諸如後續第15圖所示的主動區域(active area)。換句話說，複數個主動區域可藉由溝槽300彼此分離。主動區域中可設置有浮置閘極層200及後續形成的控制閘極層。溝槽300可為淺溝槽隔離結構(shallow trench isolation structure)。溝槽300可貫穿第二硬遮罩220、第一硬遮罩210、浮置閘極層200及穿隧介電層110，但不貫穿基板100。

如第1圖所示，在形成溝槽300之後，形成襯層310及第一介電層320。襯層310可順應性地(conformally)設置在溝槽 300中，且第一介電層320可順應性地設置在襯層310上。襯層310及/或第一介電層320的材料及形成製程可與穿隧介電層110的材料及形成製程相同或不同。襯層310可包括氧化物，諸如高溫氧化物(high temperature oxide，HTO)或氧化矽(silicon oxide)。第一介電層310可包括氮化物，諸如氮化矽(silicon nitride)。在一些實施例中，可藉由沉積製程來形成襯層310及/或第一介電層320。

參照第2圖，形成第二介電層330在第一介電層320上。毯覆式地形成第二介電層330在第一介電層320上。第二介電層330的材料及形成製程可與穿隧介電層110的材料及形成製程相同或不同。可藉由高密度電漿化學氣相沉積(HDP-CVD)來形成第二介電層330。在形成第二介電層330之後，可進一步執行平坦化製程，以使第二介電層330的頂表面實質上齊平於第一介電層320的頂表面。前述平坦化製程可為化學機械研磨(chemical mechanical planarization，CMP)製程。

第二介電層330可包括氧化物，例如可為由四乙氧基矽烷(tetraethoxysilane，TEOS)作為前驅物所形成的氧化物或氧化矽。在一些實施例中，第二介電層330可為多孔氧化物(porous oxide)。

參照第3圖，藉由乾式蝕刻移除第二介電層330的一部分，以暴露在溝槽300中的第一介電層320，並保留第二介電層330A在第一介電層320上。在一些實施例中，藉由乾式蝕刻移除第二介電層330的上部。前述乾式蝕刻製程可為反應性離子蝕刻製程。因此，能夠藉由使用乾式蝕刻製程，精準地控制保留在第一介電層320上的第二介電層330A的尺寸及形狀，來控制後續形成的氣隙的尺寸與形狀。

在執行乾式蝕刻製程之後，第二介電層330A暴露在靠近溝槽300的上部處的第一介電層320。第二介電層330A覆蓋靠近溝槽300的下部處的第一介電層320。第二介電層330A的頂表面可低於、齊平於或高於穿隧介電層110。依照使用需求，第二介電層330A的頂表面的高度可影響後續形成的氣隙的尺寸與形狀。

第二介電層330A可包括延伸部，且前述延伸部向上延伸。第二介電層330A的延伸部位於溝槽300的上部處。第二介電層330A的延伸部朝向後續形成的介電堆疊物延伸。第二介電層330A的延伸部的寬度向上逐漸變小。

在執行乾式蝕刻製程之後，第二介電層330A具有凹狀頂表面，例如U型頂表面、V型頂表面、凹字型頂表面或其他類似的頂表面。第二介電層330A具有凸狀底表面，例如凸字型底表面。在一些實施例中，第二介電層330A具有尖狀部分(tip portion)，尖狀部分介於第一介電層320及後續形成的第三介電層340之間。在一些實施例中，第二介電層330A的上部小於第二介電層330A的下部。

第二介電層330的蝕刻速率可大於襯層310的蝕刻速率，因此可更為容易地藉由蝕刻製程來蝕刻第二介電層330，以控制第二介電層330A的尺寸。第二介電層330的蝕刻速率可大於第一介電層320的蝕刻速率，因此在在藉由乾式蝕刻移除第二介電層330的一部分時，可不破壞位於溝槽300中的第一介電層320。換句話說，第一介電層320可作為蝕刻第二介電層330時的蝕刻停止層。在一些實施例中，可進一步移除位於第二硬遮罩220的頂表面上的襯層310及第一介電層320，以暴露第二硬遮罩220、襯層310及第一介電層320的頂表面。

參照第4圖，形成第三介電層340在第二介電層330A上。在一些實施例中，順應性地形成第三介電層340在第二硬遮罩220、襯層310、第一介電層320及第二介電層330A上。在一些實施例中，第一介電層320、第二介電層330A及第三介電層340彼此接觸。在一些實施例中，第一介電層320及第三介電層340環繞第二介電層330A。在一些實施例中，第一介電層320直接覆蓋第二介電層330A的底表面，且第三介電層340直接覆蓋第二介電層330A的頂表面。由於第三介電層340順應性地形成在第二介電層330A上，因此第三介電層340可具有對應於第二介電層330A的形狀。

第三介電層340的材料及形成製程可與穿隧介電層110的材料及形成製程相同或不同。第三介電層340可包括氮化物，例如氮化矽。在一些實施例中，由於第一介電層320及第三介電層340皆為氮化矽，因此第一介電層320及第三介電層340可實質上不具有界面。在一些實施例中，可藉由原子層沉積法來形成第三介電層340。

在一些實施例中，襯層310及第二介電層330A可包括氧化物，且第一介電層320及第三介電層340可包括氮化物。因此在如第1圖所示的溝槽300中，蝕刻速率不同的層可交錯設置於溝槽300中。其中，在溝槽300中的各層的蝕刻速率可為高低交錯。在一些實施例中，襯層310的蝕刻速率大於第一介電層320的蝕刻速率，第一介電層320的蝕刻速率小於第二介電層330A的蝕刻速率，且第二介電層330A的蝕刻速率大於第三介電層340的蝕刻速率。因此，本揭露可藉由使用蝕刻速率高的層來控制後續形成的氣隙的形狀，並可藉由蝕刻速率低的層來作為蝕刻停止層，並提供後續形成的半導體結構中的支撐力。

參照第5圖，形成第一犧牲層400在第三介電層340上。在一些實施例中，毯覆式地形成第一犧牲層400在第三介電層340上。第一犧牲層400的材料及形成製程可與第二介電層330A的材料及形成製程相同或不同。在形成第一犧牲層400之後，可進一步執行平坦化製程，以使第一犧牲層400的頂表面實質上齊平於第三介電層340的頂表面。第一犧牲層400可為由四乙氧基矽烷作為前驅物所形成的氧化物，或者可為旋塗式玻璃(spin-on glass，SOG)氧化物。在一些實施例中，第一犧牲層400可為由四乙氧基矽烷作為前驅物所形成多孔氧化物。

參照第6圖，藉由乾式蝕刻移除第一犧牲層400的一部分，以暴露在溝槽300中的第三介電層340，並保留第一犧牲層400A在第三介電層340上。前述乾式蝕刻製程可為SiCoNi蝕刻技術進行的乾式蝕刻製程。其中，SiCoNi蝕刻技術為遠程電漿輔助的乾式蝕刻製程。因此，能夠藉由使用乾式蝕刻製程，精準地控制保留在第三介電層340上的第一犧牲層400A的尺寸及形狀。在一些實施例中，第一犧牲層400A的形狀對應於第二介電層330A的的形狀。在一些實施例中，第一犧牲層400A具有凹狀頂表面。在一些實施例中，第一犧牲層400A的頂表面低於浮置閘極層200。

參照第7圖，藉由第一犧牲層400A作為蝕刻遮罩，移除第三介電層340及第一介電層320的一部分，以藉由第一介電層320A及第三介電層340A來暴露在溝槽300中的襯層310的上部。在一些實施例中，第一介電層320A、第三介電層340A及第一犧牲層400A實質上共平面。在一些實施例中，第一介電層320A、第三介電層340A及第一犧牲層400A的頂表面低於襯層310。在一些實施例中，可進一步移除位於浮置閘極層200的頂表面上的第三介電層340及第二硬遮罩220。

參照第8圖，形成第二犧牲層500在第一犧牲層400A上。在一些實施例中，毯覆式地形成第二犧牲層500在第一介電層320A、第三介電層340A及第一犧牲層400A上。第二犧牲層500的材料及形成製程可與第一犧牲層400的材料及形成製程相同或不同。在形成第二犧牲層500之後，可進一步執行平坦化製程，以使第二犧牲層500的頂表面實質上齊平於襯層310及第一硬遮罩210的頂表面。第二犧牲層500可為由四乙氧基矽烷作為前驅物所形成的多孔氧化物。在一些實施例中，第二犧牲層500可為旋塗式玻璃(spin-on glass，SOG)氧化物。在一些實施例中，由於第一犧牲層 400A及第二犧牲層500皆為多孔氧化物，因此第一犧牲層400A及第二犧牲層500可實質上不具有界面。在此實施例中，第二介電層330A亦可為多孔氧化物。

參照第9圖，移除第二犧牲層500及位於浮置閘極層200上的第一硬遮罩210，以暴露浮置閘極層200。在一些實施例中，移除襯層310的上部，並保留襯層310A。可藉由射頻電漿蝕刻及SICONI技術來移除第二犧牲層500及第一硬遮罩210。在一些實施例中，可完全移除第二犧牲層500，並保留第一犧牲層400A。在另一些實施例中，可移除第二犧牲層500的一部分，並保留第二犧牲層500的另一部分在第一犧牲層400A上。可理解地是，可依序後續電性需求來調整移除第一犧牲層400A的程度。

如第9圖所示，在一些實施例中，可進一步移除浮置閘極層200的一部分，以形成在浮置閘極層200中的開口510。在一些實施例中，可藉由乾式蝕刻來形成開口510。在一些實施例中，開口510的寬度大於第1圖所示的溝槽300的寬度。在一些實施例中，開口510可用於定義後續形成的控制閘極的尺寸。

參照第10圖，形成介電堆疊物600在第一犧牲層400A上。在一些實施例中，順應性地形成介電堆疊物600在開口510上。介電堆疊物600順應性地形成在浮置閘極層200、襯層310A、第一介電層320A、第三介電層340A及第一犧牲層400A上。相較於位於第一犧牲層400A上的介電堆疊物600，位於浮置閘極層200上的介電堆疊物600更遠離基板100。介電堆疊物600可作為後續形成的記憶體裝置中的控制介電層。

介電堆疊物600可包括第一子層、第二子層及第三子層。第一子層設置於第一犧牲層400A上。第二子層設置於第一子層上。第三子層設置於第二子層上。其中，第一子層及第三子層可包括氧化物，且第二子層可包括氮化物。因此，介電堆疊物600可為氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)結構。

在另一實施例中，介電堆疊物600可進一步包括底層及頂層。底層可設置於第一犧牲層400A及第一子層之間。頂層可設置於第三子層及後續形成的控制閘極層之間。其中，介電堆疊物600的底層及頂層可包括氮化物。因此，介電堆疊物600可為氮化物-氧化物-氮化物-氧化物-氮化物(nitride-oxide-nitride -oxide-nitride，NONON)結構。在又一實施例中，介電層堆疊物600可僅包括氮化矽或氧化矽。

參照第11圖，形成控制閘極層700在介電堆疊物600上。在一些實施例中，毯覆式地形成控制閘極層700在介電堆疊物600上。控制閘極層700的材料及形成製程可與浮置閘極層200的材料及形成製程相同或不同。控制閘極層700可包括多晶矽。

如第12圖所示，可進一步對控制閘極層700執行雙重圖案化(double patterning)製程。在一些實施例中，可形成圖案化硬遮罩在控制閘極層700上，來對控制閘極層700進行圖案化，以形成如後續第15圖所示的字元線WL。根據需求，字元線WL可進一步包括其他層或部件。經圖案化的控制閘極層700沿著第一方向D1延伸，且在第二方向D2上彼此間隔排列。在一些實施例中，可進一步在控制閘極層700的側壁上形成間隙物(spacer)，以減少漏電流的產生。

參照第13圖，在形成控制閘極層700在介電堆疊物600上之後，藉由濕式蝕刻製程來移除介於第三介電層340A及介電堆疊物600之間的第一犧牲層400A，而獲得具有氣隙800的半導體結構1。在一些實施例中，使用濕式蝕刻製程來實質上完全移除第一犧牲層400A，並使用第三介電層340A及介電堆疊物600作為蝕刻停止層，且在對應第一犧牲層400A的位置處形成氣隙800，以獲得半導體結構1。

在一些實施例中，氣隙800的形狀與第一犧牲層400A的形狀相同。在一些實施例中，氣隙800具有凹狀頂表面及凸狀底表面。在一些實施例中，氣隙800具有尖狀部分。在一些實施例中，氣隙800的尖狀部分相較於第二介電層330A的尖狀部分更為平緩。在一些實施例中，氣隙800具有向上延伸的延伸部，且氣隙800的延伸部的寬度向上逐漸變小。

氣隙800形成在第三介電層340A上，且形成在第三介電層340A上及介電堆疊物600之間。在一些實施例中，氣隙800與第三介電層340A及介電堆疊物600直接接觸。在一些實施例中，氣隙800由第三介電層340A及介電堆疊物600來環繞。換句話說，在第三介電層340A及介電堆疊物600所形成的空間中形成氣隙800。在一些實施例中，氣隙800可以空氣、真空或其他合適的氣體來填充。

氣隙800受到氣隙800下方的第二介電層330A的支持，因此可調整氣隙800設置在如第1圖所示的溝槽300中的深度。當第二介電層330A的厚度越薄，氣隙800在如第1圖所示的溝槽300中的深度越深。

在一些實施例中，第一犧牲層400A的蝕刻速率大於第三介電層340A及介電堆疊物600，因此可在移除第一犧牲層400A的同時維持第三介電層340A及介電堆疊物600的可靠性。也就是說，第一犧牲層400A的蝕刻速率大於第三介電層340A的蝕刻速率，且第一犧牲層400A的蝕刻速率大於介電堆疊物600中與第一犧牲層400A直接接觸的層的蝕刻速率。

在介電堆疊物600為ONO結構的情況中，介電堆疊物600的第一子層與第一犧牲層400A直接接觸。因此，第一犧牲層400A的蝕刻速率大於介電堆疊物600的第一子層的蝕刻速率，且大於第三介電層340A的蝕刻速率，以確保介電堆疊物600及第三介電層340A的可靠性。

在介電堆疊物600為NONON結構的情況中，介電堆疊物600的底層與第一犧牲層400A直接接觸。因此，第一犧牲層400A的蝕刻速率大於介電堆疊物600的底層的蝕刻速率，且大於第三介電層340A的蝕刻速率，以確保介電堆疊物600及第三介電層340A的可靠性。

需特別說明的是，如第13圖所示，第一介電層320A 及第三介電層340A鄰近氣隙800設置，因此即使已經移除位於介電堆疊物600下的第一犧牲層400A而形成氣隙800，第一介電層320A及第三介電層340A仍能提供介電堆疊物600有效地支撐力。

還需特別說明的是，由於氣隙800的形狀及尺寸是基於第一犧牲層400A的形狀及尺寸，而第一犧牲層400A的形狀及尺寸則是基於第二介電層330A的形狀及尺寸。因此，在第二介電層330A是藉由精準地乾式蝕刻製程來形成的情況下，本揭露能夠精準地形成第一犧牲層400A，亦即能精準地形成氣隙800。再者，由於能夠本揭露是藉由乾式蝕刻製程來形成氣隙800，因此能夠簡單地藉由調整乾式蝕刻製程的參數來調整氣隙800，所以本揭露能提供各式各樣的氣隙800的形狀及尺寸，進而提升用於形成氣隙800的製程的可調整性。

可對如第13圖所示的半導體結構1執行進一步的製程，以形成記憶體裝置。如第14圖所示，在一些實施例中，介於如第1圖所示的溝槽300之間的區域為主動區域AA，且前述濕式蝕刻製程的蝕刻劑可沿著平行於主動區域AA的延伸方向的方向來移除第一犧牲層400A，而形成氣隙800。在一些實施例中，氣隙800設置在相鄰的主動區域AA之間，且不設置在主動區域AA中。在一些實施例中，氣隙800沿著第二方向D2延伸，且在第一方向D1上彼此間隔排列。在一些實施例中，氣隙800可直接設置於介電堆疊物600下，以避免主動區域AA之間的耦合干擾，且避免漏電流的產生。

參照第15圖，在一些實施例中，如第14圖所示的氣隙800可設置在如第15圖所示的區域R1中，且氣隙800的延伸方向垂直於字元線WL的延伸方向。在一些實施例中，氣隙800的延伸方向與主動區域AA的延伸方向平行。

在一些實施例中，可進一步形成覆蓋層於字元線WL上。覆蓋層可包括氧化物。並可藉由化學氣相沉積來形成覆蓋層。覆蓋層可包括階梯覆蓋率高的材料，以完整地覆蓋如第15圖所示的區域R1。覆蓋層可避免設置於覆蓋層下方的部件暴露，且可提供半導體結構支撐力。

綜上所述，由於本揭露的半導體結構包括氣隙，因此能夠有效地減少主動區域之間的耦合干擾，且避免漏電流的產生。同時，本揭露依序設置第一介電層、第二介電層、第三介電層、氣隙及介電堆疊物，而形成多層介電層及介電堆疊物搭配的半導體結構。

由於氣隙直接介於第三介電層及介電堆疊物之間，且第一犧牲層的蝕刻速率大於第三介電層及介電堆疊物，因此在進行濕式蝕刻來形成氣隙時，能夠維持第三介電層及介電堆疊物的完整性及可靠性。另外，由於第一犧牲層完整地由第三介電層及介電堆疊物圍繞，因此在進行濕式蝕刻製程時，能夠不受到第三介電層及介電堆疊物的限制而縮短蝕刻時間或減少蝕刻劑的濃度。故而，能夠提升執行濕式蝕刻製程的製程裕度。

此外，本揭露的形成方法能夠避免先形成氣隙再形成控制閘極層於氣隙上時，容易破壞氣隙及控制閘極層的完整性的問題。舉例而言，由於本揭露先設置諸如第一犧牲層的部件於氣隙的預定位置處，因此能夠有助於形成高品質的控制閘極層在第一犧牲層上，從而確保控制閘極層的可靠性。

再者，由於本揭露中的氣隙的形狀與尺寸是對應於第二介電層的形狀與尺寸，而第二介電層則是以乾式蝕刻製程精準地形成，因此本揭露能夠簡易地藉由控制乾式蝕刻製程的參數，來控制氣隙的形狀及尺寸。此外，由於本揭露在溝槽的上部處具有與氣隙相鄰的襯層、第一介電層及第三介電層，因此能夠提升介電堆疊物的支撐力，而維持半導體結構的可靠性。

舉例而言，能夠在介電堆疊物的下方存在氣隙的情況下，藉由與氣隙相鄰的襯層、第一介電層及第三介電層提供對於介電堆疊物的支撐力，從而避免介電堆疊物崩裂。同時，本揭露所提供的形成方法能夠適用於現存的半導體製造設備，所以能夠減少製程成本。綜上所述，本揭露能夠提供具有高可靠性及優良的性能的半導體結構及其形成方法。

在所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同目的及/或優點，且他們能在不違背本揭露的精神及範圍下，做各式各樣的改變、取代及替換。

1:半導體結構 100:基板 110:穿隧介電層 200:浮置閘極層 310A:襯層 320A:第一介電層 330A:第二介電層 340A:第三介電層 600:介電堆疊物 700:控制閘極層 800:氣隙

Claims

一種半導體結構的形成方法，包括：形成一浮置閘極層在一基板上；形成一溝槽在該浮置閘極層及該基板中；形成一第一介電層在該溝槽中；形成一第二介電層在該第一介電層上；形成一第三介電層在該第二介電層上；形成一第一犧牲層在該第三介電層上；形成一介電堆疊物在該第一犧牲層上；形成一控制閘極層在該介電堆疊物上；以及移除該第一犧牲層，以形成一氣隙在該第三介電層及該介電堆疊物之間。
如請求項1所述的形成方法，其中形成該第二介電層在該第一介電層上進一步包括：毯覆式地形成該第二介電層在該第一介電層上；以及移除該第二介電層的一部分，以暴露在該溝槽中的該第一介電層。
如請求項2所述的形成方法，其中該第三介電層順應性地形成在該浮置閘極層、該第一介電層及該第二介電層上。
如請求項1所述的形成方法，其中形成一襯層在該溝槽中，且該襯層介於該基板與該第一介電層之間，且形成該第一犧牲層在該第三介電層上進一步包括：毯覆式地形成該第一犧牲層在該第三介電層上；移除該第一犧牲層的一部分，以暴露在該溝槽中的該第三介電層；以及移除該第三介電層、該第一介電層及該襯層，以暴露該浮置閘極層。
如請求項4所述的形成方法，其中移除該第三介電層、該第一介電層及該襯層進一步包括：藉由該第一犧牲層的剩餘部分作為遮罩，移除該第三介電層及該第一介電層，以暴露該襯層；形成一第二犧牲層在該第一犧牲層的剩餘部分上；移除該第二犧牲層及該襯層，以暴露該浮置閘極層。
如請求項1所述的形成方法，其中在形成該介電堆疊物在該第一犧牲層上之後，藉由濕式蝕刻移除該第一犧牲層。
一種半導體結構，包括：一基板，具有介於複數個主動區域之間的一溝槽；一第一介電層，設置在該溝槽中；一第二介電層，設置在該第一介電層上；一第三介電層，設置在該第二介電層上；以及一介電堆疊物，設置在該第三介電層上，且在該第三介電層及該介電堆疊物之間具有一氣隙，其中該氣隙與該第三介電層及該介電堆疊物直接接觸。
如請求項7所述的半導體結構，其中該氣隙由該第三介電層及該介電堆疊物環繞。
如請求項7所述的半導體結構，其中該第二介電層包括氧化物，且該第一介電層及該第三介電層包括氮化物。