KR20050064652A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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KR20050064652A KR1020030096226A KR20030096226A KR20050064652A KR 20050064652 A KR20050064652 A KR 20050064652A KR 1020030096226 A KR1020030096226 A KR 1020030096226A KR 20030096226 A KR20030096226 A KR 20030096226A KR 20050064652 A KR20050064652 A KR 20050064652A
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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 본 발명은 플로팅 게이트용 감광막 패턴을 형성하되, 셀 영역의 감광막 패턴 보다 더미 영역의 감광막 패턴을 더 크게 형성하여 노광장비의 코마수차에 의한 셀 블록 양측의 감광막 패턴의 비대칭 되는 현상을 방지할 수 있고, 레지스트 플로우 공정을 통해 셀 영역의 감광막 플로우 양보다 더미 영역의 감광막 플로우 양을 많게 하여 셀 영역와 더미 영역간에 동일한 감광막 패턴을 형성할 수 있으며, 동일한 감광막 패턴과, 감광막 패턴의 비대칭에 의한 반도체 기판의 손상을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 셀 블록의 최외각에 있는 더미 패턴의 형성 방법에 관한 것이다.
종래의 낸드 플래시 메모리 셀에서 리얼 셀을 보호하기위해 플로팅 게이트 전극용 폴리 실리콘 더미 패턴을 형성한다.
도 1은 종래의 셀 블록의 최외각에 존재하는 패턴의 비대칭을 설명하기 위한 SEM 사진이다.
도 2a는 반도체 기판이 손상된 SEM 사진이고, 도 2b는 게이트 라인의 에지 영역이 손상된 SEM 사진이다.
도 1, 도 2a 및 도 2b를 참조하면, 폴리 실리콘 더미패턴 형성시 노광장비의 코마(Coma) 등의 랜즈(Lens) 수차에 의해 셀 블록의 최외각(오른쪽과 왼쪽)에 위치한 패턴이 서로 다른 사이즈로 디파인(Define)될 경우(도 1 참조) 오버레이 마진 부족으로 인해 반도체 기판의 활성영역을 손상시키는 문제가 발생한다(도 2a 참조).
이러한, 반도체 기판의 손상으로 인해 컨트롤 게이트 전극 형성을 위한 식각공정시 게이트 라인의 에지 영역의 하부 물질들의 심각한 손상(도 2b 참조)을 유발하여 제품의 전기적 특성에 지대한 영향을 유발한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 최외각 영역의 패턴 사이즈를 크게 형성하고, 레지스트 플로우 공정을 통해 플로팅 게이트 리얼 셀의 코마 수차에 의한 패턴 외곡 형상을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
본 발명에 따른 셀 영역과 더미 영역이 정의된 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 질화막을 형성한 후, 상기 패드 질화막, 상기 제 1 폴리 실리콘막 및 상기 터널 산화막을 패터닝 하여 소자 분리막을 형성하는 단계와, 잔류하는 상기 패드 질화막을 제거한 다음, 전체 구조상에 제 2 폴리 실리콘막을 형성하는 단계와, 상기 제 2 폴리 실리콘막 상에 감광막 패턴을 형성하되, 상기 셀 영역에 형성되는 상기 감광막 패턴의 크기보다 상기 더미 영역에 형성되는 상기 감광막 패턴의 크기를 크게 형성하는 단계와, 상기 셀 영역보다 크게 형성된 상기 더미 영역의 상기 감광막 패턴의 크기를 줄이기 위한 레지스트 플로우 공정을 실시하는 단계 및 상기 감광막 패턴을 식각마스크로 하는 식각공정을 통해 상기 제 2 폴리 실리콘막을 식각하여 플로팅 게이트 전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 제공한다.
바람직하게, 상기 감광막 패턴의 형성은, 상기 제 2 폴리 실리콘막 상에 감광막을 도포하는 단계 및 0.60 내지 0.90NA 렌즈 구경과 애뉼라, 쿼더러폴, 다이폴 및 크로스폴 타입의 조명계를 포함하는 노광장비와, 상기 더미 영역의 차광영역이 상기 셀 영역보다 큰 플로팅 게이트용 마스크를 이용한 사진 식각공정을 실시할 수 있다.
바람직하게, 상기 더미 영역에 형성된 상기 감광막 패턴의 크기가 상기 셀 영역에 형성된 상기 감광막 패턴보다 5 내지 30㎚ 크게 형성할 수 있다.
바람직하게, 상기 셀 영역의 공정 마진 확보를 위해 상기 더미 영역은 드로잉은 되지만 상기 반도체 기판상에 구현되지 않는 실제 셀 사이즈와 동일하거나 혹은 그 보다 작은 하나 이상의 어시스트 패턴를 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3a 및 도 3c는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 셀 영역(A)과 더미 영역(B)이 정의된 반도체 기판(10)상에 터널 산화막(20), 제 1 폴리 실리콘막(30) 및 패드 질화막(미도시)을 순차적으로 증착한다. 패드 질화막, 제 1 폴리 실리콘막(30), 터널 산화막(20) 및 반도체 기판(10)을 패터닝하여 소자간의 분리를 위한 소자 분리막(40)을 형성한다.
터널 산화막(20)을 소정의 온도에서 습식 또는 건식 산화방식으로 형성하고, N2를 이용하여 열처리 공정을 실시함으로서 터널 산화막(20)과 반도체 기판(10)간의 계면의 결함 밀도를 최소화한다. 터널 산화막(20) 상에 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LP-CVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PE-CVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; AP-CVD) 방식으로 제 1 폴리 실리콘막(30)을 형성한다. 이때 제 1 폴리 실리콘막(30)으로 도핑되지 않은 비정질 실리콘막을 사용함으로써 제 1 폴리 실리콘막(30)의 입도가 최소화 되도록 하여 전계 집중을 방지할 수 있게 한다. 제 1 폴리 실리콘막(30)상에 CVD 법을 이용하여 패드 질화막을 형성한다.
이에 한정되지 않고, 이온주입을 실시하여 웰을 형성한 다음, 터널 산화막을 형성할 수 도 있다. 또한, 더미영역(B)은 메모리 셀의 최외각의 영역을 지칭하는 것으로, 리얼 셀의 보호를 위해 사용되는 부분을 의미한다.
패드 질화막 상에 감광막을 도포한 다음, 소자 분리용 마스크(소자분리막 형성을 위한 레티클; 100)를 이용한 사진식각 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 도포전에 반사 방지막(미도시)을 도포할 수도 있다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 패드 질화막, 제 1 폴리 실리콘막(30), 터널 산화막(20) 및 반도체 기판(10)을 식각하여 STI 구조의 트렌치(미도시)를 형성한다. 상술한 식각공정에 의한 트렌치 측벽의 손상을 보상하고, 트렌치 상부 코너(Corner)를 라운딩(Rounding)화하기 위해 800 내지 1100℃의 온도 범위 내에서 건식 또는 습식 산화공정을 실시하여 측벽 산화막을 형성할 수 있다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성할 수 있다.
전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막(미도시)을 증착하여 트렌치 내부를 매립한다. 패드 질화막을 정지층으로 하는 평탄화 공정을 실시하여 패드 질화막 상의 HDP 산화막을 제거할 수 있다. 이에 한정되지 않고, 패드 질화막 제거시 HDP 산화막도 함께 제거할 수 있다. 이로써 소자간의 고립을 위한 소자 분리막(40)을 형성한다. 패드 질화막을 인산 딥 아웃(H3PO4 dip out)을 이용한 질화막 스트립(nitride strip) 공정을 수행하여 제거한다.
도 4a는 본 발명에 따른 더미 영역의 감광막 패턴의 SEM 사진이고, 도 4b는 레지스트 플로우 공정후의 감광막 패턴 SEM 사진이다.
도 3b, 도 4a 및 도 4b를 참조하면, 전체 구조상에 제 2 폴리 실리콘막(50)을 형성한다. 제 2 폴리 실리콘막(50) 상에 플로팅 게이트용 감광막 패턴(60)을 형성하되, 더미 영역(B)에 형성되는 감광막 패턴(60b)의 크기가 셀 영역(A)에 형성되는 감광막 패턴(60a) 크기보다 크게 형성한다. 셀 영역(A)보다 크게 형성된 더미 영역(B)의 감광막 패턴(60)의 크기를 줄이기 위한 레지스트 플로우(Resist Flow) 공정을 실시한다.
상기에서 제 2 폴리 실리콘막(50)상에 감광막을 도포한다. 더미영역(B)의 차광영역(C)이 셀 영역(A)보다 큰 플로팅 게이트용 마스크(플로팅 게이트 전극을 형성하기 위한 레티클; 200)를 이용한 사진 식각공정을 실시하여 감광막 패턴(60)을 형성한다. 감광막 패턴(60)은 플로팅 게이트용 마스크(200)에 의해 더미 영역(B)의 감광막 패턴(60b)이 셀 영역(A)보다 크게 형성된다(도 4a 참조). 이로써, 패턴 크기가 클수록 코마와 같은 수차에 의한 영향을 줄 일 수 있다. 이로써, 코마등의 렌즈 수차에 의한 셀 블록의 최외각(셀의 오른쪽과 왼쪽의 최외각) 패턴 크기의 비대칭 문제를 해결할 수 있다. 또한, 패턴의 비대칭에 의한 게이트 라인 에지 영역의 실리콘 기판의 손상을 방지할 수 있다. 감광막 패턴(60)은 0.60 내지 0.90NA 렌즈 구경을 가지는 노광장비를 이용하여 렌즈 수차를 줄이는 것이 바람직하다. 본 실시예에서는 0.70NA 렌즈 구경을 가지는 노광장비를 이용하는 것이 더욱 바람직하다. 또한, 애뉼라(Annular), 쿼더러폴(Quad), 다이폴(Di-Pole), 크로스폴(Cross-Pole) 타입의 조명계를 포함하는 장비를 사용하는 것이 바람직하다.
제 2 폴리 실리콘막(50)상에 형성된 감광막 패턴(60)은 셀 영역(A)과 더미 영역(B)에 따라 그 크기의 차가 다양할 수 있고, 장비에 따라서도 다양하게 할 수 있다. 본 실시예에서는 더미 영역(B)에 형성된 감광막 패턴(60b)의 크기가 셀 영역(A)에 형성된 감광막 패턴(60a)보다 5 내지 30㎚ 크게 형성하는 것이 바람직하다. 본 실시예에서는 10 내지 20㎚ 크게 형성하는 것이 더욱 바람직하다. 물론 이를 위해 플로팅 게이트용 마스크(200)의 차광영역(C)과 노광영역(P)의 조정이 필요하다. 레티클 내의 더미 영역(B)의 차광영역(C)의 크기를 셀 영역(A)의 차광영역(C)의 크기보다 5 내지 30㎚ 크게 형성하는 것이 바람직하다. 또는 레티클 내의 노광영역(O)의 크기를 셀 영역(A)의 노광영역(O) 보다 5 내지 30㎚ 크게 형성하는 것이 바람직하다. 후속 레지스트 플로우 공정을 적용하기 위해 타겟 대비 5 내지 10㎚정도 크게 노광하여 감광막 패턴(60)을 형성하는 것이 바람직하다.
이후, 레지스트 플로우 공정을 적용하여 감광막 패턴(60)의 크기를 줄이되, 감광막 패턴(60)이 밀도 차에 의해 셀 영역(A)과 더미 영역(B)의 플로잉 율(Flowing Ratio)이 다르게 나타나는 원리를 이용하는 것이 바람직하다. 즉, 감광막 패턴(60) 형성후, 고온 열처리를 통해 감광막 패턴(60) 양측 일부의 감광막을 흘러내림으로써, 감광막 패턴(60)의 크기를 작게하되, 감광막 패턴 밀도가 조밀한 곳에서는 감광막의 흘러내림이 적고, 감광막 패턴 밀도가 소한 곳에서는 감광막의 흘러내림이 많아지게 된다. 따라서, 셀 영역(A)의 감광막 패턴(60)은 흘러내리는 양은 적고, 더미 영역(B)의 감광막 패턴(60)은 흘러내리는 양이 많아지게 된다(도 4a 및 도 4b 참조). 더미 영역(B)의 플로우 율은 1 내지 50인 것이 바람직하다. 이로 인해 레지스트 플로우 공정을 통해 셀 영역(A)과 더미 영역(B)의 감광막 패턴(60)을 동일한 크기로 구현되거나, 더미 영역(B)의 감광막 패턴(60)의 크기가 셀 영역(A)에 비해 작게 구현될 수 있다(도 4b 참조). 또한, 상술한 공정들에 의해 셀 블록의 좌우에 있는 더미 영역(B)의 감광막 패턴(60)의 비대칭 현상을 제거할 수 있고, 셀과 동일한 감광막 패턴(60)을 형성할 수 있다. 본 발명의 셀 영역(A)의 공정마진 확보를 위한 보조 패턴으로 본 발명에서 제시한 더미 패턴은 하나 이상의 스케터링 바(Scattering Bar)를 포함할 수 있다. 스케터링 바는 마스크 상에는 드로인(Drawing) 되지만 웨이퍼 상에는 구현되지 않는 실제 셀 사이즈와 동일하거나 혹은 그 보다 작은 어시스트 패턴(Assist Pattern)을 지칭한다.
상술한 설명에서는 셀 영역(A)의 감광막 패턴(60a)보다 더미 영역(B)의 감광막 패턴(60b)을 크게 한 다음, 더미 영역(B)의 감광막 패턴(60b) 양측의 노광부위의 플로우량이 셀 영역(A)의 감광막 패턴(60a)의 플로우 양보다 많게 하는 방법을 사용하였다. 하지만, 이와는 반대로, 더미 영역의 감광막 패턴을 셀 영역보다 작게 형성한 다음, 셀 영역의 감광막 패턴의 플로우량이 더미 영역의 감광막 패턴의 플로우 양보다 많게 하여 동일한 효과를 얻을 수 있다. 이를 위해 플로팅 게이트용 마스크 상의 노광영역과 차광영역의 조정이 필요하고, 레지스트 플로우 공정의 온도 조절이 필요하다.
도 3c를 참조하면, 감광막 패턴(60)을 식각마스크로 하는 식각공정을 통해 제 2 폴리 실리콘막(50)을 식각하여 플로팅 게이트 전극을 형성한다. 플로팅 게이트 전극 형성을 위한 식각공정시 셀 블록 양측의 더미 패턴의 비대칭에 의한 반도체 기판(10)의 손상을 방지할 수 있다. 소정의 스트립 공정을 실시하여 감광막 패턴(60)을 제거한다. 이후, 유전체막(미도시), 제 3 폴리 실리콘막(미도시) 및 금속막(미도시)을 형성한 다음, 금속막, 제 3 폴리 실리콘막, 유전체막 및 플로팅 게이트 전극을 패터닝 하여 플래시 소자용 게이트 전극을 형성하고, 이온주입공정을 실시하여 소스/드레인(미도시)을 형성한다.
상술한 바와 같이, 본 발명은 플로팅 게이트용 감광막 패턴을 형성하되, 셀 영역의 감광막 패턴 보다 더미 영역의 감광막 패턴을 더 크게 형성하여 노광장비의 코마수차에 의한 셀 블록 양측의 감광막 패턴의 비대칭 되는 현상을 방지할 수 있다.
또한, 레지스트 플로우 공정을 통해 셀 영역의 감광막 플로우 양보다 더미 영역의 감광막 플로우 양을 많게 하여 셀 영역와 더미 영역간에 동일한 감광막 패턴을 형성할 수 있다.
또한, 동일한 감광막 패턴과, 감광막 패턴의 비대칭에 의한 반도체 기판의 손상을 방지할 수 있다.
도 1은 종래의 셀 블록의 최외각에 존재하는 패턴의 비대칭을 설명하기 위한 SEM 사진이다.
도 2a는 반도체 기판이 손상된 SEM 사진이고, 도 2b는 게이트 라인의 에지 영역이 손상된 SEM 사진이다.
도 3a 및 도 3c는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a는 본 발명에 따른 더미 영역의 감광막 패턴의 SEM 사진이고, 도 4b는 레지스트 플로우 공정후의 감광막 패턴 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20 : 터널 산화막
30, 50 : 폴리 실리콘막 40 : 소자 분리막
60 : 감광막 패턴 100 : 소자 분리용 마스크
200 : 플로팅 게이트용 마스크

Claims (4)

  1. 셀 영역과 더미 영역이 정의된 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 질화막을 형성한 후, 상기 패드 질화막, 상기 제 1 폴리 실리콘막 및 상기 터널 산화막을 패터닝 하여 소자 분리막을 형성하는 단계;
    잔류하는 상기 패드 질화막을 제거한 다음, 전체 구조상에 제 2 폴리 실리콘막을 형성하는 단계;
    상기 제 2 폴리 실리콘막 상에 감광막 패턴을 형성하되, 상기 셀 영역에 형성되는 상기 감광막 패턴의 크기보다 상기 더미 영역에 형성되는 상기 감광막 패턴의 크기를 크게 형성하는 단계;
    상기 셀 영역보다 크게 형성된 상기 더미 영역의 상기 감광막 패턴의 크기를 줄이기 위한 레지스트 플로우 공정을 실시하는 단계; 및
    상기 감광막 패턴을 식각마스크로 하는 식각공정을 통해 상기 제 2 폴리 실리콘막을 식각하여 플로팅 게이트 전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 감광막 패턴의 형성은,
    상기 제 2 폴리 실리콘막 상에 감광막을 도포하는 단계; 및
    0.60 내지 0.90NA 렌즈 구경과 애뉼라, 쿼더러폴, 다이폴 및 크로스폴 타입의 조명계를 포함하는 노광장비와, 상기 더미 영역의 차광영역이 상기 셀 영역보다 큰 플로팅 게이트용 마스크를 이용한 사진 식각공정을 실시하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 더미 영역에 형성된 상기 감광막 패턴의 크기가 상기 셀 영역에 형성된 상기 감광막 패턴보다 5 내지 30㎚ 크게 형성하는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 셀 영역의 공정 마진 확보를 위해 상기 더미 영역은 드로잉은 되지만 상기 반도체 기판상에 구현되지 않는 실제 셀 사이즈와 동일하거나 혹은 그 보다 작은 하나 이상의 어시스트 패턴를 포함하는 플래시 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716668B1 (ko) * 2005-11-09 2007-05-09 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
KR100759622B1 (ko) * 2005-06-10 2007-09-17 가부시끼가이샤 도시바 반도체 장치
KR100861377B1 (ko) * 2007-06-29 2008-10-02 주식회사 하이닉스반도체 도트 타입의 어시스트 패턴을 갖는 포토마스크
KR100899398B1 (ko) * 2008-03-05 2009-05-27 주식회사 하이닉스반도체 플래시 소자의 노광 방법

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