JP2008177606A5 - - Google Patents

Claims (33)

1. 半導体基板の表面領域にストライプ状に形成され、ビット線となる複数の不純物拡散層と、
   前記半導体基板上における前記複数の不純物拡散層の上側に、前記複数の不純物拡散層のそれぞれと直接又はトラップ膜を介して接するように形成され、ビット線方向に延びる複数の埋め込み絶縁膜と、
   前記半導体基板上に設けられ、ワード線方向に延びるメモリ素子のゲート電極とを備え、
   前記ゲート電極は、前記半導体基板上における前記複数の埋め込み絶縁膜同士の間に前記トラップ膜を介して形成され、前記複数の埋め込み絶縁膜の高さ位置とほぼ等しい高さ位置を有する複数の第１の導電膜と、前記複数の埋め込み絶縁膜及び前記複数の第１の導電膜の上に掛けて形成され、前記複数の第１の導電膜同士を電気的に接続する第２の導電膜とを有していることを特徴とする半導体記憶装置。
2. 前記トラップ膜は、前記半導体基板上に順次堆積された、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層膜よりなることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１の導電膜の側面に形成された側壁絶縁膜を備えていることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記不純物拡散層は、中央部に形成された高濃度不純物拡散層と前記高濃度不純物拡散層の両側に形成された低濃度不純物拡散層とを有することを特徴とする請求項１に記載の半導体記憶装置。
5. 前記第２の導電膜の表面部にはシリサイド層が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
6. 前記埋め込み絶縁膜の側面に形成された側壁絶縁膜を備えていることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記複数の埋め込み絶縁膜同士の間に埋め込まれた絶縁膜を備えていることを特徴とする請求項５に記載の半導体記憶装置。
8. 前記第２の導電膜は金属膜であることを特徴とする請求項１に記載の半導体記憶装置。
9. 前記半導体基板の上には、論路回路を構成するトランジスタが設けられており、
   前記トランジスタのゲート電極は、前記第１の導電膜と前記第２の導電膜との積層構造を有していることを特徴とする請求項１に記載の半導体記憶装置。
10. 前記第２の導電膜の表面部にはシリサイド層が形成されていることを特徴とする請求項９に記載の半導体記憶装置。
11. 前記第２の導電膜は金属膜よりなることを特徴とする請求項９に記載の半導体記憶装置。
12. 前記半導体基板の上には、論路回路を構成するトランジスタが設けられており、
    前記トランジスタのゲート電極は、前記第２の導電膜のみからなることを特徴とする請求項１に記載の半導体記憶装置。
13. 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
    前記トラップ膜の上に第１の導電膜を堆積する工程と、
    前記第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、
    前記半導体基板に対して、前記第１のマスクパターン又はパターニングされた前記第１の導電膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と、
    前記半導体基板上におけるパターニングされた前記第１の導電膜同士の間に、前記不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
    パターニングされた前記第１の導電膜及び前記埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、
    前記第２の導電膜及びパターニングされた前記第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた前記第２の導電膜及びパターニングされた前記第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
14. 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
    前記トラップ膜の上に第１の導電膜を堆積する工程と、
    前記第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、
    パターニングされた前記第１の導電膜の側面に第１の側壁絶縁膜を形成する工程と、
    前記半導体基板に対して、パターニングされた前記第１の導電膜及び前記第１の側壁絶縁膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と、
    前記半導体基板に熱処理を施して、前記不純物拡散層をパターニングされた前記第１の導電膜とオーバーラップさせる工程と、
    前記半導体基板上における互いに対向する前記第１の側壁絶縁膜同士の間に、前記不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
    パターニングされた前記第１の導電膜及び前記埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、
    前記第２の導電膜及びパターニングされた前記第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた前記第２の導電膜及びパターニングされた前記第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
15. 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
    前記トラップ膜の上に第１の導電膜を堆積する工程と、
    前記第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、
    前記半導体基板に対して、パターニングされた前記第１の導電膜をマスクに不純物を注入して低濃度不純物拡散層を形成する工程と、
    パターニングされた前記第１の導電膜の側面に第１の側壁絶縁膜を形成する工程と、
    前記半導体基板に対して、パターニングされた前記第１の導電膜及び前記第１の側壁絶縁膜をマスクに不純物を注入してビット線となる高濃度不純物拡散層を形成する工程と、
    前記半導体基板上における互いに対向する前記第１の側壁絶縁膜同士の間に、前記高濃度不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
    パターニングされた前記第１の導電膜及び前記埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、
    前記第２の導電膜及びパターニングされた前記第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた前記第２の導電膜及びパターニングされた前記第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
16. 前記不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする請求項１３又は１４に記載の半導体記憶装置の製造方法。
17. 前記第１の導電膜をパターニングする工程と前記不純物拡散層を形成する工程との間に、前記第１のマスクパターン又はパターニングされた前記第１の導電膜をマスクにして前記トラップ膜をパターニングする工程を備え、
    前記不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項１３又は１４に記載の半導体記憶装置の製造方法。
18. 前記低濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
19. 前記低濃度不純物拡散層を形成する工程は、前記トラップ膜におけるパターニングされた前記第１の導電膜から露出している領域のうちの少なくとも一部分を除去してから前記半導体基板に対して前記不純物を注入する工程を含むことを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
20. 前記高濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
21. 前記低濃度不純物拡散層を形成する工程と前記高濃度不純物拡散層を形成する工程との間に、前記第１のマスクパターン又はパターニングされた前記第１の第１の導電膜をマスクにして前記トラップ膜をパターニングする工程を備え、
    前記高濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項１８に記載の半導体記憶装置の製造方法。
22. 前記第１の導電膜をパターニングする工程と前記低濃度不純物拡散層を形成する工程との間に、前記第１のマスクパターン又はパターニングされた前記第１の導電膜をマスクにして前記トラップ膜をパターニングする工程を備え、
    前記低濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
23. 前記ゲート電極を形成する工程は、パターニングされた前記第２の導電膜の表面部にシリサイド層を形成する工程を含むことを特徴とする請求項１３、１４又は１５に記載の半導体記憶装置の製造方法。
24. 前記ゲート電極を形成する工程は、前記埋め込み絶縁膜の側面に第２の側壁絶縁膜を形成した後に、パターニングされた前記第２の導電膜の表面部にシリサイド層を形成する工程を含むことを特徴とする請求項１３、１４又は１５に記載の半導体記憶装置の製造方法。
25. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
    前記埋め込み絶縁膜の側面に前記第２の側壁絶縁膜を形成する工程は、前記論理回路を構成するトランジスタのゲート電極の側面に前記第２の側壁絶縁膜を形成する工程を含むことを特徴とする請求項２４に記載の半導体記憶装置の製造方法。
26. 前記ゲート電極を形成する工程は、前記埋め込み絶縁膜同士の間に絶縁膜を埋め込んだ後に、パターニングされた前記第２の導電膜の表面部にシリサイド層を形成する工程を含むことを特徴とする請求項１３、１４又は１５に記載の半導体記憶装置の製造方法。
27. 前記第２の導電膜は金属膜であることを特徴とする請求項１４又は１５に記載の半導体記憶装置の製造方法。
28. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
    前記論理回路を構成するトランジスタのゲート電極は、パターニングされた前記第１の導電膜とパターニングされた前記金属膜との積層構造を有することを特徴とする請求項２７に記載の半導体記憶装置の製造方法。
29. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
    前記論理回路を構成するトランジスタのゲート電極は、パターニングされた前記第２の導電膜のみからなることを特徴とする請求項１３、１４又は１５に記載の半導体記憶装置の製造方法。
30. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
    前記ゲート電極を形成する工程は、前記半導体基板上の論理回路形成領域において、前記第２の導電膜及びパターニングされた前記第１の導電膜をパターニングすることにより、パターニングされた前記第２の導電膜及びパターニングされた前記第１の導電膜よりなる、前記論理回路を構成するトランジスタのゲート電極を形成する工程を含むことを特徴とする請求項１３、１４又は１５に記載の半導体記憶装置の製造方法。
31. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
    前記ゲート電極を形成する工程よりも後に、前記埋め込み絶縁膜の側面及び前記ゲート電極の側面に第２の側壁絶縁膜を形成することにより、互いに対向する前記埋め込み絶縁膜と互いに対向する前記ゲート電極とによって囲まれた領域を前記第２の側壁絶縁膜で埋め込むと同時に、前記論理回路を構成するトランジスタのゲート電極の側面に前記第２の側壁絶縁膜を形成する側壁絶縁膜形成工程をさらに備えていることを特徴とする請求項１３、１４又は１５に記載の半導体記憶装置の製造方法。
32. 前記側壁絶縁膜形成工程よりも後に、パターニングされた前記第２の導電膜の表面部にシリサイド層を形成する工程をさらに備えていることを特徴とする請求項３１に記載の半導体記憶装置の製造方法。
33. 前記埋め込み絶縁膜を形成する工程において、前記埋め込み絶縁膜と前記第１の導電膜との高さがほぼ等しくなるように、前記埋め込み絶縁膜を形成することを特徴とする請求項１３、１４又は１５に記載の半導体記憶装置の製造方法。