JP4914397B2 - 半導体記憶装置の製造方法 - Google Patents

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Description

本発明は、高集積化が可能である不揮発性の半導体記憶装置及びその製造方法に関する。

近年、さまざまな半導体記憶装置が提案されており、その一例として、例えば、特許文献１に示されるように、素子分離領域の下にビット線を有する半導体記憶素子は、高集積化が容易であるため注目されている。
以下、素子分離領域の下にビット線を有する半導体記憶装置及びその製造方法について、図５９(a) 〜(d) 及び図６０を参照しながら説明する。
まず、図５９(a) に示すように、シリコン基板１の上にトラップ膜２を堆積した後、図５９(b) に示すように、シリコン基板１に対してレジストパターン３をマスクにして不純物をイオン注入することにより、ビット線となる不純物拡散層４を形成し、その後、トラップ膜２に対してレジストパターン３をマスクにして選択的エッチングを行なって、トラップ膜２における不純物拡散層４の上側部分を除去する。
次に、図５９(c) に示すように、レジストパターン３を除去した後、熱酸化法により、ＬＯＣＯＳ分離領域５を形成する。
次に、図５９(d) に示すように、半導体基板１の上に全面に亘って多結晶シリコン膜６を堆積した後、該多結晶シリコン膜６に対して選択的エッチングを行なうと、図６０に示すように、従来の半導体記憶装置が得られる。
特開平０５−３２６８９３号公報
しかしながら、前記従来の半導体記憶装置においては、主として３つの問題点を有している。
第１は、素子を分離するためにＬＯＣＯＳ分離領域を用いているために、微細化が困難であるという問題である。すなわち、ＬＯＣＯＳ分離領域は素子分離領域の端部にバーズビークが発生するため、活性領域がマスク寸法に比べて縮小してしまう。そこで、マスク寸法を予め大きくしておく必要があるので、微細化が困難になる。
第２は、ビット線となる不純物拡散層がＬＯＣＯＳ分離領域の下に設けられているため、ビット線の低抵抗化が困難であるという問題である。
第３は、サリサイド技術の適用が困難であるため、ゲート電極の低抵抗化が困難であるという問題である。すなわち、図６０に示すように、ビット線となる不純物拡散層４はＬＯＣＯＳ分離領域５の外側にまで拡散している。従って、この状態でサリサイドを行なうと、不純物拡散層４の表面部にシリサイド層が形成されてしまうため、ビット線同士がシリサイド層を介して短絡してしまう恐れがあるので、サリサイド技術の適用が困難である。
前記に鑑み、本発明は、不揮発性の半導体記憶装置において、ビット線となる不純物拡散層の上にＬＯＣＯＳ分離領域を形成しなくてもよいようにして、半導体記憶装置の微細化を実現することを目的とする。
本発明に係る第１の半導体記憶装置の製造方法は、半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、トラップ膜の上に第１の導電膜を堆積する工程と、第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、半導体基板に対して、第１のマスクパターン又はパターニングされた第１の導電膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と、半導体基板上におけるパターニングされた第１の導電膜同士の間に、不純物拡散層と直接又はトラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、パターニングされた第１の導電膜及び埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、第２の導電膜及びパターニングされた第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた第２の導電膜及びパターニングされた第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備え、不純物拡散層を形成する工程は、半導体基板に対してトラップ膜を介して不純物を注入する工程を含むことを特徴とする。
第１の半導体記憶装置の製造方法によると、ビット線となる不純物拡散層の上側にビット線方向に延びる埋め込み絶縁膜が設けられると共に、ゲート電極を構成するパターニングされた第１の導電膜は埋め込み絶縁膜により互いに分離されるため、ゲート電極とトラップ膜とからなるメモリ素子同士の間にＬＯＣＯＳ分離領域を設ける必要がなくなる。パターニングされた第１の導電膜は埋め込み絶縁膜により互いに分離されているが、パターニングされた第１の導電膜同士は第２の導電膜により電気的に接続されているため、支障はない。
従って、第１の半導体記憶装置の製造方法によると、半導体記憶装置の微細化を実現することができる。
本発明に係る第２の半導体記憶装置の製造方法は、半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、トラップ膜の上に第１の導電膜を堆積する工程と、第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、パターニングされた第１の導電膜の側面に第１の側壁絶縁膜を形成する工程と、半導体基板に対して、パターニングされた第１の導電膜及び第１の側壁絶縁膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と、半導体基板に熱処理を施して、不純物拡散層をパターニングされた第１の導電膜とオーバーラップさせる工程と、半導体基板上における互いに対向する第１の側壁絶縁膜同士の間に、不純物拡散層と直接又はトラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、パターニングされた第１の導電膜及び埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、第２の導電膜及びパターニングされた第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた第２の導電膜及びパターニングされた第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備えている。
第２の半導体記憶装置の製造方法によると、ビット線となる不純物拡散層の上側にビット線方向に延びる埋め込み絶縁膜が設けられると共に、ゲート電極を構成するパターニングされた第１の導電膜は埋め込み絶縁膜により互いに分離されるため、ゲート電極とトラップ膜とからなるメモリ素子同士の間にＬＯＣＯＳ分離領域を設ける必要がなくなる。パターニングされた第１の導電膜は埋め込み絶縁膜により互いに分離されているが、パターニングされた第１の導電膜同士は第２の導電膜により電気的に接続されているため、支障はない。
また、ゲート電極を構成するパターニングされた第１の導電膜の側面に第１の側壁絶縁膜を形成する工程を備えているため、不純物拡散層に注入された不純物の拡散による短チャネル効果を抑制できるため、ゲート長を縮小することができる。
従って、第２の半導体記憶装置の製造方法によると、半導体記憶装置の一層の微細化を実現することができる。
本発明に係る第３の半導体記憶装置の製造方法は、半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、トラップ膜の上に第１の導電膜を堆積する工程と、第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、半導体基板に対して、パターニングされた第１の導電膜をマスクに不純物を注入して低濃度不純物拡散層を形成する工程と、パターニングされた第１の導電膜の側面に第１の側壁絶縁膜を形成する工程と、半導体基板に対して、パターニングされた第１の導電膜及び第１の側壁絶縁膜をマスクに不純物を注入してビット線となる高濃度不純物拡散層を形成する工程と、半導体基板上における互いに対向する第１の側壁絶縁膜同士の間に、高濃度不純物拡散層と直接又はトラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、パターニングされた第１の導電膜及び埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、第２の導電膜及びパターニングされた第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた第２の導電膜及びパターニングされた第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備え、低濃度不純物拡散層を形成する工程は、半導体基板に対してトラップ膜を介して不純物を注入する工程を含むことを特徴とする。
本発明に係る第４の半導体記憶装置の製造方法は、半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、トラップ膜の上に第１の導電膜を堆積する工程と、第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、半導体基板に対して、パターニングされた第１の導電膜をマスクに不純物を注入して低濃度不純物拡散層を形成する工程と、パターニングされた第１の導電膜の側面に第１の側壁絶縁膜を形成する工程と、半導体基板に対して、パターニングされた第１の導電膜及び第１の側壁絶縁膜をマスクに不純物を注入してビット線となる高濃度不純物拡散層を形成する工程と、半導体基板上における互いに対向する第１の側壁絶縁膜同士の間に、高濃度不純物拡散層と直接又はトラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、パターニングされた第１の導電膜及び埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、第２の導電膜及びパターニングされた第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた第２の導電膜及びパターニングされた第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備え、低濃度不純物拡散層を形成する工程は、トラップ膜におけるパターニングされた第１の導電膜から露出している領域のうちの少なくとも一部分を除去してから半導体基板に対して不純物を注入する工程を含むことを特徴とする。
第３の半導体記憶装置の製造方法によると、ビット線となる高濃度不純物拡散層の上側にビット線方向に延びる埋め込み絶縁膜が設けられると共に、ゲート電極を構成するパターニングされた第１の導電膜は埋め込み絶縁膜により互いに分離されるため、ゲート電極とトラップ膜とからなるメモリ素子同士の間にＬＯＣＯＳ分離領域を設ける必要がなくなる。パターニングされた第１の導電膜は埋め込み絶縁膜により互いに分離されているが、パターニングされた第１の導電膜同士は第２の導電膜により電気的に接続されているため、支障はない。
また、ビット線となる高濃度不純物拡散層の両側に低濃度不純物拡散層を確実に形成することができるので、高濃度不純物拡散層に注入された不純物の拡散による短チャネル効果を抑制できるため、ゲート長を縮小することができる。
従って、第３及び第４の半導体記憶装置の製造方法によると、半導体記憶装置の一層の微細化を実現することができる。
第２又は第３の半導体記憶装置の製造方法において、埋め込み絶縁膜を形成する工程は、半導体基板上に金属膜を介して埋め込み絶縁膜を形成する工程を含むことが好ましい。
このようにすると、ビット線となる不純物拡散層の上に金属膜を形成することができるので、ビット線の低抵抗化を図ることができる。
第２の半導体記憶装置の製造方法において、不純物拡散層を形成する工程は、半導体基板に対してトラップ膜を介して不純物を注入する工程を含むことが好ましい。
このようにすると、不純物の注入時に半導体基板の表面をトラップ膜により保護することができる。
第２の半導体記憶装置の製造方法は、第１の導電膜をパターニングする工程と不純物拡散層を形成する工程との間に、第１のマスクパターン又はパターニングされた第１の導電膜をマスクにしてトラップ膜をパターニングする工程を備え、不純物拡散層を形成する工程は、半導体基板に対してトラップ膜を介することなく不純物を注入してもよい。
第３の半導体記憶装置の製造方法において、低濃度不純物拡散層を形成する工程は、半導体基板に対してトラップ膜を介して不純物を注入する工程を含むことが好ましい。
このようにすると、低濃度不純物層を形成するための不純物の注入時に半導体基板の表面をトラップ膜により保護することができるので、半導体基板が受けるダメージを低減することができる。
第３の半導体記憶装置の製造方法において、低濃度不純物拡散層を形成する工程が、半導体基板に対してトラップ膜を介して不純物を注入する工程を含む場合には、高濃度不純物拡散層を形成する工程は、半導体基板に対してトラップ膜を介して不純物を注入する工程を含むことが好ましい。
このようにすると、高濃度不純物層を形成するための不純物の注入時においても半導体基板の表面をトラップ膜により保護することができる。
第３の半導体記憶装置の製造方法において、低濃度不純物拡散層を形成する工程が、半導体基板に対してトラップ膜を介して不純物を注入する工程を含む場合には、低濃度不純物拡散層を形成する工程と高濃度不純物拡散層を形成する工程との間に、第１のマスクパターン又はパターニングされた第１の第１の導電膜をマスクにしてトラップ膜をパターニングする工程を備え、高濃度不純物拡散層を形成する工程は、半導体基板に対してトラップ膜を介することなく不純物を注入する工程を含んでいてもよい。
第１〜第４の半導体記憶装置の製造方法において、ゲート電極を形成する工程は、パターニングされた第２の導電膜の表面部にシリサイド層を形成する工程を含むことが好ましい。
このようにすると、ゲート電極の低抵抗化を図ることができる。
第１〜第４の半導体記憶装置の製造方法において、ゲート電極を形成する工程がパターニングされた第２の導電膜の表面部にシリサイド層を形成する工程を含む場合、埋め込み絶縁膜の側面に第２の側壁絶縁膜を形成した後に、パターニングされた第２の導電膜の表面部にシリサイド層を形成する工程を含むことが好ましい。
このようにすると、半導体基板の表面における不純物拡散層の外側部分を第２の側壁絶縁膜により覆った状態でサイサイドを行なうことができるので、ビット線となる不純物拡散層同士がシリサイド層により短絡してしまう事態を防止できる。
第１〜第４の半導体記憶装置の製造方法において、ゲート電極を形成する工程が 埋め込み絶縁膜の側面に第２の側壁絶縁膜を形成する工程を含む場合、半導体記憶装置は、半導体基板上に設けられ論理回路を構成するトランジスタを有し、埋め込み絶縁膜の側面に第２の側壁絶縁膜を形成する工程は、論理回路を構成するトランジスタのゲート電極の側面に第２の側壁絶縁膜を形成する工程を含むことが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極の側面に、工程数の増加を招くことなく側壁絶縁膜を形成することができる。
第１〜第４の半導体記憶装置の製造方法において、ゲート電極を形成する工程は、埋め込み絶縁膜同士の間に絶縁膜を埋め込んだ後に、パターニングされた第２の導電膜の表面部にシリサイド層を形成する工程を含むことが好ましい。
このようにすると、半導体基板の表面における不純物拡散層の外側部分を絶縁膜で完全に覆った状態でサイサイドを行なうので、ビット線となる不純物拡散層同士がシリサイド層により短絡してしまう事態を確実に防止できる。
第２〜第４の半導体記憶装置の製造方法において、第２の導電膜は金属膜であることが好ましい。
このようにすると、ゲート電極の低抵抗化を図ることができる。
第２〜第４の半導体記憶装置の製造方法において、第２の導電膜が金属膜である場合、半導体記憶装置は、半導体基板上に設けられ論理回路を構成するトランジスタを有し、論理回路を構成するトランジスタのゲート電極は、パターニングされた第１の導電膜とパターニングされた金属膜との積層構造を有することが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極を、工程数の増加を招くことなくポリメタル構造にすることができる。
第１〜第４の半導体記憶装置の製造方法において、半導体記憶装置は、半導体基板上に設けられ論理回路を構成するトランジスタを有し、論理回路を構成するトランジスタのゲート電極は、パターニングされた第２の導電膜のみからなることが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極の微細化を図ることができる。
第１〜第４の半導体記憶装置の製造方法において、半導体記憶装置は、半導体基板上に設けられ論理回路を構成するトランジスタを有し、ゲート電極を形成する工程は、半導体基板上の論理回路形成領域において、第２の導電膜及びパターニングされた第１の導電膜をパターニングすることにより、パターニングされた第２の導電膜及びパターニングされた第１の導電膜よりなる、論理回路を構成するトランジスタのゲート電極を形成する工程を含むことが好ましい。
このようにすると、論理回路を構成するトランジスタのゲート電極を、工程数の増加を招くことなく形成することができる。
本発明に係る第１〜第４の半導体記憶装置の製造方法によると、半導体記憶装置の微細化及びビット線の低抵抗化を実現できると共に、ゲート電極に対してサリサイドを行うことが可能になる。
以下、本発明の各実施形態に係る半導体記憶装置及びその製造方法について説明するが、通常、論理回路領域にはｎチャネル型トランジスタとｐチャネル型トランジスタとが形成されるが、これらは不純物の種類が異なるのみであるから、以下に示す各図面においては、ｎチャネル型トランジスタのみを示してある。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置及びその製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 、図３及び図４(a) 〜(d) を参照しながら説明する。尚、図４(a) は図３におけるIVＡ−IVＡ線の断面構造を示し、図４(b) は図３におけるIVＢ−IVＢ線の断面構造を示し、図４(c) は図３におけるIVＣ−IVＣ線の断面構造を示し、図４(d) は図３におけるIVＤ−IVＤ線の断面構造を示している。
まず、図１(a) に示すように、シリコン基板よりなる半導体基板１０のメモリ素子形成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり電荷の捕獲サイトを有すると共に３０ｎｍの合計膜厚を有するトラップ膜１１を堆積した後、図１(b) に示すように、トラップ膜１１の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜１２を堆積する。
次に、図１(c) に示すように、第１の多結晶シリコン膜１２に対して、ビット線方向に延びる第１のレジストパターン１３をマスクにして選択的エッチングを行なって、第１の多結晶シリコン膜１２をパターニングする。尚、このエッチング工程においては、後に行なう不純物の注入工程において半導体基板１０の表面を保護するために、トラップ膜１１を残存させておくことが好ましい。
次に、図２(a) に示すように、半導体基板１０に対して第１のレジストパターン１３をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、ビット線となるｎ型の高濃度不純物拡散層１４を形成する。
次に、図２(b) に示すように、半導体基板１０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜１２の上に存在する部分を除去することにより、パターニングされた第１の多結晶シリコン膜１２同士の間で且つ高濃度不純物拡散層１４の上に埋め込み絶縁膜１５を形成する。この場合、パターニングされた第１の多結晶シリコン膜１２の高さ位置と埋め込み絶縁膜１５の高さ位置とはほぼ等しくなる。
次に、図２(c) に示すように、パターニングされた第１の多結晶シリコン膜１２及び埋め込み絶縁膜１５の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜１６を堆積する。
次に、第２の多結晶シリコン膜１６及びパターニングされた第１の多結晶シリコン膜１２に対して、ワード線方向に延びる第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、図３及び図４(a) 〜(d) に示すように、パターニングされた第２の多結晶シリコン膜１６及びパターニングされた第１の多結晶シリコン膜１２よりなるゲート電極を形成する。
第１の実施形態によると、ビット線となる高濃度不純物拡散層１４の上側にビット線方向に延びる埋め込み絶縁膜１５が設けられていると共に、ゲート電極を構成するパターニングされた第１の多結晶シリコン膜１２は埋め込み絶縁膜１５により互いに分離されているため、ゲート電極とトラップ膜１１とからなるメモリ素子同士の間にＬＯＣＯＳ分離領域を設ける必要がなくなる。
また、パターニングされた第１の多結晶シリコン膜１２は埋め込み絶縁膜１５により互いに分離されているが、パターニングされた第１の多結晶シリコン膜１２同士は第２の多結晶シリコン膜１６により電気的に接続されているため、支障はない。
従って、第１の実施形態によると、半導体記憶装置の微細化を実現することができる。
尚、第１の実施形態においては、電荷の捕獲サイトを有するトラップ膜１１として、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜との積層膜を用いたが、これに代えて、酸窒化シリコン膜の単層膜、窒化シリコン膜の単層膜、又は半導体基板１０側から順次堆積された、酸化シリコン膜と窒化シリコン膜との積層膜を用いてもよい。
トラップ膜１１の膜厚は３０ｎｍであったが、トラップ膜１１の膜厚としては、薄い方がトランジスタ特性が良好になり、２０ｎｍ程度が特に好ましい。
ゲート電極としては、第１の多結晶シリコン膜１２及び第２の多結晶シリコン膜１６の積層膜を用いたが、これに代えて、多結晶シリコン膜、アモルファスシリコン膜、融点が６００℃以上である高融点金属膜若しくは金属シリサイド膜の単層膜、又はこれらの積層膜を用いることができる。
埋め込み絶縁膜１５としては、シリコン酸化膜を用いたが、これに代えて、フッ素含有シリコン酸化膜若しくは多孔質膜の単層膜、又はこれらの積層膜を用いてもよい。埋め込み絶縁膜１５がフッ素含有シリコン酸化膜又は多孔質膜を含むと、配線間容量が低減するためトランジスタの高速化を図ることができる。
また、第１の実施形態においては、高濃度不純物拡散層１４を形成するためのマスクとして、第１のレジストパターン１３を用いたが、これに代えて、第１のレジストパターン１３を除去して、パターニングされた第１の多結晶シリコン膜１２を用いてもよい。このようにすると、ゲート電極にもｎ型の不純物が注入されるため、ゲート電極の一層の低抵抗化を図ることができる。
また、第１の実施形態においては、第１の多結晶シリコン膜１２及び第２の多結晶シリコン膜１６としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
さらに、第１の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体記憶装置及びその製造方法について、図５(a) 〜(d) 、図６(a) 〜(d) 、図７及び図８(a) 〜(d) を参照しながら説明する。尚、図８(a) は図７におけるVIIIＡ−VIIIＡ線の断面構造を示し、図８(b) は図７におけるVIIIＢ−VIIIＢ線の断面構造を示し、図８(c) は図７におけるVIIIＣ−VIIIＣ線の断面構造を示し、図８(d) は図７におけるVIIIＤ−VIIIＤ線の断面構造を示している。
まず、図５(a) に示すように、シリコン基板よりなる半導体基板２０のメモリ素子形成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜２１を堆積した後、図５(b) に示すように、トラップ膜２１の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜２２を堆積する。
次に、図５(c) に示すように、第１の多結晶シリコン膜２２に対して、ビット線方向に延びる第１のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、第１の多結晶シリコン膜２２をパターニングする。
次に、図５(d) に示すように、半導体基板２０の上に全面に亘って例えば５０ｎｍ〜２００ｎｍの膜厚を有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバックして、パターニングされた第１の多結晶シリコン膜２２の側面に側壁絶縁膜２３を形成する。この場合、トラップ膜２１における第１の多結晶シリコン膜２２及び側壁絶縁膜２３から露出している部分は、通常エッチングにより除去されるが、トラップ膜２１を残存させてもよい。トラップ膜２１が残存すると、半導体基板２０がエッチング工程で受けるダメージを低減することができる。
次に、図６(a) に示すように、半導体基板２０に対して、パターニングされた第１の多結晶シリコン膜２２及び側壁絶縁膜２３をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、ビット線となるｎ型の高濃度不純物拡散層２４を形成する。
次に、図６(b) に示すように、半導体基板２０に対して、例えば８５０℃〜９５０℃の熱処理を施して、高濃度不純物拡散層２４をパターニングされた第１の多結晶シリコン膜２２とオーバーラップさせる。この熱処理は、電気炉を用いるバッチ処理又はランプを用いる急速熱処理（ＲＴＡ）により行なうことができる。
次に、図６(c) に示すように、半導体基板２０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜２２の上に存在する部分を除去することにより、互いに対向する側壁絶縁膜２３同士の間で且つ高濃度不純物拡散層２４の上に埋め込み絶縁膜２５を形成する。この場合、パターニングされた第１の多結晶シリコン膜２２の高さ位置と埋め込み絶縁膜２５の高さ位置とはほぼ等しくなる。
次に、図６(d) に示すように、パターニングされた第１の多結晶シリコン膜２２及び埋め込み絶縁膜２５の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜２６を堆積する。
次に、第２の多結晶シリコン膜２６及びパターニングされた第１の多結晶シリコン膜２２に対して、ワード線方向に延びる第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、図７及び図８(a) 〜(d) に示すように、パターニングされた第２の多結晶シリコン膜２６及びパターニングされた第１の多結晶シリコン膜２２よりなるゲート電極を形成する。
第２の実施形態によると、ゲート電極を構成するパターニングされた第１の多結晶シリコン膜２２の側面に側壁絶縁膜２３を形成するため、第１の実施形態の効果に加えて、高濃度不純物拡散層２４に注入された不純物の拡散による短チャネル効果を抑制できるため、ゲート長の縮小を図ることができる。
従って、第２の実施形態によると、半導体記憶装置の一層の微細化を実現することができる。
尚、第２の実施形態においては、第１の多結晶シリコン膜２２及び第２の多結晶シリコン膜２６としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第２の実施形態における第１の多結晶シリコン膜２２及び第２の多結晶シリコン膜２６に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第２の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体記憶装置及びその製造方法について、図９(a) 〜(d) 、図１０(a) 〜(d) 、図１１及び図１２(a) 〜(d) を参照しながら説明する。尚、図１２(a) は図１１におけるXIIＡ−XIIＡ線の断面構造を示し、図１２(b) は図１１におけるXIIＢ−XIIＢ線の断面構造を示し、図１２(c) は図１１におけるXIIＣ−XIIＣ線の断面構造を示し、図１２(d) は図１１におけるXIIＤ−XIIＤ線の断面構造を示している。
まず、図９(a) に示すように、シリコン基板よりなる半導体基板３０のメモリ素子形成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜３１を堆積した後、図９(b) に示すように、トラップ膜３１の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜３２を堆積する。
次に、図９(c) に示すように、第１の多結晶シリコン膜３２に対して、ビット線方向に延びる第１のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、第１の多結晶シリコン膜３２をパターニングする。尚、このエッチング工程においては、後に行なう不純物の注入工程において半導体基板３０の表面を保護するために、トラップ膜３１を残存させておくことが好ましい。
次に、図９(d) に示すように、半導体基板３０に対して第１のレジストパターンをマスクにしてｐ型の不純物例えばボロンを２０ｋｅＶ〜５０ｋｅＶ及び１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２の条件でイオン注入してｐ型の不純物拡散層３３を形成した後、半導体基板３０に対して第１のレジストパターンをマスクにしてｎ型の不純物例えば砒素を２０ｋｅＶ〜５０ｋｅＶ及び１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２の条件でイオン注入してｎ型の低濃度不純物拡散層３４を形成する。尚、ｐ型の不純物の注入工程とｎ型の不純物の注入工程とはいずれが先であってもよい。
次に、図１０(a) に示すように、半導体基板３０の上に全面に亘って例えば５０ｎｍ〜２００ｎｍの膜厚を有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバックして、パターニングされた第１の多結晶シリコン膜３２の側面に側壁絶縁膜３５を形成する。
次に、図１０(b) に示すように、半導体基板３０に対して、パターニングされた第１の多結晶シリコン膜３２及び側壁絶縁膜３５をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、ビット線となるｎ型の高濃度不純物拡散層３６を形成する。
図１０(c) に示すように、半導体基板３０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜３２の上に存在する部分を除去することにより、互いに対向する側壁絶縁膜３５同士の間で且つ高濃度不純物拡散層３６上に埋め込み絶縁膜３７を形成する。この場合、パターニングされた第１の多結晶シリコン膜３２の高さ位置と埋め込み絶縁膜３７の高さ位置とはほぼ等しくなる。
次に、図１０(d) に示すように、パターニングされた第１の多結晶シリコン膜３２及び埋め込み絶縁膜３７の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜３８を堆積する。
次に、第２の多結晶シリコン膜３８及びパターニングされた第１の多結晶シリコン膜３２に対して、ワード線方向に延びる第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、図１１及び図１２(a) 〜(d) に示すように、パターニングされた第２の多結晶シリコン膜３８及びパターニングされた第１の多結晶シリコン膜３２よりなるゲート電極を形成する。
第３の実施形態によると、低濃度不純物拡散層３４を形成した後、ゲート電極の側面に側壁絶縁膜３５を形成し、その後、パターニングされた第１の多結晶シリコン膜３２及び側壁絶縁膜３５をマスクにしてｎ型の不純物を注入して、高濃度不純物拡散層３６を形成するため、つまりＬＤＤ構造を形成するため、第１の実施形態の効果に加えて、高濃度不純物拡散層３６に注入された不純物の拡散に起因する短チャネル効果を抑制することができるので、ゲート長の縮小を図ることができる。
尚、第３の実施形態においては、ｐ型の不純物拡散層３３及びｎ型の低濃度不純物拡散層３４を形成するためのマスクとして、図示しない第１のレジストパターンを用いたが、これに代えて、パターニングされた第１の多結晶シリコン膜３２を用いてもよい。
また、第３の実施形態においては、第１の多結晶シリコン膜３２及び第２の多結晶シリコン膜３８としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第３の実施形態における第１の多結晶シリコン膜３２及び第２の多結晶シリコン膜３８に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第３の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体記憶装置及びその製造方法について、図１３(a) 〜(e) 、図１４(a) 〜(d) 、図１５及び図１６(a) 〜(d) を参照しながら説明する。尚、図１６(a) は図１５におけるXVIＡ−XVIＡ線の断面構造を示し、図１６(b) は図１５におけるXVIＢ−XVIＢ線の断面構造を示し、図１６(c) は図１５におけるXVIＣ−XVIＣ線の断面構造を示し、図１６(d) は図１５におけるXVIＤ−XVIＤ線の断面構造を示している。
まず、図１３(a) に示すように、シリコン基板よりなる半導体基板４０のメモリ素子形成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜４１を堆積した後、図１３(b) に示すように、トラップ膜４１の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜４２を堆積する。
次に、図１３(c) に示すように、第１の多結晶シリコン膜４２に対して、ビット線方向に延びる第１のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、第１の多結晶シリコン膜４２をパターニングする。尚、このエッチング工程においては、後に行なう不純物の注入工程において半導体基板４０の表面を保護するために、トラップ膜４１を残存させておくことが好ましい。
次に、図１３(d) に示すように、半導体基板４０に対して第１のレジストパターンをマスクにしてｐ型の不純物例えばボロンを２０ｋｅＶ〜５０ｋｅＶ及び１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２の条件でイオン注入してｐ型の不純物拡散層４３を形成した後、半導体基板４０に対して第１のレジストパターンをマスクにしてｎ型の不純物例えば砒素を２０ｋｅＶ〜５０ｋｅＶ及び１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２の条件でイオン注入してｎ型の低濃度不純物拡散層４４を形成する。
次に、図１３(e) に示すように、半導体基板４０の上に全面に亘って例えば５０ｎｍ〜２００ｎｍの膜厚を有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバックして、パターニングされた第１の多結晶シリコン膜４２の側面に側壁絶縁膜４５を形成する。
次に、図１４(a) に示すように、半導体基板４０に対して、パターニングされた第１の多結晶シリコン膜４２及び側壁絶縁膜４５をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、ビット線となるｎ型の高濃度不純物拡散層４６を形成する。
次に、図１４(b) に示すように、半導体基板４０の上に全面に亘ってタングステン膜を堆積した後、該タングステン膜に対してエッチバックを行なうことにより、互いに対向する側壁絶縁膜４５同士の間で且つ高濃度不純物拡散層４６上に、パターニングされた第１の多結晶シリコン膜４２よりも低い高さ位置を有する金属膜４７を形成する。この場合、金属膜４７としては約４００℃以上の融点を有する膜を用いることが好ましい。また、金属膜４７の高さ位置としては、パターニングされた第１の多結晶シリコン膜４２の高さ位置の約半分程度が好ましい。その理由は、金属膜４７の膜厚が大きくなると、金属膜４７とパターニングされた第１の多結晶シリコン膜４２とがショートする恐れが発生する一方、金属膜４７の膜厚が小さ過ぎると、後に行なわれるエッチング工程において金属膜４７が消滅する恐れがあるためである。
次に、図１４(c) に示すように、半導体基板４０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜４２の上に存在する部分を除去することにより、互いに対向する側壁絶縁膜４５同士の間で且つ金属膜４７の上に埋め込み絶縁膜４８を形成する。この場合、パターニングされた第１の多結晶シリコン膜４２の高さ位置と埋め込み絶縁膜４８の高さ位置とはほぼ等しくなる。
次に、図１４(d) に示すように、パターニングされた第１の多結晶シリコン膜４２及び埋め込み絶縁膜４８の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜４９を堆積する。
次に、第２の多結晶シリコン膜４９及びパターニングされた第１の多結晶シリコン膜４２に対して、ワード線方向に延びる第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、図１５及び図１６(a) 〜(d) に示すように、パターニングされた第２の多結晶シリコン膜４９及びパターニングされた第１の多結晶シリコン膜４２よりなるゲート電極を形成する。
第４の実施形態によると、互いに対向する側壁絶縁膜４５同士の間で且つビット線となる高濃度不純物拡散層４６上に金属膜４７が設けられているため、ビット線の低抵抗化を図ることができる。
尚、第４の実施形態においては、ｐ型の不純物拡散層４３及びｎ型の低濃度不純物拡散層４４を形成するためのマスクとして、図示しない第１のレジストパターンを用いたが、これに代えて、パターニングされた第１の多結晶シリコン膜４２を用いてもよい。
また、第４の実施形態においては、第１の多結晶シリコン膜４２及び第２の多結晶シリコン膜４９としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第４の実施形態における第１の多結晶シリコン膜４２及び第２の多結晶シリコン膜４９に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第４の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体記憶装置及びその製造方法について、図１７(a) 〜(d) 、図１８(a) 〜(d) 、図１９及び図２０(a) 〜(d) を参照しながら説明する。尚、図２０(a) は図１９におけるXXＡ−XXＡ線の断面構造を示し、図２０(b) は図１９におけるXXＢ−XXＢ線の断面構造を示し、図２０(c) は図１９におけるXXＣ−XXＣ線の断面構造を示し、図２０(d) は図１９におけるXXＤ−XXＤ線の断面構造を示している。
まず、図１７(a) に示すように、シリコン基板よりなる半導体基板５０のメモリ素子形成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜５１を堆積した後、図１７(b) に示すように、トラップ膜５１の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜５２を堆積する。
次に、第１の多結晶シリコン膜５２及びトラップ膜５１に対して、ビット線方向に延びる第１のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、第１の多結晶シリコン膜５２及びトラップ膜５１をパターニングする。
次に、図１７(d) に示すように、半導体基板５０に対してパターニングされた第１の多結晶シリコン膜５２をマスクにしてｐ型の不純物例えばボロンを２０ｋｅＶ〜５０ｋｅＶ及び１×１０１２ｃｍ−２〜１×１０１３ｃｍ−２の条件でイオン注入してｐ型の不純物拡散層５３を形成した後、半導体基板５０に対してパターニングされた第１の多結晶シリコン膜５２をマスクにしてｎ型の不純物例えば砒素を２０ｋｅＶ〜５０ｋｅＶ及び１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２の条件でイオン注入してｎ型の低濃度不純物拡散層５４を形成する。
次に、図１８(a) に示すように、半導体基板５０の上に全面に亘って例えば５０ｎｍ〜２００ｎｍの膜厚を有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバックして、パターニングされた第１の多結晶シリコン膜５２の側面に側壁絶縁膜５５を形成する。
次に、図１８(b) に示すように、半導体基板５０に対して、パターニングされた第１の多結晶シリコン膜５２及び側壁絶縁膜５５をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、ビット線となるｎ型の高濃度不純物拡散層５６を形成する。
図１８(c) に示すように、半導体基板５０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜５２の上に存在する部分を除去することにより、互いに対向する側壁絶縁膜５５同士の間で且つ高濃度不純物拡散層５６の上に埋め込み絶縁膜５７を形成する。この場合、パターニングされた第１の多結晶シリコン膜５２の高さ位置と埋め込み絶縁膜５７の高さ位置とはほぼ等しくなる。
次に、図１８(d) に示すように、パターニングされた第１の多結晶シリコン膜５２及び埋め込み絶縁膜５７の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜５８を堆積する。
次に、第２の多結晶シリコン膜５８及びパターニングされた第１の多結晶シリコン膜５２に対して、ワード線方向に延びる第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、図１９及び図２０(a) 〜(d) に示すように、パターニングされた第２の多結晶シリコン膜５８及びパターニングされた第１の多結晶シリコン膜５２よりなるゲート電極を形成する。
第５の実施形態によると、第１の多結晶シリコン膜５２及びトラップ膜５１をパターニングし、ビット線となる領域において半導体基板５０を露出させておいてから不純物をイオン注入してｎ型の低濃度不純物拡散層５４を形成するため、トラップ膜５１が残存した状態でイオン注入する場合（図９(d) を参照）に比べて、イオン注入の加速エネルギーを低くすることができる。すなわち、第３の実施形態のように、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜の積層膜よりなり３０ｎｍの膜厚を有するトラップ膜が残存する場合には、６０ｋｅＶ以上の加速エネルギーが必要であるが、トラップ膜が除去されておれば、イオン注入装置の加速エネルギーの下限（現状では、１０ｋｅＶ程度）まで加速エネルギーを低くすることができる。
尚、第５の実施形態においては、イオン注入法によりｎ型の低濃度不純物拡散層５４を形成したが、これに代えて、プラズマドーピング法又は固相拡散法により形成してもよい。
また、第５の実施形態においては、第１の多結晶シリコン膜５２及び第２の多結晶シリコン膜５８としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第５の実施形態における第１の多結晶シリコン膜５２及び第２の多結晶シリコン膜５８に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第５の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体記憶装置及びその製造方法について、図２１(a) 〜(d) 、図２２(a) 〜(d) 、図２３(a) 〜(d) 、図２４及び図２５(a) 〜(d) を参照しながら説明する。尚、図２５(a) は図２４におけるXXVＡ−XXVＡ線の断面構造を示し、図２５(b) は図２４におけるXXVＢ−XXVＢ線の断面構造を示し、図２５(c) は図２４におけるXXVＣ−XXVＣ線の断面構造を示し、図２５(d) は図２４におけるXXVＤ−XXVＤ線の断面構造を示している。
まず、図２１(a) に示すように、シリコン基板よりなる半導体基板６０のメモリ素子形成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜６１を堆積した後、図２１(b) に示すように、トラップ膜６１の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜６２を堆積する。
次に、図２１(c) に示すように、第１の多結晶シリコン膜６２に対して、ビット線方向に延びる第１のレジストパターン６３をマスクにして選択的エッチングを行なって、第１の多結晶シリコン膜６２をパターニングする。尚、このエッチング工程においては、後に行なう不純物の注入工程において半導体基板６０の表面を保護するために、トラップ膜６１を残存させておくことが好ましい。
次に、図２１(d) に示すように、半導体基板６０に対して第１のレジストパターン６３をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、ビット線となるｎ型の高濃度不純物拡散層６４を形成する。
次に、図２２(a) に示すように、半導体基板６０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜６２の上に存在する部分を除去することにより、パターニングされた第１の多結晶シリコン膜６２同士の間で且つ高濃度不純物拡散層６４の上に埋め込み絶縁膜６５を形成する。この場合、パターニングされた第１の多結晶シリコン膜６２の高さ位置と埋め込み絶縁膜６５の高さ位置とはほぼ等しくなる。
次に、図２２(b) に示すように、パターニングされた第１の多結晶シリコン膜６２及び埋め込み絶縁膜６５の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜６６を堆積する。
次に、図２２(c) 及び(d) に示すように、第２の多結晶シリコン膜６６及びパターニングされた第１の多結晶シリコン膜６２に対して、ワード線方向に延びる第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なう。尚、図２２(c) は図２４におけるXXVＡ−XXVＡ線の断面構造と対応し、図２２(d) は図２４におけるXXVＢ−XXVＢ線の断面構造と対応する。
次に、図２３(a) 及び(b) に示すように、半導体基板６０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対してエッチバックを行なうことにより、埋め込み絶縁膜６５の側面並びにパターニングされた第１及び第２の多結晶シリコン膜６２及び６６の側面に側壁絶縁膜６７を形成する（図２５(c) 及び(d) を参照）。これにより、半導体基板６０における高濃度不純物拡散層６４の外側部分は埋め込み絶縁膜６５及び側壁絶縁膜６７により覆われる。尚、図２３(a) は図２４におけるXXVＡ−XXVＡ線の断面構造と対応し、図２３(b) は図２４におけるXXVＢ−XXVＢ線の断面構造と対応する。
次に、図２３(c) 及び(d) に示すように、半導体基板６０の上に全面に亘ってコバルト膜を堆積した後、熱処理を施すことにより、パターニングされた第２の多結晶シリコン膜６６の表面部及び半導体基板６０における埋め込み絶縁膜６５及び側壁絶縁膜６７から露出している表面部にシリサイド層６８を形成すると、図２４及び図２５(a) 〜(d) に示すように、表面部にシリサイド層６８を有するパターニングされた第２の多結晶シリコン膜６６及びパターニングされた第１の多結晶シリコン膜６２よりなるゲート電極が得られる。
第６の実施形態によると、ゲート電極を構成する第２の多結晶シリコン膜６６の表面部にシリサイド層６８が形成されるので、ゲート電極の低抵抗化を図ることができる。
この場合、埋め込み絶縁膜６５の側面に側壁絶縁膜６７を形成して、半導体基板６０における高濃度不純物拡散層６４の外側部分を埋め込み絶縁膜６５及び側壁絶縁膜６７により覆っておいてからシリサイド層６８を形成するため、高濃度不純物拡散層６４同士が半導体基板６０の表面部に形成されるシリサイド層６８により短絡する事態を防止することができる（図２５(b) を参照）。
尚、第６の実施形態においては、尚、高濃度不純物拡散層６４を形成するためのマスクとして、第１のレジストパターン６３を用いたが、これに代えて、第１のレジストパターン６３を除去して、パターニングされた第１の多結晶シリコン膜６２を用いてもよい。
また、第６の実施形態においては、第１の多結晶シリコン膜６２及び第２の多結晶シリコン膜６６としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第６の実施形態における第１の多結晶シリコン膜６２及び第２の多結晶シリコン膜６６に代えて、アモルファスのシリコン膜を用いてもよい。
また、第６の実施形態においては、コバルト膜を堆積してシリサイド層６８を形成したが、コバルト膜に代えて、チタン膜、ニッケル膜若しくはプラチナ膜の単層膜、又はこれらの積層膜を用いてもよい。
さらに、第６の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体記憶装置及びその製造方法について、図２６(a) 〜(d) 、図２７(a) 〜(d) 、図２８(a) 〜(d) 、図２９及び図３０(a) 〜(d) を参照しながら説明する。尚、図３０(a) は図２９におけるXXXＡ−XXXＡ線の断面構造を示し、図３０(b) は図２９におけるXXXＢ−XXXＢ線の断面構造を示し、図３０(c) は図２９におけるXXXＣ−XXXＣ線の断面構造を示し、図３０(d) は図２９におけるXXXＤ−XXXＤ線の断面構造を示している。
まず、図２６(a) に示すように、シリコン基板よりなる半導体基板７０のメモリ素子形成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜７１を堆積した後、図２６(b) に示すように、トラップ膜７１の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜７２を堆積する。
次に、図２６(c) に示すように、第１の多結晶シリコン膜７２に対して、ビット線方向に延びる第１のレジストパターン７３をマスクにして選択的エッチングを行なって、第１の多結晶シリコン膜７２をパターニングする。
次に、図２６(d) に示すように、半導体基板７０に対して第１のレジストパターン７３をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、ビット線となるｎ型の高濃度不純物拡散層７４を形成する。
次に、図２７(a) に示すように、半導体基板７０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜７２の上に存在する部分を除去することにより、パターニングされた第１の多結晶シリコン膜７２同士の間で且つ高濃度不純物拡散層７４の上に第１の埋め込み絶縁膜７５を形成する。この場合、パターニングされた第１の多結晶シリコン膜７２の高さ位置と第１の埋め込み絶縁膜７５の高さ位置とはほぼ等しくなる。
次に、図２７(b) に示すように、パターニングされた第１の多結晶シリコン膜７２及び第１の埋め込み絶縁膜７５の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜７６を堆積する。
次に、図２７(c) 及び(d) に示すように、第２の多結晶シリコン膜７６及びパターニングされた第１の多結晶シリコン膜７２に対して、ワード線方向に延びる第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なう。尚、図２７(c) は図２９におけるXXXＡ−XXXＡ線の断面構造と対応し、図２７(d) は図２９におけるXXXＢ−XXXＢ線の断面構造と対応する。
次に、図２８(a) 及び(b) に示すように、半導体基板７０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第２の多結晶シリコン膜７６の上に存在する部分を除去することにより、第２の埋め込み絶縁膜７７を形成する。第２の埋め込み絶縁膜７７は第１の埋め込み絶縁膜７５を完全に覆っていると共に、第２の埋め込み絶縁膜７７の高さ位置はパターニングされた第２の多結晶シリコン膜７６の高さ位置とほぼ等しい。図２８(a) は図２９におけるXXXＡ−XXXＡ線の断面構造と対応し、図２８(b) は図２９におけるXXXＢ−XXXＢ線の断面構造と対応する。
次に、図２８(c) 及び(d) に示すように、半導体基板７０の上に全面に亘ってコバルト膜を堆積した後、熱処理を施すことにより、パターニングされた第２の多結晶シリコン膜７６の表面部にシリサイド層７８を形成すると、図２９及び図３０(a) 〜(d) に示すように、表面部にシリサイド層７８を有するパターニングされた第２の多結晶シリコン膜７６及びパターニングされた第１の多結晶シリコン膜７２よりなるゲート電極が得られる。
尚、第７の実施形態においては、尚、高濃度不純物拡散層７４を形成するためのマスクとして、第１のレジストパターン７３を用いたが、これに代えて、第１のレジストパターン７３を除去して、パターニングされた第１の多結晶シリコン膜７２を用いてもよい。
また、第７の実施形態においては、第１の多結晶シリコン膜７２及び第２の多結晶シリコン膜７６としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第７の実施形態における第１の多結晶シリコン膜７２及び第２の多結晶シリコン膜７６に代えて、アモルファスのシリコン膜を用いてもよい。
また、第７の実施形態においては、コバルト膜を堆積してシリサイド層７８を形成したが、コバルト膜に代えて、チタン膜、ニッケル膜又はプラチナ膜を堆積してもよい。
さらに、第７の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体記憶装置及びその製造方法について、図３１(a) 〜(c) 、図３２(a) 〜(c) 、図３３(a) 〜(d) 、図３４及び図３５(a) 〜(d) を参照しながら説明する。尚、図３５(a) は図３４におけるXXXVＡ−XXXVＡ線の断面構造を示し、図３５(b) は図３４におけるXXXVＢ−XXXVＢ線の断面構造を示し、図３５(c) は図３４におけるXXXVＣ−XXXVＣ線の断面構造を示し、図３５(d) は図３４におけるXXXVＤ−XXXVＤ線の断面構造を示している。
まず、図３１(a) に示すように、シリコン基板よりなる半導体基板８０のメモリ素子形成領域の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜８１を堆積した後、図３１(b) に示すように、トラップ膜８１の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する多結晶シリコン膜８２を堆積する。
次に、図３１(c) に示すように、多結晶シリコン膜８２に対して、ビット線方向に延びる第１のレジストパターン８３をマスクにして選択的エッチングを行なって、多結晶シリコン膜８２をパターニングする。
次に、図３２(a) に示すように、半導体基板８０に対して第１のレジストパターン８３をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、ビット線となるｎ型の高濃度不純物拡散層８４を形成する。
次に、図３２(b) に示すように、半導体基板８０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた多結晶シリコン膜８２の上に存在する部分を除去することにより、パターニングされた多結晶シリコン膜８２同士の間で且つ高濃度不純物拡散層８４の上に埋め込み絶縁膜８５を形成する。この場合、パターニングされた多結晶シリコン膜８２の高さ位置と埋め込み絶縁膜８５の高さ位置とはほぼ等しくなる。
次に、図３２(c) に示すように、半導体基板８０の上に全面に亘って、例えばタングステン膜よりなり１５０ｎｍの膜厚を有する金属膜８６及び例えばシリコン窒化膜よりなり１００ｎｍの膜厚を有するカバー絶縁膜８７を順次堆積する。
次に、図３３(a) 及び(b) に示すように、カバー絶縁膜８７、金属膜８６及びパターニングされた多結晶シリコン膜８２に対して、ワード線方向に延びる第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なう。尚、図３３(a) は図３４におけるXXXVＡ−XXXVＡ線の断面構造と対応し、図３３(b) は図３４におけるXXXVＢ−XXXVＢ線の断面構造と対応する。
次に、図３３(c) 及び(d) に示すように、半導体基板８０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対してエッチバックを行なうことにより、埋め込み絶縁膜８５の側面並びにパターニングされたカバー絶縁膜８７、金属膜８６及び多結晶シリコン膜８２の側面に側壁絶縁膜８８を形成する（図３５(c) 及び(d) を参照）。尚、図３３(c) は図３４におけるXXXVＡ−XXXVＡ線の断面構造と対応し、図３３(d) は図３４におけるXXXVＢ−XXXVＢ線の断面構造と対応する。
このようにすると、図３４及び図３５(a) 〜(d) に示すように、パターニングされた金属膜８６の側面が側壁絶縁膜８８により覆われると共に、高濃度不純物拡散層８４は埋め込み絶縁膜８５及び側壁絶縁膜８８により覆われる。また、パターニングされた多結晶シリコン膜８２及びパターニングされた金属膜８６よりなるゲート電極が得られる。
第８の実施形態によると、金属膜８６の上にカバー絶縁膜８７が形成されているため、金属膜８６は多結晶シリコン膜８２から剥がれ難くなる。
尚、第８の実施形態においては、尚、高濃度不純物拡散層８４を形成するためのマスクとして、第１のレジストパターン８３を用いたが、これに代えて、第１のレジストパターン８３を除去して、パターニングされた多結晶シリコン膜８２を用いてもよい。
また、第８の実施形態においては、多結晶シリコン膜８２としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第８の実施形態における多結晶シリコン膜８２に代えて、アモルファスのシリコン膜を用いてもよい。
また、第８の実施形態においては、タングステン膜よりなる金属膜８８を堆積したが、タングステン膜に代えて、チタン膜又はシリサイド膜を用いてもよい。
さらに、第８の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第９の実施形態）
以下、本発明の第９の実施形態に係る半導体記憶装置及びその製造方法について、図３６(a) 〜(d) 、図３７(a) 〜(c) 、図３８及び図３９(a) 〜(d) を参照しながら説明する。尚、図３９(a) は図３８におけるXXXIXＡ−XXXIXＡ線の断面構造を示し、図３９(b) は図３８におけるXXXIXＢ−XXXIXＢ線の断面構造を示し、図３９(c) は図３８におけるXXXIXＣ−XXXIXＣ線の断面構造を示し、図３９(d) は図３８におけるXXXIXＤ−XXXIXＤ線の断面構造を示している。
まず、図３６(a) に示すように、シリコン基板よりなる半導体基板９０のメモリ素子領域の上に、例えばシリコン酸化膜よりなり６ｎｍ〜１５ｎｍの厚さを有するトンネル絶縁膜９１を形成した後、図３６(b) に示すように、トンネル絶縁膜９１の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜９２を堆積する。
次に、図３６(c) に示すように、第１の多結晶シリコン膜９２に対して、ビット線方向に延びる第１のレジストパターン９３をマスクにして選択的エッチングを行なって、第１の多結晶シリコン膜９２をパターニングする。
次に、図３６(d) に示すように、半導体基板９０に対して第１のレジストパターン９３をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、ビット線となるｎ型の高濃度不純物拡散層９４を形成する。
次に、図３７(a) に示すように、半導体基板９０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜９２の上に存在する部分を除去することにより、パターニングされた第１の多結晶シリコン膜９２同士の間で且つ高濃度不純物拡散層９４の上に埋め込み絶縁膜９５を形成する。この場合、パターニングされた第１の多結晶シリコン膜９２の高さ位置と埋め込み絶縁膜９５の高さ位置とはほぼ等しくなる。
次に、図３７(b) に示すように、パターニングされた第１の多結晶シリコン膜９２及び埋め込み絶縁膜９５の上に、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなる電極間絶縁膜９６を堆積した後、該電極間絶縁膜９６の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜９７を堆積する。
次に、第２の多結晶シリコン膜９７、電極間絶縁膜９６及びパターニングされた第１の多結晶シリコン膜９２に対して、ワード線方向に延びる第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、図３８及び図３９(a) 〜(d) に示すように、パターニングされた第２の多結晶シリコン膜９７よりなるゲート電極と、パターニングされた電極間絶縁膜９６と、パターニングされた第１の多結晶シリコン膜９２よりなる浮遊電極とを有するメモリ素子を形成する。
第９の実施形態によると、ビット線となる高濃度不純物拡散層９４の上側にビット線方向に延びる埋め込み絶縁膜９５が設けられていると共に、浮遊電極を構成するパターニングされた第１の多結晶シリコン膜９２は埋め込み絶縁膜９５により互いに分離されているため、浮遊電極と電極間絶縁膜とゲート電極とからなるメモリ素子同士の間にＬＯＣＯＳ分離領域を設ける必要がなくなる。パターニングされた第１の多結晶シリコン膜９２は埋め込み絶縁膜９５により互いに分離されているが、パターニングされた第１の多結晶シリコン膜９２同士は第２の多結晶シリコン膜９７により電気的に接続されているため、支障はない。
従って、第９の実施形態によると、半導体記憶装置の微細化を実現することができる。
尚、第９の実施形態においては、トンネル絶縁膜９１としては、シリコン酸化膜を用いたが、これに代えて、シリコン酸窒化膜を用いてもよい。
また、第９の実施形態においては、高濃度不純物拡散層９４を形成するためのマスクとして、第１のレジストパターン９３を用いたが、これに代えて、第１のレジストパターン９３を除去して、パターニングされた第１の多結晶シリコン膜９２を用いてもよい。
また、第９の実施形態においては、第１の多結晶シリコン膜９２及び第２の多結晶シリコン膜９７としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第９の実施形態における第１の多結晶シリコン膜９２及び第２の多結晶シリコン膜９７に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第９の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
ところで、第９の実施形態は、第１の実施形態に比べて、ゲート電極の構成が異なるのみであり、ビット線となる不純物拡散層の構成及び埋め込み絶縁膜の構成については第１の実施形態と同様である。従って、第９の実施形態によると、第１の実施形態と同様の効果を得ることができる。
尚、詳細な説明は省略するが、第２〜第８の実施形態におけるゲート電極を第９の実施形態と同様の構成にすることができる。このようにすると、第２〜第８の実施形態と同様の効果を得ることができる。
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る半導体記憶装置及びその製造方法について、図４０(a) 〜(d) 、図４１(a) 〜(c) 、図４２(a) 〜(c) 及び図４３(a) 〜(c) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子形成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間の部分を示し、右側の図面は論理回路領域を示している。
まず、図４０(a) に示すように、シリコン基板よりなる半導体基板１００にトレンチ素子分離１０１を形成した後、図４０(b) に示すように、半導体基板１００の上に全面に亘って、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜１０２を堆積する。
次に、図４０(c) に示すように、トラップ膜１０２に対して第１のレジストパターン１０３をマスクにして選択的エッチングを行なって、トラップ膜１０２における論理回路領域を除去した後、図４０(d) に示すように、半導体基板１００の表面部を酸化して、半導体基板１００の論理回路領域の表面部に、例えば２ｎｍ〜２５ｎｍの厚さを持つゲート絶縁膜１０４を形成する。
次に、図４１(a) に示すように、半導体基板１００の上に全面に亘って、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜１０５を堆積する。
次に、図４１(b) に示すように、第１の多結晶シリコン膜１０５に対して第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、第１の多結晶シリコン膜１０５をパターニングした後、半導体基板１００に対してパターニングされた第１の多結晶シリコン膜１０５をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、メモリ素子形成領域に、ビット線となるｎ型の高濃度不純物拡散層１０６を形成する。
次に、図４１(c) に示すように、半導体基板１００の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜１０５の上に存在する部分を除去することにより、パターニングされた第１の多結晶シリコン膜１０５同士の間で且つ高濃度不純物拡散層１０６の上に埋め込み絶縁膜１０７を形成する。この場合、パターニングされた第１の多結晶シリコン膜１０５の高さ位置と埋め込み絶縁膜１０７の高さ位置とはほぼ等しくなる。
次に、図４２(a) に示すように、パターニングされた第１の多結晶シリコン膜１０５及び埋め込み絶縁膜１０７の上に、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜１０８を堆積する。
次に、図４２(b) に示すように、第２の多結晶シリコン膜１０８及びパターニングされた第１の多結晶シリコン膜１０５に対して第３のレジストパターン１０９をマスクにして選択的エッチングを行なって、メモリ素子形成領域において、パターニングされた第２の多結晶シリコン膜１０８及びパターニングされた第１の多結晶シリコン膜１０５よりなる第１のゲート電極を形成すると共に、論理回路領域において、パターニングされた第２の多結晶シリコン膜１０８及びパターニングされた第１の多結晶シリコン膜１０５よりなる第２のゲート電極を形成する。
次に、図４２(c) に示すように、論理回路領域において、半導体基板１００に対して第２のゲート電極をマスクにして不純物をイオン注入して、低濃度不純物拡散層１１０を形成する。
次に、図４３(a) に示すように、半導体基板１００の上に全面に亘って例えば５０ｎｍ〜２００ｎｍの厚さを有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバックすることにより、メモリ素子領域においては、埋め込み絶縁膜１０７の側面に側壁絶縁膜１１１を形成すると共に、論理回路領域においては、第２のゲート電極の側面に側壁絶縁膜１１１を形成する。次に、論理回路領域において、ゲート絶縁膜１０４に対して第２のゲート電極及び側壁絶縁膜１１１をマスクに選択的エッチングを行なって、ゲート絶縁膜１０４をパターニングする。この場合、メモリ素子領域においては、トラップ膜１０２がパターニングされる。
次に、図４３(b) に示すように、論理回路領域において、半導体基板１００に対して第２のゲート電極及び側壁絶縁膜１１１をマスクにして不純物を選択的にイオン注入して、ドレイン領域又はソース領域となる高濃度不純物拡散層１１２を形成する。
次に、図４３(c) に示すように、半導体基板１００の上に全面に亘ってコバルト膜を堆積した後、熱処理を施すことにより、メモリ素子領域の第１のゲート電極の表面部にシリサイド層１１３を形成すると共に、論理回路領域の第２のゲート電極の表面部にシリサイド層１１３を形成すると、第１０の実施形態に係る半導体記憶装置が得られる。
第１０の実施形態によると、メモリ素子を構成する第１のゲート電極と、論理回路を構成するトランジスタの第２のゲート電極とを同じ工程で形成できるので、工程数の低減を図ることができる。
また、第１のゲート電極の表面部のシリサイド層１１３と、第２のゲート電極の表面部のシリサイド層１１３とを同じ工程で形成できるので、工程数の低減を図ることができる。
また、メモリ素子領域における埋め込み絶縁膜１０７の側面の側壁絶縁膜１１１と、論路回路を構成するトランジスタの第２のゲート電極の側面の側壁絶縁膜１１１とを同じ工程で形成できるので、工程数の低減を図ることができる。
尚、第１０の実施形態においては、第１の多結晶シリコン膜１０５及び第２の多結晶シリコン膜１０８としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第１０の実施形態における第１の多結晶シリコン膜１０５及び第２の多結晶シリコン膜１０８に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第１０の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第１１の実施形態）
以下、本発明の第１１の実施形態に係る半導体記憶装置及びその製造方法について、図４４(a) 〜(c) 、図４５(a) 〜(c) 、図４６(a) 〜(c) 、図４７(a) 〜(c) 及び図４８(a) 、(b) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子形成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間の部分を示し、右側の図面は論理回路領域を示している。
まず、図４４(a) に示すように、シリコン基板よりなる半導体基板１２０にトレンチ素子分離１２１を形成した後、図４４(b) に示すように、半導体基板１２０の上に全面に亘って、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜１２２を堆積する。
次に、図４４(c) に示すように、トラップ膜１２２に対して第１のレジストパターン１２３をマスクにして選択的エッチングを行なって、トラップ膜１２２における論理回路領域を除去した後、図４５(a) に示すように、半導体基板１２０の表面部を酸化して、半導体基板１２０の論理回路領域の表面部に、例えば２ｎｍ〜２５ｎｍの厚さを持つゲート絶縁膜１２４を形成する。
次に、図４５(b) に示すように、半導体基板１２０の上に全面に亘って、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する多結晶シリコン膜１２５を堆積する。
次に、図４５(c) に示すように、多結晶シリコン膜１２５に対して第２のレジストパターン（図示は省略している）をマスクにして選択的エッチングを行なって、多結晶シリコン膜１２５をパターニングした後、半導体基板１２０に対してパターニングされた多結晶シリコン膜１２５をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、メモリ素子形成領域に、ビット線となるｎ型の高濃度不純物拡散層１２６を形成する。
次に、図４６(a) に示すように、半導体基板１２０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた多結晶シリコン膜１２５の上に存在する部分を除去することにより、パターニングされた多結晶シリコン膜１２５同士の間で且つ高濃度不純物拡散層１２６の上に埋め込み絶縁膜１２７を形成する。この場合、パターニングされた多結晶シリコン膜１２５の高さ位置と埋め込み絶縁膜１２７の高さ位置とはほぼ等しくなる。
次に、図４６(b) に示すように、半導体基板１２０の上に全面に亘って、例えばタングステン膜よりなり１５０ｎｍの膜厚を有する金属膜１２８及び例えばシリコン窒化膜よりなり１００ｎｍの膜厚を有するカバー絶縁膜１２９を順次堆積する。
次に、図４６(c) に示すように、カバー絶縁膜１２９、金属膜１２８及びパターニングされた多結晶シリコン膜１２５に対して第３のレジストパターン１３０をマスクにして選択的エッチングを行なって、メモリ素子形成領域において、パターニングされた金属膜１２８及びパターニングされた多結晶シリコン膜１２５よりなる第１のゲート電極を形成すると共に、論理回路領域において、パターニングされた金属膜１２８及びパターニングされた多結晶シリコン膜１２５よりなる第２のゲート電極を形成する。
次に、図４７(b) に示すように、論理回路領域において、半導体基板１２０に対して第２のゲート電極をマスクにして不純物をイオン注入して、低濃度不純物拡散層１３０を形成する。
次に、図４７(c) に示すように、半導体基板１２０の上に全面に亘って例えば５０ｎｍ〜２００ｎｍの厚さを有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバックすることにより、メモリ素子領域においては、埋め込み絶縁膜１２７の側面に側壁絶縁膜１３１を形成すると共に、論理回路領域においては、第２のゲート電極の側面に側壁絶縁膜１３１を形成する。その後、論理回路領域において、ゲート絶縁膜１２４に対して第２のゲート電極及び側壁絶縁膜１３１をマスクに選択的エッチングを行なって、ゲート絶縁膜１２４をパターニングする。この場合、メモリ素子領域においては、トラップ膜１２２がパターニングされる。
次に、図４８(a) に示すように、論理回路領域において、半導体基板１２０に対して第２のゲート電極及び側壁絶縁膜１３１をマスクにして不純物を選択的にイオン注入して、ドレイン領域又はソース領域となる高濃度不純物拡散層１３２を形成する。
次に、図４８(b) に示すように、半導体基板１２０の上に全面に亘ってコバルト膜を堆積した後、熱処理を施すことにより、高濃度不純物拡散層１３２の表面部にシリサイド層１３３を形成すると、第１１の実施形態に係る半導体記憶装置が得られる。この際、メモリ素子領域におけるゲート電極間部分においても、シリサイド層１３３が形成される。
第１１の実施形態によると、メモリ素子を構成するポリメタル構造の第１のゲート電極と、論理回路を構成するトランジスタのポリメタル構造のゲート電極とを同じ工程で形成できるので、工程数の低減を図ることができる。
尚、第１１の実施形態においては、多結晶シリコン膜１２５としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第１１の実施形態における多結晶シリコン膜１２５に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第１１の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第１２の実施形態）
以下、本発明の第１２の実施形態に係る半導体記憶装置及びその製造方法について、図４９(a) 〜(c) 、図５０(a) 〜(c) 、図５１(a) 〜(c) 、図５２(a) 〜(c) 及び図５３(a) 〜(c) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子形成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間の部分を示し、右側の図面は論理回路領域を示している。
まず、図４９(a) に示すように、シリコン基板よりなる半導体基板１４０にトレンチ素子分離１４１を形成した後、図４９(b) に示すように、半導体基板１４０の上に全面に亘って、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなり３０ｎｍの合計膜厚を有するトラップ膜１４２を堆積する。
図４９(c) に示すように、半導体基板１４０の上に全面に亘って、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜１４３を堆積する。
次に、図５０(a) に示すように、第１の多結晶シリコン膜１４３に対してマスク（図示は省略している）を用いて選択的エッチングを行なって、第１の多結晶シリコン膜１４３をパターニングした後、半導体基板１４０に対してパターニングされた第１の多結晶シリコン膜１４３をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、メモリ素子形成領域に、ビット線となるｎ型の高濃度不純物拡散層１４４を形成する。
次に、図５０(c) に示すように、半導体基板１４０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜１４３の上に存在する部分を除去することにより、パターニングされた第１の多結晶シリコン膜１４３同士の間で且つ高濃度不純物拡散層１４４の上に埋め込み絶縁膜１４５を形成する。この場合、パターニングされた第１の多結晶シリコン膜１４３の高さ位置と埋め込み絶縁膜１４５の高さ位置とはほぼ等しくなる。
次に、図５０(c) に示すように、パターニングされた第１の多結晶シリコン膜１４３及び埋め込み絶縁膜１４５の上に、例えばシリコン窒化膜よりなり１００ｎｍの厚さを有する保護膜１４６を堆積する。
次に、図５１(a) に示すように、論理回路領域において、保護膜１４６、パターニングされた第１の多結晶シリコン膜１４３及びトラップ膜１４２を順次除去した後、図５１(b) に示すように、半導体基板１４０の表面部を酸化して、例えば２ｎｍ〜２５ｎｍの厚さを有するゲート絶縁膜１４７を形成する。
次に、図５１(c) に示すように、半導体基板１４０の上に全面に亘って、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜１４８を堆積する。
次に、図５２(a) に示すように、第２の多結晶シリコン膜１４８及びパターニングされた第１の多結晶シリコン膜１４３に対して第１のレジストパターン１４９をマスクにして選択的エッチングを行なって、メモリ素子領域において、パターニングされた第２の多結晶シリコン膜１４８及びパターニングされた第１の多結晶シリコン膜１４３よりなる第１のゲート電極を形成する。
次に、図５２(b) に示すように、第２の多結晶シリコン膜１４７に対して第２のレジストパターン１５０をマスクにして選択的エッチングを行なって、論理回路領域において、パターニングされた第２の多結晶シリコン膜１４８よりなる第２のゲート電極を形成する。
次に、図５２(c) に示すように、第２のレジストパターン１５０を除去した後、論理回路領域において、半導体基板１４０に対して第２のゲート電極をマスクにして不純物をイオン注入して、低濃度不純物拡散層１５１を形成する。
次に、図５３(a) に示すように、半導体基板１４０の上に全面に亘って例えば５０ｎｍ〜２００ｎｍの厚さを有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバックすることにより、メモリ素子領域においては、埋め込み絶縁膜１４５の側面に側壁絶縁膜１５２を形成すると共に、論理回路領域においては、第２のゲート電極の側面に側壁絶縁膜１５２を形成する。次に、論理回路領域において、ゲート絶縁膜１４７に対して第２のゲート電極及び側壁絶縁膜１５２をマスクに選択的エッチングを行なって、ゲート絶縁膜１４７をパターニングする。この場合、メモリ素子領域においては、トラップ膜１４２がパターニングされる。
次に、図５３(b) に示すように、論理回路領域において、半導体基板１４０に対して第２のゲート電極及び側壁絶縁膜１５２をマスクにして不純物を選択的にイオン注入して、ドレイン領域又はソース領域となる高濃度不純物拡散層１５３を形成する。
次に、図５３(c) に示すように、半導体基板１４０の上に全面に亘ってコバルト膜を堆積した後、熱処理を施すことにより、メモリ素子領域の第１のゲート電極の表面部にシリサイド層１５４を形成すると共に、論理回路領域の第２のゲート電極の表面部にシリサイド層１５４を形成すると、第１２の実施形態に係る半導体記憶装置が得られる。
第１２の実施形態によると、論理回路を構成するトランジスタの第２のゲート電極は、パターン化された第２の多結晶シリコン膜１４７のみからなるので、第２のゲート電極の微細化を図ることができる。
尚、第１２の実施形態においては、第１の多結晶シリコン膜１４３及び第２の多結晶シリコン膜１４７としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第１２の実施形態における第１の多結晶シリコン膜１４３及び第２の多結晶シリコン膜１４７に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第１２の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
（第１３の実施形態）
以下、本発明の第１３の実施形態に係る半導体記憶装置及びその製造方法について、図５４(a) 〜(c) 、図５５(a) 〜(c) 、図５６(a) 〜(c) 、図５７(a) 〜(c) 及び図５８(a) 〜(c) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子形成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間の部分を示し、右側の図面は論理回路領域を示している。
まず、図５４(a) に示すように、シリコン基板よりなる半導体基板１６０にトレンチ素子分離１６１を形成した後、図５４(b) に示すように、半導体基板１６０の上に全面に亘って、例えばシリコン酸化膜よりなり６ｎｍ〜１５ｎｍの厚さを有するトンネル絶縁膜１６２を形成する。
次に、半導体基板１６０の上に全面に亘って、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ１５０ｎｍ〜３００ｎｍの厚さを有する第１の多結晶シリコン膜１６３を堆積する。
次に、図５５(a) に示すように、第１の多結晶シリコン膜１６３をパターニングした後、半導体基板１６０に対してパターニングされた第１の多結晶シリコン膜１６３をマスクにしてｎ型の不純物を例えば１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２の条件でイオン注入して、メモリ素子形成領域に、ビット線となるｎ型の高濃度不純物拡散層１６４を形成する。
次に、図５５(b) に示すように、半導体基板１６０の上に全面に亘ってシリコン酸化膜を堆積した後、該シリコン酸化膜に対して例えばＣＭＰ又はエッチバックを行なって、該シリコン酸化膜におけるパターニングされた第１の多結晶シリコン膜１６３の上に存在する部分を除去することにより、パターニングされた第１の多結晶シリコン膜１６３同士の間で且つ高濃度不純物拡散層１６４の上に埋め込み絶縁膜１６５を形成する。この場合、パターニングされた第１の多結晶シリコン膜１６３の高さ位置と埋め込み絶縁膜１６５の高さ位置とはほぼ等しくなる。
次に、図５５(c) に示すように、例えばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜との積層膜よりなる電極間絶縁膜１６６を堆積する。
次に、図５６(a) に示すように、論理回路領域において、電極間絶縁膜１６６、パターニングされた第１の多結晶シリコン膜１６３及びトンネル絶縁膜１６２を順次除去した後、図５６(b) に示すように、半導体基板１６０の表面部を酸化して、例えば２ｎｍ〜２５ｎｍの厚さを有するゲート絶縁膜１６７を形成する。
次に、図５６(c) に示すように、半導体基板１６０の上に全面に亘って、例えば燐が１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３ドープされ且つ５０ｎｍ〜２００ｎｍの厚さを有する第２の多結晶シリコン膜１６８を堆積する。
次に、図５７(a) に示すように、第２の多結晶シリコン膜１６８及びパターニングされた第１の多結晶シリコン膜１６３に対して第１のレジストパターン１６９をマスクにして選択的エッチングを行なって、メモリ素子領域において、パターニングされた第２の多結晶シリコン膜１６８よりなる第１のゲート電極と、パターニングされた電極間絶縁膜１６６と、パターニングされた第１の多結晶シリコン膜１６３よりなる浮遊電極とを有するメモリ素子を形成する。
次に、図５７(b) に示すように、第２の多結晶シリコン膜１６８に対して第２のレジストパターン１７０をマスクにして選択的エッチングを行なって、論理回路領域において、パターニングされた第２の多結晶シリコン膜１６８よりなる第２のゲート電極を形成する。
次に、図５７(c) に示すように、第２のレジストパターン１７０を除去した後、論理回路領域において、半導体基板１６０に対して第２のゲート電極をマスクにして不純物をイオン注入して、低濃度不純物拡散層１７１を形成する。
次に、図５８(a) に示すように、半導体基板１７０の上に全面に亘って例えば５０ｎｍ〜２００ｎｍの厚さを有するシリコン酸化膜を堆積した後、該シリコン酸化膜をエッチバックすることにより、メモリ素子領域においては、埋め込み絶縁膜１６５の側面に側壁絶縁膜１７２を形成すると共に、論理回路領域においては、第２のゲート電極の側面に側壁絶縁膜１７２を形成する。次に、論理回路領域において、ゲート絶縁膜１６７に対して第２のゲート電極及び側壁絶縁膜１７２をマスクに選択的エッチングを行なって、ゲート絶縁膜１６７をパターニングする。この場合、メモリ素子領域においては、トンネル絶縁膜１６２がパターニングされる。
次に、図５８(b) に示すように、論理回路領域において、半導体基板１６０に対して第２のゲート電極及び側壁絶縁膜１７２をマスクにして不純物を選択的にイオン注入して、ドレイン領域又はソース領域となる高濃度不純物拡散層１７３を形成する。
次に、図５８(c) に示すように、半導体基板１６０の上に全面に亘ってコバルト膜を堆積した後、熱処理を施すことにより、メモリ素子領域の第１のゲート電極の表面部にシリサイド層１７４を形成すると共に、論理回路領域の第２のゲート電極の表面部にシリサイド層１５７を形成すると、第１３の実施形態に係る半導体記憶装置が得られる。
尚、第１３の実施形態においては、第１の多結晶シリコン膜１６３及び第２の多結晶シリコン膜１６７としては、不純物がドープされてなる多結晶シリコン膜を堆積したが、これに代えて、不純物がドープされていない多結晶シリコン膜を堆積した後に不純物をドープしてもよい。
また、第１３の実施形態における第１の多結晶シリコン膜１６３及び第２の多結晶シリコン膜１６７に代えて、アモルファスのシリコン膜を用いてもよい。
さらに、第１３の実施形態においては、ｎ型のメモリ素子を形成したが、これに代えて、ｐ型のメモリ素子を形成してもよい。
第１３の実施形態によると、メモリ素子を構成する第１のゲート電極と、論理回路を構成するトランジスタの第２のゲート電極とを実質的に同じ工程で形成できるので、工程数の低減を図ることができる。この場合、第２のゲート電極は、パターニングされた第２の多結晶シリコン膜１６７のみにより形成したため、第２のゲート電極の微細化を図ることができる。
また、第１のゲート電極の表面部のシリサイド層１７４と、第２のゲート電極の表面部のシリサイド層１７４とを同じ工程で形成できるので、工程数の低減を図ることができる。
また、メモリ素子領域における埋め込み絶縁膜１６５の側面の側壁絶縁膜１７２と、論路回路を構成するトランジスタの第２のゲート電極の側面の側壁絶縁膜１７２とを同じ工程で形成できるので、工程数の低減を図ることができる。
ところで、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を有する実施形態としては、第１の実施形態と対応する第９の実施形態と、第１２の実施形態と対応する第１３の実施形態のみを示したが、これ以外に、第２、第３、第４、第５、第６及び第７の実施形態と対応する実施形態も当然に実施することが可能である。
第２の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を有する実施形態に対応させる場合には、トラップ膜２１に代えてトンネル絶縁膜を形成すると共に、第２の多結晶シリコン膜２６の下側に電極間絶縁膜を堆積するとよい。
第３の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を有する実施形態に対応させる場合には、トラップ膜３１に代えてトンネル絶縁膜を形成すると共に、第２の多結晶シリコン膜３８の下側に電極間絶縁膜を堆積するとよい。
第４の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を有する実施形態に対応させる場合には、トラップ膜４１に代えてトンネル絶縁膜を形成すると共に、第２の多結晶シリコン膜４９の下側に電極間絶縁膜を堆積するとよい。
第５の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を有する実施形態に対応させる場合には、トラップ膜５１に代えてトンネル絶縁膜を形成すると共に、第２の多結晶シリコン膜５８の下側に電極間絶縁膜を堆積するとよい。
第６の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を有する実施形態に対応させる場合には、トラップ膜６１に代えてトンネル絶縁膜を形成すると共に、第２の多結晶シリコン膜６６の下側に電極間絶縁膜を堆積するとよい。
第７の実施形態を、浮遊電極、電極間絶縁膜及びゲート電極よりなるメモリ素子を有する実施形態に対応させる場合には、トラップ膜７１に代えてトンネル絶縁膜を形成すると共に、第２の多結晶シリコン膜７６の下側に電極間絶縁膜を堆積するとよい。
本発明に係る第１〜第３の半導体記憶装置並びに第１〜第６の半導体記憶装置の製造方法によると、半導体記憶装置の微細化及びビット線の低抵抗化を実現できると共に、ゲート電極に対してサイサイドを行なうことが可能になる。
(a) 〜(c) は第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 第１の実施形態に係る半導体記憶装置の断面斜視図である。 (a) は図３におけるIVＡ−IVＡ線の断面図であり、４(b) は図３におけるIVＢ−IVＢ線の断面図であり、(c) は図３におけるIVＣ−IVＣ線の断面図であり、(d) は図３におけるIVＤ−IVＤ線の断面図である。 (a) 〜(d) は第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(d) は第２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 第２の実施形態に係る半導体記憶装置の断面斜視図である。 (a) は図７におけるVIIIＡ−VIIIＡ線の断面図であり、(b) は図７におけるVIIIＢ−VIIIＢ線の断面構造図であり、(c) は図７におけるVIIIＣ−VIIIＣ線の断面図であり、(d) は図７におけるVIIIＤ−VIIIＤ線の断面図である。 (a) 〜(d) は第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(d) は第３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 第３の実施形態に係る半導体記憶装置の斜視図である。 (a) は図１１におけるXIIＡ−XIIＡ線の断面図であり、(b) は図１１におけるXIIＢ−XIIＢ線の断面図であり、(c) は図１１におけるXIIＣ−XIIＣ線の断面図であり、(d) は図１１におけるXIIＤ−XIIＤ線の断面図である。 (a) 〜(e) は第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(d) は第４の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 第４の実施形態に係る半導体記憶装置の斜視図である。 (a) は図１５におけるXVIＡ−XVIＡ線の断面図であり、(b) は図１５におけるXVIＢ−XVIＢ線の断面図であり、(c) は図１５におけるXVIＣ−XVIＣ線の断面図であり、(d) は図１５におけるXVIＤ−XVIＤ線の断面図である。 (a) 〜(d) は第５の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(d) は第５の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 第５の実施形態に係る半導体記憶装置の斜視図である。 (a) は図１９におけるXXＡ−XXＡ線の断面図であり、(b) は図１９におけるXXＢ−XXＢ線の断面図であり、(c) は図１９におけるXXＣ−XXＣ線の断面図であり、(d) は図１９におけるXXＤ−XXＤ線の断面図である。 (a) 〜(d) は第６の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(d) は第６の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(d) は第６の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 第６の実施形態に係る半導体記憶装置の斜視図である。 (a) は図２４におけるXXVＡ−XXVＡ線の断面図であり、(b) は図２４におけるXXVＢ−XXVＢ線の断面図であり、(c) は図２４におけるXXVＣ−XXVＣ線の断面図であり、(d) は図２４におけるXXVＤ−XXVＤ線の断面図である。 (a) 〜(d) は第７の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(d) は第７の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(d) は第７の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 第７の実施形態に係る半導体記憶装置の斜視図である。 (a) は図２９におけるXXXＡ−XXXＡ線の断面図であり、(b) は図２９におけるXXXＢ−XXXＢ線の断面図であり、(c) は図２９におけるXXXＣ−XXXＣ線の断面図であり、(d) は図２９におけるXXXＤ−XXXＤ線の断面図である。 (a) 〜(d) は第８の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第８の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(d) は第８の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 第８の実施形態に係る半導体記憶装置の斜視図である。 (a) は図３４におけるXXXVＡ−XXXVＡ線の断面図であり、(b) は図３４におけるXXXVＢ−XXXVＢ線の断面図であり、(c) は図３４におけるXXXVＣ−XXXVＣ線の断面図であり、(d) は図３４におけるXXXVＤ−XXXVＤ線の断面図である。 (a) 〜(d) は第９の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。 (a) 〜(c) は第９の実施形態に係る半導体記憶装置の製造方法の各工程を説明する断面図である。 第９の実施形態に係る半導体記憶装置の斜視図である。 (a) は図３８におけるXXXIXＡ−XXXIXＡ線の断面図であり、(b) は図３８におけるXXXIXＢ−XXXIXＢ線の断面図であり、(c) は図３８におけるXXXIXＣ−XXXIXＣ線の断面図であり、(d) は図３８におけるXXXIXＤ−XXXIXＤ線の断面図である。 (a) 〜(d) は第１０の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１０の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１０の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１０の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 、(b) は第１１の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１２の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(c) は第１３の実施形態に係る半導体記憶装置の製造方法の各工程を示す断面図である。 (a) 〜(d) は従来の半導体記憶装置の製造方法の各工程を示す断面図である。 従来の半導体記憶装置の平面図である。
符号の説明
１０ 半導体基板
１１ トラップ膜
１２ 第１の多結晶シリコン膜
１３ 第１のレジストパターン
１４ 高濃度不純物拡散層
１５ 埋め込み絶縁膜
１６ 第２の多結晶シリコン膜
２０ 半導体基板
２１ トラップ膜
２２ 第１の多結晶シリコン膜
２３ 側壁絶縁膜
２４ 高濃度不純物拡散層
２５ 埋め込み絶縁膜
２６ 第２の多結晶シリコン膜
３０ 半導体基板
３１ トラップ膜
３２ 第１の多結晶シリコン膜
３３ 不純物拡散層
３４ 低濃度不純物拡散層
３５ 側壁絶縁膜
３６ 高濃度不純物拡散層
３７ 埋め込み絶縁膜
３８ 第２の多結晶シリコン膜
４０ 半導体基板
４１ トラップ膜
４２ 第１の多結晶シリコン膜
４３ 不純物拡散層
４４ 低濃度不純物拡散層
４５ 側壁絶縁膜
４６ 高濃度不純物拡散層
４７ 金属膜
４８ 埋め込み絶縁膜
４９ 第２の多結晶シリコン膜
５０ 半導体基板
５１ トラップ膜
５２ 第１の多結晶シリコン膜
５３ 不純物拡散層
５４ 低濃度不純物拡散層
５５ 側壁絶縁膜
５６ 高濃度不純物拡散層
５７ 埋め込み絶縁膜
５８ 第２の多結晶シリコン膜
６０ 半導体基板
６１ トラップ膜
６２ 第１の多結晶シリコン膜
６３ 第１のレジストパターン
６４ 高濃度不純物拡散層
６５ 埋め込み絶縁膜
６６ 第２の多結晶シリコン膜
６７ 側壁絶縁膜
６８ シリサイド層
７０ 半導体基板
７１ トラップ膜
７２ 第１の多結晶シリコン膜
７３ 第１のレジストパターン
７４ 高濃度不純物拡散層
７５ 第１の埋め込み絶縁膜
７６ 第２の多結晶シリコン膜
７７ 第２の埋め込み絶縁膜
７８ シリサイド層
８０ 半導体基板
８１ トラップ膜
８２ 多結晶シリコン膜
８３ 第１のレジストパターン
８４ 高濃度不純物拡散層
８５ 埋め込み絶縁膜
８６ 金属膜
８７ カバー絶縁膜
８８ 側壁絶縁膜
９０ 半導体基板
９１ トンネル絶縁膜
９２ 第１の多結晶シリコン膜
９３ 第１のレジストパターン
９４ 高濃度不純物拡散層
９５ 埋め込み絶縁膜
９６ 電極間絶縁膜
９７ 第２の多結晶シリコン膜
１００ 半導体基板
１０１ トレンチ素子分離
１０２ トラップ膜
１０３ 第１のレジストパターン
１０４ ゲート絶縁膜
１０５ 第１の多結晶シリコン膜
１０６ 高濃度不純物拡散層
１０７ 埋め込み絶縁膜
１０８ 第２の多結晶シリコン膜
１０９ 第３のレジストパターン
１１０ 低濃度不純物拡散層
１１１ 側壁絶縁膜
１１２ 高濃度不純物拡散層
１２０ 半導体基板
１２１ トレンチ素子分離
１２２ トラップ膜
１２３ 第１のレジストパターン
１２４ ゲート絶縁膜
１２５ 多結晶シリコン膜
１２６ 高濃度不純物拡散層
１２７ 埋め込み絶縁膜
１２８ 金属膜
１２９ カバー絶縁膜
１３０ 第３のレジストパターン
１３１ 側壁絶縁膜
１３２ 高濃度不純物拡散層
１３３ シリサイド層
１４０ 半導体基板
１４１ トレンチ素子分離
１４２ トラップ膜
１４３ 第１の多結晶シリコン膜
１４４ 高濃度不純物拡散層
１４５ 埋め込み絶縁膜
１４６ 保護膜
１４７ ゲート絶縁膜
１４８ 第２の多結晶シリコン膜
１５０ 第２のレジストパターン
１５１ 低濃度不純物拡散層
１５２ 側壁絶縁膜
１５３ 高濃度不純物拡散層
１５４ シリサイド層
１６０ 半導体基板
１６１ トレンチ素子分離
１６２ トンネル絶縁膜
１６３ 第１の多結晶シリコン膜
１６４ 高濃度不純物拡散層
１６５ 埋め込み絶縁膜
１６６ 電極間絶縁膜
１６７ ゲート絶縁膜
１６８ 第２の多結晶シリコン膜
１６９ 第１のレジストパターン
１７０ 第２のレジストパターン
１７１ 低濃度不純物拡散層
１７２ 側壁絶縁膜
１７３ 高濃度不純物拡散層
１７４ シリサイド層

Claims (19)

  1. 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
    前記トラップ膜の上に第１の導電膜を堆積する工程と、
    前記第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、
    前記半導体基板に対して、前記第１のマスクパターン又はパターニングされた前記第１の導電膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と、
    前記半導体基板上におけるパターニングされた前記第１の導電膜同士の間に、前記不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
    パターニングされた前記第１の導電膜及び前記埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、
    前記第２の導電膜及びパターニングされた前記第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた前記第２の導電膜及びパターニングされた前記第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備え、
    前記不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする半導体記憶装置の製造方法。
  2. 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
    前記トラップ膜の上に第１の導電膜を堆積する工程と、
    前記第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、
    パターニングされた前記第１の導電膜の側面に第１の側壁絶縁膜を形成する工程と、
    前記半導体基板に対して、パターニングされた前記第１の導電膜及び前記第１の側壁絶縁膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と、
    前記半導体基板に熱処理を施して、前記不純物拡散層をパターニングされた前記第１の導電膜とオーバーラップさせる工程と、
    前記半導体基板上における互いに対向する前記第１の側壁絶縁膜同士の間に、前記不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
    パターニングされた前記第１の導電膜及び前記埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、
    前記第２の導電膜及びパターニングされた前記第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた前記第２の導電膜及びパターニングされた前記第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。
  3. 前記不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする請求項２に記載の半導体記憶装置の製造方法。
  4. 前記第１の導電膜をパターニングする工程と前記不純物拡散層を形成する工程との間に、前記第１のマスクパターン又はパターニングされた前記第１の導電膜をマスクにして前記トラップ膜をパターニングする工程を備え、
    前記不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項２に記載の半導体記憶装置の製造方法。
  5. 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
    前記トラップ膜の上に第１の導電膜を堆積する工程と、
    前記第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、
    前記半導体基板に対して、パターニングされた前記第１の導電膜をマスクに不純物を注入して低濃度不純物拡散層を形成する工程と、
    パターニングされた前記第１の導電膜の側面に第１の側壁絶縁膜を形成する工程と、
    前記半導体基板に対して、パターニングされた前記第１の導電膜及び前記第１の側壁絶縁膜をマスクに不純物を注入してビット線となる高濃度不純物拡散層を形成する工程と、
    前記半導体基板上における互いに対向する前記第１の側壁絶縁膜同士の間に、前記高濃度不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
    パターニングされた前記第１の導電膜及び前記埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、
    前記第２の導電膜及びパターニングされた前記第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた前記第２の導電膜及びパターニングされた前記第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備え、
    前記低濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする半導体記憶装置の製造方法。
  6. 前記高濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする請求項５に記載の半導体記憶装置の製造方法。
  7. 前記低濃度不純物拡散層を形成する工程と前記高濃度不純物拡散層を形成する工程との間に、前記第１のマスクパターン又はパターニングされた前記第１の導電膜をマスクにして前記トラップ膜をパターニングする工程を備え、
    前記高濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項５に記載の半導体記憶装置の製造方法。
  8. 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
    前記トラップ膜の上に第１の導電膜を堆積する工程と、
    前記第１の導電膜をビット線方向に延びる第１のマスクパターンを用いてパターニングする工程と、
    前記半導体基板に対して、パターニングされた前記第１の導電膜をマスクに不純物を注入して低濃度不純物拡散層を形成する工程と、
    パターニングされた前記第１の導電膜の側面に第１の側壁絶縁膜を形成する工程と、
    前記半導体基板に対して、パターニングされた前記第１の導電膜及び前記第１の側壁絶縁膜をマスクに不純物を注入してビット線となる高濃度不純物拡散層を形成する工程と、
    前記半導体基板上における互いに対向する前記第１の側壁絶縁膜同士の間に、前記高濃度不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
    パターニングされた前記第１の導電膜及び前記埋め込み絶縁膜の上に第２の導電膜を堆積する工程と、
    前記第２の導電膜及びパターニングされた前記第１の導電膜をワード線方向に延びる第２のマスクパターンを用いてパターニングして、パターニングされた前記第２の導電膜及びパターニングされた前記第１の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備え、
    前記低濃度不純物拡散層を形成する工程は、前記トラップ膜におけるパターニングされた前記第１の導電膜から露出している領域のうちの少なくとも一部分を除去してから前記半導体基板に対して前記不純物を注入する工程を含むことを特徴とする半導体記憶装置の製造方法。
  9. 前記ゲート電極を形成する工程は、パターニングされた前記第２の導電膜の表面部にシリサイド層を形成する工程を含むことを特徴とする請求項１、２、５又は８に記載の半導体記憶装置の製造方法。
  10. 前記ゲート電極を形成する工程は、前記埋め込み絶縁膜の側面に第２の側壁絶縁膜を形成した後に、パターニングされた前記第２の導電膜の表面部にシリサイド層を形成する工程を含むことを特徴とする請求項１、２、５又は８に記載の半導体記憶装置の製造方法。
  11. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
    前記埋め込み絶縁膜の側面に前記第２の側壁絶縁膜を形成する工程は、前記論理回路を構成するトランジスタのゲート電極の側面に前記第２の側壁絶縁膜を形成する工程を含むことを特徴とする請求項１０に記載の半導体記憶装置の製造方法。
  12. 前記ゲート電極を形成する工程は、前記埋め込み絶縁膜同士の間に絶縁膜を埋め込んだ後に、パターニングされた前記第２の導電膜の表面部にシリサイド層を形成する工程を含むことを特徴とする請求項１、２、５又は８に記載の半導体記憶装置の製造方法。
  13. 前記第２の導電膜は金属膜であることを特徴とする請求項２、５又は８に記載の半導体記憶装置の製造方法。
  14. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
    前記論理回路を構成するトランジスタのゲート電極は、パターニングされた前記第１の導電膜とパターニングされた前記金属膜との積層構造を有することを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
  15. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
    前記論理回路を構成するトランジスタのゲート電極は、パターニングされた前記第２の導電膜のみからなることを特徴とする請求項１、２、５又は８に記載の半導体記憶装置の製造方法。
  16. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
    前記ゲート電極を形成する工程は、前記半導体基板上の論理回路形成領域において、前記第２の導電膜及びパターニングされた前記第１の導電膜をパターニングすることにより、パターニングされた前記第２の導電膜及びパターニングされた前記第１の導電膜よりなる、前記論理回路を構成するトランジスタのゲート電極を形成する工程を含むことを特徴とする請求項１、２、５又は８に記載の半導体記憶装置の製造方法。
  17. 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
    前記ゲート電極を形成する工程よりも後に、前記埋め込み絶縁膜の側面及び前記ゲート電極の側面に第２の側壁絶縁膜を形成することにより、互いに対向する前記埋め込み絶縁膜と互いに対向する前記ゲート電極とによって囲まれた領域を前記第２の側壁絶縁膜で埋め込むと同時に、前記論理回路を構成するトランジスタのゲート電極の側面に前記第２の側壁絶縁膜を形成する側壁絶縁膜形成工程をさらに備えていることを特徴とする請求項１、２、５又は８に記載の半導体記憶装置の製造方法。
  18. 前記側壁絶縁膜形成工程よりも後に、パターニングされた前記第２の導電膜の表面部にシリサイド層を形成する工程をさらに備えていることを特徴とする請求項１７に記載の半導体記憶装置の製造方法。
  19. 前記埋め込み絶縁膜を形成する工程において、前記埋め込み絶縁膜と前記第１の導電膜との高さがほぼ等しくなるように、前記埋め込み絶縁膜を形成することを特徴とする請求項１、２、５又は８に記載の半導体記憶装置の製造方法。
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