JP4914397B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
近年、さまざまな半導体記憶装置が提案されており、その一例として、例えば、特許文献1に示されるように、素子分離領域の下にビット線を有する半導体記憶素子は、高集積化が容易であるため注目されている。
本発明に係る第4の半導体記憶装置の製造方法は、半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、トラップ膜の上に第1の導電膜を堆積する工程と、第1の導電膜をビット線方向に延びる第1のマスクパターンを用いてパターニングする工程と、半導体基板に対して、パターニングされた第1の導電膜をマスクに不純物を注入して低濃度不純物拡散層を形成する工程と、パターニングされた第1の導電膜の側面に第1の側壁絶縁膜を形成する工程と、半導体基板に対して、パターニングされた第1の導電膜及び第1の側壁絶縁膜をマスクに不純物を注入してビット線となる高濃度不純物拡散層を形成する工程と、半導体基板上における互いに対向する第1の側壁絶縁膜同士の間に、高濃度不純物拡散層と直接又はトラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、パターニングされた第1の導電膜及び埋め込み絶縁膜の上に第2の導電膜を堆積する工程と、第2の導電膜及びパターニングされた第1の導電膜をワード線方向に延びる第2のマスクパターンを用いてパターニングして、パターニングされた第2の導電膜及びパターニングされた第1の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備え、低濃度不純物拡散層を形成する工程は、トラップ膜におけるパターニングされた第1の導電膜から露出している領域のうちの少なくとも一部分を除去してから半導体基板に対して不純物を注入する工程を含むことを特徴とする。
以下、本発明の第1の実施形態に係る半導体記憶装置及びその製造方法について、図1(a) 〜(c) 、図2(a) 〜(c) 、図3及び図4(a) 〜(d) を参照しながら説明する。尚、図4(a) は図3におけるIVA−IVA線の断面構造を示し、図4(b) は図3におけるIVB−IVB線の断面構造を示し、図4(c) は図3におけるIVC−IVC線の断面構造を示し、図4(d) は図3におけるIVD−IVD線の断面構造を示している。
以下、本発明の第2の実施形態に係る半導体記憶装置及びその製造方法について、図5(a) 〜(d) 、図6(a) 〜(d) 、図7及び図8(a) 〜(d) を参照しながら説明する。尚、図8(a) は図7におけるVIIIA−VIIIA線の断面構造を示し、図8(b) は図7におけるVIIIB−VIIIB線の断面構造を示し、図8(c) は図7におけるVIIIC−VIIIC線の断面構造を示し、図8(d) は図7におけるVIIID−VIIID線の断面構造を示している。
以下、本発明の第3の実施形態に係る半導体記憶装置及びその製造方法について、図9(a) 〜(d) 、図10(a) 〜(d) 、図11及び図12(a) 〜(d) を参照しながら説明する。尚、図12(a) は図11におけるXIIA−XIIA線の断面構造を示し、図12(b) は図11におけるXIIB−XIIB線の断面構造を示し、図12(c) は図11におけるXIIC−XIIC線の断面構造を示し、図12(d) は図11におけるXIID−XIID線の断面構造を示している。
以下、本発明の第4の実施形態に係る半導体記憶装置及びその製造方法について、図13(a) 〜(e) 、図14(a) 〜(d) 、図15及び図16(a) 〜(d) を参照しながら説明する。尚、図16(a) は図15におけるXVIA−XVIA線の断面構造を示し、図16(b) は図15におけるXVIB−XVIB線の断面構造を示し、図16(c) は図15におけるXVIC−XVIC線の断面構造を示し、図16(d) は図15におけるXVID−XVID線の断面構造を示している。
以下、本発明の第5の実施形態に係る半導体記憶装置及びその製造方法について、図17(a) 〜(d) 、図18(a) 〜(d) 、図19及び図20(a) 〜(d) を参照しながら説明する。尚、図20(a) は図19におけるXXA−XXA線の断面構造を示し、図20(b) は図19におけるXXB−XXB線の断面構造を示し、図20(c) は図19におけるXXC−XXC線の断面構造を示し、図20(d) は図19におけるXXD−XXD線の断面構造を示している。
以下、本発明の第6の実施形態に係る半導体記憶装置及びその製造方法について、図21(a) 〜(d) 、図22(a) 〜(d) 、図23(a) 〜(d) 、図24及び図25(a) 〜(d) を参照しながら説明する。尚、図25(a) は図24におけるXXVA−XXVA線の断面構造を示し、図25(b) は図24におけるXXVB−XXVB線の断面構造を示し、図25(c) は図24におけるXXVC−XXVC線の断面構造を示し、図25(d) は図24におけるXXVD−XXVD線の断面構造を示している。
以下、本発明の第7の実施形態に係る半導体記憶装置及びその製造方法について、図26(a) 〜(d) 、図27(a) 〜(d) 、図28(a) 〜(d) 、図29及び図30(a) 〜(d) を参照しながら説明する。尚、図30(a) は図29におけるXXXA−XXXA線の断面構造を示し、図30(b) は図29におけるXXXB−XXXB線の断面構造を示し、図30(c) は図29におけるXXXC−XXXC線の断面構造を示し、図30(d) は図29におけるXXXD−XXXD線の断面構造を示している。
以下、本発明の第8の実施形態に係る半導体記憶装置及びその製造方法について、図31(a) 〜(c) 、図32(a) 〜(c) 、図33(a) 〜(d) 、図34及び図35(a) 〜(d) を参照しながら説明する。尚、図35(a) は図34におけるXXXVA−XXXVA線の断面構造を示し、図35(b) は図34におけるXXXVB−XXXVB線の断面構造を示し、図35(c) は図34におけるXXXVC−XXXVC線の断面構造を示し、図35(d) は図34におけるXXXVD−XXXVD線の断面構造を示している。
以下、本発明の第9の実施形態に係る半導体記憶装置及びその製造方法について、図36(a) 〜(d) 、図37(a) 〜(c) 、図38及び図39(a) 〜(d) を参照しながら説明する。尚、図39(a) は図38におけるXXXIXA−XXXIXA線の断面構造を示し、図39(b) は図38におけるXXXIXB−XXXIXB線の断面構造を示し、図39(c) は図38におけるXXXIXC−XXXIXC線の断面構造を示し、図39(d) は図38におけるXXXIXD−XXXIXD線の断面構造を示している。
以下、本発明の第10の実施形態に係る半導体記憶装置及びその製造方法について、図40(a) 〜(d) 、図41(a) 〜(c) 、図42(a) 〜(c) 及び図43(a) 〜(c) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子形成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間の部分を示し、右側の図面は論理回路領域を示している。
以下、本発明の第11の実施形態に係る半導体記憶装置及びその製造方法について、図44(a) 〜(c) 、図45(a) 〜(c) 、図46(a) 〜(c) 、図47(a) 〜(c) 及び図48(a) 、(b) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子形成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間の部分を示し、右側の図面は論理回路領域を示している。
以下、本発明の第12の実施形態に係る半導体記憶装置及びその製造方法について、図49(a) 〜(c) 、図50(a) 〜(c) 、図51(a) 〜(c) 、図52(a) 〜(c) 及び図53(a) 〜(c) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子形成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間の部分を示し、右側の図面は論理回路領域を示している。
以下、本発明の第13の実施形態に係る半導体記憶装置及びその製造方法について、図54(a) 〜(c) 、図55(a) 〜(c) 、図56(a) 〜(c) 、図57(a) 〜(c) 及び図58(a) 〜(c) を参照しながら説明する。尚、これらの図において、左側の図面はメモリ素子形成領域のゲート電極部分を示し、中央の図面はメモリ素子形成領域のゲート電極間の部分を示し、右側の図面は論理回路領域を示している。
11 トラップ膜
12 第1の多結晶シリコン膜
13 第1のレジストパターン
14 高濃度不純物拡散層
15 埋め込み絶縁膜
16 第2の多結晶シリコン膜
20 半導体基板
21 トラップ膜
22 第1の多結晶シリコン膜
23 側壁絶縁膜
24 高濃度不純物拡散層
25 埋め込み絶縁膜
26 第2の多結晶シリコン膜
30 半導体基板
31 トラップ膜
32 第1の多結晶シリコン膜
33 不純物拡散層
34 低濃度不純物拡散層
35 側壁絶縁膜
36 高濃度不純物拡散層
37 埋め込み絶縁膜
38 第2の多結晶シリコン膜
40 半導体基板
41 トラップ膜
42 第1の多結晶シリコン膜
43 不純物拡散層
44 低濃度不純物拡散層
45 側壁絶縁膜
46 高濃度不純物拡散層
47 金属膜
48 埋め込み絶縁膜
49 第2の多結晶シリコン膜
50 半導体基板
51 トラップ膜
52 第1の多結晶シリコン膜
53 不純物拡散層
54 低濃度不純物拡散層
55 側壁絶縁膜
56 高濃度不純物拡散層
57 埋め込み絶縁膜
58 第2の多結晶シリコン膜
60 半導体基板
61 トラップ膜
62 第1の多結晶シリコン膜
63 第1のレジストパターン
64 高濃度不純物拡散層
65 埋め込み絶縁膜
66 第2の多結晶シリコン膜
67 側壁絶縁膜
68 シリサイド層
70 半導体基板
71 トラップ膜
72 第1の多結晶シリコン膜
73 第1のレジストパターン
74 高濃度不純物拡散層
75 第1の埋め込み絶縁膜
76 第2の多結晶シリコン膜
77 第2の埋め込み絶縁膜
78 シリサイド層
80 半導体基板
81 トラップ膜
82 多結晶シリコン膜
83 第1のレジストパターン
84 高濃度不純物拡散層
85 埋め込み絶縁膜
86 金属膜
87 カバー絶縁膜
88 側壁絶縁膜
90 半導体基板
91 トンネル絶縁膜
92 第1の多結晶シリコン膜
93 第1のレジストパターン
94 高濃度不純物拡散層
95 埋め込み絶縁膜
96 電極間絶縁膜
97 第2の多結晶シリコン膜
100 半導体基板
101 トレンチ素子分離
102 トラップ膜
103 第1のレジストパターン
104 ゲート絶縁膜
105 第1の多結晶シリコン膜
106 高濃度不純物拡散層
107 埋め込み絶縁膜
108 第2の多結晶シリコン膜
109 第3のレジストパターン
110 低濃度不純物拡散層
111 側壁絶縁膜
112 高濃度不純物拡散層
120 半導体基板
121 トレンチ素子分離
122 トラップ膜
123 第1のレジストパターン
124 ゲート絶縁膜
125 多結晶シリコン膜
126 高濃度不純物拡散層
127 埋め込み絶縁膜
128 金属膜
129 カバー絶縁膜
130 第3のレジストパターン
131 側壁絶縁膜
132 高濃度不純物拡散層
133 シリサイド層
140 半導体基板
141 トレンチ素子分離
142 トラップ膜
143 第1の多結晶シリコン膜
144 高濃度不純物拡散層
145 埋め込み絶縁膜
146 保護膜
147 ゲート絶縁膜
148 第2の多結晶シリコン膜
150 第2のレジストパターン
151 低濃度不純物拡散層
152 側壁絶縁膜
153 高濃度不純物拡散層
154 シリサイド層
160 半導体基板
161 トレンチ素子分離
162 トンネル絶縁膜
163 第1の多結晶シリコン膜
164 高濃度不純物拡散層
165 埋め込み絶縁膜
166 電極間絶縁膜
167 ゲート絶縁膜
168 第2の多結晶シリコン膜
169 第1のレジストパターン
170 第2のレジストパターン
171 低濃度不純物拡散層
172 側壁絶縁膜
173 高濃度不純物拡散層
174 シリサイド層
Claims (19)
- 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
前記トラップ膜の上に第1の導電膜を堆積する工程と、
前記第1の導電膜をビット線方向に延びる第1のマスクパターンを用いてパターニングする工程と、
前記半導体基板に対して、前記第1のマスクパターン又はパターニングされた前記第1の導電膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と、
前記半導体基板上におけるパターニングされた前記第1の導電膜同士の間に、前記不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
パターニングされた前記第1の導電膜及び前記埋め込み絶縁膜の上に第2の導電膜を堆積する工程と、
前記第2の導電膜及びパターニングされた前記第1の導電膜をワード線方向に延びる第2のマスクパターンを用いてパターニングして、パターニングされた前記第2の導電膜及びパターニングされた前記第1の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備え、
前記不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする半導体記憶装置の製造方法。 - 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
前記トラップ膜の上に第1の導電膜を堆積する工程と、
前記第1の導電膜をビット線方向に延びる第1のマスクパターンを用いてパターニングする工程と、
パターニングされた前記第1の導電膜の側面に第1の側壁絶縁膜を形成する工程と、
前記半導体基板に対して、パターニングされた前記第1の導電膜及び前記第1の側壁絶縁膜をマスクに不純物を注入してビット線となる不純物拡散層を形成する工程と、
前記半導体基板に熱処理を施して、前記不純物拡散層をパターニングされた前記第1の導電膜とオーバーラップさせる工程と、
前記半導体基板上における互いに対向する前記第1の側壁絶縁膜同士の間に、前記不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
パターニングされた前記第1の導電膜及び前記埋め込み絶縁膜の上に第2の導電膜を堆積する工程と、
前記第2の導電膜及びパターニングされた前記第1の導電膜をワード線方向に延びる第2のマスクパターンを用いてパターニングして、パターニングされた前記第2の導電膜及びパターニングされた前記第1の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備えていることを特徴とする半導体記憶装置の製造方法。 - 前記不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする請求項2に記載の半導体記憶装置の製造方法。
- 前記第1の導電膜をパターニングする工程と前記不純物拡散層を形成する工程との間に、前記第1のマスクパターン又はパターニングされた前記第1の導電膜をマスクにして前記トラップ膜をパターニングする工程を備え、
前記不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項2に記載の半導体記憶装置の製造方法。 - 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
前記トラップ膜の上に第1の導電膜を堆積する工程と、
前記第1の導電膜をビット線方向に延びる第1のマスクパターンを用いてパターニングする工程と、
前記半導体基板に対して、パターニングされた前記第1の導電膜をマスクに不純物を注入して低濃度不純物拡散層を形成する工程と、
パターニングされた前記第1の導電膜の側面に第1の側壁絶縁膜を形成する工程と、
前記半導体基板に対して、パターニングされた前記第1の導電膜及び前記第1の側壁絶縁膜をマスクに不純物を注入してビット線となる高濃度不純物拡散層を形成する工程と、
前記半導体基板上における互いに対向する前記第1の側壁絶縁膜同士の間に、前記高濃度不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
パターニングされた前記第1の導電膜及び前記埋め込み絶縁膜の上に第2の導電膜を堆積する工程と、
前記第2の導電膜及びパターニングされた前記第1の導電膜をワード線方向に延びる第2のマスクパターンを用いてパターニングして、パターニングされた前記第2の導電膜及びパターニングされた前記第1の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備え、
前記低濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする半導体記憶装置の製造方法。 - 前記高濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介して前記不純物を注入する工程を含むことを特徴とする請求項5に記載の半導体記憶装置の製造方法。
- 前記低濃度不純物拡散層を形成する工程と前記高濃度不純物拡散層を形成する工程との間に、前記第1のマスクパターン又はパターニングされた前記第1の導電膜をマスクにして前記トラップ膜をパターニングする工程を備え、
前記高濃度不純物拡散層を形成する工程は、前記半導体基板に対して前記トラップ膜を介することなく前記不純物を注入する工程を含むことを特徴とする請求項5に記載の半導体記憶装置の製造方法。 - 半導体基板上のメモリ素子形成領域にトラップ膜を形成する工程と、
前記トラップ膜の上に第1の導電膜を堆積する工程と、
前記第1の導電膜をビット線方向に延びる第1のマスクパターンを用いてパターニングする工程と、
前記半導体基板に対して、パターニングされた前記第1の導電膜をマスクに不純物を注入して低濃度不純物拡散層を形成する工程と、
パターニングされた前記第1の導電膜の側面に第1の側壁絶縁膜を形成する工程と、
前記半導体基板に対して、パターニングされた前記第1の導電膜及び前記第1の側壁絶縁膜をマスクに不純物を注入してビット線となる高濃度不純物拡散層を形成する工程と、
前記半導体基板上における互いに対向する前記第1の側壁絶縁膜同士の間に、前記高濃度不純物拡散層と直接又は前記トラップ膜を介して接するように埋め込み絶縁膜を形成する工程と、
パターニングされた前記第1の導電膜及び前記埋め込み絶縁膜の上に第2の導電膜を堆積する工程と、
前記第2の導電膜及びパターニングされた前記第1の導電膜をワード線方向に延びる第2のマスクパターンを用いてパターニングして、パターニングされた前記第2の導電膜及びパターニングされた前記第1の導電膜よりなるメモリ素子のゲート電極を形成する工程とを備え、
前記低濃度不純物拡散層を形成する工程は、前記トラップ膜におけるパターニングされた前記第1の導電膜から露出している領域のうちの少なくとも一部分を除去してから前記半導体基板に対して前記不純物を注入する工程を含むことを特徴とする半導体記憶装置の製造方法。 - 前記ゲート電極を形成する工程は、パターニングされた前記第2の導電膜の表面部にシリサイド層を形成する工程を含むことを特徴とする請求項1、2、5又は8に記載の半導体記憶装置の製造方法。
- 前記ゲート電極を形成する工程は、前記埋め込み絶縁膜の側面に第2の側壁絶縁膜を形成した後に、パターニングされた前記第2の導電膜の表面部にシリサイド層を形成する工程を含むことを特徴とする請求項1、2、5又は8に記載の半導体記憶装置の製造方法。
- 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
前記埋め込み絶縁膜の側面に前記第2の側壁絶縁膜を形成する工程は、前記論理回路を構成するトランジスタのゲート電極の側面に前記第2の側壁絶縁膜を形成する工程を含むことを特徴とする請求項10に記載の半導体記憶装置の製造方法。 - 前記ゲート電極を形成する工程は、前記埋め込み絶縁膜同士の間に絶縁膜を埋め込んだ後に、パターニングされた前記第2の導電膜の表面部にシリサイド層を形成する工程を含むことを特徴とする請求項1、2、5又は8に記載の半導体記憶装置の製造方法。
- 前記第2の導電膜は金属膜であることを特徴とする請求項2、5又は8に記載の半導体記憶装置の製造方法。
- 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
前記論理回路を構成するトランジスタのゲート電極は、パターニングされた前記第1の導電膜とパターニングされた前記金属膜との積層構造を有することを特徴とする請求項13に記載の半導体記憶装置の製造方法。 - 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
前記論理回路を構成するトランジスタのゲート電極は、パターニングされた前記第2の導電膜のみからなることを特徴とする請求項1、2、5又は8に記載の半導体記憶装置の製造方法。 - 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
前記ゲート電極を形成する工程は、前記半導体基板上の論理回路形成領域において、前記第2の導電膜及びパターニングされた前記第1の導電膜をパターニングすることにより、パターニングされた前記第2の導電膜及びパターニングされた前記第1の導電膜よりなる、前記論理回路を構成するトランジスタのゲート電極を形成する工程を含むことを特徴とする請求項1、2、5又は8に記載の半導体記憶装置の製造方法。 - 前記半導体記憶装置は、前記半導体基板上に設けられ論理回路を構成するトランジスタを有し、
前記ゲート電極を形成する工程よりも後に、前記埋め込み絶縁膜の側面及び前記ゲート電極の側面に第2の側壁絶縁膜を形成することにより、互いに対向する前記埋め込み絶縁膜と互いに対向する前記ゲート電極とによって囲まれた領域を前記第2の側壁絶縁膜で埋め込むと同時に、前記論理回路を構成するトランジスタのゲート電極の側面に前記第2の側壁絶縁膜を形成する側壁絶縁膜形成工程をさらに備えていることを特徴とする請求項1、2、5又は8に記載の半導体記憶装置の製造方法。 - 前記側壁絶縁膜形成工程よりも後に、パターニングされた前記第2の導電膜の表面部にシリサイド層を形成する工程をさらに備えていることを特徴とする請求項17に記載の半導体記憶装置の製造方法。
- 前記埋め込み絶縁膜を形成する工程において、前記埋め込み絶縁膜と前記第1の導電膜との高さがほぼ等しくなるように、前記埋め込み絶縁膜を形成することを特徴とする請求項1、2、5又は8に記載の半導体記憶装置の製造方法。
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