JP2008166443A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ワードラインの横に電荷蓄積領域が形成されること、または、ワードライン間に酸化窒化シリコン膜が形成されることを抑制することが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に設けられたトラップ層１６を含むＯＮＯ膜２０と、ＯＮＯ膜２０上に設けられたワードライン２２と、ワードライン２２間の半導体基板１０上の設けられ、トンネル酸化膜１４の間に設けられた酸化シリコン層２４と、を有する半導体装置である。
【選択図】図７

Description

本発明は半導体装置およびその製造方法に関し、特に、ＯＮＯ膜を有する不揮発性メモリを備えた半導体装置およびその製造方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（Oxide/Nitride/Oxide）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型構造を有するフラッシュメモリがある。特許文献１にはＳＯＮＯＳ型フラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリ（従来例）が開示されている。

米国特許第６０１１７２５号明細書

図１（ａ）は従来例に係るフラッシュメモリの上視図（ＯＮＯ膜は図示せず）であり、図１（ｂ）は図１（ａ）のＤ−Ｄ断面図であり、従来例１の課題を説明するための図である。図１（ａ）および図１（ｂ）を参照に、半導体基板１０内に拡散層からなるビットライン１２が設けられている。ビットライン１２は図１（ａ）の縦方向に延在している。ビットライン１２はソースとドレインを兼ねている。半導体基板１０上にはトンネル酸化膜１４、トラップ層１６およびトップ酸化膜１８からなるＯＮＯ膜２０が設けられている。ワードライン２２は、ＯＮＯ膜２０上に設けられビットライン１２の幅方向に延在している。ワードライン２２はゲート電極を兼ねている。

ＯＮＯ膜２０内のトラップ層１６に電荷を書き込む際は、ビットライン１２間（ソースとドレイン間）に電圧を印加する。ワードライン２２下のビットライン１２間の半導体基板１０がチャネル４４ａとなり電流が流れる。図１（ａ）の符号４２は電子の流れを示している。チャネルのビットライン１２（ドレイン）端で高エネルギーとなった電子がトラップ層１６に捕獲される。これにより、電荷蓄積領域Ｃ０が形成される。このとき、ワードライン２２の両側の半導体基板１０内の領域４４ｂにフリンジング電流が流れてしまう。このため、ワードライン２２の両側のトラップ層１６にも電子が捕獲され、電荷蓄積領域Ｃ１が形成される。電荷蓄積領域Ｃ１に蓄積された電荷は消去できない。このため、電荷蓄積領域Ｃ１に蓄積された電荷は、メモリセルの微細化が進みワードライン２２間を短くすると誤動作の原因となってしまう。

また、例えば、ワードライン２２間のトップ酸化膜１８が製造工程途中で除去された場合、その後の製造工程でトラップ層１６の表面が酸化されてしまうことがある。このとき、図１（ｂ）のように、ワードライン２２間のトラップ層１６上に酸化窒化シリコン膜４６が形成されてしまう。酸化窒化シリコン膜４６は窒化シリコン膜であるトラップ層１６に比べ導電性が高いため、トラップ層１６に捕獲された電子が酸化窒化シリコン膜４６に移動してしまう。その結果、電荷を書き込み時間が長くなってしまう。

本発明は、上記課題に鑑み、ワードラインの横に電荷蓄積領域が形成されること、または、ワードライン間に酸化窒化シリコン膜が形成されることを抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。

本発明は、半導体基板上に設けられたトラップ層を含むＯＮＯ膜と、該ＯＮＯ膜上に設けられたワードラインと、該ワードライン間の前記半導体基板上の設けられ、前記トラップ層の間に設けられた酸化シリコン層と、を具備する半導体装置である。本発明によれば、ワードライン下のトラップ層の両側には酸化シリコン層が形成されている。よって、フリンジング電流に起因し、ワードラインの横に電荷蓄積領域が形成されることを抑制することができる。また、ワードライン間に酸化シリコン層が形成されているため、酸化窒化シリコン膜が形成されることを抑制することができる。

上記構成において、前記酸化シリコン層上に設けられた窒化シリコン層を具備する構成とすることができる。

上記構成において、前記半導体基板内に設けられたビットラインと、前記ワードライン間で前記ビットラインと接続するプラグ金属と、を具備し、前記プラグ金属の設けられた前記ワードライン間においては前記トラップ層が連続して設けられており、前記プラグ金属の設けられていない前記ワードライン間においては前記トラップ層の間に前記酸化シリコン層が設けられている構成とすることができる。

上記構成において、前記ビットラインと前記プラグ金属の間に設けられた金属シリサイド層を具備する構成とすることができる。この構成によれば、金属シリサイド層を形成する際にワードライン間の絶縁膜表面がシリサイド化することを抑制することができる。

本発明は、半導体基板上にトラップ層を含むＯＮＯ膜を形成する工程と、前記ＯＮＯ膜上にワードラインを形成する工程と、前記ワードライン間の前記トラップ層を酸化し、酸化シリコン層を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、ワードライン下のトラップ層の両側には酸化シリコン層が形成されている。よって、フリンジング電流に起因し、ワードラインの横に電荷蓄積領域が形成されることを抑制することができる。また、ワードライン間に酸化シリコン層が形成されているため、酸化窒化シリコン膜が形成されることを抑制することができる。また、簡単な工程により酸化シリコン層を形成することができる。

上記構成において、前記半導体基板内にビットラインを形成する工程と、前記ＯＮＯ膜および前記ワードライン上に、第１窒化シリコン膜を形成する工程と、前記ビットラインに接続するプラグ金属が形成されるべきでない前記ワードライン間の領域である第１領域内の前記第１窒化シリコン膜を除去する工程と、を有し、前記酸化シリコン層を形成する工程は、前記プラグ金属が形成されるべき前記ワードライン間の領域である第２領域内の前記第１窒化シリコン膜および前記第１領域内の前記トラップ層を酸化する工程を含む構成とすることができる。この構成によれば、第２領域にトラップ層を残存させることができる。

上記構成において、前記第２領域内の第１窒化シリコン膜を酸化した層を除去し、前記トラップ層を露出する工程を有する構成とすることができる。上記構成において、前記第１領域内の前記酸化シリコン層上に第２窒化シリコン膜を形成する工程を有する構成とすることができる。

上記構成において、前記第２領域内の前記ビットライン上に金属シリサイド層を形成する工程を具備する構成とすることができる。この構成によれば、第２領域および第１領域の表面が窒化シリコン膜で覆われている。窒化シリコン膜の表面はシリサイド化されにくいため、金属シリサイド層を形成する際に第２領域および第１領域の絶縁膜の表面のシリサイド化を抑制することができる。

本発明は、半導体基板上にトラップ層を含むＯＮＯ膜を形成する工程と、前記ＯＮＯ膜上にワードラインを形成する工程と、前記ワードライン間の前記トラップ層を除去する工程と、前記ワードライン間の前記半導体基板上に酸化シリコン層を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、ワードライン下のトラップ層の両側には酸化シリコン層が形成されている。よって、フリンジング電流に起因し、ワードラインの横に電荷蓄積領域が形成されることを抑制することができる。また、ワードライン間に酸化シリコン層が形成されているため、酸化窒化シリコン膜が形成されることを抑制することができる。また、ワードライン下の端部のトラップ層が酸化されることがない。よって、電荷蓄積領域が小さくなることを抑制することができる。

上記構成において、前記半導体基板内にビットラインを形成する工程と、前記ＯＮＯ膜および前記ワードライン上に、第１窒化シリコン膜を形成する工程と、前記ビットラインに接続するプラグ金属が形成されるべきでない前記ワードライン間の領域である第１領域内の前記第１窒化シリコン膜を除去する工程と、を有し、前記トラップ層を除去する工程は、前記プラグ金属が形成されるべき前記ワードライン間の領域である第２領域内の第１窒化シリコン膜および前記第１ワードライン間領域の前記トラップ層を除去する工程を含む構成とすることができる。この構成によれば、第２領域にトラップ層を残存させることができる。

上記構成において、前記第２領域内の前記酸化シリコン層を除去し、前記ＯＮＯ膜内のトラップ層を露出する工程を有する構成とすることができる。上記構成において、前記第１領域内の前記酸化シリコン層上に第２窒化シリコン膜を形成する工程を有する構成とすることができる。

上記構成において、前記第２領域内の前記ビットライン上に金属シリサイド層を形成する工程を具備する構成とすることができる。この構成によれば、金属シリサイド層を形成する際に第２領域および第１領域の絶縁膜の表面のシリサイド化を抑制することができる。

本発明によれば、ワードラインの横に電荷蓄積領域が形成されること、または、ワードライン間に酸化窒化シリコン膜が形成されることを抑制することが可能な半導体装置およびその製造方法を提供することができる。

以下、図面を参照に本発明の実施例を説明する。

図２（ａ）は、実施例１に係るフラッシュメモリの平面図、図２（ｂ）は図２（ａ）のＤ−Ｄ断面図である。図２（ｂ）を参照に、半導体基板１０上に設けられたＯＮＯ膜２０としてトンネル酸化膜１４、トラップ層１６およびトップ酸化膜１８が順次設けられている。ＯＮＯ膜２０上にワードライン２２が設けられている。ワードライン２２間の半導体基板１０上のＯＮＯ膜２０間に、ＯＮＯ膜２０内のトンネル酸化膜１４とトラップ層１６との膜厚以上の酸化シリコン層２４が設けられている。このため、ワードライン２２下の少なくともトラップ層１６の間には酸化シリコン層２４が形成されている。図２（ａ）を参照に、ワードライン２２は図２（ａ）の横方向に延在している。ワードライン２２の幅方向にビットライン１２が延在し、ビットライン１２は半導体基板１０内に設けられている。

次に、図３（ａ）から図４（ｄ）を用い実施例１に係るフラッシュメモリの製造方法について説明する。図３（ａ）および図３（ｂ）はともに図２（ａ）のＡ−ＡおよびＢ−Ｂ断面に相当する図である。図３（ｃ）、図４（ａ）および図４（ｃ）は図２（ａ）のＡ−Ａ断面に相当する図であり、図３（ｄ）、図４（ｂ）および図４（ｄ）は図２（ａ）のＢ−Ｂ断面に相当する図である。

図３（ａ）を参照に、Ｐ型シリコン半導体基板（または半導体基板内のＰ型領域）１０上に、トンネル酸化膜１４として例えば熱酸化法を用い酸化シリコン膜、トラップ層１６として例えばＣＶＤ法を用い窒化シリコン膜、トップ酸化膜１８として例えばＣＶＤ法を用い酸化シリコン膜を形成する。これにより、半導体基板１０上にＯＮＯ膜２０が形成される。図３（ｂ）を参照に、半導体基板１０内に例えば砒素をイオン注入し、その後熱処理することによりＮ型の拡散層であるビットライン１２を形成する。なお、ビットライン１２形成後にトップ酸化膜１８を形成しても良い。図３（ｃ）および図３（ｄ）を参照に、ＯＮＯ膜２０上に多結晶シリコン膜を形成する。多結晶シリコン膜の所定領域を除去することによりＯＮＯ膜２０上にワードライン２２が形成される。

図４（ａ）および図４（ｂ）を参照に、図４（ａ）のワードライン２２間のＯＮＯ膜２０内のトラップ層１６および図４（ｂ）のワードライン２２上を熱酸化する。これにより、図４（ａ）のように、ワードライン２２間に、トンネル酸化膜１４、トラップ層１６が酸化した酸化シリコン膜およびトップ酸化膜１８が一体となった酸化シリコン膜２５ａが形成される。一方、図４（ｂ）のように、ワードライン２２上にワードライン２２の一部が酸化した酸化シリコン膜２５ｂが形成される。このとき、酸化シリコン膜２５ａの膜厚は酸化シリコン膜２５ｂより厚くなる。図４（ｃ）および図４（ｄ）を参照に、酸化シリコン膜２５ａおよび２５ｂを全面エッチングし、図４（ｄ）のように、ワードライン２２上の酸化シリコン膜２５ｂを除去する。このとき、酸化シリコン膜２５ａの膜厚は酸化シリコン膜２５ｂより厚いため、図４（ｃ）のように、ワードライン２２間には酸化シリコン膜２５ａが残存し、酸化シリコン層２４が形成される。その後、層間絶縁膜、プラグ金属、配線層等を形成し実施例１に係るフラッシュメモリが完成する。

実施例１によれば、図２（ｂ）のように、酸化シリコン層２４がワードライン２２間の半導体基板１０上のトラップ層１６の間に形成されている。よって、図２（ｂ）のように、ワードライン２２の両側領域４４ｂにチャネル４４ａが広がった場合も、ワードライン２２の両側に図１（ａ）のような電荷蓄積領域Ｃ１が形成されることを防止できる。これにより、ワードライン２２間隔を微細化してもメモリセルが誤動作することを抑制できる。また、ワードライン２２間に酸化シリコン層２４が形成されているため、図１（ｂ）のように酸化窒化シリコン膜４６が形成されることを防止できる。

また、実施例１によれば、図４（ａ）のように、ワードライン２２間のＯＮＯ膜２０内のトラップ層１６を酸化し、酸化シリコン層２４を形成している。これにより、トラップ層１６を除去するような工程を用いず、簡単な工程により酸化シリコン層２４を形成することができる。

実施例２は、ワードライン２２間のＯＮＯ膜２０内のトラップ層１６を除去し、酸化シリコン層を形成する製造方法の例である。図５（ａ）から図５（ｄ）は実施例２に係るフラッシュメモリの製造方法を説明するための図である。図５（ａ）および図５（ｃ）は図２（ａ）のＡ−Ａ断面に相当する図であり、図５（ｂ）および図５（ｄ）は図２（ａ）のＢ−Ｂ断面に相当する図である。

図５（ａ）および図５（ｂ）を参照に、実施例１の図３（ｃ）および図３（ｄ）までの製造工程を行った後、ワードライン２２間のトップ酸化膜１８およびトラップ層１６を除去する。ＨＳＱ（Hydrogen Silesquioxane）膜を塗布し、加熱することにより酸化シリコン膜２７ａおよび２７ｂを形成する。ＨＳＱ膜は平坦化されているため、図５（ａ）のワードライン２２間の酸化シリコン膜２７ａは厚くなり、図５（ｂ）のワードライン２２上の酸化シリコン膜２７ｂは薄くなる。図５（ｃ）および図５（ｄ）を参照に、酸化シリコン膜２７ａおよび２７ｂを全面エッチングし、図５（ｄ）のように、ワードライン２２上の酸化シリコン膜２７ｂを除去する。このとき、酸化シリコン膜２７ａの膜厚は酸化シリコン膜２７ｂより厚いため、図５（ｃ）のように、ワードライン２２間には酸化シリコン膜２７ｂが残存する。トンネル酸化膜１４および残存した酸化シリコン膜２７ｂより酸化シリコン層２４ａが形成される。このようにして、ワードライン２２間の半導体基板１０上であって、ワードライン２２下のトラップ層１６の間に酸化シリコン層２４ａが形成される。

実施例１では、図２（ｂ）のワードライン２２下のＯＮＯ膜２０の端部４８において、トラップ層１６が酸化される場合がある。これは、図４（ａ）および図４（ｂ）において、トラップ層１６を酸化する際に、ワードライン２２下の端部４８のトラップ層１６が酸化されてしまうためである。以上により、電荷蓄積領域が小さくなってしまうという課題がある。実施例２においては、図５（ａ）のように、ワードライン２２間のトラップ層１６をエッチングにより除去し、図５（ｃ）のように、ワードライン２２間に酸化シリコン層２４ａを形成する。このため、ワードライン２２下の端部のトラップ層１６が酸化されることがない。よって、電荷蓄積領域が小さくなることを抑制することができる。

実施例３は実施例１に、ビットライン１２上にコンタクトホールを接続するための金属シリサイド層４０を設けた例である。図６は実施例３に係るフラッシュメモリの上面図である、図７（ａ）、図７（ｂ）、図７（ｃ）および図７（ｄ）はそれぞれ図６のＡ−Ａ、Ｂ−Ｂ、Ｃ−ＣおよびＥ−Ｅ断面図である。

図６を参照に、ワードライン２２は図６の横方向に延在している。ワードライン２２の幅方向にビットライン１２が延在し、ビットライン１２は半導体基板１０内に設けられている。ビットライン１２は拡散層で形成されており金属に比べると抵抗が高い。そのため、メモリセルからのデータの書き込みや読み出し特性を劣化させないため、ワードライン２２複数本置きに、配線層３６（図７にて図示）とプラグ金属３２を介し接続する。ビットライン１２にプラグ金属３２が接続する領域がコンタクト領域５６である。ワードライン２２間にコンタクト領域５６を有する領域が、第２ワードライン間領域５２であり、ワードライン２２間にコンタクト領域５６を有さない領域が、第１ワードライン間領域５４である。

図７（ａ）を参照に、第１ワードライン間領域５４においては、実施例１の図４（ａ）と同じように半導体基板１０内にビットライン１２が設けられ、半導体基板１０上に酸化シリコン層２４が設けられている。酸化シリコン層２４上に第２窒化シリコン膜３０が設けられている。図７（ｂ）を参照に、第２ワードライン間領域５２においては、半導体基板１０上にトンネル酸化膜１４およびトラップ層１６が設けられている。トンネル酸化膜１４およびトラップ層１６には開口部６２が設けられている、開口部６２下のビットライン１２の一部に金属シリサイド層４０が設けられている。トラップ層１６上には層間絶縁膜３４が設けられ、層間絶縁膜３４内に形成されたコンタクトホールにプラグ金属３２が設けられている。つまり、金属シリサイド層４０はビットライン１２とプラグ金属３２との間に設けられている。プラグ金属３２は金属シリサイド層４０と配線層３６とを接続する。図７（ｃ）を参照に、ワードライン２２に沿った断面では実施例１の図４（ｄ）と同様に、半導体基板１０上にＯＮＯ膜２０、ＯＮＯ膜２０上にワードライン２２が設けられている。ワードライン２２上には金属シリサイド層４１が設けられている。

図７（ｄ）を参照に、半導体基板１０内にビットライン１２が形成されている。半導体基板１０上（ビットライン１２上）にＯＮＯ膜２０が設けられ、ＯＮＯ膜２０上にワードライン２２が設けられている。ワードライン２２間の第１ワードライン間領域５４内の半導体基板１０上には酸化シリコン層２４および第２窒化シリコン膜３０が設けられている。酸化シリコン層２４の上面はＯＮＯ膜２０中のトラップ層１６の上面と同じか高い。このように、トラップ層１６間に酸化シリコン層２４が設けられている。また、ワードライン２２の上面と第２窒化シリコン膜３０の上面はほぼ同じ高さである。

第２ワードライン間領域５２においては、半導体基板１０上にはトンネル酸化膜１４およびトラップ層１６が設けられている。トンネル酸化膜１４およびトラップ層１６には開口部６２が形成されている。開口部６２下のビットライン１２上の一部に金属シリサイド層４０が設けられている。ワードライン２２の側部のトラップ層１６上に第２窒化シリコン膜３０が設けられている。ワードライン２２および第２窒化シリコン膜３０上には層間絶縁膜３４が設けられている。層間絶縁膜３４にはコンタクトホールが形成され、コンタクトホール内にはプラグ金属３２が形成されている。プラグ金属３２はワードライン２２間でビットライン１２と接続している。図７（ａ）から図７（ｄ）のように、層間絶縁膜３４上には、ビットライン１２上をビットライン１２と同じ方向に延在する配線層３６が設けられている。配線層３６上には保護膜３８が設けられている。

次に、図８（ａ）から図１５（ｄ）を用い実施例３の製造方法について説明する。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）および図１５（ａ）は図６のＡ−Ａ断面に相当する断面図である。すなわち、プラグ金属３２が形成されるべきでないワードライン２２間である第１ワードライン間領域５４(第１領域)の断面図である。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）および図１５（ｂ）は図６のＢ−Ｂ断面に相当する断面図である。すなわち、ビットライン１２と接続すべきプラグ金属３２が形成されるべきワードライン２２間である第２ワードライン間領域５２（第２領域）の断面図である。図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）、図１２（ｃ）、図１３（ｃ）、図１４（ｃ）および図１５（ｃ）は図６のＣ−Ｃ断面に相当する断面図である。図１４（ｄ）および図１５（ｄ）は図６のＥ−Ｅ断面に相当する断面図である。

図８（ａ）から図８（ｃ）を参照に、実施例１の図３（ｃ）および図３（ｄ）までと同じ製造工程を行う。ワードライン２２上には酸化シリコン膜２３が形成されている。図９（ａ）から図９（ｃ）を参照に、ワードライン２２間のＯＮＯ膜２０上およびワードライン２２上に第１窒化シリコン膜２８を形成する。図１０（ａ）から図１０（ｃ）を参照に、第２ワードライン間領域５２内のＯＮＯ膜２０上にフォトレジスト６０を形成する。このとき、フォトレジスト６０が第１ワードライン間領域５４内のＯＮＯ膜２０上およびワードライン２２上には形成されないようにフォトレジスト６０に開口部を設ける。図１１（ａ）から図１１（ｃ）を参照に、フォトレジスト６０をマスクに第１ワードライン間領域５４内のＯＮＯ膜２０上およびワードライン２２上の第１窒化シリコン膜２８を除去する。フォトレジスト６０を除去する。

図１２（ａ）から図１２（ｃ）を参照に、熱酸化を行う。これにより、図１２（ａ）のように、第１ワードライン間領域５４内のトラップ層１６を酸化させる。これにより、トンネル酸化膜１４、トラップ層１６の酸化した層およびトップ酸化膜１８からなる酸化シリコン膜２５ａが形成される。また、図１２（ｂ）のように、第２ワードライン間領域５２内の第１窒化シリコン膜２８が酸化される。このときトラップ層１６までは酸化されない。これにより、第１窒化シリコン膜２８が酸化した酸化膜およびトップ酸化膜１８からなる酸化シリコン膜２５ｂが形成される。図１２（ｃ）のように、ワードライン２２の上部が酸化される。これにより、酸化シリコン膜２３およびワードライン２２の上部が酸化した層からなる酸化シリコン膜２５ｃが形成される。このとき、酸化シリコン膜２５ａは酸化シリコン膜２５ｂおよび２５ｃに比べ厚い膜となる。

図１３（ａ）から図１３（ｃ）を参照に、酸化シリコン膜２５ａ、２５ｂおよび２５ｃを全面エッチングする。これにより、図１３（ｂ）および図１３（ｃ）のように、トラップ層１６上およびワードライン２２上の酸化シリコン膜２５ｂおよび２５ｃを完全に除去する。酸化シリコン膜２５ａは酸化シリコン膜２５ｂおよび２５ｃより厚いため、図１３（ａ）のように、第１ワードライン間領域５４において、半導体基板１０上に酸化シリコン膜２５ａが残存し、酸化シリコン層２４が形成される。

図１４（ａ）から図１４（ｄ）を参照に、酸化シリコン層２４、トラップ層１６およびワードライン２２上に例えば高密度プラズマＣＶＤ法を用い、第２窒化シリコン膜３０を形成し、全面エッチングする。図１４（ａ）および図１４（ｄ）のように、第２ワードライン間領域５２においては、ワードライン２２間が十分広いため、ワードライン２２の側部に側壁として第２窒化シリコン膜３０が残存し、その他の第２窒化シリコン膜３０が除去される。一方、図１４（ｂ）および図１４（ｄ）のように、第１ワードライン間領域５４においては、ワードライン２２間が十分狭いため、酸化シリコン層２４上に第２窒化シリコン膜３０が残存する。図１４（ｃ）および図１４（ｄ）のように、ワードライン２２上の第２窒化シリコン膜３０は除去される。

図１５（ａ）から図１５（ｄ）を参照に、図１５（ｂ）および図１５（ｄ）のように、第２ワードライン間領域５２内のビットライン１２上のトンネル酸化膜１４およびトラップ層１６に開口部６２を設ける。全面に例えばコバルトまたはチタンをスパッタ法を用い形成する。その後熱処理する。これにより、開口部６２下のビットライン１２内およびワードライン２２上に金属シリサイド層４０および４１が形成される。シリサイド化されなかったコバルトまたはチタンを除去する。金属シリサイド層４０と半導体基板１０とが接すると、半導体基板１０とビットライン１２との間に金属シリサイド層４０を介し接合電流が流れてしまう。よって、金属シリサイド層４０はビットライン１２間の半導体基板１０には接しないように形成する。

図７（ａ）から図７（ｄ）を参照に、第２窒化シリコン膜３０、ワードライン２２および金属シリサイド層４０上に層間絶縁膜３４を例えば酸化シリコン膜を用い形成する。層間絶縁膜３４に金属シリサイド層４０に接続するコンタクトホールを形成する。コンタクトホール内を例えばＷで埋め込みプラグ金属３２を形成する。層間絶縁膜３４上にビットライン１２の延在方向に延在する配線層３６を形成する。配線層３６上に保護膜３８を形成する。

実施例３においては、図９（ａ）から図９（ｃ）のように、ＯＮＯ膜２０およびワードライン２２上に第１窒化シリコン膜２８を形成する。図１１（ａ）を参照に、第１ワードライン間領域５４（第１領域）内の第１窒化シリコン膜２８を除去する。そして、図１２（ａ）および図１２（ｂ）を参照に、第２ワードライン間領域５２（第２領域）内の第１窒化シリコン膜２８と第１ワードライン間領域５４のＯＮＯ膜２０内のトラップ層１６とを酸化させる。このような工程により、第２ワードライン間領域５２内にトラップ層１６を残存させることができる。

図１３（ｂ）のように、第２ワードライン間領域５２内の第１窒化シリコン膜２８を酸化した酸化シリコン膜２５ｂを除去し、ＯＮＯ膜２０のトラップ層１６を露出させる。これにより、第２ワードライン間領域５２内の表面にはトラップ層１６が露出される。つまり、プラグ金属３２の設けられたワードライン２２間においてはトラップ層１６が連続して設けられており、プラグ金属３２の設けられていないワードライン２２間においては、トラップ層１６の間に酸化シリコン層が設けられる。図１４（ａ）および図１４（ｄ）のように、第１ワードライン間領域５４内の酸化シリコン層２４上に第２窒化シリコン膜３０を形成する。これにより、第１ワードライン間領域５４内は第１窒化シリコン膜のトラップ層１６とは異なる第２窒化シリコン膜３０で被覆することができる。図１５（ｂ）および図１５（ｄ）のように、プラグ金属３２を形成すべきビットライン１２上に金属シリサイド層４０を形成する。このとき、第２ワードライン間領域５２内の表面は窒化シリコン膜であるトラップ層１６、および第１ワードライン間領域５４内の表面は酸化シリコン層２４上の第２窒化シリコン膜３０で覆われている。最表面が酸化シリコン膜の状態で、シリサイド化を行うと、酸化シリコン膜上がシリサイド化してしまい、ワードライン２２間が電気的にショートしてしまうことがある。しかし、実施例３によれば、第２ワードライン間領域５２内および第１ワードライン間領域５４内の表面が窒化シリコン膜で覆われている。窒化シリコン膜の表面はシリサイド化され難いため、絶縁膜表面のシリサイド化を抑制することができる。

また、第２窒化シリコン膜３０（プラグ金属３２の設けられていないワードライン２２間の窒化シリコン膜）はトラップ層１６（プラグ金属３２の設けられたワードライン２２間の窒化シリコン膜）の膜厚より厚い。第２窒化シリコン膜３０は、シリサイド化の抑制の目的の外、図７（ｄ）のように、第１ワードライン間領域５４を平坦化し層間絶縁膜３４を形成しやすくする機能も有している。そのため、ワードライン２２と同程度の膜厚を有することが好ましい。一方、第２ワードライン間領域５２のトラップ層１６には図１５（ｂ）および図１５（ｄ）のように、開口部６２が形成される。そのため、エッチングし易いように、薄い方が好ましい。

実施例４は実施例２に係るフラッシュメモリの製造方法に、ビットライン１２上にコンタクトホールを接続するための金属シリサイド層を設けた例である。図１６（ａ）から図２０（ｃ）を用い実施例４の製造方法について説明する。図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）および２０（ａ）は図６のＡ−Ａ断面に相当する断面図である。すなわち、プラグ金属３２が形成されないワードライン２２間である第１ワードライン間領域５４の断面図である。図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）および図２１（ｂ）は図６のＢ−Ｂ断面に相当する断面図である。すなわち、ビットライン１２と接続すべきプラグ金属３２が形成されるべきワードライン２２間である第２ワードライン間領域５２の断面図である。図１６（ｃ）、図１７（ｃ）、図１８（ｃ）、図１９（ｃ）および図２０（ｃ）は図６のＣ−Ｃ断面に相当する断面図である。

図１６（ａ）から図１６（ｃ）を参照に、実施例３の図１１（ａ）から図１１（ｃ）までの製造工程を行った後、第１ワードライン間領域５４内のトップ酸化膜１８およびワードライン２２上の酸化シリコン膜２３を除去する。このとき酸化シリコン膜を窒化シリコン膜に対し選択的にエッチングすることにより、第２ワードライン間領域５２内の第１窒化シリコン膜２８は残存する。次に、第１ワードライン間領域５４内のトラップ層１６および第２ワードライン間領域５２の第１窒化シリコン膜２８を除去する。このとき窒化シリコン膜を酸化シリコン膜に対し選択的にエッチングすることにより、第１ワードライン間領域５４内のトンネル酸化膜１４および第２ワードライン間領域５２内のトップ酸化膜１８が残存する。

図１７（ａ）から図１７（ｃ）を参照に、ＨＳＱ（Hydrogen Silesquioxane）膜を塗布し、加熱することにより酸化シリコン膜２７ａおよび２７ｂを形成する。ＨＳＱ膜は平坦化されているため、図１７（ａ）および図１７（ｂ）の第１ワードライン間領域５４および第２ワードライン間領域５２の酸化シリコン膜２７ａは厚くなり、図１７（ｃ）のワードライン２２上の酸化シリコン膜２７ｂは薄くなる。図１８（ａ）から図１８（ｃ）を参照に、酸化シリコン膜２７ａおよび２７ｂを全面エッチングし、図１８（ｃ）のように、ワードライン２２上の酸化シリコン膜２７ｂを除去する。このとき、酸化シリコン膜２７ａの膜厚は酸化シリコン膜２７ｂより厚いため、図１８（ａ）および図１８（ｂ）のように、第１ワードライン間領域５４内および第２ワードライン間領域５２内には酸化シリコン膜２７ｂが残存し酸化シリコン膜２６となる。図１８（ａ）のように、第１ワードライン間領域５４では、酸化シリコン膜２６およびトンネル酸化膜１４とは酸化シリコン層２４ｂを構成する。

図１９（ａ）から図１９（ｃ）を参照に、第１ワードライン間領域５４内の酸化シリコン膜２６上およびワードライン２２上にフォトレジスト６６を形成し、第２ワードライン間領域５２内はフォトレジスト６６を開口する。図２０（ａ）から図２０（ｃ）を参照に、図２０（ｂ）のように、第２ワードライン間領域５２の酸化シリコン膜２６を除去する。これにより、図２０（ｂ）のように第２ワードライン間領域５２内の表面にはトラップ層１６が露出する。また、図２０（ａ）のように第１ワードライン間領域５４ないはトンネル酸化膜１４上に酸化シリコン膜２６が形成される。トンネル酸化膜１４と酸化シリコン膜２６とは酸化シリコン層２４ｂを構成する。実施例３の図１４（ａ）から図１４（ｄ）以降の工程を行うことにより、実施例４に係るフラッシュメモリが完成する。

実施例４においては、実施例３の図９（ａ）から図９（ｃ）で説明したのように、ＯＮＯ膜２０およびワードライン２２上に第１窒化シリコン膜２８を形成する。実施例３の図１１（ａ）で説明したように、第１ワードライン間領域５４内の第１窒化シリコン膜２８を除去する。そして、図１６（ａ）および図１６（ｂ）のように、第２ワードライン間領域５２内の第１窒化シリコン膜２８と第１ワードライン間領域５４内のトラップ層１６とを同じ工程で除去する。このような工程により、第２ワードライン間領域５２内にトラップ層１６を残存させることができる。

図１８（ａ）および図１８（ｂ）のように、第２ワードライン間領域５２内および第１ワードライン間領域５４内の半導体基板１０上に酸化シリコン膜２６を形成する。図２０（ｂ）のように、第２ワードライン間領域５１内の酸化シリコン膜２６を除去し、ＯＮＯ膜２０のトラップ層１６を露出させる。これにより、第２ワードライン間領域５２内にトラップ層１６が露出される。

実施例４によれば、実施例２と同様に、ワードライン２２下の端部のトラップ層１６が酸化されることがない。よって、電荷蓄積領域が小さくなることを抑制することができる。また、実施例３と同様に、金属シリサイド層４０を形成する際に、ワードライン２２間の絶縁膜表面がシリサイド化することを抑制することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）は従来例１に係るフラッシュメモリの上視図であり、図１（ｂ）は図１（ａ）のＤ−Ｄ断面図である。 図２（ａ）は実施例１に係るフラッシュメモリの上視図であり、図２（ｂ）は図２（ａ）のＤ−Ｄ断面図である。 図３（ａ）から図３（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その１）である。 図４（ａ）から図４（ｄ）は実施例１に係るフラッシュメモリの製造工程を示す断面図（その２）である。 図５（ａ）から図５（ｄ）は実施例２に係るフラッシュメモリの製造工程を示す断面図である。 図６は実施例３に係るフラッシュメモリの上視図である。 図７（ａ）、図７（ｂ）、図７（ｃ）および図７（ｄ）はそれぞれ図６（ａ）のＡ−Ａ断面図、Ｂ−Ｂ断面図、Ｃ−Ｃ断面図およびＥ−Ｅ断面図である。 図８（ａ）から図８（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その１）である。 図９（ａ）から図９（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その２）である。 図１０（ａ）から図１０（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その３）である。 図１１（ａ）から図１１（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その４）である。 図１２（ａ）から図１２（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その５）である。 図１３（ａ）から図１３（ｃ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その６）である。 図１４（ａ）から図１４（ｄ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その７）である。 図１５（ａ）から図１５（ｄ）は実施例３に係るフラッシュメモリの製造工程を示す断面図（その８）である。 図１６（ａ）から図１６（ｃ）は実施例４に係るフラッシュメモリの製造工程を示す断面図（その１）である。 図１７（ａ）から図１７（ｃ）は実施例４に係るフラッシュメモリの製造工程を示す断面図（その２）である。 図１８（ａ）から図１８（ｃ）は実施例４に係るフラッシュメモリの製造工程を示す断面図（その３）である。 図１９（ａ）から図１９（ｃ）は実施例４に係るフラッシュメモリの製造工程を示す断面図（その４）である。 図２０（ａ）から図２０（ｃ）は実施例４に係るフラッシュメモリの製造工程を示す断面図（その５）である。

符号の説明

１０ 半導体基板
１２ ビットライン
１４ トンネル酸化膜
１６ トラップ層
１８ トップ酸化膜
２０ ＯＮＯ膜
２２ ワードライン
２３、２４ 酸化シリコン層
２５ａ、２５ｂ、２５ｃ 酸化シリコン膜
２６ 酸化シリコン膜
２７ａ、２７ｂ 酸化シリコン膜
２８ 第１窒化シリコン膜
３０ 第２窒化シリコン膜
３２ プラグ金属
３４ 層間絶縁膜
３６ 配線層
４０ 金属シリサイド層
４６ 酸化窒化シリコン膜
５２ 第２ワードライン間領域
５４ 第１ワードライン間領域
５６ コンタクト領域

Claims (14)

1. 半導体基板上に設けられたトラップ層を含むＯＮＯ膜と、
   該ＯＮＯ膜上に設けられたワードラインと、
   該ワードライン間の前記半導体基板上の設けられ、前記トラップ層の間に設けられた酸化シリコン層と、を具備する半導体装置。
2. 前記酸化シリコン層上に設けられた窒化シリコン層を具備する請求項１記載の半導体装置。
3. 前記半導体基板内に設けられたビットラインと、
   前記ワードライン間で前記ビットラインと接続するプラグ金属と、を具備し、
   前記プラグ金属の設けられた前記ワードライン間においては前記トラップ層が連続して設けられており、
   前記プラグ金属の設けられていない前記ワードライン間においては前記トラップ層の間に前記酸化シリコン層が設けられている請求項１記載の半導体装置。
4. 前記ビットラインと前記プラグ金属の間に設けられた金属シリサイド層を具備する請求項３記載の半導体装置。
5. 半導体基板上にトラップ層を含むＯＮＯ膜を形成する工程と、
   前記ＯＮＯ膜上にワードラインを形成する工程と、
   前記ワードライン間の前記トラップ層を酸化し、酸化シリコン層を形成する工程と、を有する半導体装置の製造方法。
6. 前記半導体基板内にビットラインを形成する工程と、
   前記ＯＮＯ膜および前記ワードライン上に、第１窒化シリコン膜を形成する工程と、
   前記ビットラインに接続するプラグ金属が形成されるべきでない前記ワードライン間の領域である第１領域内の前記第１窒化シリコン膜を除去する工程と、を有し、
   前記酸化シリコン層を形成する工程は、前記プラグ金属が形成されるべき前記ワードライン間の領域である第２領域内の前記第１窒化シリコン膜および前記第１領域内の前記トラップ層を酸化する工程を含む請求項５記載の半導体装置の製造方法。
7. 前記第２領域の第１窒化シリコン膜を酸化した層を除去し、前記トラップ層を露出する工程を有する請求項６記載の半導体装置の製造方法。
8. 前記第１領域内の前記酸化シリコン層上に第２窒化シリコン膜を形成する工程を有する請求項７記載の半導体装置の製造方法。
9. 前記第２領域内の前記ビットライン上に金属シリサイド層を形成する工程を具備する請求項６から８のいずれか一項記載の半導体装置の製造方法。
10. 半導体基板上にトラップ層を含むＯＮＯ膜を形成する工程と、
    前記ＯＮＯ膜上にワードラインを形成する工程と、
    前記ワードライン間の前記トラップ層を除去する工程と、
    前記ワードライン間の半導体基板上に酸化シリコン層を形成する工程と、を有する半導体装置の製造方法。
11. 前記半導体基板内にビットラインを形成する工程と、
    前記ＯＮＯ膜および前記ワードライン上に、第１窒化シリコン膜を形成する工程と、
    前記ビットラインに接続するプラグ金属が形成されるべきでない前記ワードライン間の領域である第１領域内の前記第１窒化シリコン膜を除去する工程と、を有し、
    前記トラップ層を除去する工程は、前記プラグ金属が形成されるべき前記ワードライン間の領域である第２領域の第１窒化シリコン膜および前記第１ワードライン間領域の前記トラップ層を除去する工程を含む請求項１０記載の半導体装置の製造方法。
12. 前記第２領域内の前記酸化シリコン層を除去し、前記ＯＮＯ膜内のトラップ層を露出する工程を有する請求項１１記載の半導体装置の製造方法。
13. 前記第１領域内の前記酸化シリコン層上に第２窒化シリコン膜を形成する工程を有する請求項１２記載の半導体装置の製造方法。
14. 前記第２領域内のビットライン上に金属シリサイド層を形成する工程を具備する請求項１３記載の半導体装置の製造方法。

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